JPH11233389A - Identification method of semiconductor substrate and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板、特に
Ｓｉ半導体基板の識別方法及びその半導体基板の製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for identifying a semiconductor substrate, particularly a Si semiconductor substrate, and a method for manufacturing the semiconductor substrate.
【０００２】[0002]
【従来の技術】従来、Ｓｉ半導体基板（Ｓｉウエハ）の
識別方法は、基板の方位やホトリソ工程などの原点が判
るように設けられているオリエンテーションフラット、
またはノッチを基準にして以下のような方法で認識する
ようにしていた。すなわち、半導体材料であるＳｉウエ
ハにロットの識別、ウエハの識別をするために、Ｓｉウ
エハ表面にレーザーによりロット番号やウエハ番号を印
字するようにしている。2. Description of the Related Art Conventionally, a method for identifying a Si semiconductor substrate (Si wafer) is based on an orientation flat provided so that the origin of the substrate or the photolithography process can be determined.
Alternatively, recognition is performed by the following method based on the notch. That is, in order to identify a lot and identify a wafer on a Si wafer as a semiconductor material, a lot number or a wafer number is printed on the surface of the Si wafer by a laser.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＳｉ半導体基板の識別方法では、ウエハプロセ
ス工程を経るごとに印字が読みとれなくなるという問題
点があった。特にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈ）などの平坦化技術の採用
によりウエハプロセスの最終工程では、Ｓｉウエハ表面
に印字された識別記号は全く判別不可能となってきてい
る。However, in the above-described conventional method for identifying a Si semiconductor substrate, there is a problem that a print cannot be read every time a wafer process is performed. In particular, CMP (Chemical Mech)
In the final step of the wafer process, the identification mark printed on the surface of the Si wafer becomes completely indistinguishable due to the adoption of a flattening technique such as an analog polish.
【０００４】本発明は、上記問題点を除去し、ウエハ表
面の印字が見えなくても、一目でウエハの識別を行うこ
とができる半導体基板の識別方法及びその半導体基板の
製造方法を提供することを目的とする。An object of the present invention is to provide a method of identifying a semiconductor substrate and a method of manufacturing the semiconductor substrate, which can eliminate the above-mentioned problems and can identify a wafer at a glance even if a print on a wafer surface is not visible. With the goal.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体基板の識別方法において、半導体基板の周
辺に第１のノッチと、この第１のノッチとを基準として
半導体基板の周辺に第２のノッチを形成して、半導体基
板の識別を行うようにしたものである。In order to achieve the above object, the present invention provides: [1] a method of identifying a semiconductor substrate, wherein a first notch is provided around a periphery of the semiconductor substrate and the first notch is used as a reference; A second notch is formed around the semiconductor substrate to identify the semiconductor substrate.
【０００６】〔２〕半導体基板の識別方法において、半
導体基板の周辺に第１のノッチと、この第１のノッチの
１８０°反対側の半導体基板の周辺位置を基準として、
所定角度ずらした位置に第２のノッチを形成して、半導
体基板の識別を行うようにしたものである。 〔３〕半導体基板の識別方法において、半導体基板の周
辺に第１のノッチと、この第１のノッチと１８０°反対
側の半導体基板の周辺位置を基準として、この第２のノ
ッチから所定数の第２のノッチを形成して、半導体基板
の識別を行うようにしたものである。[2] In the method of identifying a semiconductor substrate, a first notch is provided around the semiconductor substrate, and a peripheral position of the semiconductor substrate 180 ° opposite to the first notch is used as a reference.
A second notch is formed at a position shifted by a predetermined angle to identify the semiconductor substrate. [3] In the method of identifying a semiconductor substrate, a first notch is provided around the semiconductor substrate, and a predetermined number of the second notches are defined based on a peripheral position of the semiconductor substrate 180 ° opposite to the first notch. A second notch is formed to identify a semiconductor substrate.
【０００７】〔４〕半導体基板の識別方法において、半
導体基板の周辺に第１のノッチと、この第１のノッチと
１８０°反対側の半導体基板の周辺位置を基準として、
所定角度ずらした位置に２進法による半導体基板の識別
を行うようにしたものである。 〔５〕半導体基板の識別方法において、上記〔１〕、
〔２〕、〔３〕又は〔４〕記載のノッチに代えて、半導
体基板の識別用の穴を形成し、半導体基板の識別を行う
ことを特徴とする半導体基板の識別方法。[4] In the method of identifying a semiconductor substrate, a first notch is provided around the semiconductor substrate, and a peripheral position of the semiconductor substrate 180 ° opposite to the first notch is used as a reference.
The semiconductor substrate is identified by a binary method at a position shifted by a predetermined angle. [5] In the method for identifying a semiconductor substrate, the above [1],
A method of identifying a semiconductor substrate, comprising: forming a hole for identifying a semiconductor substrate in place of the notch according to [2], [3] or [4], and identifying the semiconductor substrate.
【０００８】〔６〕オリエンテーションフラットを有す
る半導体基板の識別方法において、オリエンテーション
フラット部にノッチを設け、半導体基板の識別を行うよ
うにしたものである。 〔７〕半導体基板の識別方法において、半導体基板のラ
ウンドエッジ部に刻印を設け、半導体基板の識別を行う
ようにしたものである。[6] In the method for identifying a semiconductor substrate having an orientation flat, a notch is provided in the orientation flat portion to identify the semiconductor substrate. [7] In the method of identifying a semiconductor substrate, a mark is provided at a round edge portion of the semiconductor substrate to identify the semiconductor substrate.
【０００９】〔８〕半導体基板の製造方法において、半
導体基板の素材であるインゴットを回転させ、このイン
ゴットの周辺に螺旋状のノッチを形成するようにしたも
のである。[8] In the method of manufacturing a semiconductor substrate, an ingot, which is a material of the semiconductor substrate, is rotated, and a spiral notch is formed around the ingot.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すＳ
ｉウエハの平面図である。この図に示すように、Ｓｉウ
エハ３には、その原点を示す第１のノッチ１と、その第
１のノッチ１の１８０°反対方向に、第２のノッチ２を
設けることにより、Ｓｉウエハ３を識別するようにして
いる。Embodiments of the present invention will be described below in detail. FIG. 1 shows a first embodiment of the present invention.
It is a top view of an i wafer. As shown in this figure, the Si wafer 3 is provided with a first notch 1 indicating its origin and a second notch 2 in a direction 180 ° opposite to the first notch 1 so that the Si wafer 3 I try to identify.
【００１１】その第２のノッチ２は第１のノッチ１に比
べて、Ｓｉウエハ３の方向を揃える際に検出しない程度
の大きさにする。すなわち、正規の第１のノッチ１より
も小さく、かつ肉眼で確認できる程度の大きさが望まし
い。このように、第１実施例によれば、Ｓｉウエハ表面
の印字が見えなくても、一目でウエハの識別が可能であ
る。The size of the second notch 2 is smaller than that of the first notch 1 such that the second notch 2 is not detected when aligning the direction of the Si wafer 3. That is, it is desirable that the size be smaller than the regular first notch 1 and be large enough to be visually confirmed. As described above, according to the first embodiment, the wafer can be identified at a glance even if the print on the surface of the Si wafer is not visible.
【００１２】図２は本発明の第２実施例を示すＳｉウエ
ハの平面図である。この実施例では、例えば、図２
（ａ）に示すように、第１のノッチ１の１８０°反対方
向に第２のノッチ２を入れた場合のウエハ番号を「１」
とする。また、図２（ｂ）に示すように、第２のノッチ
２からθ＝４５°右まわりに第２のノッチ２′を入れた
場合のウエハ番号を「１０」とする。FIG. 2 is a plan view of a Si wafer showing a second embodiment of the present invention. In this embodiment, for example, FIG.
As shown in (a), the wafer number when the second notch 2 is inserted in a direction 180 ° opposite to the first notch 1 is “1”.
And Further, as shown in FIG. 2B, the wafer number when the second notch 2 ′ is inserted clockwise from the second notch 2 by θ = 45 ° is “10”.
【００１３】これはウエハ番号を１番ずつ昇順させる時
にノッチを第２のノッチ２から５°ずつずらす方法をと
った場合である。このように、ウエハ中心からノッチ線
（Ａ−Ａ′線）に対して角度θ別に第２のノッチを設け
ることにより、ウエハを識別するようにしている。この
ように、第２実施例によれば、複数のウエハを一意に決
定することができる。This is a case in which the notch is shifted by 5 ° from the second notch 2 when the wafer number is ascending one by one. As described above, the wafer is identified by providing the second notch for each angle θ with respect to the notch line (AA ′ line) from the center of the wafer. Thus, according to the second embodiment, a plurality of wafers can be uniquely determined.
【００１４】図３は本発明の第３実施例を示すＳｉウエ
ハの平面図である。この実施例では、例えば、図３
（ａ）に示すように第１のノッチ１の１８０°反対方向
に第２のノッチ２を入れた場合のウエハ番号を「１」と
する。また、図３（ｂ）に示すように、第２のノッチ２
を３個設けた場合のウエハ番号を「３」とする。これは
ウエハ番号に対してその番号分の第２のノッチ２を設け
ることにより、ウエハを識別するようにしている。FIG. 3 is a plan view of a Si wafer showing a third embodiment of the present invention. In this embodiment, for example, FIG.
As shown in (a), the wafer number when the second notch 2 is inserted in a direction 180 ° opposite to the first notch 1 is “1”. Also, as shown in FIG. 3B, the second notch 2
The wafer number when three are provided is “3”. In this method, the wafer is identified by providing a second notch 2 corresponding to the wafer number.
【００１５】このように、第３実施例によれば、第２の
ノッチをその数だけ設けることにより、ウエハを識別す
ることができる。このように構成することにより、複数
のウエハを一意に決定することができ、かつ第１のノッ
チ１を揃えることなしにあるウエハを識別できる効果が
ある。図４は本発明の第４実施例を示すＳｉウエハの平
面図である。As described above, according to the third embodiment, the wafer can be identified by providing the second notches by the number thereof. With this configuration, there is an effect that a plurality of wafers can be uniquely determined, and a certain wafer can be identified without aligning the first notches 1. FIG. 4 is a plan view of a Si wafer showing a fourth embodiment of the present invention.
【００１６】この実施例では、例えば、図４（ａ）に示
すように第１のノッチ１の１８０°反対方向に第２のノ
ッチ２を入れた場合のウエハ番号を「２の０乗」すなわ
ちウエハ番号「１」とする。更に、図４（ｂ）に示すよ
うに、θ＝１５°の位置に第２のノッチ２′を入れた場
合のウエハ番号を「２の１乗」、すなわち「２」、また
θ＝３０°の位置に第２のノッチ２″を入れた場合のウ
エハ番号を「２の２乗」、すなわち「４」と定義する。
従って、図４（ｂ）には「２2 ＋２1 ＋２0 ＝７」とい
う番号をつけたことになる。In this embodiment, for example, as shown in FIG. 4A, the wafer number when the second notch 2 is inserted in the direction 180 ° opposite to the first notch 1 is "2 to the power of 0", that is, The wafer number is “1”. Further, as shown in FIG. 4B, the wafer number when the second notch 2 'is inserted at the position of θ = 15 ° is “2 to the first power”, that is, “2”, and θ = 30 °. Is defined as "2 squared", that is, "4", when the second notch 2 "is inserted at the position.
Accordingly, in FIG. 4B, the number “2 2 +2 1 +2 0 = 7” is assigned.
【００１７】このように、第４実施例によれば、第２の
ノッチを２進法を用いてウエハの識別を行うことを容易
にすることができる。このように構成することにより、
ウエハ周辺の小さい領域を用いて、多数のウエハを識別
することが可能となる。つまり、機械による識別が容易
になる。図５は本発明の第５実施例を示すＳｉウエハの
平面図である。As described above, according to the fourth embodiment, it is possible to easily identify the wafer by using the binary notch at the second notch. With this configuration,
A large number of wafers can be identified using a small area around the wafer. That is, identification by a machine becomes easy. FIG. 5 is a plan view of a Si wafer showing a fifth embodiment of the present invention.
【００１８】この実施例では、ウエハ３の原点を示す第
１のノッチ１の１８０°反対方向のウエハの有効エリア
１０の外部であるウエハ外縁部１１に、ウエハ識別用の
穴１２を開けるようにしたものである。この穴１２はウ
エハの有効エリア１０外に設けるようにし、工程を経て
も穴１２が埋まらないような大きさにするのが望まし
い。In this embodiment, a hole 12 for discriminating a wafer is formed in a wafer outer edge 11 outside the effective area 10 of the wafer in a direction 180 ° opposite to the first notch 1 indicating the origin of the wafer 3. It was done. The hole 12 is desirably provided outside the effective area 10 of the wafer, and is desirably sized so that the hole 12 is not filled even after the process.
【００１９】このように、第５実施例によれば、第１乃
至第４実施例のノッチ形ではないため、ノッチ検出の不
良を回避でき、かつ、レジストなどを回転塗布する膜を
均一性良く付けることができる。すなわち、第１乃至第
４実施例のノッチ近傍でレジスト膜等の不均一が発生す
る恐れがあるが、この第５実施例によれば、そのような
弊害をなくすことができる。また、この方法を、第１乃
至第４実施例に適用すると、より効果的である。As described above, according to the fifth embodiment, since it is not the notch type of the first to fourth embodiments, a defect in notch detection can be avoided, and a film to which a resist or the like is spin-coated can be formed with good uniformity. Can be attached. In other words, there is a possibility that the resist film or the like becomes non-uniform near the notch in the first to fourth embodiments. According to the fifth embodiment, such adverse effects can be eliminated. Applying this method to the first to fourth embodiments is more effective.
【００２０】図６は本発明の第６実施例を示すＳｉウエ
ハの平面図である。この実施例は、オリエンテーション
フラット１３を有するＳｉウエハ３の場合のウエハ識別
方法である。この場合、オリエンテーションフラット１
３に２個のノッチ１４を入れる、もしくは第５実施例に
示したように穴を開けることにより、ウエハ識別を行う
ようにしたものである。２個のノッチ１４又は識別用の
穴の入れ方は、前述の第１乃至第５実施例の通りであ
る。FIG. 6 is a plan view of a Si wafer showing a sixth embodiment of the present invention. This embodiment is a wafer identification method in the case of a Si wafer 3 having an orientation flat 13. In this case, orientation flat 1
The wafer identification is performed by inserting two notches 14 in 3 or by making holes as shown in the fifth embodiment. The method of inserting the two notches 14 or the holes for identification is as described in the first to fifth embodiments.
【００２１】このように、第６実施例によれば、オリエ
ンテーションフラット１３の検出不良を回避でき、ウエ
ハ表面の印字が確認できなくても、ウエハの識別を容易
に行うことができる。図７は本発明の第７実施例を示す
Ｓｉウエハの平面図であり、図７（ａ）はウエハのラウ
ンドエッジ部に識別用の刻印を受けたウエハの平面図、
図７（ｂ）は図７（ａ）のＡ−Ａ′線断面図、図７
（ｃ）は識別用刻印の側面図である。As described above, according to the sixth embodiment, detection failure of the orientation flat 13 can be avoided, and the wafer can be easily identified even if printing on the wafer surface cannot be confirmed. FIG. 7 is a plan view of a Si wafer showing a seventh embodiment of the present invention, and FIG. 7A is a plan view of a wafer having an identification mark on a round edge portion of the wafer.
FIG. 7B is a sectional view taken along line AA ′ of FIG.
(C) is a side view of the identification stamp.
【００２２】この実施例は、ウエハのラウンドエッジ部
２２に識別用の刻印２１を設け、ウエハの識別を行うよ
うにしたものである。その識別用の刻印２１は、必ず図
７（ｂ）に示すように、ラウンドエッジ部２２内に形成
する。刻印の入れ方は、第２乃至第４実施例に準ずるも
のとする。このように構成することにより、ウエハの有
効面積を最大限に利用でき、かつウエハの識別を容易に
行うことができる。In this embodiment, a mark 21 for identification is provided on a round edge portion 22 of a wafer to identify the wafer. The marking 21 for identification is always formed in the round edge portion 22 as shown in FIG. The way of engraving shall conform to the second to fourth embodiments. With this configuration, the effective area of the wafer can be used to the maximum and the wafer can be easily identified.
【００２３】図８は本発明の実施例を示すＳｉウエハの
製造方法の説明図である。この図に示すように、第１実
施例及び第２実施例に示す第２のノッチを設けるため
に、Ｓｉインゴット３１を所定の径及び所定の長さに加
工した後、Ｓｉインゴット３１を一周させる間に、ノッ
チ製作のためのノッチの切削刀３２をＳｉインゴット長
さＬ分だけ移動させる。FIG. 8 is an explanatory view of a method for manufacturing a Si wafer showing an embodiment of the present invention. As shown in this figure, in order to provide the second notch shown in the first embodiment and the second embodiment, the Si ingot 31 is worked to a predetermined diameter and a predetermined length, and then the Si ingot 31 is made to go around. Meanwhile, the cutting knife 32 of the notch for manufacturing the notch is moved by the length L of the Si ingot.
【００２４】このように、第８実施例によれば、１つの
Ｓｉインゴット３１から多数の第２のノッチ３３入りウ
エハを作製することができる。また、このＳｉインゴッ
ト３１からスライスした時に、第２のノッチ３３はウエ
ハ外周に対して連続して形成できるため、第３実施例に
示すような、角度別に第２のノッチを設けることが容易
にでき、無駄がなく簡易に作製することができる。As described above, according to the eighth embodiment, it is possible to manufacture a large number of wafers with the second notches 33 from one Si ingot 31. Further, when sliced from the Si ingot 31, the second notch 33 can be formed continuously on the outer periphery of the wafer, so that it is easy to provide the second notch for each angle as shown in the third embodiment. It can be easily manufactured without waste.
【００２５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above-described embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００２６】[0026]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、Ｓｉウエハ表面の
印字が見えなくても、一目でウエハの識別が可能であ
る。As described above, according to the present invention, the following effects can be obtained. (1) According to the first aspect of the present invention, it is possible to identify the wafer at a glance even if the print on the surface of the Si wafer is not visible.
【００２７】（２）請求項２記載の発明によれば、ウエ
ハ中心のノッチ線に対して角度θ別に第２のノッチを設
けることにより、ウエハを識別するようにしたので、複
数のウエハを一意に決定することができる。 （３）請求項３記載の発明によれば、第２のノッチをそ
の数だけ設けることにより、ウエハを識別することがで
きる。(2) According to the second aspect of the present invention, the wafer is identified by providing the second notch for each angle θ with respect to the notch line at the center of the wafer, so that a plurality of wafers can be uniquely identified. Can be determined. (3) According to the third aspect of the invention, the wafer can be identified by providing the second notches by the number thereof.
【００２８】また、複数のウエハを一意に決定すること
ができ、かつ第１のノッチを揃えることなしにあるウエ
ハを識別できる効果がある。 （４）請求項４記載の発明によれば、第２のノッチを２
進法を用いてウエハの識別を行うことを容易にすること
ができる。 （５）請求項５記載の発明によれば、ウエハ識別用の穴
を周辺部に設けるようにしたので、ノッチ検出の不良を
回避でき、かつ、レジストなど回転塗布する膜を均一性
良く付けることができる。Further, there is an effect that a plurality of wafers can be uniquely determined and a certain wafer can be identified without aligning the first notches. (4) According to the invention described in claim 4, the second notch is set to 2
It is easy to identify a wafer by using a binary system. (5) According to the fifth aspect of the present invention, since the holes for identifying the wafer are provided in the peripheral portion, it is possible to avoid the failure of notch detection and to apply a film such as a resist to be spin-coated with good uniformity. Can be.
【００２９】（６）請求項６記載の発明によれば、オリ
エンテーションフラットの検出不良を回避でき、ウエハ
表面の印字が確認できなくても、ウエハの識別を容易に
行うことができる。 （７）請求項７記載の発明によれば、ラウンドエッジ部
内に刻印を入れようにしたので、ウエハの有効面積を最
大限に利用でき、かつウエハの識別を容易に行うことが
できる。(6) According to the sixth aspect of the present invention, it is possible to avoid a failure in detecting the orientation flat, and to easily identify the wafer even if the printing on the wafer surface cannot be confirmed. (7) According to the seventh aspect of the invention, since the engraving is performed in the round edge portion, the effective area of the wafer can be used to the maximum and the wafer can be easily identified.
【００３０】（８）請求項８記載の発明によれば、１つ
のＳｉインゴットから多数の第２のノッチ入りウエハを
作製することができる。また、このＳｉインゴットから
スライスした時に、第２のノッチをウエハ外周に対して
連続して形成することができる。(8) According to the invention of claim 8, a large number of second notched wafers can be manufactured from one Si ingot. Further, when slicing from the Si ingot, the second notch can be continuously formed on the outer periphery of the wafer.
【図１】本発明の第１実施例を示すＳｉウエハの平面図
である。FIG. 1 is a plan view of a Si wafer showing a first embodiment of the present invention.
【図２】本発明の第２実施例を示すＳｉウエハの平面図
である。FIG. 2 is a plan view of a Si wafer showing a second embodiment of the present invention.
【図３】本発明の第３実施例を示すＳｉウエハの平面図
である。FIG. 3 is a plan view of a Si wafer showing a third embodiment of the present invention.
【図４】本発明の第４実施例を示すＳｉウエハの平面図
である。FIG. 4 is a plan view of a Si wafer showing a fourth embodiment of the present invention.
【図５】本発明の第５実施例を示すＳｉウエハの平面図
である。FIG. 5 is a plan view of a Si wafer showing a fifth embodiment of the present invention.
【図６】本発明の第６実施例を示すＳｉウエハの平面図
である。FIG. 6 is a plan view of a Si wafer showing a sixth embodiment of the present invention.
【図７】本発明の第７実施例を示すＳｉウエハの平面図
である。FIG. 7 is a plan view of a Si wafer showing a seventh embodiment of the present invention.
【図８】本発明の実施例を示すＳｉウエハの製造方法の
説明図である。FIG. 8 is an explanatory diagram of a method for manufacturing a Si wafer showing an example of the present invention.
１ 第１のノッチ ２，２′，２″，３３ 第２のノッチ ３ Ｓｉウエハ １０ ウエハの有効エリア １１ ウエハ外縁部 １２ ウエハ識別用の穴 １３ オリエンテーションフラット １４ オリエンテーションフラットに形成される２個
のノッチ ２１ ウエハ識別用の刻印 ２２ ラウンドエッジ部 ３１ Ｓｉインゴット ３２ 切削刀DESCRIPTION OF SYMBOLS 1 1st notch 2, 2 ', 2 ", 33 2nd notch 3 Si wafer 10 Effective area of wafer 11 Wafer outer edge 12 Hole for wafer identification 13 Orientation flat 14 Two notches formed in orientation flat 21 Marking for Wafer Identification 22 Round Edge 31 Si Ingot 32 Cutting Knife
Claims (8)
基板の周辺に第１のノッチと、該第１のノッチとを基準
として前記半導体基板の周辺に第２のノッチを形成し
て、半導体基板の識別を行うことを特徴とする半導体基
板の識別方法。In a method for identifying a semiconductor substrate, a first notch is formed around the semiconductor substrate, and a second notch is formed around the semiconductor substrate with reference to the first notch. A method for identifying a semiconductor substrate, comprising: identifying.
基板の周辺に第１のノッチと、該第１のノッチの１８０
°反対側の半導体基板の周辺位置を基準として、所定角
度ずらした位置に第２のノッチを形成して、半導体基板
の識別を行うことを特徴とする半導体基板の識別方法。2. A method for identifying a semiconductor substrate, comprising: a first notch around a periphery of the semiconductor substrate;
° A method of identifying a semiconductor substrate, wherein a second notch is formed at a position shifted by a predetermined angle with respect to a peripheral position of the semiconductor substrate on the opposite side to identify the semiconductor substrate.
基板の周辺に第１のノッチと、該第１のノッチと１８０
°反対側の半導体基板の周辺位置を基準として、該第２
のノッチから所定数の第２のノッチを形成して、半導体
基板の識別を行うことを特徴とする半導体基板の識別方
法。3. A method for identifying a semiconductor substrate, comprising: a first notch around a periphery of the semiconductor substrate;
° With reference to the peripheral position of the opposite semiconductor substrate, the second
A predetermined number of second notches are formed from the notches, and the semiconductor substrate is identified.
基板の周辺に第１のノッチと、該第１のノッチと１８０
°反対側の半導体基板の周辺位置を基準として、所定角
度ずらした位置に２進法による半導体基板の識別を行う
ことを特徴とする半導体基板の識別方法。4. A method for identifying a semiconductor substrate, comprising: a first notch formed around a periphery of the semiconductor substrate;
° A method of identifying a semiconductor substrate, wherein the semiconductor substrate is identified by a binary method at a position shifted by a predetermined angle with reference to a peripheral position of the semiconductor substrate on the opposite side.
１、２、３又は４記載のノッチに代えて、半導体基板の
識別用の穴を形成し、半導体基板の識別を行うことを特
徴とする半導体基板の識別方法。5. A method for identifying a semiconductor substrate, wherein a hole for identification of the semiconductor substrate is formed in place of the notch according to claim 1, and the semiconductor substrate is identified. A method for identifying a semiconductor substrate.
導体基板の識別方法において、オリエンテーションフラ
ット部にノッチを設け、半導体基板の識別を行うことを
特徴とする半導体基板の識別方法。6. A method for identifying a semiconductor substrate having an orientation flat, wherein a notch is provided in an orientation flat portion to identify the semiconductor substrate.
基板のラウンドエッジ部に刻印を設け、半導体基板の識
別を行うことを特徴とする半導体基板の識別方法。7. A method for identifying a semiconductor substrate, wherein a mark is provided at a round edge portion of the semiconductor substrate to identify the semiconductor substrate.
基板の素材であるインゴットを回転させ、該インゴット
の周辺に螺旋状のノッチを形成することを特徴とする半
導体基板の製造方法。8. A method for manufacturing a semiconductor substrate, comprising: rotating an ingot, which is a material of the semiconductor substrate, to form a spiral notch around the ingot.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2822598A JPH11233389A (en) | 1998-02-10 | 1998-02-10 | Identification method of semiconductor substrate and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2822598A JPH11233389A (en) | 1998-02-10 | 1998-02-10 | Identification method of semiconductor substrate and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233389A true JPH11233389A (en) | 1999-08-27 |
Family
ID=12242680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2822598A Withdrawn JPH11233389A (en) | 1998-02-10 | 1998-02-10 | Identification method of semiconductor substrate and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233389A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7510124B2 (en) | 2000-03-17 | 2009-03-31 | International Business Machines Corporation | Wafer identification mark |
| JP2009194323A (en) * | 2008-02-18 | 2009-08-27 | Fujitsu Microelectronics Ltd | Semiconductor wafer and its identification method |
| US8963346B2 (en) | 2012-03-30 | 2015-02-24 | Olympus Corporation | Semiconductor wafer and semiconductor device |
-
1998
- 1998-02-10 JP JP2822598A patent/JPH11233389A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7510124B2 (en) | 2000-03-17 | 2009-03-31 | International Business Machines Corporation | Wafer identification mark |
| JP2009194323A (en) * | 2008-02-18 | 2009-08-27 | Fujitsu Microelectronics Ltd | Semiconductor wafer and its identification method |
| US8963346B2 (en) | 2012-03-30 | 2015-02-24 | Olympus Corporation | Semiconductor wafer and semiconductor device |
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|---|---|---|---|
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