JPH11220671A - テレビジョン受信機 - Google Patents
テレビジョン受信機Info
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- JPH11220671A JPH11220671A JP2059198A JP2059198A JPH11220671A JP H11220671 A JPH11220671 A JP H11220671A JP 2059198 A JP2059198 A JP 2059198A JP 2059198 A JP2059198 A JP 2059198A JP H11220671 A JPH11220671 A JP H11220671A
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- circuit
- frame memory
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- power save
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Abstract
R、レーザーディスクプレーヤーの一時停止の忘れによ
る映像入力に対して省電力化を図る。 【解決手段】 入力アナログ映像信号をデジタル変換す
るデジタル変換回路12と、デジタル変換された映像信
号をフレームごとに蓄える第1のフレームメモリー13
と、1フレーム分遅延させる遅延回路14と、前記遅延
回路によって遅延された映像信号を蓄える第2のフレー
ムメモリー15と、前記第1のフレームメモリー13と
前記第2のフレームメモリー15との画素データを差分
演算する演算回路16と、演算結果を判定するパワーセ
ーブ判定回路17を備えた構成。
Description
機の消費電力を低減させるパワーセーブ回路に関する。
高い性能と多くの機能が求められており、それにともな
いテレビジョン受信機1台あたりの消費電力は増加の傾
向にある。また一方で、環境に対する配慮とエネルギー
の有効利用という観点から、消費電力を低減するパワー
セーブ機能が求められている。
ば図4の構成が提案されている。図4において、同期分
離回路11によって抽出された同期信号を同期信号検出
制御回路30で、同期信号の有無を検出する。一定時間
以上同期信号cが、検出できない場合や、放送もしく
は、入力信号aがなくなった場合に、同期信号検出制御
回路30よりパワーセーブ信号dがマイコン19に送ら
れる。
・高圧発生用電源切り替えリレー回路をOFFし、映像表
示を停止させ、消費電力の低減を図っていた。
パワーセーブ回路にあっては、入力映像信号を映像信号
と同期信号に分離する同期分離回路11からの同期信号
を検出し、同期信号の有無によって、パワーセーブ回路
を動作させる為、深夜の静止画テスト信号放送のように
一般の視聴者が普段積極的に見ることのない信号や、VT
R、レーザーディスクプレーヤーの一時停止の忘れ、長
時間のブルーバック信号による映像に対して、パワーセ
ーブ機能を積極的に動作させて、消費電力の低減を図る
ことが困難であるという課題を有していた。
に、本発明のテレビジョン受信機は、消費電力を低減さ
せるパワーセーブ回路と、入力されるアナログ信号をデ
ジタル変換するデジタル変換回路と、デジタル変換され
た映像信号をフレームごとに蓄える第1のフレームメモ
リーと、1フレーム遅延させる遅延回路と、前記遅延回
路によって、遅延された映像信号を蓄える第2のフレー
ムメモリーと、前記第1のフレームメモリーと前記第2
のフレームメモリーとの画素データの差分を演算する演
算回路と、演算結果を判定するパワーセーブ判定回路備
え、深夜の静止画テスト信号放送や、VTR、レーザーデ
ィスクプレーヤーの一時停止の忘れにより映像入力に対
して、パワーセーブ回路を積極的に動作させて、省電力
化を図る構成を有する。
力アナログ映像信号をデジタル変換するデジタル変換回
路と、デジタル変換された映像信号をフレームごとに蓄
える第1のフレームメモリーと、1フレーム分遅延させ
る遅延回路と、前記遅延回路によって遅延された映像信
号を蓄える第2のフレームメモリーと、前記第1のフレ
ームメモリーと前記第2のフレームメモリーとの画素デ
ータを差分演算する演算回路と、演算結果を判定するパ
ワーセーブ判定回路を備えたことを特徴とするテレビジ
ョン受信機としたもので、消費電力の低減という作用を
有する。
が動作する前に、その動作をテレビ画面にオンスクリー
ン表示することを特徴とする第1の発明に記載のテレビ
ジョン受信機としたもので、パワーセーブ回路の動作を
表示するという作用を有する。
回路の判定結果を保持する記憶装置を備え、パワーセー
ブ判定回路が動作の後、テレビジョン受信機のパワーセ
ーブ回路が解除された時、パワーセーブ回路が動作した
ことをテレビ画面に、オンスクリーン表示することを特
徴とする第1の発明に記載のテレビジョン受信機とした
もので、パワーセーブ回路動作の結果を記憶しておき、
解除時にその結果を表示するという作用を有する。
図3を用いて説明する。図1、図2、図3において、図
4に示した従来例と共通の部分には、同一の符号を付
し、詳細な説明を省略する。
けるテレビジョン受信機の構成ブロック図と信号の流れ
を示す。図1において、破線で囲んだ部分が、本発明の
主要構成要素1を示す。
変換回路、13は第1のフレームメモリー、14は1フ
レーム遅延させる遅延回路、15は第2のフレームメモ
リー、16は差分演算回路、17はパワーセーブ判定回
路、19はマイコン、21は映像信号処理回路、22は
CRTドライブ回路、24はCRT、23は偏向回路・高圧発
生回路、25は偏向回路・高圧発生用電源回路、26は
マイコン用SUB電源回路、28は偏向・高圧発生用電源
切り替えリレー回路である。次に前記構成回路の動作を
説明する。
像信号bと同期信号cに分離される。映像信号bは、デジ
タル変換回路12にて、アナログ信号からデジタル信号
に変換され、第1のフレームメモリー13に蓄えられ、
また同時に、1フレーム遅延させる遅延回路14を介し
て、第2のフレームメモリー15に蓄えられる。
の画素データを差分演算回路16にて演算処理し、その
結果をパワーセーブ判定回路17に送る。
判定し、差分0が規定された一定時間以上継続されてい
るか、否かを判定の後、継続されていれば、パワーセー
ブ判定回路17から、パワーセーブ信号dを、マイコン
19に対して送る。
イコン19は、たとえば、さらに映像信号処理回路制御
信号gで、映像信号処理回路21をコントロールし映像
信号を停止したり、偏向回路・高圧発生用電源切り替え
リレー回路28をOFFし、偏向回路・高圧発生用電源回
路25を止める。結果、電源eをオフし、偏向回路・高
圧発生回路23の動作を停止させることなどによって、
テレビジョン受信機の省電力化を図る。
けるテレビジョン受信機の構成ブロック図と信号の流れ
を示す。図2において、破線で囲んだ部分が、本発明の
主要構成要素1を示す。また、従来例と共通の部分に
は、同一の符号を付し、詳細な説明を省略する。20は
OSD(オンスクリーン制御回路)である。次に動作を説明
する。
像信号bと同期信号cに分離される。映像信号bは、デジ
タル変換回路12にて、アナログ信号からデジタル信号
に変換され、第1のフレームメモリー13に蓄えられ、
また同時に、1フレーム遅延させる遅延回路14を介し
て、第2のフレームメモリー15に蓄えられる。
の画素データを差分演算回路16にて演算処理し、その
結果をパワーセーブ判定回路17に送る。
判定し、差分0が規定された一定時間以上継続されてい
るか、否かを判定の後、継続されていれば、パワーセー
ブ判定回路17から、パワーセーブ信号dを、マイコン
19に対して送る。
け付けた場合、まずOSD(オンスクリーン制御回路)20
を制御することによって、CRTにパワーセーブ回路が動
作したことを表示する。
制御信号gで、映像信号処理回路21をコントロール
し、映像信号を停止したり、偏向回路・高圧発生用電源
切り替えリレー回路28をOFFすることにより、偏向回
路・高圧発生用電源回路25を止める。結果、電源eを
オフし、偏向回路・高圧発生回路23の動作を停止させ
ることなどによって、テレビジョン受信機の省電力化を
図る。
けるテレビジョン受信機の構成ブロック図と信号の流れ
を示す。図3において、破線で囲んだ部分が、本発明の
主要構成要素1を示す。また、従来例と共通の部分に
は、同一の符号を付し、詳細な説明を省略する。27は
パワーセーブ判定回路の判定結果を保持する第1の記憶
装置である。次に動作を説明する。
像信号bと同期信号cに分離される。映像信号bは、デジ
タル変換回路12にて、アナログ信号からデジタル信号
に変換され、第1のフレームメモリー13に蓄えられ、
また同時に、1フレーム遅延させる遅延回路14を介し
て、第2のフレームメモリー15に蓄えられる。
の画素データを差分演算回路16にて演算処理し、その
結果をパワーセーブ判定回路17に送る。
判定し、差分0が規定された一定時間以上継続されてい
るか、否かを判定の後、継続されていれば、パワーセー
ブ判定回路17から、パワーセーブ信号dを、マイコン
19と第1の記憶装置27に対して送る。
回路の判定結果を保持する。マイコン19は、パワーセ
ーブ信号dを受け付けた場合、映像信号処理回路制御信
号gで、映像信号処理回路21をコントロールし、映像
信号を停止したり、偏向回路・高圧発生用電源切り替え
リレー回路28をOFFすることにより、偏向回路・高圧
発生用電源回路25を止める。結果、電源eをオフし、
偏向回路・高圧発生回路23の動作を停止させることな
どによって、テレビジョン受信機の省電力化を図る。状
態が変化し、パワーセーブ回路が解除された時、マイコ
ン19は、第1の記憶装置27にて保持されていたパワ
ーセーブ判定回路の判定結果を読み込み、OSD(オンスク
リーン制御回路)20を制御することによって、CRTにパ
ワーセーブ回路が動作したことを表示する。
信機によれば、深夜の放送局からの静止画テスト信号や
VTR、レーザーディスクプレーヤーの一時停止の忘れに
よる映像入力に対して、パワーセーブ回路を積極的に動
作させて省電力化を図ることが可能となる。
の構成ブロック図
の構成ブロック図
の構成ブロック図
の構成ブロック図
の記憶装置 28 偏向・高圧発生用電源切り替えリレー回路 30 同期信号検出制御回路 a 入力信号 b 映像信号 c 同期信号 d パワーセーブ信号 e 電源 f オンスクリーン表示信号 g 映像信号処理回路制御信号
Claims (3)
- 【請求項1】 入力アナログ映像信号をデジタル変換す
るデジタル変換回路と、デジタル変換された映像信号を
フレームごとに蓄える第1のフレームメモリーと、1フ
レーム分遅延させる遅延回路と、遅延された映像信号を
蓄える第2のフレームメモリーと、前記第1のフレーム
メモリーと前記第2のフレームメモリーとの画素データ
を差分演算する演算回路と、演算結果を判定するパワー
セーブ判定回路を備えたことを特徴とするテレビジョン
受信機。 - 【請求項2】 オンスクリーン制御回路を備えたことを
特徴とする請求項1記載のテレビジョン受信機。 - 【請求項3】 パワーセーブ判定回路の判定結果を保持
する記憶装置を備えたことを特徴とする請求項1記載の
テレビジョン受信機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02059198A JP3528567B2 (ja) | 1998-02-02 | 1998-02-02 | テレビジョン受信機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02059198A JP3528567B2 (ja) | 1998-02-02 | 1998-02-02 | テレビジョン受信機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11220671A true JPH11220671A (ja) | 1999-08-10 |
JP3528567B2 JP3528567B2 (ja) | 2004-05-17 |
Family
ID=12031499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02059198A Expired - Fee Related JP3528567B2 (ja) | 1998-02-02 | 1998-02-02 | テレビジョン受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3528567B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007043264A1 (ja) * | 2005-10-14 | 2007-04-19 | Matsushita Electric Industrial Co., Ltd. | ディスプレイ制御装置 |
-
1998
- 1998-02-02 JP JP02059198A patent/JP3528567B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007043264A1 (ja) * | 2005-10-14 | 2007-04-19 | Matsushita Electric Industrial Co., Ltd. | ディスプレイ制御装置 |
JPWO2007043264A1 (ja) * | 2005-10-14 | 2009-04-16 | パナソニック株式会社 | ディスプレイ制御装置 |
JP4659834B2 (ja) * | 2005-10-14 | 2011-03-30 | パナソニック株式会社 | ディスプレイ制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3528567B2 (ja) | 2004-05-17 |
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