JPH11214455A

JPH11214455A - プローブカード

Info

Publication number: JPH11214455A
Application number: JP10294757A
Authority: JP
Inventors: Yoshiro Nakada; 義朗中田; Shinichi Oki; 伸一沖; Masaaki Ishizaka; 政明石坂
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-20
Filing date: 1998-10-16
Publication date: 1999-08-06
Anticipated expiration: 2018-10-16
Also published as: JP3135888B2

Abstract

(57)【要約】【課題】ウェハレベルで一括に検査を行なう回路検査
工程の円滑化を図ると共に、回路検査装置における動作
の安定や検査負荷の軽減を図る。【解決手段】プローブカードを構成するカード本体２
０は、セラミック薄膜からなる絶縁層と銅等の導体膜か
らなる配線層とが交互に積層されてなる多層配線構造を
有している。カード本体２０の表面には、半導体チップ
１１の各検査用電極１２と対応してプローブ端子２１が
形成されており、カード本体２０の裏面におけるプロー
ブ端子２１と対応する部位には、ドライバ回路素子３１
がそれぞれ配設されている。また、カード本体２０にお
けるプローブ端子２１が形成されている部位にはカード
本体２０を表裏方向に貫通するコンタクト２３が形成さ
れており、コンタクト２３の表面側はプローブ端子２１
と接続され、コンタクト２３の裏面側はドライバ回路素
子３１と接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェハ上に
形成されたチップの複数の集積回路をウェハ状態で同時
に検査するために用いられるプローブカードに関する。

【０００２】

【従来の技術】近年、半導体集積回路装置を搭載した電
子機器の小型化及び低価格化の進歩は目ざましく、これ
に伴って、半導体集積回路装置に対する小型化及び低価
格化の要求が強くなっている。

【０００３】通常、半導体集積回路装置は、半導体チッ
プとリードフレームとがボンディングワイヤによって電
気的に接続された後、半導体チップが樹脂又はセラミッ
クにより封止された状態で供給され、プリント基板に実
装される。

【０００４】以下、樹脂封止された半導体チップのバー
ンイン検査を行なう従来のバーンイン装置について図面
を参照しながら説明する。

【０００５】図５は従来のバーンイン装置の構成を模式
的に示している。図５に示すバーンイン装置１００は、
バーンインチャンバ１０１と半導体チップ上の集積回路
に入力するための検査信号を生成するパターンジェネレ
ータ（ＰＧ）１２１を備えている。

【０００６】バーンインチャンバ１０１内には、複数の
バーンイン（ＢＩ）ボード１０２がそれぞれコネクタ１
０３に接続されて保持されている。ここでは、２枚のＢ
Ｉボード１０２を示したが、ＢＩボード１０２同士の間
には上下方向に互いに間隔をおいて、さらに複数のＢＩ
ボードが収納される。各ＢＩボード１０２には、樹脂封
止された多数の半導体チップ１０４が検査信号が入力可
能に載置されている。

【０００７】バーンインチャンバ１０１の外側には、Ｐ
Ｇ１２１と接続された信号線１２２とＢＩボード１０２
との間に該ＢＩボード１０２とそれぞれ対応するドライ
バボード１２３がコネクタ１０３の外側部分に接続され
て保持されている。

【０００８】ドライバボード１２３上には、ＰＧ１２１
からの検査信号を駆動するドライバ及びＢＩボード１０
２上の各半導体チップ１０４に対する期待値信号とその
出力信号とを比較して比較結果をＰＧ１２１に出力する
コンパレータ等の、複数の能動素子１２４が載置されて
いる。

【０００９】一方、日経マイクロデバイス（１９９７年
７月号１２９ページ）に開示されているような、ウェハ
状態で一括して同時にバーンインを行なえる新規な構成
のプローブカードが提案されている。

【００１０】図６は提案された一括バーンイン（以下、
ウェハ・バーンインと呼ぶ。）用のプローブカードの断
面構成を示している。図６に示すように、プローブカー
ド２０１は、ガラス等からなり、主面（図面における下
面）に配線層を有するカード本体２０１ａと、周縁部が
セラミック等からなる剛性リング２０２に保持されたポ
リイミド薄膜からなるバンプ付きフィルム２０１ｂとか
ら構成されている。バンプ付きフィルム２０１ｂの主面
には、半導体ウェハ２０３上の半導体チップの検査用の
各電極と対応する位置に設けられたプローブ端子となる
複数のバンプ２０４が形成されている。このバンプ２０
４は、バンプ付きフィルム２０１ｂを貫通するコンタク
トを介してカード本体２０１ａと電気的に接続されてい
る。

【００１１】このプローブカード２０１を用いてウェハ
・バーンインを行なうには、該プローブカード２０１の
各バンプ２０４と半導体ウェハ２０３上に形成された半
導体チップの各電極とを完全に接触させる必要がある。
そのための治具として、アルミニウム等の金属からな
り、半導体ウェハ２０３を保持するウェハトレイ２１１
が必要となる。

【００１２】ウェハトレイ２１１におけるプローブカー
ド２０１の主面と対向する面（＝主面）の周縁部には、
プローブカード２０１の主面とウェハトレイ２１１の主
面と共に密閉空間を形成するためのシリコンゴム等から
なるシールリング２１２が設けられ、また、側部に密閉
空間と外部とを導通させ且つ減圧状態を維持する真空バ
ルブ２１３が設けられている。

【００１３】この真空バルブ２１３から密閉空間の空気
を排気して該密閉空間を減圧すると、プローブカード２
０１の裏面とウェハトレイ２１１の裏面とが互いに大気
圧に押圧されるため、プローブカード２０１におけるバ
ンプ付きフィルム２０１ｂの主面に形成された各バンプ
２０４と半導体ウェハ２０３に形成された各電極とが接
近してさらに圧着されることになる。これにより、プロ
ーブカード２０１、半導体ウェハ２０３及びウェハトレ
イ２１１が一体化された状態で、プローブカード２０１
をバーンイン装置に投入すれば、ウェハ・バーンインを
行なうことができる。

【００１４】

【発明が解決しようとする課題】まず、樹脂封止型半導
体チップ用のバーンイン装置１００は、バーンインチャ
ンバ１０１内の温度を１２５℃程度の高温にして各半導
体チップ１０４のバーンイン検査を行なっている。この
ため、各半導体チップ１０４をＢＩボード１０２に載置
したまま高温のバーンインチャンバ１０１に収納する必
要があり、一方、ドライバボード１２３上の能動素子１
２４の動作を保証するにはこれらの能動素子１２４をバ
ーンインチャンバ１０１の外部に設置しなければならな
い。その結果、信号線１２２が長くなるため、信号の劣
化が生じやすく、また、高速動作試験に向かないという
問題を有している。

【００１５】次に、ウェハ・バーンイン型のバーンイン
装置は、前述の樹脂封止型半導体チップ用のバーンイン
装置と比べさらに多くの半導体チップに対して一括に検
査を行なうため、従来のようにチップごとに検査を行な
う場合に比べて、回路検査装置側の負荷が格段に増大す
るという問題を有している。

【００１６】本発明は、前記従来の問題を解決し、検査
信号の劣化を防止すると共に、回路検査装置における検
査負荷の軽減を図ることを目的とする。

【００１７】

【課題を解決するための手段】本願発明者らは、図６に
示したウェハ・バーンイン用のプローブカード２０１に
おいて、半導体ウェハ２０３に形成された多数の半導体
チップ１０４自体が動作時に発熱するため、半導体ウェ
ハ２０３を所定温度に維持するには、半導体ウェハ２０
３と密着するウェハトレイ２１１のみの温度を局所的に
制御（加熱又は吸熱）すればよいということ、さらに、
このようにすると、複数のウェハトレイ２１１をバーン
イン装置に投入したとしても、プローブカード２０１の
周囲温度を適当に制御することにより、プローブカード
２０１の裏面の温度は７０℃程度以下に制御可能である
ということの両知見を得ている。

【００１８】また、両知見に加えて、大気圧を受けるプ
ローブカード２０１の裏面には、従来のＢＩボード１０
２にはない空き領域（スペース）が存在することにも注
目した結果、本発明を得ている。

【００１９】すなわち、本発明は、ウェハ・バーンイン
用のプローブカードを、該プローブカードの裏面（半導
体ウェハと対向する面と反対側の面）に、半導体チップ
に対してチップごとに制御又は試験を行なう素子を設け
たり、制御信号の変動を抑制する素子を設けたりする構
成とするものである。

【００２０】具体的に、本発明に係るプローブカード
は、半導体ウェハ上に形成されている複数の半導体チッ
プの各電極に電圧を印加して、複数の半導体チップの電
気的特性をウェハレベルで一括に検査するためのプロー
ブカードを対象とし、カード本体と、カード本体の一面
における半導体チップの各電極と対応する位置に設けら
れた複数のプローブ端子と、カード本体の他面に設けら
れ、プローブ端子と電気的に接続されている配線と、カ
ード本体の他面における配線とプローブ端子との間に設
けられ、半導体チップの入出力を制御する制御手段とを
備えている。

【００２１】本発明のプローブカードによると、カード
本体のプローブ端子が設けられている面と反対側の面
（裏面）における配線とプローブ端子との間に、半導体
チップの入出力を制御する制御手段が設けられているた
め、制御手段に駆動回路又は試験機能回路を用いた場合
には、該駆動回路又は該試験機能回路と半導体チップと
の配線の距離がきわめて短くなる。

【００２２】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が駆動回路
素子からなることが好ましい。このようにすると、プロ
ーブ端子に電圧を供給する電圧供給線とプローブ端子と
の間、すなわち半導体チップの間近に駆動回路素子が設
けられることになるため、検査対象のチップの間近に位
置する駆動回路素子から出力される制御信号には品質の
劣化が生じない。

【００２３】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が試験機能
回路素子からなることが好ましい。このようにすると、
プローブ端子に電圧を供給する電圧供給線とプローブ端
子との間、すなわち半導体チップの間近に試験機能回路
素子が設けられることになるため、検査対象のチップの
間近に位置する試験機能回路素子から出力される試験信
号や制御信号には品質の劣化が生じない。

【００２４】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が周波数増
倍回路素子からなることが好ましい。このようにする
と、プローブ端子に電圧を供給する電圧供給線とプロー
ブ端子との間、すなわち半導体チップの間近に周波数増
倍回路素子が設けられることになるため、回路検査装置
側から出力される高周波信号が持つ周波数よりも高い周
波数を持つ高周波信号を生成できると共に、周波数増倍
回路素子がプローブ端子の間近に設けられているので、
該周波数増倍回路素子により生成された高周波信号の品
質が劣化することがない。

【００２５】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子か
ら出力を受けるデータ出力線であり、制御手段が信号圧
縮回路素子からなることが好ましい。このようにする
と、プローブ端子への出力信号が出力されるデータ出力
線とプローブ端子との間に信号圧縮回路素子が設けられ
ることになるため、出力信号が多数ビットとして出力さ
れる場合に、該出力信号のビット数を削減できる。

【００２６】本発明のプローブカードにおいて、制御手
段が配線と並列に設けられた容量素子からなることが好
ましい。このようにすると、配線に印加される電源電圧
に過渡的な電圧変動が生じたとしても、この過渡的な電
圧変動をプローブ端子の間近で確実に抑制することがで
きる。

【００２７】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が電流制限
素子からなることが好ましい。このようにすると、プロ
ーブ端子に電圧を供給する電圧供給線とプローブ端子と
の間、すなわち半導体チップの間近に電流制限素子が設
けられることになるため、複数の半導体チップのうちの
一の半導体チップがあらかじめ不良であったり、一括検
査中に不良になったりして異常に多量の電流が流れる
と、不良の半導体チップと対応する電流制限素子にも多
量の電流が流れ、該電流制限素子が高温になってその抵
抗値が著しく上昇する。

【００２８】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係るプローブカード及び該プローブカード
を用いて行なう半導体集積回路の検査方法について図１
（ａ）及び（ｂ）を参照しながら説明する。

【００２９】図１（ａ）はプローブカードにおける半導
体ウェハと対向する面（表面）と反対側の面（裏面）の
平面構成を示し、図１（ｂ）はプローブカードの断面構
成を示している。図１（ｂ）に示すように、半導体ウェ
ハ１０上には複数の半導体チップ１１が形成されてお
り、各半導体チップ１１には検査用電極１２が形成され
ている。なお、各半導体チップ１１には通常、複数の検
査用電極１２が形成されているが、図示の都合上、図１
（ｂ）においては、各半導体チップ１１に１つの検査用
電極１２が形成されている場合を示している。また、図
１（ａ）における一点鎖線は、半導体チップ１１の形成
領域を示している。

【００３０】図１（ａ）及び（ｂ）に示すプローブカー
ドを構成するカード本体２０は、セラミック薄膜からな
る絶縁層と銅等の導体膜からなる配線層とが交互に積層
されてなる多層配線構造を有している。

【００３１】図１（ａ）及び（ｂ）に示すように、カー
ド本体２０の表面には、半導体チップ１１の各検査用電
極１２と対応してプローブ端子２１が形成されており、
カード本体２０の裏面におけるプローブ端子２１と対応
する部位には、駆動回路素子としてのドライバ回路素子
３１がそれぞれ配設されている。また、カード本体２０
におけるプローブ端子２１が形成されている部位にはカ
ード本体２０を表裏方向に貫通するコンタクト２３が形
成されており、コンタクト２３の表面側はプローブ端子
２１と接続され、コンタクト２３の裏面側はドライバ回
路素子３１と接続されている。

【００３２】図１（ａ）に示すように、カード本体２０
の裏面の周縁部には、外部装置から電圧が印加される外
部電極２４が形成されており、カード本体２０の裏面に
は、外部電極２４と各ドライバ回路素子３１とを接続す
る共通の電圧供給線２５が分岐して延びている。これに
より、外部電極２４に電圧が印加されると、印加された
電圧は共通の電圧供給線２５、ドライバ回路素子３１及
びコンタクト２３を介して各プローブ端子２１に印加さ
れる。なお、共通の電圧供給線２５としては、電源電圧
を印加するための電源電圧供給線であってもよいし、接
地電圧を印加するための接地電圧供給線であってもよ
い。

【００３３】このように、本実施形態によると、半導体
チップ１１ごとに該半導体チップ１１を駆動するドライ
バ回路素子３１が半導体チップ１１の間近に配設されて
いるため、該ドライバ回路素子３１が出力する制御信号
等の劣化を防止できるので、半導体チップ１１の高速動
作試験を支障なく行なえる。また、半導体ウェハ２０を
一括して検査するためにスペース的に余裕があるカード
本体２０の裏面を有効に活用することができる。

【００３４】なお、本実施形態形態においては、半導体
チップ１１ごとにドライバ回路素子３１を設けたが、半
導体ウェハに形成される半導体チップ１１の個数等も考
慮して、最適化可能なブロックに分け、該ブロック単位
にドライバ回路素子３１を設けてもよい。

【００３５】また、半導体チップ１１を駆動するドライ
バ回路素子３１に代えて、例えば、ＢＩＳＴ（Biult in
Self Test）回路やパターンジェネレータ等の、半導体
チップ１１の試験機能を有する試験機能回路を搭載して
もよい。このようにすると、ドライバ回路素子３１と同
様に、信号品質の劣化防止と回路検査装置の負荷分散と
を行なえる。

【００３６】また、半導体チップ１１を駆動するドライ
バ回路素子３１に代えて、周波数増倍回路としてのＰＬ
Ｌ(Phase Locked Loop）回路素子を搭載してもよい。Ｐ
ＬＬ回路素子は、回路検査装置が出力する外部クロック
周波数を元により高い周波数の内部クロック周波数を生
成する。例えば、１２．５ＭＨｚの外部クロック周波数
を受け、１００ＭＨｚの内部クロック周波数を生成し
て、半導体チップ１１ごとに供給する。このようにする
と、回路検査装置の機能を容易に向上させることができ
ると共に、信号品質の劣化防止と回路検査装置の負荷分
散とを行なえる。

【００３７】（第２の実施形態）以下、本発明の第２の
実施形態に係るプローブカード及び該プローブカードを
用いて行なう半導体集積回路の検査方法について図２を
参照しながら説明する。

【００３８】本実施形態においては、カード本体２０の
裏面に搭載する制御手段としての能動素子を出力側に設
けることにより、回路検査装置の負荷分散や検査の簡略
化を図る構成としている。

【００３９】図２はプローブカードの裏面の平面構成を
示している。図２において、図１（ａ）に示す構成部材
と同一の構成部材には同一の符号を付すことにより説明
を省略する。図２に示すように、カード本体２０の表面
には、半導体チップ１１の各出力パッドと対応してプロ
ーブ端子（図示せず）が形成されており、カード本体２
０の裏面におけるプローブ端子と対応する部位には、信
号圧縮回路素子３２がそれぞれ配設されている。また、
カード本体２０のプローブ端子が形成されている部位に
はカード本体２０を表裏方向に貫通するコンタクト（図
示せず）が形成されており、コンタクトの表面側はプロ
ーブ端子と接続され、コンタクトの裏面側は信号圧縮回
路素子３２と接続されている。

【００４０】図２に示すように、カード本体２０の裏面
の周縁部には、外部装置に検査結果を出力する外部デー
タ出力端子２４Ａが形成されている。カード本体２０の
裏面には、外部データ出力端子２４Ａと各信号圧縮回路
素子３２とを接続するデータ出力線２５Ａが、マトリク
ス状に形成されている半導体チップ１１の行単位に延び
ている。これにより、各半導体チップ１１から、例え
ば、３２ビットデータがプローブ端子及びコンタクトを
介して各信号圧縮回路素子３２に出力されるとすると、
各信号圧縮回路素子３２は、例えば、３２ビットデータ
の全ビットの論理和を演算する等して、演算結果をデー
タ出力線２５Ａにそれぞれ出力する。

【００４１】このように、本実施形態によると、半導体
チップ１１ごとに該半導体チップ１１のマルチビットデ
ータを圧縮する信号圧縮回路素子３２が半導体チップ１
１の間近に配設されているため、出力結果を受ける側の
回路検査装置の負荷が軽減されると共に、半導体ウェハ
２０を一括して検査するためにスペース的に余裕がある
カード本体２０の裏面を有効に活用することができる。

【００４２】（第３の実施形態）以下、本発明の第３の
実施形態に係るプローブカード及び該プローブカードを
用いて行なう半導体集積回路の検査方法について図３
（ａ）及び（ｂ）を参照しながら説明する。

【００４３】本実施形態においては、カード本体２０の
裏面に搭載する制御手段を前述の能動素子に代えて受動
素子を用いることにより、制御信号の変動を抑制する構
成としている。

【００４４】図３（ａ）はプローブカードの裏面の平面
構成を示し、図３（ｂ）はプローブカードの断面構成を
示している。ここで、図３（ａ）及び（ｂ）において、
図１（ａ）及び（ｂ）に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。図３
（ａ）及び（ｂ）に示すように、カード本体２０の表面
には、半導体チップ１１の各検査用電極１２と対応して
プローブ端子２１が形成されている。カード本体２０の
裏面における周縁部の一端には、外部装置から電源電圧
が印加される外部電源電極２４Ｂが形成されており、カ
ード本体２０の裏面には、外部電源電極２４Ｂと各プロ
ーブ端子２１とを接続する共通の電源電圧供給線２５Ｂ
が分岐して延びている。

【００４５】また、カード本体２０の裏面における周縁
部の他端には、外部装置から接地電圧が印加される外部
接地電極２４Ｃが形成されており、カード本体２０の裏
面には、外部接地電極２４Ｃと図示されていないプロー
ブ端子とを接続する共通の接地電圧供給線２５Ｃが分岐
して延びている。

【００４６】カード本体２０におけるプローブ端子２１
が形成されている部位にはカード本体２０を表裏方向に
貫通し、電源電圧供給線２５Ｂと電気的に接続されたコ
ンタクト２３が形成されており、また、カード本体２０
の裏面におけるプローブ端子２１と対応する部位の近傍
には、電源電圧供給線２５Ｂと接地電圧供給線２５Ｃと
に並列に接続された容量素子としてのチップコンデンサ
３３がそれぞれ配設されている。

【００４７】これにより、外部電源電極２４Ｂ及び外部
接地電極２４Ｃに電圧が印加されると、印加された電圧
は共通の電源電圧供給線２５Ｂ及びコンタクト２３を介
して各プローブ端子２１に印加される。このとき、外部
電源電極２４Ｂと外部接地電極２４Ｃとの間に過渡的な
電圧変動が生じたとしても、プローブ端子２１の近傍に
おいて、電源電圧供給線２５Ｂと接地電圧供給線２５Ｃ
との間に並列に接続されたチップコンデンサ３３が電圧
変動を吸収するため、プローブ端子２１に印加される電
圧を確実に安定させることができる。

【００４８】このように、本実施形態によると、半導体
チップ１１ごとに電源電圧を安定させられると共に、半
導体ウェハ２０を一括して検査するためにスペース的に
余裕があるカード本体２０の裏面を有効に活用すること
ができる。

【００４９】なお、本実施形態形態においては、半導体
チップ１１ごとにチップコンデンサ３３を設けたが、電
源電圧を安定させられる範囲でブロックに分け、該ブロ
ック単位にチップコンデンサ３３を設けてもよい。

【００５０】（第４の実施形態）以下、本発明の第４の
実施形態に係るプローブカード及び該プローブカードを
用いて行なう半導体集積回路の検査方法について図４
（ａ）及び（ｂ）を参照しながら説明する。

【００５１】本実施形態も、制御手段に受動素子を用い
る構成である。

【００５２】図４（ａ）はプローブカードの裏面の平面
構成を示し、図４（ｂ）はプローブカードの断面構成を
示している。ここで、図４（ａ）及び（ｂ）において、
図１（ａ）及び（ｂ）に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。

【００５３】カード本体２０の表面には、半導体チップ
１１の各検査用電極１２と対応してプローブ端子２１が
形成されており、カード本体２０の裏面におけるプロー
ブ端子２１と対応する部位には、電流制限素子としての
ＰＴＣ（Positive Temperature Coefficient）素子３４
がそれぞれ配設されている。また、カード本体２０にお
けるプローブ端子２１が形成されている部位にはカード
本体２０を表裏方向に貫通するコンタクト２３が形成さ
れており、コンタクト２３の表面側はプローブ端子２１
と接続され、コンタクト２３の裏面側はＰＴＣ素子３４
と接続されている。

【００５４】カード本体２０の裏面の周縁部には、外部
装置から電圧が印加される外部電極２４が形成されてい
ると共に、カード本体２０の裏面には、外部電極２４と
各ＰＴＣ素子３４とを接続する共通の電圧供給線２５が
分岐して延びている。これにより、外部電極２４に電圧
が印加されると、印加された電圧は共通の電圧供給線２
５、ＰＴＣ素子３４及びコンタクト２３を介して各プロ
ーブ端子２１に印加される。なお、共通の電圧供給線２
５としては、電源電圧を印加するための電源電圧供給線
であってもよいし、接地電圧を印加するための接地電圧
供給線であってもよい。

【００５５】ＰＴＣ素子３４としては、ポリマー系ＰＴ
Ｃ素子やチタン酸バリウム（ＢａＴｉＯ₃）等からなる
セラミック系ＰＴＣ素子等を用いることができる。

【００５６】ポリマー系ＰＴＣ素子は、導電性のカーボ
ンと、ポリオレフィンやフッ素樹脂等の絶縁性のポリマ
ーとが配合されてなる抵抗素子であって、平常状態で
は、ポリマー中に分散されたカーボンが多数の導電性パ
スを形成しているので、低い固有抵抗値を有している。
ところが、平常状態から徐々に温度を上昇させると、ポ
リマーの熱膨張率はカーボンの熱膨張率よりも高いの
で、カーボンの導電性パスが次第に切断されて、緩やか
なＰＴＣ特性を示す。そして、所定温度（導電性のカー
ボンと絶縁性のポリマーとの配合割合又は絶縁性ポリマ
ーの種類を選択することにより、所望の温度を選択する
ことができる。）を過ぎると、急激にＰＴＣ効果が現わ
れる。すなわち、ポリマーの融解による数１０％にも及
ぶ体積変化がカーボンの導電性パスを次々に切断するの
で、抵抗値が数桁例えば５桁程度増大する。

【００５７】セラミック系ＰＴＣ素子は、不純物の添加
量を調整することにより、ＰＴＣ効果が現われる所定温
度を選択することができ、例えば、チタン酸バリウムか
らなるセラミック系ＰＴＣ素子では、不純物としてＰｂ
を添加するとＰＴＣ効果が現われる所定温度を高温側に
シフトでき、Ｐｂの添加量の増加に伴って所定温度は高
温側にシフトする。

【００５８】一般に、ＰＴＣ素子に多量の電流が流れた
り、ＰＴＣ素子の温度が上昇したりして、ＰＴＣ素子の
抵抗値が定常状態に比べて著しく高抵抗になる現象はト
リップと称される。定常状態ではＰＴＣ素子の抵抗値は
負荷に対して非常に低い値で安定しているが、流れる電
流の量がＰＴＣ素子の特性によって決まる基準（トリッ
プ電流）を超えると、自己発熱によりＰＴＣ素子の抵抗
が高くなり、該ＰＴＣ素子を流れる電流は微小に制限さ
れる。ＰＴＣ素子が一旦トリップ状態になると、ＰＴＣ
素子は抵抗値が高くなった状態で安定するため、ＰＴＣ
素子はトリップ状態を保持し続ける。そして、電源が切
られてＰＴＣ素子の温度が元に戻るか、又は、回路の電
圧が十分に低くなる（ＰＴＣ素子の発熱量が放熱量に比
べて小さくなる）と、ＰＴＣ素子は自動的に定常状態に
戻る。

【００５９】以下、第４の実施形態に係るプローブカー
ドを用いて行なう半導体装置の検査方法について説明す
る。

【００６０】まず、半導体ウェハ１０上に形成されてい
る複数の半導体チップ１１の各検査用電極１２とプロー
ブカードの各プローブ端子２１とを接続した状態で、プ
ローブカードの外部電極２４に電源電圧又は接地電圧を
印加する。この場合、半導体チップ１１の基板が接地電
圧に接続されるときには外部電極２４に電源電圧を印加
し、半導体チップ１１の基板が電源電圧に接続されると
きには外部電極２４に接地電圧を印加する。外部電極２
４に印加された電圧は共通の電圧供給線２５、ＰＴＣ素
子３４、コンタクト２３及びプローブ端子２１を介して
各検査用電極１２に印加される。

【００６１】次に、各検査用電極１２に電圧を印加した
状態で半導体ウェハ１０及びプローブカードをバーンイ
ンのための所定の温度下で保持する。複数の半導体チッ
プ１１のうちのいずれかの半導体チップ１１に不良があ
ったり又はバーンイン工程で不良が発生したりして不良
の半導体チップ１１に異常に多量の電流が流れると、不
良の半導体チップ１１に接続されているＰＴＣ素子３４
にも多量の電流が流れるため、多量の電流が流れたＰＴ
Ｃ素子３４は高温になって抵抗値が著しく上昇するの
で、不良の半導体チップ１１には電圧が印加されなくな
る。

【００６２】このため、不良の半導体チップ１１の温度
上昇が阻止されるので、不良の半導体チップ１１に隣接
する他の半導体チップ１１が異常に高温になってバーン
インが正常に行なわれなくなるという事態が回避される
と共に、不良の半導体チップ１１を介して電源電圧線と
接地電圧線とが短絡し、良品の半導体チップ１１に電圧
が印加されなくなるという事態が回避される。

【００６３】また、第４の実施形態においては、複数の
プローブ端子２１をカード本体２０の表面に設け、共通
の電圧供給線２５をカード本体２１の裏面に設けたた
め、カード本体２０の裏面にスペース的に余裕ができる
ので、ＰＴＣ素子３４をカード本体２０の裏面に半導体
チップ１１ごとに設けることが可能になる。

【００６４】なお、本発明の各実施形態においては、プ
ローブカードを構成するカード本体２０には、セラミッ
クからなる絶縁層と導体膜からなる配線層とが交互に積
層されてなる剛性基板を用いたが、これに限らず、主面
にポリイミド等からなる絶縁層と導体膜からなる配線層
とが交互に積層されてなる多層配線を有するガラス基板
を用いてもよい。

【００６５】また、本発明の各実施形態に係るプローブ
カードを用いて行なう半導体装置の検査方法は、ウェハ
レベルのバーンインに限らず、通常の電気的特性の検査
であってもよい。

【００６６】

【発明の効果】本発明に係るプローブカードによると、
制御手段に駆動回路又は試験機能回路を用いた場合に
は、これら駆動回路又は試験機能回路と半導体チップと
の配線の距離がきわめて短くなるため、信号の劣化を防
止できる。その結果、半導体チップの高速動作試験をも
行なえると共に、スペース的に余裕があるカード本体の
裏面を有効に使うことにより、回路検査装置の負荷分散
を行なえる。

【００６７】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が駆動回路
素子からなると、各半導体チップは、該チップの間近に
位置する駆動回路素子から劣化することなく制御信号を
受信できるため、所望の検査を確実に行なえる。

【００６８】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が試験機能
回路素子からなると、各半導体チップは、該チップの間
近に位置する試験機能回路素子から劣化することなく種
々の試験信号又は制御信号を受信できるため、所望の検
査を確実に行なえる。

【００６９】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が周波数増
倍回路素子からなると、回路検査装置側から出力される
高周波信号が持つ周波数よりも高い周波数を持つ高周波
信号を生成できると共に、周波数増倍回路素子がプロー
ブ端子の間近に設けられているため、該周波数増倍回路
素子により生成された高周波信号の品質が劣化すること
がない。これにより、回路検査装置の性能の向上を容易
に図れるので、高速動作試験を行なえる。

【００７０】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子か
ら出力を受けるデータ出力線であり、制御手段が信号圧
縮回路素子からなると、チップの出力信号が多数ビット
として出力される場合に、該出力信号のビット数を削減
することができるため、出力データが簡略化されるの
で、検査効率の向上を図ることができる。

【００７１】本発明のプローブカードにおいて、制御手
段が配線と並列に設けられた容量素子からなると、配線
に印加される電源電圧に過渡的な電圧変動が生じたとし
ても、配線に対して並列に接続された容量素子がプロー
ブ端子の間近で過渡的な電圧変動を吸収して安定にする
ので、所望の検査を確実に行なうことができる。

【００７２】本発明のプローブカードにおいて、配線が
カード本体に形成された貫通孔を通じてプローブ端子に
電圧を供給する電圧供給線であり、制御手段が電流制限
素子からなると、複数の半導体チップのうち、異常電流
が流れるような不良な半導体チップが存在する場合に、
半導体チップと対応する電流制限素子により、該半導体
チップには電圧が印加されなくなる。従って、不良の半
導体チップを介して電源電圧線と接地線とが短絡する事
態が回避され、他の半導体チップには正常に電圧が印加
されるため、複数の半導体チップの各電極に共通の電圧
供給線から電圧を印加するにもかかわらず、他の半導体
チップに対して良好に検査を行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るプローブカード
を示し、（ａ）は平面図であり、（ｂ）は構成断面図で
ある。

【図２】本発明の第２の実施形態に係るプローブカード
を示す構成断面図である。

【図３】本発明の第３の実施形態に係るプローブカード
を示し、（ａ）は平面図であり、（ｂ）は構成断面図で
ある。

【図４】本発明の第４の実施形態に係るプローブカード
を示し、（ａ）は平面図であり、（ｂ）は構成断面図で
ある。

【図５】従来の樹脂封止型半導体チップ用のバーンイン
装置を示す模式的斜視図である。

【図６】従来のウェハ・バーンイン用のプローブカード
を示す構成断面図である。

【符号の説明】

１０半導体ウェハ１１半導体チップ１２検査用電極２０カード本体２１プローブ端子２３コンタクト２４外部電極２４Ａ外部データ出力端子２４Ｂ外部電源電極２４Ｃ外部接地電極２５電圧供給線２５Ａデータ出力線２５Ｂ電源電圧供給線２５Ｃ接地電圧供給線３１ドライバ回路素子（駆動回路素子）３２信号圧縮回路素子３３チップコンデンサ（容量素子）３４ＰＴＣ素子（電流制限素子）

Claims

【特許請求の範囲】

【請求項１】半導体ウェハ上に形成されている複数の
半導体チップの各電極に電圧を印加して、前記複数の半
導体チップの電気的特性をウェハレベルで一括に検査す
るためのプローブカードであって、カード本体と、前記カード本体の一面における前記半導体チップの各電
極と対応する位置に設けられた複数のプローブ端子と、前記カード本体の他面に設けられ、前記プローブ端子と
電気的に接続されている配線と、前記カード本体の他面における前記配線と前記プローブ
端子との間に設けられ、前記半導体チップの入出力を制
御する制御手段とを備えていることを特徴とするプロー
ブカード。
【請求項２】前記配線は、前記カード本体に形成され
た貫通孔を通じて前記プローブ端子に電圧を供給する電
圧供給線であり、前記制御手段は駆動回路素子からなることを特徴とする
請求項１に記載のプローブカード。
【請求項３】前記配線は、前記カード本体に形成され
た貫通孔を通じて前記プローブ端子に電圧を供給する電
圧供給線であり、前記制御手段は試験機能回路素子からなることを特徴と
する請求項１に記載のプローブカード。
【請求項４】前記配線は、前記カード本体に形成され
た貫通孔を通じて前記プローブ端子に電圧を供給する電
圧供給線であり、前記制御手段は周波数増倍回路素子からなることを特徴
とする請求項１に記載のプローブカード。
【請求項５】前記配線は、前記カード本体に形成され
た貫通孔を通じて前記プローブ端子から出力を受けるデ
ータ出力線であり、前記制御手段は信号圧縮回路素子からなることを特徴と
する請求項１に記載のプローブカード。
【請求項６】前記制御手段は前記配線と並列に設けら
れた容量素子からなることを特徴とする請求項１に記載
のプローブカード。
【請求項７】前記配線は、前記カード本体に形成され
た貫通孔を通じて前記プローブ端子に電圧を供給する電
圧供給線であり、前記制御手段は電流制限素子からなることを特徴とする
請求項１に記載のプローブカード。