JPH11203237A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11203237A JPH11203237A JP10006509A JP650998A JPH11203237A JP H11203237 A JPH11203237 A JP H11203237A JP 10006509 A JP10006509 A JP 10006509A JP 650998 A JP650998 A JP 650998A JP H11203237 A JPH11203237 A JP H11203237A
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Abstract
(57)【要約】
【課題】 ＩＣ内部を解析されない新規なセキュリティ
システムを提供する。 【解決手段】 ＣＰＵ１０から出力されるアドレス及び
データの順序は、バススクランブル回路１１により、定
期的又はランダムな周期で変えられる。このため、複数
本のバスライン５０の各々に出力されるアドレス及びデ
ータは、時々刻々と変化し、所定のバスラインに与えら
れるデータの意味（種類）を特定することはできない。
バスライン５０のアドレス及びデータは、メモリ２０，
３０，４０に入力される前に、バススクランブル回路２
１，３１，４１により元の順序に戻される。タイミング
制御回路６０は、アドレス及びデータの順序を変え、元
に戻す周期を決定する。
システムを提供する。 【解決手段】 ＣＰＵ１０から出力されるアドレス及び
データの順序は、バススクランブル回路１１により、定
期的又はランダムな周期で変えられる。このため、複数
本のバスライン５０の各々に出力されるアドレス及びデ
ータは、時々刻々と変化し、所定のバスラインに与えら
れるデータの意味（種類）を特定することはできない。
バスライン５０のアドレス及びデータは、メモリ２０，
３０，４０に入力される前に、バススクランブル回路２
１，３１，４１により元の順序に戻される。タイミング
制御回路６０は、アドレス及びデータの順序を変え、元
に戻す周期を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（半導体集積
回路）の内部を悪意のあるアタッカーに解析されないよ
うに、アドレスバス及びデータバスに出力するアドレス
及びデータの順序をランダムに変えるセキュリティシス
テムに関する。
回路）の内部を悪意のあるアタッカーに解析されないよ
うに、アドレスバス及びデータバスに出力するアドレス
及びデータの順序をランダムに変えるセキュリティシス
テムに関する。
【０００２】
【従来の技術】従来、ＩＣカードなどのセキュリティの
必要のある製品においては、ＩＣの内部を悪意のあるア
タッカーに解析されないように、アドレスバス及びデー
タバスを物理的に混在させて、容易にＩＣの内部を解析
できないようにしていた。
必要のある製品においては、ＩＣの内部を悪意のあるア
タッカーに解析されないように、アドレスバス及びデー
タバスを物理的に混在させて、容易にＩＣの内部を解析
できないようにしていた。
【０００３】しかし、このようなセキュリティシステム
では、ＩＣの製造段階（配線工程）において、マスクの
パターンによりアドレスバス及びデータバスの配置（順
序）が決定されてしまい、ＩＣの製造後に、アドレスバ
ス及びデータバスの配置をランダムに変えることができ
ない。
では、ＩＣの製造段階（配線工程）において、マスクの
パターンによりアドレスバス及びデータバスの配置（順
序）が決定されてしまい、ＩＣの製造後に、アドレスバ
ス及びデータバスの配置をランダムに変えることができ
ない。
【０００４】このため、悪意のあるアタッカーがＩＣの
内部を繰り返し解析すると、最後には、アドレスバス及
びデータバスの配置が判明してしまい、ＩＣのセキュリ
ティが十分に行われていなかった。
内部を繰り返し解析すると、最後には、アドレスバス及
びデータバスの配置が判明してしまい、ＩＣのセキュリ
ティが十分に行われていなかった。
【０００５】
【発明が解決しようとする課題】このように、従来は、
悪意のあるアタッカーがＩＣの内部を繰り返し解析する
と、最後には、アドレスバス及びデータバスの配置が判
明してしまい、ＩＣのセキュリティが十分に行われない
という欠点がある。
悪意のあるアタッカーがＩＣの内部を繰り返し解析する
と、最後には、アドレスバス及びデータバスの配置が判
明してしまい、ＩＣのセキュリティが十分に行われない
という欠点がある。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、悪意のあるアタッカーがＩＣの内
部を繰り返し解析しても、アドレス及びデータを特定で
きないような新規なセキュリティシステムを提供するこ
とである。
もので、その目的は、悪意のあるアタッカーがＩＣの内
部を繰り返し解析しても、アドレス及びデータを特定で
きないような新規なセキュリティシステムを提供するこ
とである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、複数ビットの信号を送
信する第１ブロックと、前記複数ビットの信号を受信す
る第２ブロックと、前記複数ビットの信号を前記第１ブ
ロックから前記第２ブロックへ転送する複数本のバスラ
インと、前記第１ブロックから出力される複数ビットの
信号の順序を変えて前記複数本のバスラインに導く第１
バススクランブル回路と、前記複数本のバスラインの複
数ビットの信号の順序を元に戻して前記第２ブロックに
導く第２バススクランブル回路とを備える。
め、本発明の半導体集積回路は、複数ビットの信号を送
信する第１ブロックと、前記複数ビットの信号を受信す
る第２ブロックと、前記複数ビットの信号を前記第１ブ
ロックから前記第２ブロックへ転送する複数本のバスラ
インと、前記第１ブロックから出力される複数ビットの
信号の順序を変えて前記複数本のバスラインに導く第１
バススクランブル回路と、前記複数本のバスラインの複
数ビットの信号の順序を元に戻して前記第２ブロックに
導く第２バススクランブル回路とを備える。
【０００８】本発明の半導体集積回路は、さらに、前記
第１ブロックから出力される複数ビットの信号の順序を
定期的又はランダムな周期で変えるように前記第１バス
スクランブル回路を制御し、前記複数本のバスラインの
複数ビットの信号の順序を定期的又はランダムな周期で
元に戻すように前記第２バススクランブル回路を制御す
るタイミング制御回路を備える。
第１ブロックから出力される複数ビットの信号の順序を
定期的又はランダムな周期で変えるように前記第１バス
スクランブル回路を制御し、前記複数本のバスラインの
複数ビットの信号の順序を定期的又はランダムな周期で
元に戻すように前記第２バススクランブル回路を制御す
るタイミング制御回路を備える。
【０００９】前記複数ビットの信号の順序を変え、か
つ、元に戻す周期は、前記第１ブロックから出力される
複数ビットの信号のうちの所定の１ビットの値により決
定する。
つ、元に戻す周期は、前記第１ブロックから出力される
複数ビットの信号のうちの所定の１ビットの値により決
定する。
【００１０】前記第１ブロックがＣＰＵの機能を有して
いる場合、前記複数ビットの信号の順序を変え、かつ、
元に戻す周期は、前記第１ブロックから出力されるクロ
ックの周期よりも長く設定される。
いる場合、前記複数ビットの信号の順序を変え、かつ、
元に戻す周期は、前記第１ブロックから出力されるクロ
ックの周期よりも長く設定される。
【００１１】前記第１ブロックがＣＰＵの機能を有し、
前記第２ブロックがメモリの機能を有している場合、前
記複数ビットの信号は、前記メモリをアクセスするアド
レス又は前記メモリに入力するデータを含んでいる。
前記第２ブロックがメモリの機能を有している場合、前
記複数ビットの信号は、前記メモリをアクセスするアド
レス又は前記メモリに入力するデータを含んでいる。
【００１２】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体集積回路について詳細に説明する。図１は、
本発明に関わるバススクランブル回路を有するＩＣ（半
導体集積回路）の内部構成の一例を示している。
明の半導体集積回路について詳細に説明する。図１は、
本発明に関わるバススクランブル回路を有するＩＣ（半
導体集積回路）の内部構成の一例を示している。
【００１３】ＩＣ１００内は、複数のブロックから構成
されており、例えば、複数のブロックには、ＣＰＵ（ce
ntral processing unit ）１０、ＲＡＭ（random acces
s memory）２０、 ＲＯＭ（read only memory）３０、Ｅ
2 ＰＲＯＭ（electrically erasable programmable RO
M）４０などが含まれている。
されており、例えば、複数のブロックには、ＣＰＵ（ce
ntral processing unit ）１０、ＲＡＭ（random acces
s memory）２０、 ＲＯＭ（read only memory）３０、Ｅ
2 ＰＲＯＭ（electrically erasable programmable RO
M）４０などが含まれている。
【００１４】各ブロック１０，２０，３０，４０のＩ／
Ｏ部（データの入出力部）及びアドレスの入出力部に
は、これらに隣接する形でバススクランブル回路１１，
２１，３１，４１が設けられている。また、各バススク
ランブル回路１１，２１，３１，４１を互いに接続する
バスライン５０が配置されている。バスライン５０は、
ｎ（例えば、１６）ビットのアドレスバス及びｍ（例え
ば、８）ビットのデータバスから構成されている。
Ｏ部（データの入出力部）及びアドレスの入出力部に
は、これらに隣接する形でバススクランブル回路１１，
２１，３１，４１が設けられている。また、各バススク
ランブル回路１１，２１，３１，４１を互いに接続する
バスライン５０が配置されている。バスライン５０は、
ｎ（例えば、１６）ビットのアドレスバス及びｍ（例え
ば、８）ビットのデータバスから構成されている。
【００１５】タイミング制御回路６０は、各ブロックに
対応して設けられたバススクランブル回路の動作を制御
する。タイミング制御回路６０は、例えば、図３に示す
ようなフリップフロップ回路から構成できる。この場
合、ｎ＋ｍ本のバスラインに対して、フリップフロップ
回路は、ｌｏｇ2 （ｎ＋ｍ）個必要となる。
対応して設けられたバススクランブル回路の動作を制御
する。タイミング制御回路６０は、例えば、図３に示す
ようなフリップフロップ回路から構成できる。この場
合、ｎ＋ｍ本のバスラインに対して、フリップフロップ
回路は、ｌｏｇ2 （ｎ＋ｍ）個必要となる。
【００１６】図２は、図１のバススクランブル回路の構
成の一例を示すものである。但し、図２では、説明を簡
単にするため、バスライン５０が２ビットのデータバス
から構成されているものと仮定している。
成の一例を示すものである。但し、図２では、説明を簡
単にするため、バスライン５０が２ビットのデータバス
から構成されているものと仮定している。
【００１７】ＣＰＵ１０の入出力端子Ｉ／Ｏ・０は、バ
ススクランブル回路１１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路１１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＣＰＵ１０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路１１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路１１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
ススクランブル回路１１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路１１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＣＰＵ１０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路１１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路１１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
【００１８】ＲＡＭ２０の入出力端子Ｉ／Ｏ・０は、バ
ススクランブル回路２１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路２１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＲＡＭ２０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路２１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路２１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
ススクランブル回路２１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路２１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＲＡＭ２０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路２１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路２１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
【００１９】ＲＯＭ３０の入出力端子Ｉ／Ｏ・０は、バ
ススクランブル回路３１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路３１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＲＯＭ３０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路３１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路３１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
ススクランブル回路３１のトランジスタＴ００を経由し
てデータバスＢＤ０に接続されると共に、バススクラン
ブル回路３１のトランジスタＴ０１を経由してデータバ
スＢＤ１に接続される。また、ＲＯＭ３０の入出力端子
Ｉ／Ｏ・１は、バススクランブル回路３１のトランジス
タＴ１０を経由してデータバスＢＤ１に接続されると共
に、バススクランブル回路３１のトランジスタＴ１１を
経由してデータバスＢＤ０に接続される。
【００２０】Ｅ2 ＰＲＯＭ４０の入出力端子Ｉ／Ｏ・０
は、バススクランブル回路４１のトランジスタＴ００を
経由してデータバスＢＤ０に接続されると共に、バスス
クランブル回路４１のトランジスタＴ０１を経由してデ
ータバスＢＤ１に接続される。また、Ｅ2 ＰＲＯＭ４０
の入出力端子Ｉ／Ｏ・１は、バススクランブル回路４１
のトランジスタＴ１０を経由してデータバスＢＤ１に接
続されると共に、バススクランブル回路４１のトランジ
スタＴ１１を経由してデータバスＢＤ０に接続される。
は、バススクランブル回路４１のトランジスタＴ００を
経由してデータバスＢＤ０に接続されると共に、バスス
クランブル回路４１のトランジスタＴ０１を経由してデ
ータバスＢＤ１に接続される。また、Ｅ2 ＰＲＯＭ４０
の入出力端子Ｉ／Ｏ・１は、バススクランブル回路４１
のトランジスタＴ１０を経由してデータバスＢＤ１に接
続されると共に、バススクランブル回路４１のトランジ
スタＴ１１を経由してデータバスＢＤ０に接続される。
【００２１】各バススクランブル回路１１，２１，３
１，４１のトランジスタＴ００，Ｔ１０のゲートには、
タイミング制御信号φが入力され、各バススクランブル
回路１１，２１，３１，４１のトランジスタＴ０１，Ｔ
１１のゲートには、タイミング制御信号／φが入力され
る。
１，４１のトランジスタＴ００，Ｔ１０のゲートには、
タイミング制御信号φが入力され、各バススクランブル
回路１１，２１，３１，４１のトランジスタＴ０１，Ｔ
１１のゲートには、タイミング制御信号／φが入力され
る。
【００２２】このような構成によれば、例えば、ＣＰＵ
１０からＲＡＭ２０にデータを転送する場合を考える
と、ＣＰＵ１０の入出力端子Ｉ／Ｏ・０から出力される
データは、バスラインＢＤ０を経由してＲＡＭ２０の入
出力端子Ｉ／Ｏ・０に到る経路とバスラインＢＤ１を経
由してＲＡＭ２０の入出力端子Ｉ／Ｏ・０に到る経路の
２通りの経路のうちのいずれも取り得ることがわかる。
ＣＰＵ１０の入出力端子Ｉ／Ｏ・１から出力されるデー
タについても、同様である。
１０からＲＡＭ２０にデータを転送する場合を考える
と、ＣＰＵ１０の入出力端子Ｉ／Ｏ・０から出力される
データは、バスラインＢＤ０を経由してＲＡＭ２０の入
出力端子Ｉ／Ｏ・０に到る経路とバスラインＢＤ１を経
由してＲＡＭ２０の入出力端子Ｉ／Ｏ・０に到る経路の
２通りの経路のうちのいずれも取り得ることがわかる。
ＣＰＵ１０の入出力端子Ｉ／Ｏ・１から出力されるデー
タについても、同様である。
【００２３】つまり、タイミング制御信号φ，／φのレ
ベルを適当な時期に切り替えることにより、例えば、Ｃ
ＰＵ１０の入出力端子Ｉ／Ｏ・０から出力されるデータ
は、バスラインＢＤ０を経由してＲＡＭ２０の入出力端
子Ｉ／Ｏ・０に導かれたり、又はバスラインＢＤ１を経
由してＲＡＭ２０の入出力端子Ｉ／Ｏ・０に導かれたり
することになる。
ベルを適当な時期に切り替えることにより、例えば、Ｃ
ＰＵ１０の入出力端子Ｉ／Ｏ・０から出力されるデータ
は、バスラインＢＤ０を経由してＲＡＭ２０の入出力端
子Ｉ／Ｏ・０に導かれたり、又はバスラインＢＤ１を経
由してＲＡＭ２０の入出力端子Ｉ／Ｏ・０に導かれたり
することになる。
【００２４】このように、本発明によれば、バススクラ
ンブル回路により、データバスＢＤ０，ＢＤ１に出力さ
れるデータの意味（又は種類）を時々刻々と変化させる
ことができるため、悪意のアタッカーがＩＣ内を繰り返
し解析しても、各バスラインのデータの意味（又は種
類）を特定することができず、ＩＣのセキュリティが完
璧となる。
ンブル回路により、データバスＢＤ０，ＢＤ１に出力さ
れるデータの意味（又は種類）を時々刻々と変化させる
ことができるため、悪意のアタッカーがＩＣ内を繰り返
し解析しても、各バスラインのデータの意味（又は種
類）を特定することができず、ＩＣのセキュリティが完
璧となる。
【００２５】なお、タイミング制御信号φ，／φのレベ
ルの切り替え（データ経路の切り替え）は、例えば、特
定のブロック（例えば、ＣＰＵ）の特定の入出力端子Ｉ
／Ｏ・ｊから出力されるデータに基づいて行うことがで
きる。また、各ブロック間でデータの意味を取り違えな
いように、タイミング制御信号φ，／φのレベルの切り
替えは、各ブロック間でのデータの授受が完了した後に
行われる。
ルの切り替え（データ経路の切り替え）は、例えば、特
定のブロック（例えば、ＣＰＵ）の特定の入出力端子Ｉ
／Ｏ・ｊから出力されるデータに基づいて行うことがで
きる。また、各ブロック間でデータの意味を取り違えな
いように、タイミング制御信号φ，／φのレベルの切り
替えは、各ブロック間でのデータの授受が完了した後に
行われる。
【００２６】当然に、データ送信側のブロックのバスス
クランブル回路におけるタイミング制御信号φ，／φの
レベルの切り替え時期とデータ受信側のブロックのバス
スクランブル回路におけるタイミング制御信号φ，／φ
のレベルの切り替え時期は、データの転送時間を考慮す
れば、データの転送時間分だけずれることになる。
クランブル回路におけるタイミング制御信号φ，／φの
レベルの切り替え時期とデータ受信側のブロックのバス
スクランブル回路におけるタイミング制御信号φ，／φ
のレベルの切り替え時期は、データの転送時間を考慮す
れば、データの転送時間分だけずれることになる。
【００２７】タイミング制御信号φ，／φのレベルの切
り替え周期は、例えば、ＣＰＵが生成するクロックＣＬ
Ｋの周期よりも十分に長くするのがよい。切り替え周期
がクロックＣＬＫの周期と同等程度に短くなると、デー
タの誤認識の発生する確率が高くなるからである。タイ
ミング制御信号φ，／φのレベルの切り替え周期は、定
期的であっても、ランダムであってもよい。
り替え周期は、例えば、ＣＰＵが生成するクロックＣＬ
Ｋの周期よりも十分に長くするのがよい。切り替え周期
がクロックＣＬＫの周期と同等程度に短くなると、デー
タの誤認識の発生する確率が高くなるからである。タイ
ミング制御信号φ，／φのレベルの切り替え周期は、定
期的であっても、ランダムであってもよい。
【００２８】図４は、本発明の原理を簡単に示すもので
ある。例えば、ＣＰＵから出力されるアドレスがｎビッ
ト、データがｍビットであると仮定すると、バスライン
１本で１ビットのデータ転送が可能であるから、アドレ
スバスとデータバスを合計した本数は、ｎ＋ｍ本とな
る。但し、本発明では、上述のように、各バスラインに
出力されるアドレス及びデータは、時々刻々と変化する
ため、ｎ＋ｍ本の各バスラインの意味（種類）は特定さ
れない。
ある。例えば、ＣＰＵから出力されるアドレスがｎビッ
ト、データがｍビットであると仮定すると、バスライン
１本で１ビットのデータ転送が可能であるから、アドレ
スバスとデータバスを合計した本数は、ｎ＋ｍ本とな
る。但し、本発明では、上述のように、各バスラインに
出力されるアドレス及びデータは、時々刻々と変化する
ため、ｎ＋ｍ本の各バスラインの意味（種類）は特定さ
れない。
【００２９】本例では、仮に、ｎ＋ｍ本のバスラインに
それぞれ符号ＢＡ０〜ＢＡｎ，ＢＤ０〜ＢＤｍを付すこ
とにする。この場合、ｎ＋ｍビットの各データの信号経
路の組み合わせは、ｎ＋ｍの階乗だけ存在する。よっ
て、バススクランブル回路により、このｎ＋ｍの階乗だ
け存在する信号経路を一定周期で又はランダムに変えて
やれば、悪意のあるアタッカーにＩＣの内部が解析され
ることはない。
それぞれ符号ＢＡ０〜ＢＡｎ，ＢＤ０〜ＢＤｍを付すこ
とにする。この場合、ｎ＋ｍビットの各データの信号経
路の組み合わせは、ｎ＋ｍの階乗だけ存在する。よっ
て、バススクランブル回路により、このｎ＋ｍの階乗だ
け存在する信号経路を一定周期で又はランダムに変えて
やれば、悪意のあるアタッカーにＩＣの内部が解析され
ることはない。
【００３０】表１は、ＣＰＵからアドレス２ビット、デ
ータ２ビットが出力されると仮定した場合において、ア
ドレス及びデータの信号経路の組み合わせを全て羅列し
たものである。
ータ２ビットが出力されると仮定した場合において、ア
ドレス及びデータの信号経路の組み合わせを全て羅列し
たものである。
【００３１】
【表１】
【００３２】つまり、アドレス及びデータの合計は４ビ
ット、バスラインの数は４本であるから、４の階乗、即
ち、２４通りの信号経路の組み合わせが考えられる。な
お、アドレス及びデータの順序は、送信側のＣＰＵのバ
ススクランブル回路によりランダムに変えられた後にバ
スラインに出力されるが、当然に、受信側のメモリのバ
ススクランブル回路により正しい順序に戻されてメモリ
に与えられることになる。
ット、バスラインの数は４本であるから、４の階乗、即
ち、２４通りの信号経路の組み合わせが考えられる。な
お、アドレス及びデータの順序は、送信側のＣＰＵのバ
ススクランブル回路によりランダムに変えられた後にバ
スラインに出力されるが、当然に、受信側のメモリのバ
ススクランブル回路により正しい順序に戻されてメモリ
に与えられることになる。
【００３３】
【発明の効果】以上、説明したように、本発明のバスス
クランブル回路によれば、アドレス及びデータの順序を
送信ブロック側でランダムに変えた後、バスラインに出
力し、かつ、受信ブロック側で正しい順序に戻すような
構成とし、アドレス及びデータの転送経路を時々刻々と
変化させるようにしている。つまり、各バスラインに出
力されるデータの意味（又は種類）が特定されないた
め、悪意のあるアタッカーがＩＣの内部を繰り返し解析
しても、アドレス及びデータを特定できず、完璧なセキ
ュリティシステムを提供することができる。
クランブル回路によれば、アドレス及びデータの順序を
送信ブロック側でランダムに変えた後、バスラインに出
力し、かつ、受信ブロック側で正しい順序に戻すような
構成とし、アドレス及びデータの転送経路を時々刻々と
変化させるようにしている。つまり、各バスラインに出
力されるデータの意味（又は種類）が特定されないた
め、悪意のあるアタッカーがＩＣの内部を繰り返し解析
しても、アドレス及びデータを特定できず、完璧なセキ
ュリティシステムを提供することができる。
【図１】本発明のバススクランブル回路を有するＩＣの
構成の一例を示す図。
構成の一例を示す図。
【図２】バススクランブル回路の構成の一例を示す図。
【図３】タイミング制御回路を構成するフリップフロッ
プ回路を示す図。
プ回路を示す図。
【図４】本発明の原理を示す図。
１０ ：ＣＰＵ、 １１，２１，３１，４１ ：バススクランブル回
路、 ２０ ：ＲＡＭ、 ３０ ：ＲＯＭ、 ４０ ：Ｅ2 ＰＲＯＭ、 ５０ ：バスライン、 ６０ ：タイミング制御回路。
路、 ２０ ：ＲＡＭ、 ３０ ：ＲＯＭ、 ４０ ：Ｅ2 ＰＲＯＭ、 ５０ ：バスライン、 ６０ ：タイミング制御回路。
Claims (5)
- 【請求項１】 複数ビットの信号を送信する第１ブロッ
クと、前記複数ビットの信号を受信する第２ブロック
と、前記複数ビットの信号を前記第１ブロックから前記
第２ブロックへ転送する複数本のバスラインと、前記第
１ブロックから出力される複数ビットの信号の順序を変
えて前記複数本のバスラインに導く第１バススクランブ
ル回路と、前記複数本のバスラインの複数ビットの信号
の順序を元に戻して前記第２ブロックに導く第２バスス
クランブル回路とを具備することを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 さらに、前記第１ブロックから出力される複数ビットの
信号の順序を定期的又はランダムな周期で変えるように
前記第１バススクランブル回路を制御し、前記複数本の
バスラインの複数ビットの信号の順序を定期的又はラン
ダムな周期で元に戻すように前記第２バススクランブル
回路を制御するタイミング制御回路を具備することを特
徴とする半導体集積回路。 - 【請求項３】 前記複数ビットの信号の順序を変え、か
つ、元に戻す周期は、前記第１ブロックから出力される
複数ビットの信号のうちの所定の１ビットの値により決
定することを特徴とする請求項２記載の半導体集積回
路。 - 【請求項４】 前記第１ブロックは、ＣＰＵの機能を有
し、前記複数ビットの信号の順序を変え、かつ、元に戻
す周期は、前記第１ブロックから出力されるクロックの
周期よりも長く設定されていることを特徴とする請求項
２記載の半導体集積回路。 - 【請求項５】 前記第１ブロックは、ＣＰＵの機能を有
し、前記第２ブロックは、メモリの機能を有し、前記複
数ビットの信号は、前記メモリをアクセスするアドレス
又は前記メモリに入力するデータを含んでいることを特
徴とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006509A JPH11203237A (ja) | 1998-01-16 | 1998-01-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006509A JPH11203237A (ja) | 1998-01-16 | 1998-01-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203237A true JPH11203237A (ja) | 1999-07-30 |
Family
ID=11640401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006509A Pending JPH11203237A (ja) | 1998-01-16 | 1998-01-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203237A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001265713A (ja) * | 1999-12-15 | 2001-09-28 | St Microelectronics Sa | データの安全な転送方法 |
| JP2006155140A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 情報処理装置、および、そのアドレス制御方法 |
| JP2006277411A (ja) * | 2005-03-29 | 2006-10-12 | Toshiba Corp | プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法 |
| JP2007183834A (ja) * | 2006-01-06 | 2007-07-19 | Sharp Corp | データ転送システム |
| JP2014096644A (ja) * | 2012-11-08 | 2014-05-22 | Mitsubishi Electric Corp | 半導体集積回路及びデータ転送方法 |
-
1998
- 1998-01-16 JP JP10006509A patent/JPH11203237A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001265713A (ja) * | 1999-12-15 | 2001-09-28 | St Microelectronics Sa | データの安全な転送方法 |
| JP2006155140A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 情報処理装置、および、そのアドレス制御方法 |
| JP4664655B2 (ja) * | 2004-11-29 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 情報処理装置、および、そのアドレス制御方法 |
| JP2006277411A (ja) * | 2005-03-29 | 2006-10-12 | Toshiba Corp | プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法 |
| JP4551802B2 (ja) * | 2005-03-29 | 2010-09-29 | 株式会社東芝 | プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法 |
| US8532296B2 (en) | 2005-03-29 | 2013-09-10 | Kabushiki Kaisha Toshiba | Processor, memory device, computer system, and method for transferring data |
| JP2007183834A (ja) * | 2006-01-06 | 2007-07-19 | Sharp Corp | データ転送システム |
| JP2014096644A (ja) * | 2012-11-08 | 2014-05-22 | Mitsubishi Electric Corp | 半導体集積回路及びデータ転送方法 |
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