JPH11196032A - ブリッジタップ等化器 - Google Patents

Abstract

(57)【要約】 【課題】 ブリッジタップの存在によって受信パルスの
アイ開口率が５０％を下回るような場合であっても誤等
化することなく、フィルタ係数の収束までの時間を大幅
に短縮できるブリッジタップ等化器を提供する。 【解決手段】受信パルス中から判定手段３によってパタ
ーン“０００１０００”が検出されると、アダプティブ
制御手段４はフィルタ係数の更新動作を開始する。メモ
リ５は最新の４タイムスロットのパルス標本値を記憶し
ているから、前記パターン中の“１０００”の各標本値
を記憶しており、アダプティブ制御手段４は、ブリッジ
タップ反射波の影響をほとんど受けていない前記ビット
“１”の標本値を取り込み、その信号レベルと基準レベ
ルとの差を補償するようにフィルタ係数値を更新する。
このフィルタ係数によって定まるフィルタ特性に基づい
て、ブリッジタップ等化手段２は受信パルスを等化して
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送路上に存在す
るブリッジタップの影響を除去するブリッジタップ等化
器に関する。

【０００２】

【従来の技術】加入者線路網は、一般には地中に埋めら
れており、その敷設には相応の敷設工事を要する。従っ
て、大規模な線路敷設工事では、予め需要があると見込
まれる地域に相当の線路を敷設しておき、必要に応じて
これを利用している。

【０００３】即ち図６に示すように、高速専用回線１０
から多重分離装置（以下ＭＵＸという）１１によって分
離された複数の低速専用回線１２は途中でＴ字型に分岐
され、複数の地域に配線されている。このように分岐し
た低速専用回線をブリッジタップといい、その線端は通
常開放端の状態で埋設されており、回線を使用する際に
地中から引き上げられて回線終端装置（以下ＤＳＵとい
う）１３等が接続され、終端される。しかし全ての線路
が終端されるわけではなく、当初の見込みがはずれて需
要のない地域に埋設された線路は開放端のまま放置され
ていることが少なくない。このような開放端のまま放置
されたブリッジタップは主線路上を流れる信号に対して
悪影響を及ぼす。

【０００４】例えば図７に示すように、ＭＵＸ１１とＤ
ＳＵ１３とを結ぶ低速専用線１２の途中にブリッジタッ
プ１４が接続されているとき、このＤＳＵ１３に接続さ
れた端末装置１５からＡＭＩ符号化されて送信されたデ
ジタルパルス信号１６は、そのまま直接ＭＵＸ１１に伝
送される一方、ブリッジタップ１４にも回り込み、その
開放端で反射した信号がブリッジタップ反射波となって
ＭＵＸ１１に伝送される。このブリッジタップ反射波は
通常、その発生元となるパルス信号の後続のタイムスロ
ットに現れる。従って図８（ａ）に示すように、隣接タ
イムスロットＴＳ２及びＴＳ３においてビットが連続す
る場合は、同図（ｂ）に示すようにＴＳ２中のパルス信
号の存在によって後続のＴＳ３中に点線で示す如くブリ
ッジタップ反射波が発生し、これがＴＳ３中のパルス信
号１６に重畳されてその波形が崩れるという問題があっ
た。これにより、同図（ｃ）に示すようにＴＳ３中の本
来“１”であるビットを“０”と判定する虞があり、ビ
ット誤り率が非常に高くなるという問題があった。なお
ブリッジタップ反射波の現れ方やビット同期の取り方に
よっては、ブリッジタップ反射波の影響が先行のタイム
スロットに及ぶこともある。

【０００５】そこで上記問題を解決するものとして従来
よりブリッジタップ等化器がある。図９は従来のブリッ
ジタップ等化器の構成を示すブロック図である。ブリッ
ジタップ等化器１８は、ブリッジタップ等化手段１９
と、判定手段２０と、アダプティブ制御手段２１とで構
成されている。

【０００６】まずＡ／Ｄ変換器２２によって標本化され
線路等化器２３によって予め線路損失分を等化された受
信パルスは、ブリッジタップ等化手段１９に入力され
る。ブリッジタップ等化手段１９は主として外部から入
力されるフィルタ係数値に基づいて特性が設定されるデ
ジタルフィルタであり、これによって等化された受信パ
ルスが出力される。

【０００７】判定手段２０は、前記ブリッジタップ等化
手段より出力したパルスのレベル判定を行うものであっ
て、スレシホールドレベルがピークの５０％に設定され
ており、各タイムスロットにおけるパルスのレベルが正
極、負極によらず前記スレシホールドレベルより大きい
場合はビット“１”、また５０％より小さい場合はビッ
ト“０”と判定し、前記ビット“１”検出時にトリガを
出力する。

【０００８】アダプティブ制御手段２１は、このトリガ
を入力したタイミングで動作を開始し、ブリッジタップ
等化手段１９より出力された前記ビット“１”の信号レ
ベルと所定の基準レベルとの差を補償するように、フィ
ルタ係数を更新する。従って、前記ビット“１”を入力
したタイミングで常にアダプティブ制御が行われ、受信
パルスを等化することができる。

【０００９】

【発明が解決しようとする課題】上述した従来のブリッ
ジタップ等化器は、ビット判定のスレシホールドレベル
を５０％に設定していることから、原理的には受信パル
スのアイ開口率が５０％以上を満足している場合にのみ
有効に機能する。

【００１０】しかしながら、受信パルスのアイ開口率
は、ブリッジタップ反射波の影響によって５０％を下回
る場合があり、このようなパルスに対して等化処理を行
うと誤りビットをも等化対象してしまう結果、初期状態
においてフィルタ係数値の収束に非常に時間がかかると
いう問題があった。

【００１１】即ち、ブリッジタップ反射波の現れ方は、
線路上に接続されるブリッジタップの状態（位置、長さ
等）によって異なるが、特にブリッジタップが線路上に
多数あり、これによって受信パルスのアイ開口率が既に
５０％を下回っている場合は、アダプティブ制御が不可
能となり、図７に示したように本来ビット“１”である
パルスをビット“０”、逆にビット“０”であるパルス
をビット“１”と判定する虞がある。更に、これら誤り
ビットに対してアダプティブ制御を行うことによって誤
等化し、フィルタ係数値の収束時間が非常に長くなると
いう問題があった。本発明は上記課題に鑑みてなされた
ものであり、ブリッジタップの存在によって受信パルス
のアイ開口率が５０％を下回るような場合であっても誤
等化することのないブリッジタップ等化器を提供するこ
とを目的としている。

【００１２】

【課題を解決するための手段】上記目的を達成するため
本発明に係るブリッジタップ等化器は、外部から入力さ
れるフィルタ係数に基づいて受信パルスを等化するブリ
ッジタップ等化手段と、前記ブリッジタップ等化手段の
出力信号中から“０”が所定数連続する先行ビット列
と、“０”が所定数連続する後続ビット列と、その間に
位置するビット“１”とからなるビットパターンを検出
したときトリガを出力する判定手段と、前記トリガ出力
時に前記ビット“１”に相当するブリッジタップ等化手
段からの出力信号を取り込み、該出力信号に基づき前記
フィルタ係数を設定するアダプティブ制御手段とを備え
たことを第１の特徴としている。また本発明に係るブリ
ッジタップ等化器は、外部から入力されるフィルタ係数
に基づいて受信パルスを等化するブリッジタップ等化手
段と、複数の固定フィルタ係数から受信パルスのアイ開
口率が最大となる固定フィルタ係数を選択し設定する固
定フィルタ係数設定手段と、前記ブリッジタップ等化手
段の出力信号中からビットパターン“０１０”を検出し
たときトリガを出力する判定手段と、前記トリガ出力時
に前記ビットパターン中のビット“１”に相当するブリ
ッジタップ等化手段からの出力信号を取り込み、該出力
信号に基づき前記フィルタ係数を設定するアダプティブ
制御手段とを備えたことを第２の特徴としている。また
本発明に係るブリッジタップ等化器は、前記固定フィル
タ係数設定手段が前記複数の固定フィルタ係数のうち受
信パルスのアイ開口率が最大となる確率が高い固定フィ
ルタ係数を順に選択し設定することを第３の特徴として
いる。

【００１３】

【発明の実施の形態】以下、本発明を図面に示した実施
形態に基づき詳細に説明する。本発明では、送信側のＤ
ＳＵ等からデータを構成する複数のパルス信号が出力さ
れても、これらの各パルス信号の間隔が所定タイムスロ
ット以上離れているときにはブリッジタップ反射波の影
響を受けることなく受信パルスのアイ開口率が５０％以
上になることに注目し、例えばデータ伝送速度が６４ｋ
ｂ／ｓである加入者線路の場合は、これより先行及び後
続する期間に３タイムスロット以上連続してパルス信号
が存在していない状態において、パルス信号が入力され
たとき、このパルス信号のレベルと基準レベルとの差を
補償するようにフィルタ係数値を更新するようにしてい
る。

【００１４】以下にその詳細を説明すれば、図１は本発
明に係るブリッジタップ等化器の構成の第１形態例を示
すブロック図である。同図においてブリッジタップ等化
器１は、ブリッジタップ等化手段２と、判定手段３と、
アダプティブ制御手段４と、メモリ５とを備えている。

【００１５】ブリッジタップ等化手段２は、外部から入
力されるフィルタ係数値によってその特性が決定される
デジタルフィルタであって、受信パルスは前記フィルタ
特性に基づき等化され、ブリッジタップ反射波の影響を
除去した信号を出力する。

【００１６】判定手段３は、ブリッジタップ等化手段の
出力したパルス信号を入力し、そのビットを判定すると
ともに、所定タイムスロット間におけるビットパターン
“０００１０００”を検出するものである。その具体的
構成には図２に示すように、ビット判定部８と、７ビッ
トシフトレジスタ９と、パターン検出部１０とからな
り、ビット判定部８にて入力パルス信号のビット“０”
若しくは“１”を判定し、その判定結果を順次シフトレ
ジスタ９に保持し、シフトレジスタ９の内容が“０００
１０００”となったとき、パターン検出部１０はこれを
検出してトリガを出力する。

【００１７】アダプティブ制御手段４は、前記判定手段
３からのトリガを入力したとき、前記ビットパターン
“０００１０００ ”におけるビット“１”を対象にア
ダプティブ制御を行う。またメモリ５は、ブリッジタッ
プ等化手段２が出力したパルス信号のうち、少なくとも
最新の４タイムスロット分のパルス標本値を記憶する。

【００１８】以上のように構成するブリッジタップ等化
器は次のように動作する。伝送路上のブリッジタップの
影響によってブリッジタップ反射波が重畳された受信パ
ルスは、Ａ／Ｄ変換器６によって所定のサンプリング周
期で標本化される。受信パルスの標本値は線路等化器７
にて伝送路の線路損失分が等化された後、ブリッジタッ
プ等化器１に入力する。

【００１９】ブリッジタップ等化器１において、前記線
路等化された受信パルスの標本値はブリッジタップ等化
手段２に入力され、アダプティブ制御手段４からのフィ
ルタ係数によって定まるフィルタ特性に基づいて前記受
信パルスを等化し、ブリッジタップ反射波の成分が除去
された出力が得られる。

【００２０】この出力はメモリ５に記憶されるととも
に、判定手段３に入力される。判定手段３は前述のよう
に受信パルスの各タイムスロットにおけるビットを判定
してこれをシフトレジスタに保持し、ビットパターン
“０００１０００”を検出したときトリガを出力する。

【００２１】アダプティブ制御手段４は、前記トリガを
入力した時点でフィルタ係数の更新動作を開始する。メ
モリ５は前述のように最新の４タイムスロットのパルス
標本値を記憶しているから、前記パターン“０００１０
００”における“１０００”の各標本値を記憶してお
り、アダプティブ制御手段４は前記ビット“１”の標本
値を取り込み、その信号レベルと基準レベルとの差を補
償するようにフィルタ係数値を更新する。

【００２２】このように、前後のタイムスロットに存在
するパルスによって生ずるブリッジタップ反射波の影響
をほとんど受けていないパルスを対象にアダプティブ制
御を行うため誤等化することがなく、フィルタ係数の収
束までの時間を大幅に短縮できる。

【００２３】次に本発明に係るブリッジタップ等化器の
第２形態例を図面に基づき詳細に説明する。上述した第
１形態例では、ビットパターン“０００１０００”を検
出したときアダプティブ制御を行うよう構成している
が、前記パターンが任意の受信パルス中に存在する確率
は１／１２８であるため、フィルタ係数が収束するまで
に時間がかかるという問題を有する。一方、検出パター
ンを“００１００”、“０１０”のように単純化する
と、収束時間は短くなるが、 ブリッジタップ反射波の
影響によって、前記パターン中のビット“１”のうちア
イ開口率が５０％を下回るものが存在する確立が高くな
るため、安易に単純化できない。

【００２４】そこで本形態例では、複数の固定フィルタ
係数を用意しておき、アダプティブ制御を行う前に前記
固定フィルタ係数を用いて予めブリッジタップ等化手段
の特性を変更し、ブリッジタップ等化特性が最も良くな
る固定フィルタ係数を選択した後アダプティブ制御を行
い、アダプティブ制御ではビットパターン“０１０”を
検出したときフィルタ係数値の更新を行うようにしてい
る。

【００２５】図３は本発明のブリッジタップ等化器の第
２形態例の構成を示すブロック図であり、図１と同一の
構成部には同一の符号を付して説明を省略する。同図に
おいて１１は固定フィルタ係数設定手段であり、特性の
異なる複数の固定フィルタ係数を保持しており、ブリッ
ジタップ等化手段より出力されるパルスのアイ開口率に
あわせて前記複数のフィルタ係数の中から最適なものを
選択し、これをブリッジタップ等化手段２に出力するも
のである。また判定手段３は受信パルス中からビットパ
ターン“０１０”を検出したときトリガを出力するもの
であって、具体的には図４に示すように、ビット判定部
８と、３ビットシフトレジスタ１２と、パターン検出部
１０とで構成している。

【００２６】前記固定フィルタ係数設定手段１１が有す
る複数の固定フィルタ係数は、ビットパターン“０１
０”を用いてアダプティブ制御を行った場合にそのいず
れかを選択すれば、ブリッジタップの位置、長さ、線種
等の任意の条件に対して常にアイ開口率が５０％を超え
るように設定された値であり、これらは次のようにして
求める。

【００２７】図５は主線路に接続した２本のブリッジタ
ップの分布状態を表す図であって、主線路上の分布状態
をブロック単位に区切って表している。なお、２本のブ
リッジタップはともに線径Φ＝０．５ｍｍ、長さｌ＝１
ｋｍとする。同図に示すように、各ブロックは同一のフ
ィルタ係数によって５０％以上のアイ開口率を満足する
ブロック同士でグループ化され、ブロック群ａ〜ｃとし
て分けられている。

【００２８】このブロック群の分け方について説明する
と、まず第１ステップとして無等化時（フィルタ係数Ａ
とする）における各ブロックのアイ開口率を求め、この
とき５０％を越えるものと超えないものとにブロック分
けすることで、境界Ｘが与えられ、ブロック群ａが定ま
る。

【００２９】次に第２ステップとして所定のフィルタ係
数（フィルタ係数Ｂとする）を設定した場合における各
ブロックのアイ開口率を求め、このとき５０％を越える
ものと越えないものとにブロック分けすることで、境界
Ｘ’が与えられ、境界Ｘ−Ｘ’内に存在するブロック群
ｂが定まる。

【００３０】さらに第３ステップとして、上記第１、第
２ステップのいずれにおいてもアイ開口率が５０％を越
えないブロック群ｃに対して、全てのブロックが常に５
０％を越えるようなフィルタ係数（フィルタ係数Ｃ）を
定める。なお、このフィルタ係数は他のブロック群ａ、
ｂに対してアイ開口率が５０％を越えなくてもよい。

【００３１】以上のように決定された無等化を含む３つ
のフィルタ係数Ａ乃至Ｃのいずれかを用いれば、ブリッ
ジタップが主線路上のどの位置に接続されていても、常
にアイ開口率を５０％以上とすることができる。

【００３２】またメモリ５は、ブリッジタップ等化手段
２が出力したパルス信号のうち、少なくとも最新の２タ
イムスロット分の標本値を記憶する。

【００３３】以上のように構成するブリッジタップ等化
器は次のように動作する。まず１次等化として、受信パ
ルス中に存在するビットパターン“０１０”におけるビ
ット“１”のアイ開口率が５０％を越えることを目指し
て、固定フィルタ係数設定手段１１による固定フィルタ
係数の決定が行われる。即ち、前記複数の固定フィルタ
係数を順次入れ替えて供給しながらブリッジタップ等化
手段２より出力される信号のアイ開口率を監視し、その
うち最もアイ開口率の良くなる固定フィルタ係数を選択
し、決定する。どのような条件でブリッジタップが分布
していても、前記複数の固定フィルタ係数のうちのいず
れか１つを用いれば、ビットパターン“０１０”中の
“１”は必ず５０％を超えるようになり、その固定フィ
ルタ係数が決定される。なおこのとき、複数の固定フィ
ルタ係数を供給する順番は任意の位置にあるブリッジタ
ップに対してアイ開口率が５０％を超える確率が高い
順、即ち図５においてブロックの総面積が大きい順（Ｃ
→Ｂ→Ａ）に供給することが望ましく、これによって１
次等化の収束時間を短くすることができる。

【００３４】次に２次等化として、アダプティブ等化を
行う。このとき監視するビットパターンは“０１０”で
あって、任意の受信ビット中に前記パターンが存在した
とき判定手段３はこれを検出してトリガを出力する。

【００３５】アダプティブ制御手段４は、前記トリガを
入力した時点でフィルタ係数の更新動作を開始する。メ
モリ５は前述のように最新の２タイムスロットのパルス
標本値を記憶しているから、前記パターン“０１０”に
おけるビット“１０”の各標本値を記憶しており、アダ
プティブ制御手段４は前記ビット“１”の標本値を取り
込み、その信号レベルと基準レベルとの差を補償するよ
うにフィルタ係数値を更新する。

【００３６】ここで任意の受信ビット中に前記ビットパ
ターン“０１０”が存在する確率は１／８である。従っ
て、第１形態例ようにビットパターン“０００１００
０”を検出する場合に比べてフィルタ係数の収束時間を
大幅に短縮することができる。

【００３７】

【発明の効果】以上説明したように本発明は、請求項１
によれば、“０”が所定数連続する先行ビット列と、
“０”が所定数連続する後続ビット列と、その間に位置
するビット“１”とからなるビットパターンにおけるビ
ット“１”を対象にアダプティブ制御を行うようにした
ので、誤等化することがなく、フィルタ係数の収束時間
を短縮する上で著しい効果を奏する。また請求項２によ
れば、１次等化としてビットパターン“０１０”におけ
るビット“１”のアイ開口率が５０％を越えることを目
指して固定フィルタ係数を決定した後、２次等化として
ビットパターン“０１０”におけるビット“１”を対象
にアダプティブ制御を行うようにしたので、アダプティ
ブ制御のみでフィルタ係数を収束させる場合に比べて収
束時間を短縮することができる。また請求項３によれ
ば、前記１次等化において複数ある固定フィルタ係数の
うち受信パルスのアイ開口率が５０％を越える確率が高
いものから順に選択し設定するようにしたので、より高
速にフィルタ係数を収束させることができる。

【図面の簡単な説明】

【図１】本発明に係るブリッジタップ等化器の第１形態
例の構成を示すブロック図。

【図２】本発明の第１形態例における判定部の構成を示
すブロック図。

【図３】本発明に係るブリッジタップ等化器の第２形態
例の構成を示すブロック図。

【図４】本発明の第２形態例における判定部の構成を示
すブロック図。

【図５】主線路に接続した２本のブリッジタップの分布
状態を表す図

【図６】ブリッジタップを説明するための概略図。

【図７】ブリッジタップ反射波を説明するための概略
図。

【図８】従来のブリッジタップ等化器の構成を示すブロ
ック図。

【図９】ブリッジタップ等化器の等化処理を説明するた
めのパルス信号波形図。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 伝送路上に存在するブリッジタップの影
   響によって劣化した受信パルスを等化するブリッジタッ
   プ等化器において、 外部から入力されるフィルタ係数に基づいて受信パルス
   を等化するブリッジタップ等化手段と、 前記ブリッジタップ等化手段の出力信号中から“０”が
   所定数連続する先行ビット列と、“０”が所定数連続す
   る後続ビット列と、その間に位置するビット“１”とか
   らなるビットパターンを検出したときトリガを出力する
   判定手段と、 前記トリガ出力時に前記ビット“１”に相当するブリッ
   ジタップ等化手段からの出力信号を取り込み、該出力信
   号に基づき前記フィルタ係数を設定するアダプティブ制
   御手段と、を備えたことを特徴とするブリッジタップ等
   化器。
2. 【請求項２】 伝送路上に存在するブリッジタップの影
   響によって劣化した受信パルスを等化するブリッジタッ
   プ等化器において、外部から入力されるフィルタ係数に
   基づいて受信パルスを等化するブリッジタップ等化手段
   と、 複数の固定フィルタ係数から受信パルスのアイ開口率が
   最大となる固定フィルタ係数を選択し設定する固定フィ
   ルタ係数設定手段と、 前記ブリッジタップ等化手段の出力信号中からビットパ
   ターン“０１０”を検出したときトリガを出力する判定
   手段と、 前記トリガ出力時に前記ビットパターン中のビット
   “１”に相当するブリッジタップ等化手段からの出力信
   号を取り込み、該出力信号に基づき前記フィルタ係数を
   設定するアダプティブ制御手段と、を備えたことを特徴
   とするブリッジタップ等化器。
3. 【請求項３】 前記固定フィルタ係数設定手段は、前記
   複数の固定フィルタ係数のうち受信パルスのアイ開口率
   が５０％を越える確率が高い固定フィルタ係数を順に選
   択し設定することを特徴とする請求項２記載のブリッジ
   タップ等化器。