JPH11196002A

JPH11196002A - 零連続抑圧符号化回路

Info

Publication number: JPH11196002A
Application number: JP9359339A
Authority: JP
Inventors: Hitoshi Hasegawa; 仁志長谷川; Makoto Adachi; 誠安達; Makoto Yamada; 誠山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1999-07-21
Also published as: US6049571A

Abstract

(57)【要約】【課題】本発明は、零連続抑圧符号化回路に関し、コ
ストや実装性の制約を最小限度に抑えつつ所望の複数の
符号則に柔軟に適応することを目的とする。【解決手段】直列の情報に、指定された符号則に則し
た連続ブロックのビット数に相当する遅延を与えて遅延
情報を得る可変遅延手段と、その符号則に適応し、かつ
遅延情報から連続ブロックを検出する連続ブロック検出
手段と、この連続ブロックに対応し、かつ指定された符
号則の下で、バイオレーションパルスの送出期間を決定
する反バイポーラ則期間決定手段と、同様の連続ブロッ
クに対応し、かつ符号則の下でバイポーラ則パルスの送
出期間を決定するバイポーラ則期間決定手段と、２つの
極に遅延情報をバイポーラ則に則して分配し、バイポー
ラ則期間決定手段と反バイポーラ則期間決定手段とが決
定した期間にバイポーラ則パルスとバイオレーションパ
ルスとを送出する出力制御手段とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所望の零連続抑圧
符号を示す複極性のパルス信号の各極に対応した２つの
直列信号にＮＲＺ信号を変換する零連続抑圧符号化回路
に関する。

【０００２】

【従来の技術】ＳＯＮＥＴ(Synchronous Optical Netwo
rk) やＳＤＨ（Synchronous DigitalHierarchy)のよう
に、ベースバンド伝送が行われる伝送系では、伝送路に
送出される信号の直流成分が抑圧されることによってビ
ット同期情報が安定に抽出され、かつ伝送帯域幅が抑圧
されると共に、早期に確度高く伝送路や伝送装置の障害
が検出されることが要求される。

【０００３】したがって、これらの伝送系には、例え
ば、Ｂ３ＺＳ(Bipolar With ３ ZerosSubstitution）符
号やＨＤＢ３(High Density Bipolar 3)符号のように、
所定のビット数に亘って連続する「０」のパターンを特
殊な符号パターンに変換する零連続抑圧符号が適用され
ている。ここに、Ｂ３ＺＳ符号は、(A) ＮＲＺ信号に時
系列の順に含まれる論理値「１」のビットが交互にＰ極
のパルスとＮ極のパルスとに変換され（図５(1))、(B)
論理値「０」の連続する３ビットからなる連続ブロック
は、先行して生成されたパルスの総数が奇数である場合
にはバイポーラ則に反するパルス（時系列の順に「００
１」からなる。)(以下、「バイオレーションパルス」と
いう。）に変換される（図５(2))が、その総数が反対に
偶数である場合には時系列の順に「１０１」からなるバ
イポーラ則パルスとバイオレーションパルスとの列に変
換される（図５(3))、符号則に基づいて生成される。

【０００４】一方、ＨＤＢ３符号は、Ｂ３ＺＳ符号の符
号則との対比においては、(a) ＮＲＺ信号に時系列の準
に含まれる論理値「１」のビットが交互にＰ極のパルス
とＮ極のパルスとに変換される（図６(1))点で同じであ
るが、(b) 論理値「０」の連続する４ビットからなるブ
ロックが、先行して生成されたパルスの総数が奇数であ
る場合には時系列の順に「０００１」からなるバイオレ
ーションパルスに変換される（図６(2))が、その総数が
反対に偶数である場合には時系列の順に「１００１」か
らなるバイポーラ則パルスとバイオレーションパルスと
の列に変換される（図６(3))点で、異なる符号則に基づ
いて生成される。

【０００５】また、このような伝送系を構成する伝送装
置や交換機については、例えば、ライン回路やトランク
のように、伝送路とのインタフェースに供されるユニッ
トには、伝送情報を示すＮＲＺ信号を既述の符号則の何
れかに基づいてＢＳＩ（BitSequence Independent）化
する零連続抑圧符号化回路が個々の伝送路に対応して搭
載されていた。

【０００６】

【発明が解決しようとする課題】ところで、上述した伝
送装置や交換機には、上述したＢ３ＺＳ符号とＨＤＢ３
符号とがそれぞれＳＯＮＥＴとＳＤＨとに標準的に適用
され、これらのＳＯＮＥＴとＳＤＨとがそれぞれ北米と
ヨーロッパとの標準的な光ファイバ主幹伝送系に適用さ
れているために、それぞれ設置されるべき地域に適応し
た異なる零連続抑圧符号化回路が適宜実装されていた。

【０００７】また、これらの零連続抑圧符号化回路の相
違については、Ｂ３ＺＳ符号とＨＤＢ３符号とに個別に
適応した零連続抑圧符号化回路が共通のＬＳＩに併せて
実装され、そのＬＳＩの外部における結線を適宜設定す
ることによって標準化が可能である。しかし、これらの
零連続抑圧符号化回路の内、何れか一方は、運用中に作
動することがないにもかかわらず電力を消費して無用に
ＬＳＩのチップ上の領域を占有し、かつ上述した結線に
は何らかの工数を要すると共に、接続用部品の追加が必
要である。したがって、このようなＬＳＩについては、
低廉化や信頼性にかかわる制約に反するために実際には
適用されない場合が多かった。

【０００８】本発明は、コストや実装性にかかわる制約
を最小限度に抑えつつ所望の複数の符号則の全てに柔軟
に適応可能な零連続抑圧符号化回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】図１は、請求項１〜６に
記載の発明の原理ブロック図である。

【００１０】請求項１に記載の発明は、直列のビット列
として与えられる情報に、複数の零連続抑圧符号の内、
外部から指定された零連続抑圧符号の符号則に則して置
換されるべき連続ブロックのビット数に相当する遅延を
与えて遅延情報を得る可変遅延手段１１と、外部から指
定された零連続抑圧符号の符号則に適応し、かつ可変遅
延手段１１によって得られた遅延情報に含まれる連続ブ
ロックを検出する連続ブロック検出手段１２と、連続ブ
ロック検出手段１２によって検出された連続ブロックに
対応し、かつ外部から指定された零連続抑圧符号の符号
則の下で、バイポーラ則に反するバイオレーションパル
スが送出されるべき期間を決定する反バイポーラ則期間
決定手段１３と、連続ブロック検出手段１２によって検
出された連続ブロックに対応し、かつ外部から指定され
た零連続抑圧符号の符号則の下で、バイポーラ則に則し
たバイポーラ則パルスが送出されるべき期間を決定する
バイポーラ則期間決定手段１４と、２つ極に、バイポー
ラ則に則して可変遅延手段１１によって得られた遅延情
報を分配すると共に、バイポーラ則期間決定手段１４に
よって決定された期間にバイポーラ則パルスを送出し、
かつ反バイポーラ則期間決定手段１３によって決定され
た期間にバイオレーションパルスを送出する出力制御手
段１５とを備えたことを特徴とする。

【００１１】請求項２に記載の発明は、請求項１に記載
の零連続抑圧符号化回路において、可変遅延手段１１
は、遅延情報を得るために供される遅延素子１１ａを有
し、連続ブロック検出手段１２は、遅延素子１１ａを共
用することによって連続ブロックを検出することを特徴
とする。請求項３に記載の発明は、請求項１に記載の零
連続抑圧符号化回路において、反バイポーラ則期間決定
手段１３は、複数の零連続抑圧符号の符号則に個別に適
応した遅延時間が設定され、連続ブロック検出手段１２
によって連続ブロックが検出された期間に並行してこれ
らの遅延時間を適用することによって、個々の符号則に
適応した期間を得る複数の遅延手段１３ａ-1〜１３ａ-N
と、複数の遅延手段１３ａ-1〜１３ａ-Nによって得られ
た期間の内、外部から指定された零連続抑圧符号の符号
則に対応する期間を選択する期間選択手段１３ｂとから
構成されることを特徴とする。

【００１２】請求項４に記載の発明は、請求項２に記載
の零連続抑圧符号化回路において、連続ブロック検出手
段１２は、可変遅延手段１１によって得られた遅延情報
に含まれ、かつ複数の零連続抑圧符号の符号則に個別に
適応したビット数の連続ブロックを並行して検出する複
数の連続ブロック監視手段１２ａ-1〜１２ａ-Nと、複数
の連続ブロック監視手段１２ａ-1〜１２ａ-Nによって検
出された連続ブロックの内、外部から指定された零連続
抑圧符号の符号則に対応する連続ブロックを選択する連
続ブロック選択手段１２ｂとから構成されることを特徴
とする。

【００１３】請求項５に記載の発明は、請求項３に記載
の零連続抑圧符号化回路において、期間選択手段１３ｂ
は、外部から指定された零連続抑圧符号の符号則に応じ
て開閉する素子の組み合わせ回路として構成されること
を特徴とする。請求項６に記載の発明は、請求項４に記
載の零連続抑圧符号化回路において、連続ブロック選択
手段１２ｂは、外部から指定された零連続抑圧符号の符
号則に応じて開閉する素子の組み合わせ回路として構成
されることを特徴とする。

【００１４】請求項１に記載の発明にかかわる零連続抑
圧符号化回路では、可変遅延手段１１は、直列のビット
列として与えられる情報に、複数の零連続抑圧符号の
内、外部から指定された零連続抑圧符号の符号則に則し
て置換されるべき連続ブロックのビット数に相当する遅
延を与えることによって遅延情報を得る。連続ブロック
検出手段１２は、上述したように外部から指定された零
連続抑圧符号の符号則に適応し、かつ可変遅延手段１１
によって得られた遅延情報に含まれる連続ブロックを検
出する。反バイポーラ則期間決定手段１３は、このよう
にして検出された連続ブロックに対応し、かつ外部から
指定された零連続抑圧符号の符号則の下で、バイポーラ
則に反するバイオレーションパルスが送出されるべき期
間を決定する。さらに、バイポーラ則期間決定手段１４
は、連続ブロック検出手段１２によって検出された連続
ブロックに対応し、かつ外部から指定された零連続抑圧
符号の符号則の下で、バイポーラ則に則したバイポーラ
則パルスが送出されるべき期間を決定する。

【００１５】また、出力制御手段１５は、２つ極に、バ
イポーラ則に則して上述したように得られた遅延情報を
分配すると共に、バイポーラ則期間決定手段１４によっ
て決定された期間にバイポーラ則パルスを送出し、かつ
反バイポーラ則期間決定手段１３によって決定された期
間にバイオレーションパルスを送出する。すなわち、可
変遅延手段１１、連続ブロック検出手段１２、反バイポ
ーラ則期間決定手段１３、バイポーラ則期間決定手段１
４および出力制御手段１５が外部から指定され得る複数
の零連続抑圧符号の符号則について重複する部分を有す
ることなく構成され、かつ実際に外部から指定された零
連続抑圧符号の符号則に則した零連続抑圧符号が生成さ
れるので、ハードウエアの規模が縮小化されると共に、
これらの複数の零連続抑圧符号の全てに対する柔軟な適
応が可能となる。

【００１６】請求項２に記載の発明にかかわる零連続抑
圧符号化回路では、請求項１にの零連続抑圧符号化回路
において、連続ブロック検出手段１２は、可変遅延手段
１１に含まれ、かつ遅延情報を得るために供される遅延
素子１１ａを共用することによって連続ブロックを検出
する。したがって、請求項１に記載の零連続抑圧符号化
回路と同様にして複数の零連続抑圧符号の何れにも柔軟
に適応し、かつ連続ブロック検出手段１２のハードウエ
アの規模は上述した遅延手段１１ａが共用されない場合
に比べて縮小化される。

【００１７】請求項３に記載の発明にかかわる零連続抑
圧符号化回路では、請求項１に記載の零連続抑圧符号化
回路において、反バイポーラ則期間決定手段１３は、複
数の零連続抑圧符号の符号則に個別に適応した遅延時間
が設定され、連続ブロック検出手段１２によって連続ブ
ロックが検出された期間に並行してこれらの遅延時間を
適用することによって、個々の符号則に適応した期間を
得る複数の遅延手段１３ａ-1〜１３ａ-Nと、これらの遅
延手段１３ａ-1〜１３ａ-Nによって得られた期間の内、
外部から指定された零連続抑圧符号の符号則に対応する
期間を選択する期間選択手段１３ｂとから構成される。

【００１８】すなわち、複数の零連続抑圧符号に個別に
対応した遅延手段１３ａ-1〜１３ａ-Nの組み合わせによ
ってハードウエアの構成がモジュール化されるので、こ
れらの零連続抑圧符号の組み合わせに対して柔軟に適応
可能なビルディングブロック方式に基づくレイアウト設
計や実装設計が可能となる。請求項４に記載の発明にか
かわる零連続抑圧符号化回路では、請求項２に記載の零
連続抑圧符号化回路において、連続ブロック検出手段１
２は、可変遅延手段１１によって得られた遅延情報に含
まれ、かつ複数の零連続抑圧符号の符号則に個別に適応
したビット数の連続ブロックを並行して検出する複数の
連続ブロック監視手段１２ａ-1〜１２ａ-Nと、このよう
にして検出された連続ブロックの内、外部から指定され
た零連続抑圧符号の符号則に対応する連続ブロックを選
択する連続ブロック選択手段１２ｂとから構成される。

【００１９】すなわち、複数の零連続抑圧符号に個別に
対応した連続ブロック監視手段１２ａ-1〜１２ａ-Nの組
み合わせによってハードウエアの構成がモジュール化さ
れるので、これらの零連続抑圧符号の組み合わせに対し
て柔軟に適応可能なビルディングブロック方式に基づく
レイアウト設計や実装設計が可能となる。請求項５に記
載の発明にかかわる零連続抑圧符号化回路では、請求項
３に記載の零連続抑圧符号化回路において、期間選択手
段１３ｂは、外部から指定された零連続抑圧符号の符号
則に応じて開閉する素子の組み合わせ回路として構成さ
れる。

【００２０】すなわち、バイオレーションパルスが送出
されるべき期間が人手を介して設定される接点等を介す
ることなく設定されるので、実際に適応すべき零連続抑
圧符号の如何にかかわらずハードウエアの構成の共通化
がはかられる。請求項６に記載の発明にかかわる零連続
抑圧符号化回路では、請求項４に記載の零連続抑圧符号
化回路において、連続ブロック選択手段１２ｂは、外部
から指定された零連続抑圧符号の符号則に応じて開閉す
る素子の組み合わせ回路として構成される。

【００２１】すなわち、バイポーラ則パルスが送出され
るべき期間が人手を介して設定される接点等を介するこ
となく設定されるので、実際に適応すべき零連続抑圧符
号の如何にかかわらずハードウエアの構成の共通化がは
かられる。

【００２２】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。

【００２３】図２は、請求項１〜６に記載の発明に対応
した実施形態を示す図である。図において、ＥＸＺ検出
部５０にはＮＲＺ信号として与えられ、かつ伝送情報を
示すシリアルデータと符号則を示す２値情報とが与えら
れ、そのＥＸＺ検出部５０から出力されるＥＸＺパルス
と遅延データとはそれぞれＮＲＺパルス生成部６０と出
力制御部７０とに与えられる。ＮＲＺパルス生成部６０
から出力されるバイポーラ則パルス、ＥＸＺ検出信号お
よびバイオレーションパルスは出力制御部７０に与えら
れ、その出力制御部７０から出力される奇数信号はＮＲ
Ｚパルス生成部に与えられる。さらに、出力制御部７０
の出力には、Ｐ極のパルスおよびＮ極のパルスが得られ
る。

【００２４】ＥＸＺ検出部５０では、上述したシリアル
データがシフトレジスタ５１の直列入力に与えられ、そ
のシフトレジスタ５１の第一段の出力はＢ３ＺＳ検出部
（ＤＥＴＢ）５２およびＨＤＢ３検出部（ＤＥＴＨ）５
３の第一の入力に接続される。シフトレジスタ５１の第
二段の出力はＢ３ＺＳ検出部５２およびＨＤＢ３検出部
５３の第二の入力に接続され、そのシフトレジスタ５１
の第三段の出力はＢ３ＺＳ検出部５２およびＨＤＢ３検
出部５３の第三の入力に併せて、最終段セレクタ（Ｆ
Ｓ）５４の一方の入力に接続される。シフトレジスタ５
１の第四段の出力はＨＤＢ３検出部５３の第四の入力と
最終段セレクタ５４の他方の入力に接続され、かつＢ３
ＺＳ検出部５２およびＨＤＢ３検出部５３の出力はそれ
ぞれＥＸＺセレクタ（ＥＸＺＳ）５５の対応する入力に
接続される。最終段セレクタ５４およびＥＸＺセレクタ
５５の選択入力には上述した２値情報が与えられ、これ
らの最終段セレクタ５４およびＥＸＺセレクタ５５の出
力にはそれぞれ既述の遅延データおよびＥＸＺパルスが
得られる。

【００２５】ＮＲＺパルス生成部６０では、アンドゲー
ト６１の正論理入力、フリップフロップ６２のセット入
力Ｓおよびカウンタ６３の第一のイネーブル端子Ｅ１に
は既述のＥＸＺパルスが与えられ、そのフリップフロッ
プ６２の非反転出力Ｑには既述のＥＸＺ検出信号が得ら
れると共に、この非反転出力はアンドゲート６１の第一
の負論理入力およびカウンタ６３の第二のイネーブル端
子Ｅ２に接続される。アンドゲート６１の第二の負論理
入力には既述の奇数信号が与えられ、かつカウンタ６３
の計数出力はタイミングデコーダ（ＴＤ）６４-1、６４
-2の入力に接続される。これらのタイミングデコーダ６
４-1、６４-2の出力はバイオレーションパルスセレクタ
（ＶＰＳ）６５の対応する入力に接続され、そのバイオ
レーションパルスセレクタ６５の選択入力には既述の２
値信号が与えられる。バイオレーションパルスセレクタ
６５の出力には既述のバイオレーションパルスが得ら
れ、その出力はフリップフロップ６２のリセット端子Ｒ
とカウンタ６３の第三のイネーブル端子Ｌとに接続され
る。

【００２６】出力制御部７０では、データバッファ（Ｄ
Ｂ）７１の第一の入力に既述のバイオレーションパルス
が与えられ、そのデータバッファ７１の第二の入力およ
びアンドゲート７２の正論理入力には既述の遅延データ
が与えられる。データバッファ７１の第三の入力、アン
ドゲート７２の負論理入力およびｂ０ｖタイミング調整
部（ＴＡｂ）７３の入力には既述のバイポーラ則パルス
が与えられ、かつＥＸＺタイミング調整部（ＴＡＥ）７
４の入力には既述のＥＸ検出信号が与えられる。アンド
ゲート７２の出力はＴ型フリップフロップ７５のトリガ
入力Ｔに接続され、そのＴ型フリップフロップ７５の出
力Ｑには既述の奇数信号が得られる。データバッファ７
１の出力はアンドゲート７６の正論理入力とアンドゲー
ト７７およびオアゲート７８の一方の入力とに接続さ
れ、かつＥＸＺタイミング調整部７４の出力はアンドゲ
ート７９の正論理入力とアンドゲート８０の負論理入力
とに接続される。ｂ０ｖタイミング調整部７３の出力は
アンドゲート７９の負論理入力とオアゲート７８の他方
の入力とに接続され、そのオアゲート７８の出力はアン
ドゲート８０の正論理入力に接続される。アンドゲート
８０の出力はＴ型フリップフロップ８１を介して排他的
論理和ゲート８２の一方の入力に接続され、その排他的
論理ゲート８２の他方の入力にはアンドゲート７９の出
力が接続される。排他的論理和ゲート８２の出力は、ア
ンドゲート７６の負論理入力とアンドゲート７７の他方
の入力とに接続される。さらに、アンドゲート７６、７
７の出力はそれぞれＤ型フリップフロップ８３、８４の
Ｄ入力に接続され、これらのＤ型フリップフロップ８
３、８４の非反転出力ＱにはそれぞれＰ極のパルスとＮ
極のパルスとが得られる。

【００２７】なお、本実施形態と図１に示すブロック図
との対応関係については、シフトレジスタ５１および最
終段セレクタ５４は可変遅延手段１１に対応し、シフト
レジスタ５１は遅延素子１１ａに対応し、Ｂ３ＺＳ検出
部５２、ＨＤＢ３検出部５３およびＥＸＺセレクタ５５
は連続ブロック検出手段１２に対応し、Ｂ３ＺＳ検出部
５２およびＨＤＢ３検出部５３は連続ブロック監視手段
１２ａ-1〜１２ａ-Nに対応し、ＥＸＺセレクタ５５は連
続ブロック選択手段１２ｂに対応し、フリップフロップ
６２、カウンタ６３、タイミングデコーダ６４-1、６４
-2およびバイオレーションパルスセレクタ６５は反バイ
ポーラ則期間決定手段１３に対応し、フリップフロップ
６２、カウンタ６３およびタイミングデコーダ６４-1、
６４-2は遅延手段１３ａ-1〜１３ａ-Nに対応し、バイオ
レーションパルスセレクタ６５は期間選択手段１３ｂに
対応し、アンドゲート６１はバイポーラ則期間決定手段
１４に対応し、出力制御部７０は出力制御手段１５に対
応する。

【００２８】図３は、請求項１〜６に記載の発明に対応
した本実施形態の動作タイムチャート(1) である。図４
は、請求項１〜６に記載の発明に対応した本実施形態の
動作タイムチャート(2) である。以下、図２〜図４を参
照して請求項１〜６に記載の発明に対応した本実施形態
の動作を説明する。

【００２９】ＥＸＺ検出部５０では、シフトレジスタ５
１は、シリアルデータを順次取り込みつつそのシリアル
データに１ビットないし４ビットの遅延を与える（図３
(1)、図４(1))。Ｂ３ＺＳ検出部５２はこのようにしてシ
フトレジスタ５１の初段ないし第三段に並列に得られる
３ビットの論理値が全て「０」であるか否かを判別し、
その判別の結果を２値で示す示すＢ３ＺＳ判定信号（図
３(2))を出力する。ＨＤＢ３検出部５３は、シフトレジ
スタ５１の初段ないし第四段に並列に得られる４ビット
の論理値が全て「０」であるか否かを判別し、その判別
の結果を２値で示すＨＤＢ３判定信号（図４(2))を出力
する。

【００３０】また、ＥＸＺセレクタ５５は外部から与え
られ、かつ既述の２値情報の論理値がＢ３ＺＳ符号の符
号則を示す場合にはＢ３ＺＳ判定信号を選択するが、反
対にＨＤＢ３符号の符号則とを示す場合にはＨＤＢ３判
定信号を選択する。さらに、最終段セレクタ５４は、上
述２値情報の論理値がＢ３ＺＳ符号の符号則を示す場合
にはシフトレジスタ５１の第３段の出力を既述の遅延デ
ータ（図３(3))として選択するが、反対にＨＤＢ３符号
の符号則を示す場合にはシフトレジスタ５１の第四段の
出力を同様の遅延データ（図４(3))として選択する。

【００３１】したがって、ＥＸＺセレクタ５５の出力に
は、シリアルデータに含まれる最新の３ビットあるいは
４ビットの論理値が全て「０」であるか否かを示すＥＸ
Ｚパルスが得られ、かつ最終段セレクタ５４の出力に
は、そのＥＸＺパルスを与える最先のビット（Ｂ３ＺＳ
判定信号あるいはＨＤＢ３判定信号に適応した連続ブロ
ックを得るために所要する時間に等しい遅延が与えられ
たシリアルデータ）の論理値が遅延データとして得られ
る。

【００３２】一方、ＮＲＺパルス生成部６０に含まれる
フリップフロップ６２およびカウンタ６３と、出力制御
部７０に備えられたＴ型フリップフロップ７５、８１
は、何れも始動時に図示されないリセット回路から与え
られるリセット信号に応じてリセットされる。このよう
な状態では、ＮＲＺパルス生成部６０では、カウンタ６
３は計数動作が規制されると共に、計数値が「０」に保
たれるので、タイミングデコーダ６４-1、６４-2の出力
は何れも非アクティブ値である論理値「０」に設定さ
れ、かつバイオレーションパルスセレクタ６５の出力に
得られるバイオレーションパルスの論理値は「０」に設
定される。

【００３３】さらに、このような状態では、フリップフ
ロップ６２はリセット状態に維持され、かつＥＸＺ検出
信号の論理値は「０」に保たれる。また、バイポーラ則
パルスの論理値は、アンドゲート６１の２つの負論理入
力にはアクティブ値である論理値「０」が与えられる
が、そのアンドゲート６１の正論理入力に与えられるＥ
ＸＺパルスの論理値が非アクティブ値である「０」であ
るので、「０」に設定される。

【００３４】出力制御部７０では、データバッファ７１
は、上述したように論理値が「０」であるバイオレーシ
ョンパルスおよびバイポーラ則パルスに併せて、既述の
遅延データが与えられ、これらの論理和をとることによ
って得られる直列のパルス信号（以下、「集合パルス信
号」という。）を図示されないクロック（ここでは、簡
単のため、遅延データにビット単位に同期していると仮
定する。）の前縁（あるいは後縁）に同期してリタイミ
ングする。

【００３５】また、アンドゲート７９の正論理入力には
論理値が「０」であるＥＸＺ検出信号がＥＸＺタイミン
グ調整部７４を介して与えられるので、ｂ０ｖタイミン
グ調整部７３を介して並行して与えられるバイポーラパ
ルスの論理値の如何にかかわらず、排他的論理和ゲート
８２には、そのアンドゲート７９によって論理値「０」
が与えられる。

【００３６】さらに、アンドゲート８０はＥＸＺタイミ
ング調整部７４を介して与えられる論理値「０」のＥＸ
Ｚ検出信号に応じて開いた状態に保たれるので、Ｔ型フ
リップフロップ８１の出力には、データバッファ７１か
らオアゲート７８を介して与えられる遅延データの論理
値が「０」から「１」に変化する（図３(4)、図４(4))度
に反転する極性選択信号が得られる。

【００３７】したがって、既述の通りアンドゲート７
６，７７に並行して与えられる集合パルス信号（ここで
は、バイポーラ則パルスとバイオレーションパルスとの
成分は含まれず、遅延データのみの成分からなる。）
は、この極性選択信号の論理値が反転する度にＤ型フリ
ップフロップ８３とＤ型フリップフロップ８４とに交互
に与えられる。

【００３８】Ｄ型フリップフロップ８３、８４は上述し
た遅延データにビット単位に同期したクロック（図示さ
れない。）に応じて並行してトリガされるので、これら
のＤ型フリップフロップ８３、８４の出力には、その遅
延データが既述の符号則(A)、(a)に基づくＰ極のパルス
とＮ極のパルスとして出力される（図３(5)、図４(5))。
ところで、Ｔ型フリップフロップ７５は、既述の通り始
動と共にリセットされるが、既述の符号則(B)、(b)に示
すバイポーラ則パルスと重複しない遅延データの論理値
が変化する度にアンドゲート７２を介して反転するの
で、その遅延データとして先行して生成されたパルスの
総数が奇数であるか否かを示す奇数信号（図３(6)、図４
(6))を生成する。

【００３９】また、ＥＸＺ検出部５０では、２値情報が
Ｂ３ＺＳ符号の符号則を示す場合にはＢ３ＺＳ検出部５
２によってＢ３ＺＳ判定信号が出力され（図３(7))、反
対にＨＤＢ３符号の符号則を示す場合にＨＤＢ３検出部
５３によってＨＤＢ３判定信号が出力された（図４(7))
場合には、ＥＸＺセレクタ５５は、これらのＢ３ＺＳ信
号あるいはＨＤＢ３検出信号を論理値が「１」であるＥ
ＸＺパルスとして出力する。

【００４０】ＮＲＺパルス生成部６０では、アンドゲー
ト６１は、既述の符号則(B)、(b)に規定される通りに、
上述した奇数信号の論理値が「０」である場合に限って
このＥＸＺパルスが出力される度に、バイポーラ則パル
スを生成する（図３(8)、図４(8))。さらに、フリップフ
ロップ６２は、同様のＥＸＺパルスの論理値が「１」と
なる度にセットされるので、アンドゲート６１が閉塞状
態となってバイポーラ則パルスの送出が規制され、かつ
カウンタ６３の計数動作が許容される（図３(9)、図４
(9))。

【００４１】このように計数動作が許容される期間にカ
ウンタ６３が出力する計数値はタイミングデコーダ６４
-1、６４-2によってデコードされ、それぞれ該当する計
数値が「２」、「３」となった時点を示すタイミングパ
ルスがこれらのタイミングデコーダ６４-1、６４-2の出
力に得られる（図３(10)、図４(10))。バイオレーション
パルスセレクタ６５は、これらのタイミングパルスの
内、符号則を示す２値情報に対応した何れか一方を選択
することによって、既述の符号則(B)、(b)に規定される
バイオレーションパルスを生成する（図３(11)、図４(1
1))。カウンタ６３の計数動作はそのバイオレーション
パルスの論理値が「１」となった時点で規制され、かつ
フリップフロップ６２はリセットされるので、ＥＸＺ検
出信号の論理値は「０」に復旧し（図３(12)、図４(1
2))、かつアンドゲート６１は再びバイポーラ則パルス
を送出可能な状態に復帰する。

【００４２】出力制御部７０では、ｂ０ｖタイミング調
整部７３およびＥＸＺタイミング調整部７４は、それぞ
れ上述したバイポーラ則パルスとＥＸＺ検出信号とに１
ビット（データバッファ７１によって行われるリタイミ
ングに伴う遅延時間に相当する。）の遅延を与えること
によって、これらのバイポーラ則パルスとＥＸＺ検出信
号と既述の集合パルス信号との時間軸上のずれを圧縮す
る。なお、以下では、集合パルス信号には、遅延データ
の成分に併せて、バイポーラ則パルスとバイオレーショ
ンパルスとの成分が含まれると仮定する。

【００４３】また、Ｔ型フリップフロップ８１は、ＥＸ
Ｚタイミング調整部７４を介して上述したように与えら
れるＥＸＺ検出信号の論理値が「１」である期間には、
集合パルス信号やバイポーラ則パルスの論理値の如何に
かかわらずアンドゲート８０によって反転が保留され
る。したがって、バイポーラ則パルスは、Ｐ極とＮ極と
の内、直近に遅延データの成分であるパルスが出力され
た極と反対の極に出力される。

【００４４】さらに、アンドゲート７９は、ＥＸＺタイ
ミング調整部７４を介して上述したように与えられるＥ
ＸＺ検出信号の論理値が「１」であり、かつｂ０ｖタイ
ミング調整部７３を介して同様にして与えられるバイポ
ーラ則パルスの論理値が「０」である期間には、排他的
論理和ゲート８２を介してアンドゲート７６、７７に、
Ｔ型フリップフロップ８１によって与えられる極性選択
信号の論理値と反対の論理値を臨時に与える。

【００４５】したがって、バイオレーションパルスは、
Ｐ極とＮ極との内、先行してバイポーラ則パルスが出力
された極と同じ極に出力される。このように本実施形態
によれば、Ｂ３ＺＳ符号の符号則に適応したＢ３ＺＳ検
出部５２およびタイミングデコーダ６４-1と、ＨＤＢ３
符号の符号則に適応したＨＤＢ３検出部５３およびタイ
ミングデコーダ６４-2と、適応されるべき符号則に応じ
て選択動作を行うＥＸＺセレクタ５５、最終段セレクタ
５４およびバイオレーションパルスセレクタ６５とに併
せて、これらの符号則の双方に共用される出力制御部７
０その他の回路との組み合わせの下で、所望の符号則に
基づくシリアルデータのＢＳＩ化が確実に達成される。

【００４６】したがって、適用され得る複数の符号則に
個別に対応した零連続抑圧符号化回路の全てが実装され
ていた従来例に比べて、消費電力および信頼性が高めら
れ、かつ納入先の相違に適応した標準化が達成されると
共に、コストが低減される。

【００４７】なお、本実施形態では、Ｂ３ＺＳ符号とＨ
ＤＢ３符号との双方に対応可能な零連続抑圧符号化回路
を実現するために請求項１〜６に記載の発明が適用され
ているが、符号則に適応したビット数の連続ブロックが
検出され、そのブロックに代えてバイポーラ則パルスと
バイオレーションパルスとの組み合わせが送出されるべ
き零連続抑圧符号の組み合わせであるならば、如何なる
零連続抑圧符号にも適応可能であり、かつ３つ以上の零
連続抑圧符号にも対応可能である。

【００４８】また、本実施形態では、シフトレジスタ５
１が既述の連続ブロックの検出と遅延データの生成とに
共用されているが、ハードウエアの規模の増加が許容さ
れる場合には、Ｂ３ＺＳ検出部５２、ＨＤＢ３検出部５
３および最終段選択セレクタ５４の一部または全てに個
別に対応したシフトレジスタがシフトレジスタ５１に代
えて備えられてもよい。

【００４９】さらに、本実施形態では、Ｂ３ＺＳ符号と
ＨＤＢ３符号との符号則に個別に対応したタイミングデ
コーダ６４-1、６４-2と、これらのタイミングデコーダ
６４-1、６４-2の出力の何れかを符号則に基づいて選択
するバイオレーションパルスセレクタ６５とが備えられ
ているが、このような構成に限定されず、個々の符号則
に対応したモジュール化と、そのモジュール化に基づく
ビルディングブロック方式の設計とが要求されない場合
には、バイオレーションパルスセレクタ６５は備えられ
ず、かつデコードの論理が符号則に基づいて切り替えら
れる単一のタイミングデコーダがタイミングデコーダ６
４-1、６４-2に代えて備えられてもよい。

【００５０】また、本実施形態では、Ｂ３ＺＳ検出部５
２およびＨＤＢ３検出部５３とこれらの出力の何れかを
符号則に基づいて選択するＥＸＺセレクタ５５とが備え
られているが、個々の符号則に対応したモジュール化と
そのモジュール化に基づくビルディングブロック方式の
設計とが要求されない場合には、そのＥＸＺセレクタ５
５は備えられず、かつ符号則に基づいてデコードの論理
が切り替えられる単一の検出部がこれらのＢ３ＺＳ検出
部５２およびＨＤＢ３検出部５３に代えて備えられても
よい。

【００５１】さらに、本実施形態では、２値情報の論理
値に応じて電子的に選択動作を行う最終段セレクタ５
４、ＥＸＺセレクタ５５およびバイオレーションパルス
セレクタ６５が備えられているが、情報処理装置等の制
御下でこのような選択動作が行われることが要求されな
い場合には、これらの最終段セレクタ５４、ＥＸＺセレ
クタ５５およびバイオレーションパルスセレクタ６５の
一部または全ては、ディップスイッチやショートピン等
の機械的接点を有する部品で代替されてもよい。

【００５２】また、本実施形態では、遅延データに併せ
て、バイオレーションパルスおよびバイポーラ則パルス
はデータバッファ７１によって一旦合成され、かつその
遅延データの論理値の履歴、ＥＸＺ検出信号の論理値等
に基づいて開閉されるアンドゲート７６、７７を介して
Ｐ極のパルスやＮ極のパルスとして出力されているが、
例えば、データバッファ７１、ｂ０ｖタイミング調整部
７３、ＥＸＺタイミング調整部７４、Ｔ型フリップフロ
ップ８１、オアゲート７８およびアンドゲート７６、７
７、７９、８０および排他的論理和ゲート８２に代え
て、これらの遅延データ、バイオレーションパルスおよ
びバイポーラ則パルスに個別に対応したセレクタ回路が
備えられてもよい。

【００５３】さらに、本実施形態では、バイオレーショ
ンパルスが送出されるべき極がＢ３ＺＳ符号およびＨＤ
Ｂ３符号の何れであっても同じであるために構成が同じ
である出力制御部７０が共用されているが、その極につ
いては、適用されるべき符号則に応じて異なる場合に
は、適宜切り替えが行われてもよい。

【００５４】

【発明の効果】上述したように請求項１に記載の発明で
は、ハードウエアの規模が縮小化され、かつ所望の複数
の零連続抑圧符号に対する柔軟な適応が可能となる。

【００５５】また、請求項２に記載の発明では、ハード
ウエアの規模が縮小され、かつ請求項１に記載の零連続
抑圧符号化回路と同様にして複数の零連続抑圧符号の何
れに対しても柔軟な適応が可能となる。さらに、請求項
３、４に記載の発明では、複数の零連続抑圧符号に対応
したモジュール化がはかられることによって、これらの
零連続抑圧符号の組み合わせに対して柔軟に適応可能な
ビルディングブロック方式に基づくレイアウト設計や実
装設計が可能となる。

【００５６】また、請求項５、６に記載の発明では、実
際に適応すべき零連続抑圧符号の如何にかかわらずハー
ドウエアの構成の共通化がはかられる。したがって、こ
れらの発明が適用された伝送装置では、接続されるべき
伝送系の零連続抑圧符号化方式に対してハードウエアの
規模が小さく抑えられつつ柔軟に適応することが可能で
あるので、保守や運用の効率化と信頼性の向上とがはか
られると共に、消費電力およびランニングコストが削減
される。

【図面の簡単な説明】

【図１】請求項１〜６に記載の発明の原理ブロック図で
ある。

【図２】請求項１〜６に記載の発明に対応した実施形態
を示す図である。

【図３】請求項１〜６に記載の発明に対応した本実施形
態の動作タイムチャート(1) である。

【図４】請求項１〜６に記載の発明に対応した本実施形
態の動作タイムチャート(2) である。

【図５】Ｂ３ＺＳ符号の符号則を示す図である。

【図６】ＨＤＢ３符号の符号則を示す図である。

【符号の説明】

１１可変遅延手段１１ａ遅延素子１２連続ブロック検出手段１２ａ連続ブロック監視手段１２ｂ連続ブロック選択手段１３反バイポーラ則期間決定手段１３ａ遅延手段１３ｂ期間選択手段１４バイポーラ則期間決定手段１５出力制御手段５０ＥＸＺ検出部５１シフトレジスタ５２Ｂ３ＺＳ検出部（ＤＥＴＢ）５３ＨＤＢ３検出部（ＤＥＴＨ）５４最終段セレクタ（ＦＳ）５５ＥＸＺセレクタ（ＥＸＺＳ）６０ＮＲＺパルス生成部６１，７２，７６，７７，７９，８０アンドゲート６２フリップフロップ６３カウンタ６４タイミングデコーダ（ＴＤ）６５バイオレーションパルスセレクタ（ＶＰＳ）７０出力制御部７１データバッファ（ＤＢ）７３ｂ０ｖタイミング調整部（ＴＡｂ）７４ＥＸＺタイミング調整部（ＴＡＥ）７５，８１Ｔ型フリップフロップ７８オアゲート８２排他的論理和ゲート８３，８４Ｄ型フリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田誠神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】直列のビット列として与えられる情報
に、複数の零連続抑圧符号の内、外部から指定された零
連続抑圧符号の符号則に則して置換されるべき連続ブロ
ックのビット数に相当する遅延を与えて遅延情報を得る
可変遅延手段と、前記外部から指定された零連続抑圧符号の符号則に適応
し、かつ前記可変遅延手段によって得られた遅延情報に
含まれる連続ブロックを検出する連続ブロック検出手段
と、前記連続ブロック検出手段によって検出された連続ブロ
ックに対応し、かつ前記外部から指定された零連続抑圧
符号の符号則の下で、バイポーラ則に反するバイオレー
ションパルスが送出されるべき期間を決定する反バイポ
ーラ則期間決定手段と、前記連続ブロック検出手段によって検出された連続ブロ
ックに対応し、かつ前記外部から指定された零連続抑圧
符号の符号則の下で、前記バイポーラ則に則したバイポ
ーラ則パルスが送出されるべき期間を決定するバイポー
ラ則期間決定手段と、２つ極に、前記バイポーラ則に則して前記可変遅延手段
によって得られた遅延情報を分配すると共に、前記バイ
ポーラ則期間決定手段によって決定された期間に前記バ
イポーラ則パルスを送出し、かつ前記反バイポーラ則期
間決定手段によって決定された期間に前記バイオレーシ
ョンパルスを送出する出力制御手段とを備えたことを特
徴とする零連続抑圧符号化回路。
【請求項２】請求項１に記載の零連続抑圧符号化回路
において、可変遅延手段は、遅延情報を得るために供される遅延素子を有し、連続ブロック検出手段は、前記遅延素子を共用することによって連続ブロックを検
出することを特徴とする零連続抑圧符号化回路。
【請求項３】請求項１に記載の零連続抑圧符号化回路
において、反バイポーラ則期間決定手段は、複数の零連続抑圧符号の符号則に個別に適応した遅延時
間が設定され、連続ブロック検出手段によって連続ブロ
ックが検出された期間に並行してこれらの遅延時間を適
用することによって、個々の符号則に適応した期間を得
る複数の遅延手段と、前記複数の遅延手段によって得られた期間の内、外部か
ら指定された零連続抑圧符号の符号則に対応する期間を
選択する期間選択手段とから構成されることを特徴とす
る零連続抑圧符号化回路。
【請求項４】請求項２に記載の零連続抑圧符号化回路
において、連続ブロック検出手段は、可変遅延手段によって得られた遅延情報に含まれ、かつ
複数の零連続抑圧符号の符号則に個別に適応したビット
数の連続ブロックを並行して検出する複数の連続ブロッ
ク監視手段と、前記複数の連続ブロック監視手段によって検出された連
続ブロックの内、外部から指定された零連続抑圧符号の
符号則に対応する連続ブロックを選択する連続ブロック
選択手段とから構成されることを特徴とする零連続抑圧
符号化回路。
【請求項５】請求項３に記載の零連続抑圧符号化回路
において、期間選択手段は、外部から指定された零連続抑圧符号の符号則に応じて開
閉する素子の組み合わせ回路として構成されることを特
徴とする零連続抑圧符号化回路。
【請求項６】請求項４に記載の零連続抑圧符号化回路
において、連続ブロック選択手段は、外部から指定された零連続抑圧符号の符号則に応じて開
閉する素子の組み合わせ回路として構成されることを特
徴とする零連続抑圧符号化回路。