JPH11194994A - 情報処理装置 - Google Patents
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- JPH11194994A JPH11194994A JP10000428A JP42898A JPH11194994A JP H11194994 A JPH11194994 A JP H11194994A JP 10000428 A JP10000428 A JP 10000428A JP 42898 A JP42898 A JP 42898A JP H11194994 A JPH11194994 A JP H11194994A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】Pipeline方式を用いたシステムバスを持つシス
テムにおいて、メモリへのWrite動作時のRQとData間のL
atencyを可変にする。 【解決手段】１つ以上の演算処理装置と前記演算処理装
置のデータ転送動作を制御する転送制御装置とから構成
される処理装置と、１つ以上の前記処理装置から共有し
て使用され記憶単位であるBankで構成される主記憶部
と、前記処理装置間を接続する制御線と、前記処理装置
間と前記主記憶部とを接続するパイプライン方式のBus
と、前記演算処理装置からデータの転送命令を受け付け
たとき前記Busの使用状況から前記転送命令と転送する
データとの時間間隔であるLatencyを設定するモード管
理手段を備えた前記転送制御装置とで構成する。 【効果】RQとData間のLatencyを可変にすることにより
システムバスの利用効率をあげ、システム性能を向上さ
せる。
テムにおいて、メモリへのWrite動作時のRQとData間のL
atencyを可変にする。 【解決手段】１つ以上の演算処理装置と前記演算処理装
置のデータ転送動作を制御する転送制御装置とから構成
される処理装置と、１つ以上の前記処理装置から共有し
て使用され記憶単位であるBankで構成される主記憶部
と、前記処理装置間を接続する制御線と、前記処理装置
間と前記主記憶部とを接続するパイプライン方式のBus
と、前記演算処理装置からデータの転送命令を受け付け
たとき前記Busの使用状況から前記転送命令と転送する
データとの時間間隔であるLatencyを設定するモード管
理手段を備えた前記転送制御装置とで構成する。 【効果】RQとData間のLatencyを可変にすることにより
システムバスの利用効率をあげ、システム性能を向上さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特に複数の演算処理装置からPipeline方式を用いた
システムバスを介してメモリへのWrite動作時にデータ
転送時の時間間隔を可変にしシステムバスの使用効率の
向上を計る情報処理装置に関する。
し、特に複数の演算処理装置からPipeline方式を用いた
システムバスを介してメモリへのWrite動作時にデータ
転送時の時間間隔を可変にしシステムバスの使用効率の
向上を計る情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置は、図１６に従来技
術の情報処理装置の構成図を示す。従来技術の情報処理
装置は、全て同型の処理装置(以下 PU)１１、１２およ
び図示されていない複数のPUと、複数の記憶単位(以下
Bank)で構成され該PUに共有される主記憶部(以下 MM)１
３と、これらを接続するシステムバス(以下 Bus)１４
と、該PUを相互に接続する制御線１５で構成する。Bus
１４は、1つのPUとBus間インターフェースの転送性能
と、BusとMM間インタフェースの転送性能が等しく、且
つ、MM内のBankインタフェースの転送性能がメモリ素子
の動作時間に依存し、且つ、Bus上のリクエスト(以下 R
Q)の動作指示を意味するfieldとメモリアクセス時に参
照するアドレスを意味するfieldを転送するAddress Cyc
le、Dataを転送するData Cycleの2 stateで1 Bus Cycle
を構成している。該Busの動作はPipeline方式である。B
usにおいて、RQから該RQに対応するData(以下 Response
Data)は一定時間後に転送されてくる。以後、RQを発行
してからデータを転送するまでの時間間隔をLatencyと
呼ぶ。また、RQの送出とDataの送出の間、Busは開放さ
れた状態となり、この間に別のRQを実行する事が可能で
ある。制御線１５は、各PUがBusを使用する為の競合調
停を行う際に、自PUからのRQの種別を他の全てのPUに送
る為、及びSystem内のCache coherenceを保つ目的で、B
usに発行されたRQに対して自PU内の演算処理装置内にあ
るCacheのStatusに関する情報を他の全てのPUに送る為
に用いられる。Cache Coherency protocolはsnoop方式
を用いる。転送制御装置２３は、CPUとインタフェース
を持ち該CPUと転送制御装置間のデータ転送を行うCPU接
続手段３１と、MMのBankへのアクセス状況を管理し、Ba
nkへアクセスするRQ発行時にアクセスが可能か不可能か
の判断を行う為に参照されるBank Busy管理手段３２
と、Busに接続される各PUからの前記制御線１５を介し
てBusに対するRQ発行の要求の調停を行い、Busの使用権
をいずれかのPUに与えるBus競合調停手段３４と、Busと
インタフェースを持ち該Busと前記転送制御装置２３間
のデータ転送を行うBus接続手段３５と、CPU接続手段３
１とBank Busy管理手段３２とBus競合調停手段３４とBu
s接続手段３５を制御するRQ転送制御手段３６とで構成
する。図８は、メモリへのRead動作時のタイムチャート
である。図８のCycleのA、DはBusのAddress Cycle、Dat
a Cycleを、RQはRead RQを、Dataは該RQのResponse Dat
aを、LatencyはBusのLatencyをそれぞれ示している。時
刻０においてRead RQがPU内で処理され、時刻２におい
て前記RQはBusに発行され、時刻４において前記RQはMM
内で処理をされ、時刻６から時刻１０間において前記RQ
はBankアクセスを行い、時刻１１においてMMは前記RQの
データを読みだし、時刻１３において前記データはMM内
で転送され、時刻１５において前記データはBusに転送
され、時刻１７において前記データはPU内で転送され
る。RQが発行されてからデータが転送されるまでのBus
上のLatencyは、１２時刻である。図１７は、メモリへ
のWrite動作時のタイムチャートである。図のCycleの
A、DはBusのAddress Cycle、Data Cycleを、RQはRead R
Qを、Dataは該RQのResponse Dataを、LatencyはBusのLa
tencyをそれぞれ示している。時刻０においてWrite RQ
がPU内で処理され、時刻２において前記RQはBus発行さ
れ、時刻４から時刻１２において前記RQはMM内でデータ
の待ち合わせのために持ち回られ、時刻１４から時刻１
８においてMMは前記RQのBankアクセスを行い、時刻１３
においてライトデータはPU内で転送され、時刻１５にお
いて前記データはBusに転送され、時刻１７において前
記データはMM内で転送され、時刻１９において前記デー
タはBankに書き込まれる。RQが発行されてからデータが
転送されるまでのBus上のLatencyは、Read動作時と同様
に１２時刻である。図１８は、あるCPUのメモリへのRea
dアドレスが他のCPUのCacheにDirtyでHitした場合のCac
he間データ転送の動作(以下 C Write)時のタイムチャー
トを示す。図のCycleのA、DはBusのAddress Cycle、Dat
a Cycleを、RQはRead RQを、Dataは該RQのResponse Dat
aを、LatencyはBusのLatencyをそれぞれ示している。時
刻０から時刻１７は、図９の動作と同様である。ここ
で、前記Read RQで要求しているアドレスがBusのSnoop
の結果、他のPU内のCPUのCacheにDirtyでHitしDirtyでH
itしたCPUからRead RQの発行元のCPUへのCache間のデー
タ転送のRQ(C Write RQ)が生じる。時刻１８においてC
Write RQがDirtyでHitしたCPUを持つPU内で処理され、
時刻２０において前記RQはBus発行され、時刻２２にお
いてRead RQ発行元のPU内で処理され、時刻３１おいてC
ache間の転送データはC Write RQの発行PU内で転送さ
れ、時刻３３において前記データはBusに転送され、時
刻３５において前記データはRead RQ発行元のPU内で転
送される。RQが発行されてから対応するデータが転送さ
れるまでのBus上のLatencyは、前記Read動作時及び前記
Write動作時と同様に１２時刻である。従来の情報処理
装置は、図９、１０、１２のタイムチャートによると、
RQの種類に共通して、RQとData間に一定のLatencyがあ
り、該Latencyがシステム性能に影響を及ぼしていた。
また、特開昭５７−５００４４５には、システムバスよ
りのシステムクロックにて特定のコードアドレス及びト
ランザクション型制御信号の発生及び確認を行うシステ
ムバスの制御により、システムの能力増大と高速化を図
る技術が記載されている。また、特開平０４−３７２０
４３には、アドレス信号とデータ信号の出力タイミング
をクロックに対して逆位相にすることで最大転送速度を
最適化する技術が記載されている。
術の情報処理装置の構成図を示す。従来技術の情報処理
装置は、全て同型の処理装置(以下 PU)１１、１２およ
び図示されていない複数のPUと、複数の記憶単位(以下
Bank)で構成され該PUに共有される主記憶部(以下 MM)１
３と、これらを接続するシステムバス(以下 Bus)１４
と、該PUを相互に接続する制御線１５で構成する。Bus
１４は、1つのPUとBus間インターフェースの転送性能
と、BusとMM間インタフェースの転送性能が等しく、且
つ、MM内のBankインタフェースの転送性能がメモリ素子
の動作時間に依存し、且つ、Bus上のリクエスト(以下 R
Q)の動作指示を意味するfieldとメモリアクセス時に参
照するアドレスを意味するfieldを転送するAddress Cyc
le、Dataを転送するData Cycleの2 stateで1 Bus Cycle
を構成している。該Busの動作はPipeline方式である。B
usにおいて、RQから該RQに対応するData(以下 Response
Data)は一定時間後に転送されてくる。以後、RQを発行
してからデータを転送するまでの時間間隔をLatencyと
呼ぶ。また、RQの送出とDataの送出の間、Busは開放さ
れた状態となり、この間に別のRQを実行する事が可能で
ある。制御線１５は、各PUがBusを使用する為の競合調
停を行う際に、自PUからのRQの種別を他の全てのPUに送
る為、及びSystem内のCache coherenceを保つ目的で、B
usに発行されたRQに対して自PU内の演算処理装置内にあ
るCacheのStatusに関する情報を他の全てのPUに送る為
に用いられる。Cache Coherency protocolはsnoop方式
を用いる。転送制御装置２３は、CPUとインタフェース
を持ち該CPUと転送制御装置間のデータ転送を行うCPU接
続手段３１と、MMのBankへのアクセス状況を管理し、Ba
nkへアクセスするRQ発行時にアクセスが可能か不可能か
の判断を行う為に参照されるBank Busy管理手段３２
と、Busに接続される各PUからの前記制御線１５を介し
てBusに対するRQ発行の要求の調停を行い、Busの使用権
をいずれかのPUに与えるBus競合調停手段３４と、Busと
インタフェースを持ち該Busと前記転送制御装置２３間
のデータ転送を行うBus接続手段３５と、CPU接続手段３
１とBank Busy管理手段３２とBus競合調停手段３４とBu
s接続手段３５を制御するRQ転送制御手段３６とで構成
する。図８は、メモリへのRead動作時のタイムチャート
である。図８のCycleのA、DはBusのAddress Cycle、Dat
a Cycleを、RQはRead RQを、Dataは該RQのResponse Dat
aを、LatencyはBusのLatencyをそれぞれ示している。時
刻０においてRead RQがPU内で処理され、時刻２におい
て前記RQはBusに発行され、時刻４において前記RQはMM
内で処理をされ、時刻６から時刻１０間において前記RQ
はBankアクセスを行い、時刻１１においてMMは前記RQの
データを読みだし、時刻１３において前記データはMM内
で転送され、時刻１５において前記データはBusに転送
され、時刻１７において前記データはPU内で転送され
る。RQが発行されてからデータが転送されるまでのBus
上のLatencyは、１２時刻である。図１７は、メモリへ
のWrite動作時のタイムチャートである。図のCycleの
A、DはBusのAddress Cycle、Data Cycleを、RQはRead R
Qを、Dataは該RQのResponse Dataを、LatencyはBusのLa
tencyをそれぞれ示している。時刻０においてWrite RQ
がPU内で処理され、時刻２において前記RQはBus発行さ
れ、時刻４から時刻１２において前記RQはMM内でデータ
の待ち合わせのために持ち回られ、時刻１４から時刻１
８においてMMは前記RQのBankアクセスを行い、時刻１３
においてライトデータはPU内で転送され、時刻１５にお
いて前記データはBusに転送され、時刻１７において前
記データはMM内で転送され、時刻１９において前記デー
タはBankに書き込まれる。RQが発行されてからデータが
転送されるまでのBus上のLatencyは、Read動作時と同様
に１２時刻である。図１８は、あるCPUのメモリへのRea
dアドレスが他のCPUのCacheにDirtyでHitした場合のCac
he間データ転送の動作(以下 C Write)時のタイムチャー
トを示す。図のCycleのA、DはBusのAddress Cycle、Dat
a Cycleを、RQはRead RQを、Dataは該RQのResponse Dat
aを、LatencyはBusのLatencyをそれぞれ示している。時
刻０から時刻１７は、図９の動作と同様である。ここ
で、前記Read RQで要求しているアドレスがBusのSnoop
の結果、他のPU内のCPUのCacheにDirtyでHitしDirtyでH
itしたCPUからRead RQの発行元のCPUへのCache間のデー
タ転送のRQ(C Write RQ)が生じる。時刻１８においてC
Write RQがDirtyでHitしたCPUを持つPU内で処理され、
時刻２０において前記RQはBus発行され、時刻２２にお
いてRead RQ発行元のPU内で処理され、時刻３１おいてC
ache間の転送データはC Write RQの発行PU内で転送さ
れ、時刻３３において前記データはBusに転送され、時
刻３５において前記データはRead RQ発行元のPU内で転
送される。RQが発行されてから対応するデータが転送さ
れるまでのBus上のLatencyは、前記Read動作時及び前記
Write動作時と同様に１２時刻である。従来の情報処理
装置は、図９、１０、１２のタイムチャートによると、
RQの種類に共通して、RQとData間に一定のLatencyがあ
り、該Latencyがシステム性能に影響を及ぼしていた。
また、特開昭５７−５００４４５には、システムバスよ
りのシステムクロックにて特定のコードアドレス及びト
ランザクション型制御信号の発生及び確認を行うシステ
ムバスの制御により、システムの能力増大と高速化を図
る技術が記載されている。また、特開平０４−３７２０
４３には、アドレス信号とデータ信号の出力タイミング
をクロックに対して逆位相にすることで最大転送速度を
最適化する技術が記載されている。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、第一の問題点は、メモリへのライト動作時、
ライト動作を要求するCPUの発行するアドレス情報とラ
イトデータ間はLatencyの時間間隔があり、該Latencyが
メモリへのライト動作の性能に潜在的な性能悪化をもた
らしている。その理由は、システムバスが、pipeline方
式である為である。第二の問題点は、Cache間のデータ
転送時、データ転送元のCPUからのアドレス情報と転送
データ間はLatencyの時間間隔があり、該LatencyがCach
e間のデータ転送の性能に潜在的な性能悪化をもたらし
ている。その理由は、第一の問題点の理由と同様に、シ
ステムバスが、pipeline方式である為である。第三の問
題点は、Cache間のデータ転送の遅れが、前記転送のDat
aを受ける側のCPUの動作を一時的に止め複数のCPUを持
つシステムの性能低下を引き起こす原因になる。その理
由は、第一の問題点の理由と同様に、システムバスが、
pipeline方式である為である。
理装置は、第一の問題点は、メモリへのライト動作時、
ライト動作を要求するCPUの発行するアドレス情報とラ
イトデータ間はLatencyの時間間隔があり、該Latencyが
メモリへのライト動作の性能に潜在的な性能悪化をもた
らしている。その理由は、システムバスが、pipeline方
式である為である。第二の問題点は、Cache間のデータ
転送時、データ転送元のCPUからのアドレス情報と転送
データ間はLatencyの時間間隔があり、該LatencyがCach
e間のデータ転送の性能に潜在的な性能悪化をもたらし
ている。その理由は、第一の問題点の理由と同様に、シ
ステムバスが、pipeline方式である為である。第三の問
題点は、Cache間のデータ転送の遅れが、前記転送のDat
aを受ける側のCPUの動作を一時的に止め複数のCPUを持
つシステムの性能低下を引き起こす原因になる。その理
由は、第一の問題点の理由と同様に、システムバスが、
pipeline方式である為である。
【０００４】本発明の目的は、システムバスのLatency
を可変にし前記システムバスの効率的な使用を可能にす
る情報処理装置を提供することにある。
を可変にし前記システムバスの効率的な使用を可能にす
る情報処理装置を提供することにある。
【０００５】
【課題を解決するための手段】第１の発明の情報処理装
置は、１つ以上の演算処理装置と前記演算処理装置から
データを転送する時間間隔を可変に制御する転送制御装
置とから構成される処理装置と、１つ以上の前記処理装
置から共有して使用され記憶単位であるBankで構成され
る主記憶部と、前記処理装置間を接続する制御線と、前
記処理装置間と前記主記憶部とを接続するパイプライン
方式のBusと、を備えて構成されている。
置は、１つ以上の演算処理装置と前記演算処理装置から
データを転送する時間間隔を可変に制御する転送制御装
置とから構成される処理装置と、１つ以上の前記処理装
置から共有して使用され記憶単位であるBankで構成され
る主記憶部と、前記処理装置間を接続する制御線と、前
記処理装置間と前記主記憶部とを接続するパイプライン
方式のBusと、を備えて構成されている。
【０００６】また、第２の発明の情報処理装置は、第１
の発明において前記制御線は、前記処理装置が前記Bus
を使用する為の競合調停を行う際に、自処理装置からの
前記転送命令を他の全処理装置に送る為に用いられるこ
とにより構成されている。
の発明において前記制御線は、前記処理装置が前記Bus
を使用する為の競合調停を行う際に、自処理装置からの
前記転送命令を他の全処理装置に送る為に用いられるこ
とにより構成されている。
【０００７】さらに、第３の発明の情報処理装置は、第
１の発明において前記転送制御装置は、前記演算処理装
置からデータの転送命令を受け付けデータ転送を行うCP
U接続手段と、前記主記憶部のBankのアクセス状況を管
理し前記Bankへアクセスするデータの転送命令の発行時
にアクセスが可能か不可能かの判断を行うBank Busy管
理手段と、前記演算処理装置からデータの転送命令を受
け付けたとき前記Busの使用状況から前記転送命令と転
送するデータとの時間間隔であるModeを設定するMode管
理手段と、前記Busに接続される前記処理装置からの前
記制御線を介してBusに対する前記転送命令の要求の調
停を行い前記Busの使用権をいずれかの処理装置に与え
るBus競合調停手段と、前記Busとインタフェースを持ち
前記演算処理装置からのデータの転送を行うBus接続手
段と、前記CPU接続手段と前記Bank Busy管理手段と前記
Mode管理手段と前記Bus競合調停手段と前記Bus接続手段
とを制御するRQ転送制御手段と、を備えて構成されてい
る。
１の発明において前記転送制御装置は、前記演算処理装
置からデータの転送命令を受け付けデータ転送を行うCP
U接続手段と、前記主記憶部のBankのアクセス状況を管
理し前記Bankへアクセスするデータの転送命令の発行時
にアクセスが可能か不可能かの判断を行うBank Busy管
理手段と、前記演算処理装置からデータの転送命令を受
け付けたとき前記Busの使用状況から前記転送命令と転
送するデータとの時間間隔であるModeを設定するMode管
理手段と、前記Busに接続される前記処理装置からの前
記制御線を介してBusに対する前記転送命令の要求の調
停を行い前記Busの使用権をいずれかの処理装置に与え
るBus競合調停手段と、前記Busとインタフェースを持ち
前記演算処理装置からのデータの転送を行うBus接続手
段と、前記CPU接続手段と前記Bank Busy管理手段と前記
Mode管理手段と前記Bus競合調停手段と前記Bus接続手段
とを制御するRQ転送制御手段と、を備えて構成されてい
る。
【０００８】さらに、第４の発明の情報処理装置は、第
２の発明において前記Mode管理手段は、前記BusのData
cycleの使用状況を示すBus全体のTimingレジスタにより
管理するBus Busy管理手段と、前記演算処理装置からの
データの転送命令がWrite命令のとき前記Bus全体のTimi
ngレジスタの値に対応しデータを前記Busに転送するTim
ingを規定するModeを設定するMode設定手段と、前記Bus
上に発行された転送命令の前記Modeを識別し所属する前
記処理装置に対しCache間またはCacheと主記憶部間のデ
ータ転送を行うTimingを判断するMode識別手段と、前記
Bus Busy管理手段と前記Mode設定手段と前記Mode識別手
段とを制御するMode管理制御手段と、を備えて構成され
ている。
２の発明において前記Mode管理手段は、前記BusのData
cycleの使用状況を示すBus全体のTimingレジスタにより
管理するBus Busy管理手段と、前記演算処理装置からの
データの転送命令がWrite命令のとき前記Bus全体のTimi
ngレジスタの値に対応しデータを前記Busに転送するTim
ingを規定するModeを設定するMode設定手段と、前記Bus
上に発行された転送命令の前記Modeを識別し所属する前
記処理装置に対しCache間またはCacheと主記憶部間のデ
ータ転送を行うTimingを判断するMode識別手段と、前記
Bus Busy管理手段と前記Mode設定手段と前記Mode識別手
段とを制御するMode管理制御手段と、を備えて構成され
ている。
【０００９】さらに、第５の発明の情報処理装置は、第
１の発明において前記主記憶部は、前記Bankアクセス手
段からの制御によりデータを記憶するBankと、前記Bus
とインタフェースを持ちBusとのデータ転送を行うMM接
続手段と、前記Busからデータの転送命令に設定されて
いる前記Modeによりデータが送られてくるTimingを識別
するMode制御手段と、前記処理装置内にある前記Bank B
usy管理手段と同一の機能を持つBank Busy管理手段と、
前記Bankと対をなしデータの転送命令のアクセスを制御
するBankアクセス手段と、前記MM接続手段と前記Mode制
御手段と前記Bank Busy管理手段と前記Bankアクセス手
段の制御とデータの転送命令を受け取ったときにこの転
送命令のデータを受け取るまで待ち合わせるMM制御手段
と、を備えて構成されている。
１の発明において前記主記憶部は、前記Bankアクセス手
段からの制御によりデータを記憶するBankと、前記Bus
とインタフェースを持ちBusとのデータ転送を行うMM接
続手段と、前記Busからデータの転送命令に設定されて
いる前記Modeによりデータが送られてくるTimingを識別
するMode制御手段と、前記処理装置内にある前記Bank B
usy管理手段と同一の機能を持つBank Busy管理手段と、
前記Bankと対をなしデータの転送命令のアクセスを制御
するBankアクセス手段と、前記MM接続手段と前記Mode制
御手段と前記Bank Busy管理手段と前記Bankアクセス手
段の制御とデータの転送命令を受け取ったときにこの転
送命令のデータを受け取るまで待ち合わせるMM制御手段
と、を備えて構成されている。
【００１０】さらに、第６の発明の情報処理装置は、第
５の発明において前記Mode制御手段は、前記Busからの
転送命令に設定されているModeによりDataが送られてく
Timingを識別するMode識別手段と、前記Mode識別手段を
制御する識別制御手段と、を備えて構成されている。
５の発明において前記Mode制御手段は、前記Busからの
転送命令に設定されているModeによりDataが送られてく
Timingを識別するMode識別手段と、前記Mode識別手段を
制御する識別制御手段と、を備えて構成されている。
【００１１】さらに、第７の発明の情報処理装置は、第
１の発明において前記転送制御装置は、前記CPU接続手
段と、前記Bank Busy管理手段と、前記Bus競合調停手段
と、前記Bus接続手段と、前記Busの使用状況を管理する
Bus Busy管理手段とこのBus Busy管理手段を制御するBu
s管理制御手段とから構成されるBus管理手段と、前記CP
U接続手段と前記Bank Busy管理手段と前記Bus競合調停
手段と前記Bus接続手段と前記Bus管理手段とを制御する
RQ転送制御手段と、を備えて構成されている。
１の発明において前記転送制御装置は、前記CPU接続手
段と、前記Bank Busy管理手段と、前記Bus競合調停手段
と、前記Bus接続手段と、前記Busの使用状況を管理する
Bus Busy管理手段とこのBus Busy管理手段を制御するBu
s管理制御手段とから構成されるBus管理手段と、前記CP
U接続手段と前記Bank Busy管理手段と前記Bus競合調停
手段と前記Bus接続手段と前記Bus管理手段とを制御する
RQ転送制御手段と、を備えて構成されている。
【００１２】さらに、第８の発明の情報処理装置は、第
４または７の発明において前記Bus管理手段は、前記Bus
Busy管理手段内のBus全体のTimingレジスタに加えて有
効Timingレジスタを備えて構成されている。
４または７の発明において前記Bus管理手段は、前記Bus
Busy管理手段内のBus全体のTimingレジスタに加えて有
効Timingレジスタを備えて構成されている。
【００１３】さらに、第９の発明の情報処理装置は、第
８の発明において前記有効Timingレジスタは、Bus全体
のTimingレジスタに登録されたTimingが所属する処理装
置から前記Busに有効なデータの転送命令を出力したこ
とを示し、前記Bus全体のTimingレジスタにセットされ
たとき同じTimingでセットされることにより構成されて
いる。
８の発明において前記有効Timingレジスタは、Bus全体
のTimingレジスタに登録されたTimingが所属する処理装
置から前記Busに有効なデータの転送命令を出力したこ
とを示し、前記Bus全体のTimingレジスタにセットされ
たとき同じTimingでセットされることにより構成されて
いる。
【００１４】さらに、第１０の発明の情報処理装置は、
第１、５または８の発明において前記主記憶部は、前記
Mode制御手段と前記Bus管理手段とを置換した構成を備
えて構成されている。
第１、５または８の発明において前記主記憶部は、前記
Mode制御手段と前記Bus管理手段とを置換した構成を備
えて構成されている。
【００１５】
【発明の実施の形態】本発明の一つの実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の構成を示すブロック図である。図３は、本発明
の第一および第二の実施の形態のRead動作の流れ図であ
る。図４は、本発明の第一および第二の実施の形態のWr
ite動作の流れ図である。図５は、本発明の第一および
第二の実施の形態のCache間およびCacheとMM間のData転
送を行うC Write動作の流れ図である。図６は、本発明
の第一の実施の形態のRQ/Dataのフォーマットである。
図８は、本発明の第一、第二の実施の形態および従来技
術のRead動作のタイムチャートである。図９は、本発明
の第一および第二の実施の形態のWrite動作のタイムチ
ャートである。図１０は、本発明の第一および第二の実
施の形態のC Write動作のタイムチャートである。図１
１は、本発明の第一の実施の形態のRead動作時のBus Bu
sy管理手段におけるレジスタ値の変化の一覧を示す図で
ある。図１２は、本発明の第一の実施の形態のWrite動
作時のBus Busy管理手段におけるレジスタ値の変化の一
覧を示す図である。図１３は、本発明の第一の実施の形
態のWrite動作時のBus Busy管理手段におけるレジスタ
値とModeの関係の一覧を示す図である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の構成を示すブロック図である。図３は、本発明
の第一および第二の実施の形態のRead動作の流れ図であ
る。図４は、本発明の第一および第二の実施の形態のWr
ite動作の流れ図である。図５は、本発明の第一および
第二の実施の形態のCache間およびCacheとMM間のData転
送を行うC Write動作の流れ図である。図６は、本発明
の第一の実施の形態のRQ/Dataのフォーマットである。
図８は、本発明の第一、第二の実施の形態および従来技
術のRead動作のタイムチャートである。図９は、本発明
の第一および第二の実施の形態のWrite動作のタイムチ
ャートである。図１０は、本発明の第一および第二の実
施の形態のC Write動作のタイムチャートである。図１
１は、本発明の第一の実施の形態のRead動作時のBus Bu
sy管理手段におけるレジスタ値の変化の一覧を示す図で
ある。図１２は、本発明の第一の実施の形態のWrite動
作時のBus Busy管理手段におけるレジスタ値の変化の一
覧を示す図である。図１３は、本発明の第一の実施の形
態のWrite動作時のBus Busy管理手段におけるレジスタ
値とModeの関係の一覧を示す図である。
【００１６】本発明の第一の実施の形態は、図１を参照
すると、全て同型の処理装置(以下PU)１１、１２および
図示されていない複数のPUと、複数の記憶単位(以下 Ba
nk)で構成されPU１１、１２に共有される主記憶部(以下
MM)１３と、これらを接続するシステムバス(以下 Bus)
１４と、PU１１、１２を相互に接続する制御線１５とか
ら構成される。Bus１４は、PU１１またはPU１２とBus１
４間インターフェースの転送性能と、Bus１４とMM１３
間インタフェースの転送性能が等しく、且つ、MM１３内
のBank４６、４７とのインタフェースの転送性能がメモ
リ素子の動作時間に依存し、且つ、Bus１４上のリクエ
スト(以下 RQ)の動作指示を意味するfieldとメモリアク
セス時に参照するアドレスを意味するfieldとを転送す
るAddress Cycleと、Dataを転送するData Cycleの2 sta
teで1 Bus Cycleを構成している。Bus１４の基本動作は
Pipeline方式である。MM１３に対するRead動作は、RQか
ら一定時間(以下 Latency)後に必ずMM１３からResponse
Dataが転送されてくる。MM１３に対するWrite動作、ま
たはCache間のWrite動作はRQからLatency内に有効なDat
aが存在しない最速なData Cycle(Latency後のData Cycl
eが最も遅いData Cycle)でWrite Dataを転送する。いず
れのケースでも、RQの送出とDataの送出の間はBus１４
は開放された状態となり、この間に別のRQを実行するこ
とが可能である。制御線１５は、PU１１、１２がBus１
４を使用する為の競合調停を行う際に、自PUからのRQの
種別を他の全てのPUに送る為、及びSystem内のCache co
herenceを保つ目的で、Bus１４に発行されたRQに対して
自PU内の演算処理装置内にあるCacheのStatusに関する
情報を他の全てのPUに送る為に用いられる。Cache Cohe
rencyprotocolは、snoop方式を用いる。各PU１１、１２
(代表としてPU １１で説明)は、同型でCacheを備える演
算処理装置(以下 CPU)２１、２２および図示されていな
い複数のCPUと、CPU２１、２２とBus１４とのデータ転
送を制御する転送制御装置２３で構成される。転送制御
装置２３は、CPU２１、２２とインタフェースを持ちCPU
２１、２２と転送制御装置間のデータ転送を行うCPU接
続手段３１と、MM１３のBank４６、４７へのアクセス状
況を管理し、BankへアクセスするRQ発行時にアクセスが
可能か不可能かの判断を行う為に参照されるBank Busy
管理手段３２と、RQによるBus１４のData Cycleの使用
状況を管理し、RQとDataのBus Cycleの間隔に関する情
報をRQに付加情報(以下 Mode)として設定するMode管理
手段３３と、Bus１４に接続される各PUからの前記制御
線１５を介してBus１４に対するRQ発行の要求の調停を
行い、Bus１４の使用権をいずれかのPUに与えるBus競合
調停手段３４と、Bus１４とインタフェースを持ち該Bus
と前記転送制御装置２３間のデータ転送を行うBus接続
手段３５と、CPU接続手段３１とBank Busy管理手段３２
とMode管理手段３３とBus競合調停手段３４とBus接続手
段３５を制御するRQ転送制御手段３６とから構成されて
いる。
すると、全て同型の処理装置(以下PU)１１、１２および
図示されていない複数のPUと、複数の記憶単位(以下 Ba
nk)で構成されPU１１、１２に共有される主記憶部(以下
MM)１３と、これらを接続するシステムバス(以下 Bus)
１４と、PU１１、１２を相互に接続する制御線１５とか
ら構成される。Bus１４は、PU１１またはPU１２とBus１
４間インターフェースの転送性能と、Bus１４とMM１３
間インタフェースの転送性能が等しく、且つ、MM１３内
のBank４６、４７とのインタフェースの転送性能がメモ
リ素子の動作時間に依存し、且つ、Bus１４上のリクエ
スト(以下 RQ)の動作指示を意味するfieldとメモリアク
セス時に参照するアドレスを意味するfieldとを転送す
るAddress Cycleと、Dataを転送するData Cycleの2 sta
teで1 Bus Cycleを構成している。Bus１４の基本動作は
Pipeline方式である。MM１３に対するRead動作は、RQか
ら一定時間(以下 Latency)後に必ずMM１３からResponse
Dataが転送されてくる。MM１３に対するWrite動作、ま
たはCache間のWrite動作はRQからLatency内に有効なDat
aが存在しない最速なData Cycle(Latency後のData Cycl
eが最も遅いData Cycle)でWrite Dataを転送する。いず
れのケースでも、RQの送出とDataの送出の間はBus１４
は開放された状態となり、この間に別のRQを実行するこ
とが可能である。制御線１５は、PU１１、１２がBus１
４を使用する為の競合調停を行う際に、自PUからのRQの
種別を他の全てのPUに送る為、及びSystem内のCache co
herenceを保つ目的で、Bus１４に発行されたRQに対して
自PU内の演算処理装置内にあるCacheのStatusに関する
情報を他の全てのPUに送る為に用いられる。Cache Cohe
rencyprotocolは、snoop方式を用いる。各PU１１、１２
(代表としてPU １１で説明)は、同型でCacheを備える演
算処理装置(以下 CPU)２１、２２および図示されていな
い複数のCPUと、CPU２１、２２とBus１４とのデータ転
送を制御する転送制御装置２３で構成される。転送制御
装置２３は、CPU２１、２２とインタフェースを持ちCPU
２１、２２と転送制御装置間のデータ転送を行うCPU接
続手段３１と、MM１３のBank４６、４７へのアクセス状
況を管理し、BankへアクセスするRQ発行時にアクセスが
可能か不可能かの判断を行う為に参照されるBank Busy
管理手段３２と、RQによるBus１４のData Cycleの使用
状況を管理し、RQとDataのBus Cycleの間隔に関する情
報をRQに付加情報(以下 Mode)として設定するMode管理
手段３３と、Bus１４に接続される各PUからの前記制御
線１５を介してBus１４に対するRQ発行の要求の調停を
行い、Bus１４の使用権をいずれかのPUに与えるBus競合
調停手段３４と、Bus１４とインタフェースを持ち該Bus
と前記転送制御装置２３間のデータ転送を行うBus接続
手段３５と、CPU接続手段３１とBank Busy管理手段３２
とMode管理手段３３とBus競合調停手段３４とBus接続手
段３５を制御するRQ転送制御手段３６とから構成されて
いる。
【００１７】次に転送制御装置２３の各手段を説明す
る。Bank Busy管理手段３２は、各PUからのRQをBus競合
調停手段３４で調停した結果、Busを獲得したPUのRQに
より使用されるBankに対してBankの使用状況の登録とア
クセスの不可能である時間(以下 Bank Busy)の管理を行
う。
る。Bank Busy管理手段３２は、各PUからのRQをBus競合
調停手段３４で調停した結果、Busを獲得したPUのRQに
より使用されるBankに対してBankの使用状況の登録とア
クセスの不可能である時間(以下 Bank Busy)の管理を行
う。
【００１８】Bank Busy管理手段３２は、メモリリードR
Q(以下 Read RQ)時のBank Busyを管理するRead Busy管
理手段３２１と、メモリライトRQ(以下 Write RQ)時のB
ank Busyを管理するWrite Busy管理手段３２２と、Read
Busy管理手段３２１とWriteBusy管理手段３２２を制御
するBank Busy制御手段３２３とから構成される。
Q(以下 Read RQ)時のBank Busyを管理するRead Busy管
理手段３２１と、メモリライトRQ(以下 Write RQ)時のB
ank Busyを管理するWrite Busy管理手段３２２と、Read
Busy管理手段３２１とWriteBusy管理手段３２２を制御
するBank Busy制御手段３２３とから構成される。
【００１９】Mode管理手段３３は、Read RQによりRespo
nse Dataが使用するData Cycleと、Write RQおよびCach
e間およびCacheとMM間のData転送を行うRQ(以下 C Writ
e RQ)により使用されるData Cycleとを各々登録するBus
全体のTimingレジスタを備えてBusのData cycleの使用
状況を管理するBus Busy管理手段３３１と、Write RQお
よびC Write RQを発行するときBus Busy管理手段３３１
のData cycleの使用状況を参照しDataをBus１４上に発
行するTimingを規定するModeを設定するMode設定手段３
３２と、Bus１４上に発行されたRQのModeを識別し所属
するPUに対するCWrite RQのDataがBus１４に発行される
Timingを判断するMode識別手段３３３と、Bus Busy管理
手段３３１とMode設定手段３３２とMode識別手段３３３
とを制御するMode管理制御手段３３４とから構成され
る。
nse Dataが使用するData Cycleと、Write RQおよびCach
e間およびCacheとMM間のData転送を行うRQ(以下 C Writ
e RQ)により使用されるData Cycleとを各々登録するBus
全体のTimingレジスタを備えてBusのData cycleの使用
状況を管理するBus Busy管理手段３３１と、Write RQお
よびC Write RQを発行するときBus Busy管理手段３３１
のData cycleの使用状況を参照しDataをBus１４上に発
行するTimingを規定するModeを設定するMode設定手段３
３２と、Bus１４上に発行されたRQのModeを識別し所属
するPUに対するCWrite RQのDataがBus１４に発行される
Timingを判断するMode識別手段３３３と、Bus Busy管理
手段３３１とMode設定手段３３２とMode識別手段３３３
とを制御するMode管理制御手段３３４とから構成され
る。
【００２０】Bus接続手段３５は、Bus競合調停手段３４
による調停の結果、自PUがBus１４を獲得したRQに対応
するDataを、Mode管理手段３３により設定されたModeの
規定するTimingでBus１４に発行されるまで一時的に保
持するDATA保持手段３５１と、Bus１４とインタフェー
スを持ちBus１４へのデータ転送を行う転送手段３５２
と、Bus１４からのRQを識別し所属するPUへのRQを検出
するRQ識別手段３５３と、DATA保持手段３５１とBus接
続手段３５２とRQ識別手段３５３とを制御する接続制御
手段３５４とから構成される。
による調停の結果、自PUがBus１４を獲得したRQに対応
するDataを、Mode管理手段３３により設定されたModeの
規定するTimingでBus１４に発行されるまで一時的に保
持するDATA保持手段３５１と、Bus１４とインタフェー
スを持ちBus１４へのデータ転送を行う転送手段３５２
と、Bus１４からのRQを識別し所属するPUへのRQを検出
するRQ識別手段３５３と、DATA保持手段３５１とBus接
続手段３５２とRQ識別手段３５３とを制御する接続制御
手段３５４とから構成される。
【００２１】転送制御手段３６は、CPUから発行されたR
QおよびBusからのRQを解読するRQ解読手段３６１と、RQ
のアクセスするBankがBusy状態である場合、Busyが解除
されるまでの間、または、Bus競合調停手段３４による
調停の結果によって所属するPUがBusを獲得できなかっ
た場合にRQを一時的に保持し、さらに保持されているRQ
がある場合、後続のRQを一時的に保持するRQ保持手段３
６２と、RQ解読手段３６１とRQ保持手段３６２とを制御
するRQ制御手段３６３とから構成される。
QおよびBusからのRQを解読するRQ解読手段３６１と、RQ
のアクセスするBankがBusy状態である場合、Busyが解除
されるまでの間、または、Bus競合調停手段３４による
調停の結果によって所属するPUがBusを獲得できなかっ
た場合にRQを一時的に保持し、さらに保持されているRQ
がある場合、後続のRQを一時的に保持するRQ保持手段３
６２と、RQ解読手段３６１とRQ保持手段３６２とを制御
するRQ制御手段３６３とから構成される。
【００２２】次にＭＭ１３の構成を図１を参照して説明
する。ＭＭ１３は、Bus１４とインタフェースを持ちBus
１４とMM１３間のデータ転送を行うMM接続手段４１と、
Bus１４からのRQに設定されているModeによりDataの送
られて来るTimingを識別するMode制御手段４２と、各PU
内にある前記のBank Busy管理手段３２と同一の機能を
持つBank Busy管理手段４３と、複数のBank４６、４７
と対をなしRead/Writeのアクセスを制御するBankアクセ
ス手段４４、４５および図示されていない複数のBankア
クセス手段と、同型で前記Bankアクセス手段４４、４５
からの制御によりDataを記憶するBank ４６、４７およ
び図示されていない複数のBankと、MM接続手段４１とMo
de制御手段４２とBank Busy管理手段４３とBankアクセ
ス手段４４、４５を制御し、メモリへのWrite動作のRQ
を受け取った場合に該RQに対応するDataを受け取るまで
RQを待ち合わせるMM制御手段４８とから構成される。
する。ＭＭ１３は、Bus１４とインタフェースを持ちBus
１４とMM１３間のデータ転送を行うMM接続手段４１と、
Bus１４からのRQに設定されているModeによりDataの送
られて来るTimingを識別するMode制御手段４２と、各PU
内にある前記のBank Busy管理手段３２と同一の機能を
持つBank Busy管理手段４３と、複数のBank４６、４７
と対をなしRead/Writeのアクセスを制御するBankアクセ
ス手段４４、４５および図示されていない複数のBankア
クセス手段と、同型で前記Bankアクセス手段４４、４５
からの制御によりDataを記憶するBank ４６、４７およ
び図示されていない複数のBankと、MM接続手段４１とMo
de制御手段４２とBank Busy管理手段４３とBankアクセ
ス手段４４、４５を制御し、メモリへのWrite動作のRQ
を受け取った場合に該RQに対応するDataを受け取るまで
RQを待ち合わせるMM制御手段４８とから構成される。
【００２３】次にＭＭ１３を構成する各手段を説明す
る。ＭＭ接続手段４１は、Bus１４からのRQを識別しMM
１３へのRQを検出するRQ識別手段４１２と、Bus１４と
インタフェースを持ちBus１４へのデータ転送を行う転
送手段４１１と、RQ識別手段４１２と転送手段４１１を
制御する接続制御手段４１３とから構成される。Mode制
御手段４２は、Bus１４からのRQに設定されているMode
によりDataの送られて来るTimingを識別するMode識別手
段４２１と、Mode識別手段４２１を制御する識別制御手
段４２２とから構成される。Bank Busy管理手段４３
は、各PU内にある前記のBank Busy管理手段３２と同一
の機能を持つRead Busy管理手段４３１とWrite Busy管
理手段４３２とBank Busy制御手段４３３とから構成さ
れる。各Bankアクセス手段４４、４５(代表としてBank
アクセス手段４４で説明)は、Bank４６からのDataの読
みだし動作のアクセスを制御するReadアクセス手段４４
１と、Bank４６へのDataの書き込み動作のアクセスを制
御するWriteアクセス手段４４２と、Readアクセス手段
４４１とWriteアクセス手段４４２を制御するアクセス
制御手段４４３とから構成される。MM制御手段４８は、
Bus１４からのRQの動作指示を示すTypeからMM１３への
動作を解読するRQ解読手段４８１と、メモリへのWrite
動作のRQを受け取った場合に該RQに対応するDataを受け
取るまでRQを待ち合わせるRQ待機手段４８２と、RQ解読
手段４８１とRQ待機手段４８２とを制御するRQ制御手段
４８３とから構成される。また、システム内のメモリは
一つの論理アドレスに定義され、CPUからは、物理アド
レスに変換されたアドレスがRQのアドレスとして用いら
れる。
る。ＭＭ接続手段４１は、Bus１４からのRQを識別しMM
１３へのRQを検出するRQ識別手段４１２と、Bus１４と
インタフェースを持ちBus１４へのデータ転送を行う転
送手段４１１と、RQ識別手段４１２と転送手段４１１を
制御する接続制御手段４１３とから構成される。Mode制
御手段４２は、Bus１４からのRQに設定されているMode
によりDataの送られて来るTimingを識別するMode識別手
段４２１と、Mode識別手段４２１を制御する識別制御手
段４２２とから構成される。Bank Busy管理手段４３
は、各PU内にある前記のBank Busy管理手段３２と同一
の機能を持つRead Busy管理手段４３１とWrite Busy管
理手段４３２とBank Busy制御手段４３３とから構成さ
れる。各Bankアクセス手段４４、４５(代表としてBank
アクセス手段４４で説明)は、Bank４６からのDataの読
みだし動作のアクセスを制御するReadアクセス手段４４
１と、Bank４６へのDataの書き込み動作のアクセスを制
御するWriteアクセス手段４４２と、Readアクセス手段
４４１とWriteアクセス手段４４２を制御するアクセス
制御手段４４３とから構成される。MM制御手段４８は、
Bus１４からのRQの動作指示を示すTypeからMM１３への
動作を解読するRQ解読手段４８１と、メモリへのWrite
動作のRQを受け取った場合に該RQに対応するDataを受け
取るまでRQを待ち合わせるRQ待機手段４８２と、RQ解読
手段４８１とRQ待機手段４８２とを制御するRQ制御手段
４８３とから構成される。また、システム内のメモリは
一つの論理アドレスに定義され、CPUからは、物理アド
レスに変換されたアドレスがRQのアドレスとして用いら
れる。
【００２４】次に、第一の実施の形態のRead動作とWrit
e動作とC Write動作を図１、図３、図４、図５、図６、
図８、図９、図１０、図１１、図１２、図１３を用いて
説明する。CPU２１がBank４６に対しRead RQを発行した
場合のRead動作について説明する。図６に示すフォーマ
ットは、BusへのRQを示す有効ビット(V)、RQの動作指示
(Type)、Write動作時に有効な付加情報(Mode)、アクセ
スするBank内アドレスとBank番号(Address)の４つのfie
ldで構成される。Read RQは、Read動作指示(命令フォー
マットは図示せず)がType fieldに含まれる。Dataは、
転送データで構成される。各ステップを以下 Sと記す。
e動作とC Write動作を図１、図３、図４、図５、図６、
図８、図９、図１０、図１１、図１２、図１３を用いて
説明する。CPU２１がBank４６に対しRead RQを発行した
場合のRead動作について説明する。図６に示すフォーマ
ットは、BusへのRQを示す有効ビット(V)、RQの動作指示
(Type)、Write動作時に有効な付加情報(Mode)、アクセ
スするBank内アドレスとBank番号(Address)の４つのfie
ldで構成される。Read RQは、Read動作指示(命令フォー
マットは図示せず)がType fieldに含まれる。Dataは、
転送データで構成される。各ステップを以下 Sと記す。
【００２５】図３を参照すると、S１でCPU２１がRead R
Qを転送制御装置２３に発行する。RQ転送制御装置３６
では、RQをCPU接続手段３１を介しRQ解読手段３６１で
受け取る。
Qを転送制御装置２３に発行する。RQ転送制御装置３６
では、RQをCPU接続手段３１を介しRQ解読手段３６１で
受け取る。
【００２６】S２でRQ解読手段３６１は、RQのTypeからR
ead RQであることを解読するとRQ制御手段３６３にRead
RQに関する制御情報を渡す。
ead RQであることを解読するとRQ制御手段３６３にRead
RQに関する制御情報を渡す。
【００２７】S３でRQ制御手段３６３は、所属するPU内
のCPUが以前に発行されたRQがRQ保持手段３６２内に保
持されているか確認する。保持されているRQがあれば、
S４としてS２で解読されたRQをRQ保持手段３６２の保持
されているRQの列の最後尾に保持し、S５としてRQ保持
手段３６２にある最も古いRQをS６以降の動作対象とし
て選択する。RQ保持手段３６２で保持されているRQが無
ければ、S２で解読されたRQをS６以降の動作対象として
選択する。
のCPUが以前に発行されたRQがRQ保持手段３６２内に保
持されているか確認する。保持されているRQがあれば、
S４としてS２で解読されたRQをRQ保持手段３６２の保持
されているRQの列の最後尾に保持し、S５としてRQ保持
手段３６２にある最も古いRQをS６以降の動作対象とし
て選択する。RQ保持手段３６２で保持されているRQが無
ければ、S２で解読されたRQをS６以降の動作対象として
選択する。
【００２８】S６でBank Busy管理手段３２は、選択され
たRQがRead RQであることを示す情報とアクセスするBan
k番号を受け取り、Read Busy管理手段３２１を参照し該
当するBank(ここではBank４６)に対してアクセスが可能
かを確認する。アクセス可能であればS７以降の処理を
行い、アクセス不可能であればRead RQをRQ保持手段３
６２にて一時的に保持する(S４に戻る)。
たRQがRead RQであることを示す情報とアクセスするBan
k番号を受け取り、Read Busy管理手段３２１を参照し該
当するBank(ここではBank４６)に対してアクセスが可能
かを確認する。アクセス可能であればS７以降の処理を
行い、アクセス不可能であればRead RQをRQ保持手段３
６２にて一時的に保持する(S４に戻る)。
【００２９】S７でBus競合調停手段３４は、各PUがBus
へのRQ発行する際に生じるPU間での競合の調停を行う。
この際、Bus競合調停手段３４は、所属するPU１１を除
いた他の全てのPUから調停に必要な情報を制御線１５を
介して受け取り、同時に他の全てのPUが調停に必要な情
報を他の全てのPUに送る。システム内の全てのPUにおい
て、この調停に関する処理は同期している。Bus競合調
停手段３４による調停の結果、所属するPUのRead RQがB
usに対して発行可能な状態になると、Bank Busy管理手
段３２のBank Busyの状態を更新し、S８以降の処理を行
い、発行不可能な状態のときは該RQをRQ保持手段３６２
にて一時的に保持する(S４に戻る)。
へのRQ発行する際に生じるPU間での競合の調停を行う。
この際、Bus競合調停手段３４は、所属するPU１１を除
いた他の全てのPUから調停に必要な情報を制御線１５を
介して受け取り、同時に他の全てのPUが調停に必要な情
報を他の全てのPUに送る。システム内の全てのPUにおい
て、この調停に関する処理は同期している。Bus競合調
停手段３４による調停の結果、所属するPUのRead RQがB
usに対して発行可能な状態になると、Bank Busy管理手
段３２のBank Busyの状態を更新し、S８以降の処理を行
い、発行不可能な状態のときは該RQをRQ保持手段３６２
にて一時的に保持する(S４に戻る)。
【００３０】S８でBus接続手段３５は、RQ転送制御手段
３６からRead RQを受け取り転送手段３５２を用いてBus
に対してRead RQを発行する。
３６からRead RQを受け取り転送手段３５２を用いてBus
に対してRead RQを発行する。
【００３１】S９でMode管理手段３３は、Busに対してRe
ad RQを発行してからLatency後に該RQのResponse Data
がBus上に存在する、すなわちBusのData Cycleを使用す
ることを意味する情報をBus管理手段３３１に登録す
る。Bus Busy管理手段３３１内のレジスタ値の変化を図
１１に示す。Bus全体のTimingレジスタとは、Bus上に有
効なDataが存在するTimingの情報を持つ。ここでは、La
tencyが7Bus Cycleである場合について説明する。Busに
RQが発行される1Bus Cycle前を時刻Tとし、RQが発行さ
れた時を時刻T+1とする。時刻T+1では、発行されたRead
RQのResponse Dataのタイミング(Latency後)に、Bus上
に有効なDataが存在することを示すため、レジスタの最
上位に１をセットする。このレジスタを毎Bus Cycleご
とに右シフトし、最下位に１が来たタイミングでBusに
上記Read RQのResponse DataがBusに存在することを意
味する。
ad RQを発行してからLatency後に該RQのResponse Data
がBus上に存在する、すなわちBusのData Cycleを使用す
ることを意味する情報をBus管理手段３３１に登録す
る。Bus Busy管理手段３３１内のレジスタ値の変化を図
１１に示す。Bus全体のTimingレジスタとは、Bus上に有
効なDataが存在するTimingの情報を持つ。ここでは、La
tencyが7Bus Cycleである場合について説明する。Busに
RQが発行される1Bus Cycle前を時刻Tとし、RQが発行さ
れた時を時刻T+1とする。時刻T+1では、発行されたRead
RQのResponse Dataのタイミング(Latency後)に、Bus上
に有効なDataが存在することを示すため、レジスタの最
上位に１をセットする。このレジスタを毎Bus Cycleご
とに右シフトし、最下位に１が来たタイミングでBusに
上記Read RQのResponse DataがBusに存在することを意
味する。
【００３２】S１０でMM接続手段４１は、Bus上のRQを取
り込みRQ識別手段４１１でRQのTypeからRQの識別を行
い、MMへのRQである場合はS１１以降の処理を行い、MM
へのRQでなければ動作しない。
り込みRQ識別手段４１１でRQのTypeからRQの識別を行
い、MMへのRQである場合はS１１以降の処理を行い、MM
へのRQでなければ動作しない。
【００３３】S１１でMM制御手段４８は、RQ解読手段４
８１にてRQ識別手段４１１からRQを受け取りさらにRQの
Typeを解読し、Read RQである場合はS１２以降の処理を
行い、Read RQでなければその他の動作を行う。
８１にてRQ識別手段４１１からRQを受け取りさらにRQの
Typeを解読し、Read RQである場合はS１２以降の処理を
行い、Read RQでなければその他の動作を行う。
【００３４】S１２でRQ解読手段４８１は、RQのAddress
fieldに含まれるBank番号からアクセスするBankを解読
する(ここでは、Bank４６へのアクセスと解読される)。
fieldに含まれるBank番号からアクセスするBankを解読
する(ここでは、Bank４６へのアクセスと解読される)。
【００３５】S１３でBank Busy管理手段４３は、RQ解読
手段４８１からRQがRead RQであることを示す情報をア
クセスするBank番号を受け取りRead Busy管理手段４３
１を参照し、該当するBank(ここではBank４６)に対して
アクセスが可能かを確認する。アクセス可能であればS
１３以降の処理を行い、アクセス不可能であれば障害と
識別し障害を処理する動作を行う(ここでは障害を処理
する動作に関しては言及しない)。また、アクセス可能
であるBankに関する情報を受け取ると、Bank Busyの状
態を更新する。
手段４８１からRQがRead RQであることを示す情報をア
クセスするBank番号を受け取りRead Busy管理手段４３
１を参照し、該当するBank(ここではBank４６)に対して
アクセスが可能かを確認する。アクセス可能であればS
１３以降の処理を行い、アクセス不可能であれば障害と
識別し障害を処理する動作を行う(ここでは障害を処理
する動作に関しては言及しない)。また、アクセス可能
であるBankに関する情報を受け取ると、Bank Busyの状
態を更新する。
【００３６】S１４でBankアクセス手段４４は、RQ解読
手段４８１からのRead指示をReadアクセス手段４４１で
受け取り、RQのAddress fieldに含まれるBank内アドレ
スで指定されたアドレスからDataを読みだす。
手段４８１からのRead指示をReadアクセス手段４４１で
受け取り、RQのAddress fieldに含まれるBank内アドレ
スで指定されたアドレスからDataを読みだす。
【００３７】S１５でBankから読み出されたDataは、Ban
kアクセス手段４４、MM制御手段４８を介してMM接続手
段４１内の転送手段４１２からBusへ転送される。このD
ataは、Read RQがBusに発行されてからLatency後にBus
へ転送される。
kアクセス手段４４、MM制御手段４８を介してMM接続手
段４１内の転送手段４１２からBusへ転送される。このD
ataは、Read RQがBusに発行されてからLatency後にBus
へ転送される。
【００３８】S１６でRead RQ発行元PU１１は、RQ識別手
段３５３でRQをBus上に発行してからLatency後にBus上
にあるDataを該RQのResponse Dataをして受け取る。
段３５３でRQをBus上に発行してからLatency後にBus上
にあるDataを該RQのResponse Dataをして受け取る。
【００３９】S１７でRQ転送制御手段３６は、前記Respo
nse Dataを受け取りCPU接続手段３１を介してRead RQを
発行したCPU２１にDataを返し、一連のRead動作を終了
する。
nse Dataを受け取りCPU接続手段３１を介してRead RQを
発行したCPU２１にDataを返し、一連のRead動作を終了
する。
【００４０】図８は、第一の実施の形態におけるRead R
Qの動作のタイムチャートである。図８において、Cycle
のAはBusのAddress Cycleを示し、CycleのDはBusのAddr
essCycleのData Cycleを示し、RQはRead RQを示し、Dat
aは該RQのResponse Dataを示し、LatencyはBusのLatenc
yを示している。Read RQの動作のタイムチャートにおい
て、第一の実施の形態は従来の技術と同じである(従来
技術のRead動作時の説明を参照のこと)。
Qの動作のタイムチャートである。図８において、Cycle
のAはBusのAddress Cycleを示し、CycleのDはBusのAddr
essCycleのData Cycleを示し、RQはRead RQを示し、Dat
aは該RQのResponse Dataを示し、LatencyはBusのLatenc
yを示している。Read RQの動作のタイムチャートにおい
て、第一の実施の形態は従来の技術と同じである(従来
技術のRead動作時の説明を参照のこと)。
【００４１】次に、第一の実施の形態のWriteの動作を
図１、図４、図６を用いて説明する。CPU２１がBank４
６に対しWrite RQを発行した場合の動作について説明す
る。
図１、図４、図６を用いて説明する。CPU２１がBank４
６に対しWrite RQを発行した場合の動作について説明す
る。
【００４２】図４を参照すると、S１でCPU２１がWrite
RQ、および該RQに対応するWrite Dataを転送制御装置２
３に発行する。RQ転送制御装置３６では、RQとDataをCP
U接続手段３１を介しRQ解読手段３６１で受け取る。
RQ、および該RQに対応するWrite Dataを転送制御装置２
３に発行する。RQ転送制御装置３６では、RQとDataをCP
U接続手段３１を介しRQ解読手段３６１で受け取る。
【００４３】S２でRQ解読手段３６１は、RQのTypeからW
rite RQである事を解読するとRQ制御手段３６３にWrite
RQに関する制御情報を渡す。S３でRQ制御手段３６３
は、所属するPU内のCPUが以前に発行されたRQがRQ保持
手段３６２内に保持されているか確認する。保持されて
いるRQがあれば、S４としてS２で解読されたRQをRQ保持
手段３６２の保持されているRQの列の最後尾に保持し、
S５としてRQ保持手段３６２にある最も古いRQをS６以降
の動作対象として選択する。RQ保持手段３６２で保持さ
れているRQが無ければ、S２で解読されたRQをS６以降の
動作対象として選択する。
rite RQである事を解読するとRQ制御手段３６３にWrite
RQに関する制御情報を渡す。S３でRQ制御手段３６３
は、所属するPU内のCPUが以前に発行されたRQがRQ保持
手段３６２内に保持されているか確認する。保持されて
いるRQがあれば、S４としてS２で解読されたRQをRQ保持
手段３６２の保持されているRQの列の最後尾に保持し、
S５としてRQ保持手段３６２にある最も古いRQをS６以降
の動作対象として選択する。RQ保持手段３６２で保持さ
れているRQが無ければ、S２で解読されたRQをS６以降の
動作対象として選択する。
【００４４】S６でBank Busy管理手段３２は、選択され
たRQがWrite RQである事を示す情報とアクセスするBank
番号を受け取り、Write Busy管理手段３２１を参照し該
当するBank(ここではBank４６)に対してアクセスが可能
かを確認する。アクセス可能であればS７以降の処理を
行い、アクセス不可能であればWrite RQを一時的に保持
する(S４に戻る)。
たRQがWrite RQである事を示す情報とアクセスするBank
番号を受け取り、Write Busy管理手段３２１を参照し該
当するBank(ここではBank４６)に対してアクセスが可能
かを確認する。アクセス可能であればS７以降の処理を
行い、アクセス不可能であればWrite RQを一時的に保持
する(S４に戻る)。
【００４５】S７でBus競合調停手段３４は、各PUがBus
へのRQ発行する際に生じるPU間での競合の調停を行う。
この際、Bus競合調停手段３４は、所属するPU１１を除
いた他の全てのPUから調停に必要な情報を制御線１５を
介して受け取り、同時に、他の全てのPUが調停に必要な
情報を他の全てのPUに送る。システム内の全てのPUにお
いて、この調停に関する処理は同期している。Bus競合
調停手段３４による調停の結果、所属するPUのWrite RQ
がBusに対して発行可能な状態になると、BankBusy管理
手段３２のBank Busyの状態を更新し、S８以降の処理を
行い、発行不可能な状態であると該RQをRQ保持手段３６
２にて一時的に保持する(S４に戻る)。
へのRQ発行する際に生じるPU間での競合の調停を行う。
この際、Bus競合調停手段３４は、所属するPU１１を除
いた他の全てのPUから調停に必要な情報を制御線１５を
介して受け取り、同時に、他の全てのPUが調停に必要な
情報を他の全てのPUに送る。システム内の全てのPUにお
いて、この調停に関する処理は同期している。Bus競合
調停手段３４による調停の結果、所属するPUのWrite RQ
がBusに対して発行可能な状態になると、BankBusy管理
手段３２のBank Busyの状態を更新し、S８以降の処理を
行い、発行不可能な状態であると該RQをRQ保持手段３６
２にて一時的に保持する(S４に戻る)。
【００４６】S８でBus競合調停手段３４による調停の結
果、所属するPUのWrite RQがBusに対して発行可能な状
態になると、Mode管理手段３３は、該RQがWrite RQであ
る情報を受け取り、Bus管理手段３３１でBusのData Cyc
leの使用状況を確認する。BusはPipeline方式により動
作する為、Write RQに対応するWrite DataはWrite RQが
Bus上に発行されてからLatency後にBus上に転送できる
が、Latency以前に使用されていないData Cycyleがある
場合、Write RQがBusに発行されてから最早の使用され
ていないData CycleでDataをBusに転送することが可能
である。この場合、Write Dataを転送するタイミングす
なわち、Data Cycleを使用するタイミングを意味する情
報をBus Busy管理手段３３１に登録し、Mode設定手段３
３２にてWrite RQにData Cycleを使用するタイミングの
情報をModeとして設定する。Bus Busy管理手段３３１内
のレジスタ値の変化を図１２に示す(第一の実施の形態
におけるRead RQ動作のS９参照)。図１２を参照する
と、レジスタ値（Ｔ）の状態が現在のBasの使用状態を
示している。Data Cycleを使用するタイミングであるDa
ta Cycleはレジスタ値の０の位置が該当する。例えば、
レジスタ値「ｘｘｘｘｘ０」であれば０の位置が最右端
であるから１番目のBus Cycleを使用しBus上にWrite RQ
が発行されるBasのタイミングであることを示してい
る。同様にレジスタ値「ｘｘｘｘ０１」であれば０の位
置が２番目であるから２番目のBus Cycleを使用しBus上
にWrite RQが発行されるBasのタイミングであることを
示している。このBasのタイミングが図１３に示すMode
と対応している。すなわち、Write RQが発行されるとき
図１２で示すレジスタ値（Ｔ）の参照したときレジスタ
値に対応したModeが決定する。また、Write RQが発行さ
れるときレジスタ値の０の位置に１がセットされる。前
記レジスタ値（Ｔ）「ｘｘｘｘｘ０」であれば「ｘｘｘ
ｘｘ１」となり、前記「ｘｘｘｘ０１」であれば「ｘｘ
ｘｘ１１」となる。１Bus Cycleが経過するとレジスタ
値は右シフトされた状態がレジスタ値（Ｔ＋１）であ
る。すなわち前記「ｘｘｘｘｘ１」は「０ｘｘｘｘｘ」
となり、前記「ｘｘｘｘ１１」は「０ｘｘｘｘ１」とな
る。最も左のBitにはLatencyではDataが存在しないこと
を意味する０がセットされる。
果、所属するPUのWrite RQがBusに対して発行可能な状
態になると、Mode管理手段３３は、該RQがWrite RQであ
る情報を受け取り、Bus管理手段３３１でBusのData Cyc
leの使用状況を確認する。BusはPipeline方式により動
作する為、Write RQに対応するWrite DataはWrite RQが
Bus上に発行されてからLatency後にBus上に転送できる
が、Latency以前に使用されていないData Cycyleがある
場合、Write RQがBusに発行されてから最早の使用され
ていないData CycleでDataをBusに転送することが可能
である。この場合、Write Dataを転送するタイミングす
なわち、Data Cycleを使用するタイミングを意味する情
報をBus Busy管理手段３３１に登録し、Mode設定手段３
３２にてWrite RQにData Cycleを使用するタイミングの
情報をModeとして設定する。Bus Busy管理手段３３１内
のレジスタ値の変化を図１２に示す(第一の実施の形態
におけるRead RQ動作のS９参照)。図１２を参照する
と、レジスタ値（Ｔ）の状態が現在のBasの使用状態を
示している。Data Cycleを使用するタイミングであるDa
ta Cycleはレジスタ値の０の位置が該当する。例えば、
レジスタ値「ｘｘｘｘｘ０」であれば０の位置が最右端
であるから１番目のBus Cycleを使用しBus上にWrite RQ
が発行されるBasのタイミングであることを示してい
る。同様にレジスタ値「ｘｘｘｘ０１」であれば０の位
置が２番目であるから２番目のBus Cycleを使用しBus上
にWrite RQが発行されるBasのタイミングであることを
示している。このBasのタイミングが図１３に示すMode
と対応している。すなわち、Write RQが発行されるとき
図１２で示すレジスタ値（Ｔ）の参照したときレジスタ
値に対応したModeが決定する。また、Write RQが発行さ
れるときレジスタ値の０の位置に１がセットされる。前
記レジスタ値（Ｔ）「ｘｘｘｘｘ０」であれば「ｘｘｘ
ｘｘ１」となり、前記「ｘｘｘｘ０１」であれば「ｘｘ
ｘｘ１１」となる。１Bus Cycleが経過するとレジスタ
値は右シフトされた状態がレジスタ値（Ｔ＋１）であ
る。すなわち前記「ｘｘｘｘｘ１」は「０ｘｘｘｘｘ」
となり、前記「ｘｘｘｘ１１」は「０ｘｘｘｘ１」とな
る。最も左のBitにはLatencyではDataが存在しないこと
を意味する０がセットされる。
【００４７】S９でBus接続手段３５は、RQ転送制御手段
３６からWrite RQとWrite Dataを、Mode管理手段３３か
らModeを受け取り、Modeによって指定されたData Cycle
までの間、Write DataをData保持手段３５１で一時的に
保持する。
３６からWrite RQとWrite Dataを、Mode管理手段３３か
らModeを受け取り、Modeによって指定されたData Cycle
までの間、Write DataをData保持手段３５１で一時的に
保持する。
【００４８】S１０でBus接続手段３５は、転送手段３５
２を用いてBusに対してWrite RQを発行する。
２を用いてBusに対してWrite RQを発行する。
【００４９】S１１でMM接続手段４１は、Bus上のRQを取
り込みRQ識別手段４１１でRQのTypeからRQの識別を行
い、MMへのRQである場合はS１２以降の処理を行い、MM
へのRQでない場合は動作しない。
り込みRQ識別手段４１１でRQのTypeからRQの識別を行
い、MMへのRQである場合はS１２以降の処理を行い、MM
へのRQでない場合は動作しない。
【００５０】S１２でMM制御手段４８は、RQ解読手段４
８１にてRQ識別手段４１１からRQを受け取りさらにRQの
Typeを解読し、Write RQである場合は、前記Write RQに
対応するWrite Dataを受け取るまでRQの有効ビット、Ba
nk内アドレス、Bank番号をRQ待機手段４８２において一
時的に待機させ、S１３以降の処理を行う。Write RQで
ない場合はその他の動作を行う。
８１にてRQ識別手段４１１からRQを受け取りさらにRQの
Typeを解読し、Write RQである場合は、前記Write RQに
対応するWrite Dataを受け取るまでRQの有効ビット、Ba
nk内アドレス、Bank番号をRQ待機手段４８２において一
時的に待機させ、S１３以降の処理を行う。Write RQで
ない場合はその他の動作を行う。
【００５１】S１３でRQ解読手段４８１は、RQのAddress
に含まれるBank番号からアクセスするBankを解読する
(ここでは、Bank４６へのアクセスと解読される)。
に含まれるBank番号からアクセスするBankを解読する
(ここでは、Bank４６へのアクセスと解読される)。
【００５２】S１４でMode制御手段４２では、RQのMode
をMode識別手段４２１で受け取る。Mode識別手段４２１
では、Modeの内容から受け取ったWrite RQに対応するWr
ite Dataが何Bus cycle後のData CycleにBus上に存在す
るかを識別する。
をMode識別手段４２１で受け取る。Mode識別手段４２１
では、Modeの内容から受け取ったWrite RQに対応するWr
ite Dataが何Bus cycle後のData CycleにBus上に存在す
るかを識別する。
【００５３】S１５でWrite RQ発行元PU１１のBus接続手
段３５では、Data保持手段３５１に保持しているData
を、該RQのModeが指定するData cycleにBusへ転送す
る。
段３５では、Data保持手段３５１に保持しているData
を、該RQのModeが指定するData cycleにBusへ転送す
る。
【００５４】S１６でMM接続手段４１は、Mode制御手段
４２からの指示によりRQ識別手段４１２にてModeの指示
するData CycleにあるDataをBusより受け取る。
４２からの指示によりRQ識別手段４１２にてModeの指示
するData CycleにあるDataをBusより受け取る。
【００５５】S１７でBank Busy管理手段４３は、RQ解読
手段４８１からRQがWrite RQであることを示す情報と、
RQ待機手段４８２からアクセスするBank番号を受け取り
Write Busy管理手段４３１を参照し、該当するBank(こ
こではBank４６)に対してアクセスが可能かを確認す
る。アクセス可能であればS１３以降の処理を行い、ア
クセス不可能であれば障害と識別し障害を処理する動作
を行う(ここでは障害を処理する動作に関しては言及し
ない)。また、アクセス可能であるBankに関する情報を
受け取ると、Bank Busyの状態を更新する。
手段４８１からRQがWrite RQであることを示す情報と、
RQ待機手段４８２からアクセスするBank番号を受け取り
Write Busy管理手段４３１を参照し、該当するBank(こ
こではBank４６)に対してアクセスが可能かを確認す
る。アクセス可能であればS１３以降の処理を行い、ア
クセス不可能であれば障害と識別し障害を処理する動作
を行う(ここでは障害を処理する動作に関しては言及し
ない)。また、アクセス可能であるBankに関する情報を
受け取ると、Bank Busyの状態を更新する。
【００５６】S１８でBankアクセス手段４４は、RQ解読
手段４８１からのWrite指示をWriteアクセス手段４４１
で受け取り、RQ待機手段４８２からRQのBank内アドレス
を受け取り、指定されたアドレスにDataを書き込み、一
連のWrite動作を終了する。
手段４８１からのWrite指示をWriteアクセス手段４４１
で受け取り、RQ待機手段４８２からRQのBank内アドレス
を受け取り、指定されたアドレスにDataを書き込み、一
連のWrite動作を終了する。
【００５７】図１１は、第一の実施の形態におけるWrit
e RQの動作のタイムチャートを説明する。図のCycleの
A、DはBusのAddress Cycle、Data Cycleを、RQはWrite
RQを、Dataは該RQのResponse Dataを、LatencyはBusのL
atencyをそれぞれ示している。図１１では、Write RQが
Busに発行されてからWrite DataがBus上に存在するまで
の最速のタイミングを実線で表し、ModeによりWrite Da
taの存在するData Cycleのタイミングの変化を点線で表
す。時刻０においてWrite RQがPU内で処理され、時刻１
においてライトデータはPU内で転送され、時刻２におい
て前記RQはBus発行され、時刻３において前記データはB
usに転送され、時刻４において前記RQはMM内で処理さ
れ、時刻５において前記データはMM内で転送され、時刻
６から時刻１０においてMMは前記RQのBankアクセスを行
い、時刻１１において前記データはBankに書き込まれ
る。RQが発行されてからデータが転送されるまでのBus
上のLatencyは０時刻、すなわちLatencyがないことを意
味する。図中で点線は、Latencyが1Bus Cycle毎遅れた
場合を表している。最も遅く前記データがBusに発行さ
れるのは、時刻１５であり、このときのLatencyは、Rea
d動作時のLatencyと等しく１２時刻となる。
e RQの動作のタイムチャートを説明する。図のCycleの
A、DはBusのAddress Cycle、Data Cycleを、RQはWrite
RQを、Dataは該RQのResponse Dataを、LatencyはBusのL
atencyをそれぞれ示している。図１１では、Write RQが
Busに発行されてからWrite DataがBus上に存在するまで
の最速のタイミングを実線で表し、ModeによりWrite Da
taの存在するData Cycleのタイミングの変化を点線で表
す。時刻０においてWrite RQがPU内で処理され、時刻１
においてライトデータはPU内で転送され、時刻２におい
て前記RQはBus発行され、時刻３において前記データはB
usに転送され、時刻４において前記RQはMM内で処理さ
れ、時刻５において前記データはMM内で転送され、時刻
６から時刻１０においてMMは前記RQのBankアクセスを行
い、時刻１１において前記データはBankに書き込まれ
る。RQが発行されてからデータが転送されるまでのBus
上のLatencyは０時刻、すなわちLatencyがないことを意
味する。図中で点線は、Latencyが1Bus Cycle毎遅れた
場合を表している。最も遅く前記データがBusに発行さ
れるのは、時刻１５であり、このときのLatencyは、Rea
d動作時のLatencyと等しく１２時刻となる。
【００５８】次に第一の実施の形態で、CPU２１がBank
４６に対しRead RQを発行し、該RQが、PU１２内に存在
するCache LineにDirtyでHitし、PU１２がPU１１に対し
C Write RQを発行した場合のC Write動作について図
４、図５、図６、図９、を用いて説明する。図５は第一
の実施の形態のC Write RQの動作の流れ図であり、図３
のRead RQの動作の流れ図と説明および図４のWrite RQ
の動作の流れ図と説明とを引用する。説明には図１の名
称と符合を使用する。ただし、図４のWrite RQの動作の
説明を引用する場合、Write RQをC Write RQに差し替え
る。
４６に対しRead RQを発行し、該RQが、PU１２内に存在
するCache LineにDirtyでHitし、PU１２がPU１１に対し
C Write RQを発行した場合のC Write動作について図
４、図５、図６、図９、を用いて説明する。図５は第一
の実施の形態のC Write RQの動作の流れ図であり、図３
のRead RQの動作の流れ図と説明および図４のWrite RQ
の動作の流れ図と説明とを引用する。説明には図１の名
称と符合を使用する。ただし、図４のWrite RQの動作の
説明を引用する場合、Write RQをC Write RQに差し替え
る。
【００５９】S１でCPU２１がRead RQを転送制御装置２
３に発行する。以降の処理は、ReadRQの動作の説明S１
と同様であるので省略する。S２では、Read RQの動作の
説明S２からS７と同様であるので省略する。S３では、R
ead RQの動作の説明S８と同様であるので省略する。S４
では、Read RQの動作の説明S９と同様であるので省略す
る。S５でRead RQを発行したPU以外の全てのPU(ここで
は、PU１２)では、システム内のCache Coherencyを保つ
為、毎Address CycleにBusをSnoopする。S６でPU１２で
は、SnoopしたRQのAddress fieldと自PU内に存在するCa
che Lineを比較し、前記Read RQの要求するDataが前記C
ache LineにDirtyでHitした場合、S７以降の処理を行
い、DirtyでHitしない場合、S８の処理を行う。S７でPU
１２は、前記Read RQが自PU内にDirtyでHitし、C Write
RQを発行することを他の全てのPU(ここでは、PU１１)
に対して制御線１５を使って通知する。よって前記Read
RQを発行したCPU２１は、前記Read RQによってC Write
RQが発行されることを識別する。S８でPU１２は、前記
Read RQが自PU内にDirtyでHitしなかったことを他の全
てのPU(ここでは、PU１１)に対して制御線１５を使って
通知する。この場合、PU１１は制御線１５の情報による
動作はしない。S９では、Read RQの動作の説明S１０か
らS１４と同様であるので省略する。S１０では、Read R
Qの動作の説明S１５からS１６と同様であるので省略す
る。S１１でRead RQ発行元のCPU２１では、自身の発行
したRead RQに対してS７でPU１２からC Write RQにより
Dataが供給されることが通知されているので、MM１３か
らのResponse Dataを無効にする。S１２でDirtyでHitし
たCache Lineを持つCPU(この場合PU１２に所属してい
る)は、Read RQの発行元のPU１１に対して該RQのRespon
seとしてC Write RQを発行する。S１３は、Write RQの
動作の説明S２からS９と同様であるので省略する。ただ
し、PU１２に動作である為に符合は参照しない。S１４
は、Write RQの動作の説明S１０、S１１、S１４、S１５
と同様であるので省略する。ただし、PU１２に動作であ
る為に符合は参照しない。S１５でPU１１は、C Write R
Qに対してRead RQの動作の説明S１６と同様に動作す
る。この時、Mode識別手段３３３により、C Write RQの
Modeにより指定されたTimingでBusからDataを受け取
る。S１６は、Read RQの動作の説明S１７と同様であ
り、一連のC Write RQ動作を終了する。図１０を参照
し、第一の実施の形態におけるC Write RQの動作をタイ
ムチャートで説明する。図１０において、CycleのA、D
はBusのAddress Cycle、Data Cycleを、RQはRead RQとC
Write RQを、Dataは該RQのResponse DataとC Write RQ
のDataを、LatencyはBusのLatencyをそれぞれ示してい
る。図１０では、Read RQがBusに発行されたことにより
C Write DataがBus上に発行され、該C Write RQによるD
ataがBus上に最速のタイミングで存在する場合を表す。
３に発行する。以降の処理は、ReadRQの動作の説明S１
と同様であるので省略する。S２では、Read RQの動作の
説明S２からS７と同様であるので省略する。S３では、R
ead RQの動作の説明S８と同様であるので省略する。S４
では、Read RQの動作の説明S９と同様であるので省略す
る。S５でRead RQを発行したPU以外の全てのPU(ここで
は、PU１２)では、システム内のCache Coherencyを保つ
為、毎Address CycleにBusをSnoopする。S６でPU１２で
は、SnoopしたRQのAddress fieldと自PU内に存在するCa
che Lineを比較し、前記Read RQの要求するDataが前記C
ache LineにDirtyでHitした場合、S７以降の処理を行
い、DirtyでHitしない場合、S８の処理を行う。S７でPU
１２は、前記Read RQが自PU内にDirtyでHitし、C Write
RQを発行することを他の全てのPU(ここでは、PU１１)
に対して制御線１５を使って通知する。よって前記Read
RQを発行したCPU２１は、前記Read RQによってC Write
RQが発行されることを識別する。S８でPU１２は、前記
Read RQが自PU内にDirtyでHitしなかったことを他の全
てのPU(ここでは、PU１１)に対して制御線１５を使って
通知する。この場合、PU１１は制御線１５の情報による
動作はしない。S９では、Read RQの動作の説明S１０か
らS１４と同様であるので省略する。S１０では、Read R
Qの動作の説明S１５からS１６と同様であるので省略す
る。S１１でRead RQ発行元のCPU２１では、自身の発行
したRead RQに対してS７でPU１２からC Write RQにより
Dataが供給されることが通知されているので、MM１３か
らのResponse Dataを無効にする。S１２でDirtyでHitし
たCache Lineを持つCPU(この場合PU１２に所属してい
る)は、Read RQの発行元のPU１１に対して該RQのRespon
seとしてC Write RQを発行する。S１３は、Write RQの
動作の説明S２からS９と同様であるので省略する。ただ
し、PU１２に動作である為に符合は参照しない。S１４
は、Write RQの動作の説明S１０、S１１、S１４、S１５
と同様であるので省略する。ただし、PU１２に動作であ
る為に符合は参照しない。S１５でPU１１は、C Write R
Qに対してRead RQの動作の説明S１６と同様に動作す
る。この時、Mode識別手段３３３により、C Write RQの
Modeにより指定されたTimingでBusからDataを受け取
る。S１６は、Read RQの動作の説明S１７と同様であ
り、一連のC Write RQ動作を終了する。図１０を参照
し、第一の実施の形態におけるC Write RQの動作をタイ
ムチャートで説明する。図１０において、CycleのA、D
はBusのAddress Cycle、Data Cycleを、RQはRead RQとC
Write RQを、Dataは該RQのResponse DataとC Write RQ
のDataを、LatencyはBusのLatencyをそれぞれ示してい
る。図１０では、Read RQがBusに発行されたことにより
C Write DataがBus上に発行され、該C Write RQによるD
ataがBus上に最速のタイミングで存在する場合を表す。
【００６０】時刻０から時刻１８までは、従来技術のRe
ad動作と同様である(従来技術のC Write RQの動作説明
参照のこと)。時刻１９においてライトデータはPU内で
転送され、時刻２０において前記RQはBus発行され、時
刻２１において前記データはBusに転送され、時刻２２
において前記RQはRead RQ発行元のPU内で処理され、時
刻２３において前記データはRead RQ発行元のPU内で転
送される。C Write RQが発行されてから対応するデータ
が転送されるまでのBus上のLatencyは０時刻、すなわち
Latencyがないことを意味する。図中で点線は、Latency
が最も遅れた場合を表している。最も遅く前記データが
Busに発行されるのは、時刻３３であり、このときのLat
encyは、Read動作時のLatencyと等しく１２時刻とな
る。
ad動作と同様である(従来技術のC Write RQの動作説明
参照のこと)。時刻１９においてライトデータはPU内で
転送され、時刻２０において前記RQはBus発行され、時
刻２１において前記データはBusに転送され、時刻２２
において前記RQはRead RQ発行元のPU内で処理され、時
刻２３において前記データはRead RQ発行元のPU内で転
送される。C Write RQが発行されてから対応するデータ
が転送されるまでのBus上のLatencyは０時刻、すなわち
Latencyがないことを意味する。図中で点線は、Latency
が最も遅れた場合を表している。最も遅く前記データが
Busに発行されるのは、時刻３３であり、このときのLat
encyは、Read動作時のLatencyと等しく１２時刻とな
る。
【００６１】次に、本発明の第二の実施の形態について
図面を参照して説明する。図２は、本発明の第二の実施
の形態を示すブロック図である。図７は、本発明の第二
の実施の形態のRQ/Dataのフォーマットである。図１４
は、本発明の第二の実施の形態のRead動作時のBus Busy
管理手段におけるレジスタ値の変化の一覧を示す図であ
る。図１５は、本発明の第二の実施の形態のWrite動作
時のBus Busy管理手段におけるレジスタ値の変化の一覧
を示す図である。
図面を参照して説明する。図２は、本発明の第二の実施
の形態を示すブロック図である。図７は、本発明の第二
の実施の形態のRQ/Dataのフォーマットである。図１４
は、本発明の第二の実施の形態のRead動作時のBus Busy
管理手段におけるレジスタ値の変化の一覧を示す図であ
る。図１５は、本発明の第二の実施の形態のWrite動作
時のBus Busy管理手段におけるレジスタ値の変化の一覧
を示す図である。
【００６２】本発明の第二の実施の形態では、第一の実
施の形態における各PU内に含まれるMode管理手段３３を
Bus管理手段４９に置き換え、MM１３に含まれるMode管
理手段４２を各PU内に含まれる前記Bus管理手段４９に
置き換えた構成である。各PU１１、１２内のBus管理手
段４９と、MM１３内のBus管理手段４９は同一の手段で
ある。
施の形態における各PU内に含まれるMode管理手段３３を
Bus管理手段４９に置き換え、MM１３に含まれるMode管
理手段４２を各PU内に含まれる前記Bus管理手段４９に
置き換えた構成である。各PU１１、１２内のBus管理手
段４９と、MM１３内のBus管理手段４９は同一の手段で
ある。
【００６３】第二の実施の形態でBus管理手段４９は、R
ead RQによりResponse Dataが使用するData Cycleと、C
ache間およびCacheとMM間のData転送を行うWrite RQ(以
下C Write RQ)により使用されるData Cycleとを各々登
録する２種のレジスタと、RQによるBusのData cycleの
使用状況を管理するBus Busy管理手段４９１と、BusBus
y管理手段４９１を制御するBus管理制御手段４９２とか
ら構成される。
ead RQによりResponse Dataが使用するData Cycleと、C
ache間およびCacheとMM間のData転送を行うWrite RQ(以
下C Write RQ)により使用されるData Cycleとを各々登
録する２種のレジスタと、RQによるBusのData cycleの
使用状況を管理するBus Busy管理手段４９１と、BusBus
y管理手段４９１を制御するBus管理制御手段４９２とか
ら構成される。
【００６４】次に第二の実施の形態のRead動作とWrite
動作とC Write動作を図２、図３、図４、図５、図７、
図８、図９、図１０、図１４、図１５を用いて説明す
る。ただし図３において、第二の実施の形態のRead RQ
の動作の説明ではS１２’が含まれる。図７は、Address
/Data Cycleのフォーマットを示し、有効ビット(V)、RQ
の動作指示(Type)、アクセスするBank内アドレスとBank
番号(Address)の３つのfieldで構成される。Read RQ
は、Read動作指示(命令フォーマットは図示せず)がType
fieldに含まれる。Dataは、転送データで構成される。
動作とC Write動作を図２、図３、図４、図５、図７、
図８、図９、図１０、図１４、図１５を用いて説明す
る。ただし図３において、第二の実施の形態のRead RQ
の動作の説明ではS１２’が含まれる。図７は、Address
/Data Cycleのフォーマットを示し、有効ビット(V)、RQ
の動作指示(Type)、アクセスするBank内アドレスとBank
番号(Address)の３つのfieldで構成される。Read RQ
は、Read動作指示(命令フォーマットは図示せず)がType
fieldに含まれる。Dataは、転送データで構成される。
【００６５】CPU２１がBank４６に対しRead RQを発行し
た場合のRead動作について図３を用いて説明する。
た場合のRead動作について図３を用いて説明する。
【００６６】S１でCPU２１がRead RQを転送制御装置２
３に発行する。以下第一の実施の形態におけるS１からS
１２と同様である。
３に発行する。以下第一の実施の形態におけるS１からS
１２と同様である。
【００６７】ただし、S９の動作が異なる。S９ではBus
管理手段４９１内のレジスタ値の変化を図１４に示す。
図１４に示すように、Bus管理手段４９１内に第一の実
施の形態のBus Busy管理手段３３１内のBus全体のTimin
gレジスタに加えて有効Timingレジスタを備えている。
この有効Timingレジスタは、Bus全体のTimingレジスタ
に登録されたTimingが所属するPUからBusに有効なRQを
出力したことを示し毎BusCycleに右シフトする。この有
効Timingレジスタは、時刻T+1において、Bus全体のTimi
ngレジスタにセットされた１が所属するPUに有効であれ
ば同じTimingで１がセットされ、有効でなければ０がセ
ットされる。
管理手段４９１内のレジスタ値の変化を図１４に示す。
図１４に示すように、Bus管理手段４９１内に第一の実
施の形態のBus Busy管理手段３３１内のBus全体のTimin
gレジスタに加えて有効Timingレジスタを備えている。
この有効Timingレジスタは、Bus全体のTimingレジスタ
に登録されたTimingが所属するPUからBusに有効なRQを
出力したことを示し毎BusCycleに右シフトする。この有
効Timingレジスタは、時刻T+1において、Bus全体のTimi
ngレジスタにセットされた１が所属するPUに有効であれ
ば同じTimingで１がセットされ、有効でなければ０がセ
ットされる。
【００６８】S１２’でBus管理手段４９は、MM制御手段
４８からMM１３が受け取ったRQがRead RQである情報を
受け取り、Bus Busy管理手段４９１に該RQのResponse D
ataがBusを使用するData Cycleのタイミングを登録す
る。Bus Busy管理手段４９１のレジスタの動作は、S９
のBus Busy管理手段４９１と同様である(ただし、「所
属するPU」を「所属するMM」に読み替える)。
４８からMM１３が受け取ったRQがRead RQである情報を
受け取り、Bus Busy管理手段４９１に該RQのResponse D
ataがBusを使用するData Cycleのタイミングを登録す
る。Bus Busy管理手段４９１のレジスタの動作は、S９
のBus Busy管理手段４９１と同様である(ただし、「所
属するPU」を「所属するMM」に読み替える)。
【００６９】S１３からS１７では、第一の実施の形態に
おけるRead動作の説明と同様である。以上により、一連
のRead動作を終了する。
おけるRead動作の説明と同様である。以上により、一連
のRead動作を終了する。
【００７０】図８は、第二の実施の形態におけるRead R
Qの動作のタイムチャートである。Read RQの動作のタイ
ムチャートにおいて、第二の実施の形態は第一の実施の
形態および従来の技術と同じである(第一の実施の形態
のRead RQのタイムチャートの説明参照のこと)。
Qの動作のタイムチャートである。Read RQの動作のタイ
ムチャートにおいて、第二の実施の形態は第一の実施の
形態および従来の技術と同じである(第一の実施の形態
のRead RQのタイムチャートの説明参照のこと)。
【００７１】次に第二の実施の形態で、CPU２１がBank
４６に対しWrite RQを発行した場合のWrite動作につい
て図４を用いて説明する。ただし図４において、第二の
実施の形態のWrite RQの動作説明ではS８の代わりにS
８’とし、S１４の代わりにS１４’とし、S１５の代わ
りにS１５’とし、S１６の代わりにS１６’とする。
４６に対しWrite RQを発行した場合のWrite動作につい
て図４を用いて説明する。ただし図４において、第二の
実施の形態のWrite RQの動作説明ではS８の代わりにS
８’とし、S１４の代わりにS１４’とし、S１５の代わ
りにS１５’とし、S１６の代わりにS１６’とする。
【００７２】S１でCPU２１がWrite RQを転送制御装置２
３に発行する。以下第一の実施の形態におけるWrite RQ
の動作の説明のS１からS７と同様である。第二の実施の
形態におけるWrite動作では、第一の実施の形態におけ
るS８の処理は行わずS８’の処理をする。
３に発行する。以下第一の実施の形態におけるWrite RQ
の動作の説明のS１からS７と同様である。第二の実施の
形態におけるWrite動作では、第一の実施の形態におけ
るS８の処理は行わずS８’の処理をする。
【００７３】S８’でBus競合調停手段３４による調停の
結果、所属するPUのWrite RQがBusに対して発行可能な
状態になると、Bus管理手段３３は、該RQがWrite RQで
ある情報を受け取り、Bus Busy管理手段４９１でBusのD
ata Cycleの使用状況を確認する。BusはPipeline方式に
より動作する為、Write RQに対応するWrite DataはWrit
e RQがBus上に発行されてからLatency後にBus上に転送
できるが、Latency以前に使用されていないData Cycyle
がある場合、Write RQがBusに発行されてから最早の使
用されていないData CycleでDataをBusに転送すること
が可能である。この場合、Write Dataを転送するタイミ
ング、すなわち、Data Cycleを使用するタイミングを意
味する情報をBus Busy管理手段４９１に登録する。Bus
Busy管理手段４９１内のレジスタ値の変化を図１５に示
す(第一の実施の形態におけるWrite RQ動作のS８、第二
の実施の形態におけるRead RQ動作のS９参照)。Bus全体
のTimingレジスタの動作は、第一の実施の形態のWrite
RQ動作を同様である。また、有効Timingレジスタの動作
は、第一の実施の形態と同様に時刻T+1において、Bus全
体のTimingレジスタにセットされた１が所属するPUに有
効であれば同じTimingで１がセットされ、有効でなけれ
ば０がセットされる。
結果、所属するPUのWrite RQがBusに対して発行可能な
状態になると、Bus管理手段３３は、該RQがWrite RQで
ある情報を受け取り、Bus Busy管理手段４９１でBusのD
ata Cycleの使用状況を確認する。BusはPipeline方式に
より動作する為、Write RQに対応するWrite DataはWrit
e RQがBus上に発行されてからLatency後にBus上に転送
できるが、Latency以前に使用されていないData Cycyle
がある場合、Write RQがBusに発行されてから最早の使
用されていないData CycleでDataをBusに転送すること
が可能である。この場合、Write Dataを転送するタイミ
ング、すなわち、Data Cycleを使用するタイミングを意
味する情報をBus Busy管理手段４９１に登録する。Bus
Busy管理手段４９１内のレジスタ値の変化を図１５に示
す(第一の実施の形態におけるWrite RQ動作のS８、第二
の実施の形態におけるRead RQ動作のS９参照)。Bus全体
のTimingレジスタの動作は、第一の実施の形態のWrite
RQ動作を同様である。また、有効Timingレジスタの動作
は、第一の実施の形態と同様に時刻T+1において、Bus全
体のTimingレジスタにセットされた１が所属するPUに有
効であれば同じTimingで１がセットされ、有効でなけれ
ば０がセットされる。
【００７４】S９からS１３では、第一の実施の形態にお
けるWrite動作の説明S９からS１３と同様である。第二
の実施の形態におけるWrite動作では、第一の実施の形
態におけるS１４の処理は行わずS１４’の処理をする。
けるWrite動作の説明S９からS１３と同様である。第二
の実施の形態におけるWrite動作では、第一の実施の形
態におけるS１４の処理は行わずS１４’の処理をする。
【００７５】S１４’でBus管理手段４９は、MM制御手段
４８からMMが受け取ったRQがWriteRQである情報を受け
取り、Bus Busy管理手段４９１に該RQのWrite DataがBu
sを使用するData CycleのタイミングをS８’と同様に登
録する。第二の実施の形態におけるWrite動作では、第
一の実施の形態におけるS１５の処理は行わずS１５’の
処理をする。
４８からMMが受け取ったRQがWriteRQである情報を受け
取り、Bus Busy管理手段４９１に該RQのWrite DataがBu
sを使用するData CycleのタイミングをS８’と同様に登
録する。第二の実施の形態におけるWrite動作では、第
一の実施の形態におけるS１５の処理は行わずS１５’の
処理をする。
【００７６】S１５’でWrite RQ発行元PU１１のBus接続
手段３５は、Data保持手段３５１に保持しているData
を、S３でBus Busy管理手段４９１に登録してあるBusの
Data CycleにWrite RQのWrite DataをBus上に転送す
る。第二の実施の形態におけるWrite動作では、第一の
実施の形態におけるS１６の処理は行わずS１６’の処理
をする。
手段３５は、Data保持手段３５１に保持しているData
を、S３でBus Busy管理手段４９１に登録してあるBusの
Data CycleにWrite RQのWrite DataをBus上に転送す
る。第二の実施の形態におけるWrite動作では、第一の
実施の形態におけるS１６の処理は行わずS１６’の処理
をする。
【００７７】S１６’でMM接続手段４１は、Bus管理手段
４９からBus Busy管理手段４９１の登録してあるBusのD
ata CycleにWrite RQのWrite Dataが転送される指示を
受け、RQ識別手段４１１にて前記の指示でData Cycleに
あるDataをBusより受け取る。
４９からBus Busy管理手段４９１の登録してあるBusのD
ata CycleにWrite RQのWrite Dataが転送される指示を
受け、RQ識別手段４１１にて前記の指示でData Cycleに
あるDataをBusより受け取る。
【００７８】S１７からS１８では、第一の実施の形態に
おけるWrite動作の説明と同様である。以上により、一
連のWrite RQの動作を終了する。
おけるWrite動作の説明と同様である。以上により、一
連のWrite RQの動作を終了する。
【００７９】図９は、第二の実施の形態におけるWrite
RQの動作のタイムチャートである。Write RQの動作のタ
イムチャートにおいて、第二の実施の形態は第一の実施
の形態および従来の技術と同じである(第一の実施の形
態のWrite RQのタイムチャートの説明参照のこと)。
RQの動作のタイムチャートである。Write RQの動作のタ
イムチャートにおいて、第二の実施の形態は第一の実施
の形態および従来の技術と同じである(第一の実施の形
態のWrite RQのタイムチャートの説明参照のこと)。
【００８０】次に第二の実施の形態のC Write動作を説
明する。CPU２１がBank４６に対しRead RQを発行し、該
RQがPU１２内に存在するCache LineにDirtyでHitし、PU
１２がPU１１に対しC Write RQを発行する動作について
図５を用いて説明する。第二の実施の形態におけるC Wr
ite 動作は、第一の実施の形態のC Write動作の説明に
おけるRead 動作の説明とWrite動作の説明をそれぞれ第
二の実施の形態のRead動作の説明とWrite 動作の説明に
置き換える。図５はC Write RQの動作の流れ図であり、
図４のRead RQの動作の流れ図と説明、および図５のWri
te RQの動作の流れ図と説明を引用する。説明には図２
の名称と符合を使用する。ただし、Write RQの動作の説
明を引用する場合、Write RQをC Write RQに差し替え
る。
明する。CPU２１がBank４６に対しRead RQを発行し、該
RQがPU１２内に存在するCache LineにDirtyでHitし、PU
１２がPU１１に対しC Write RQを発行する動作について
図５を用いて説明する。第二の実施の形態におけるC Wr
ite 動作は、第一の実施の形態のC Write動作の説明に
おけるRead 動作の説明とWrite動作の説明をそれぞれ第
二の実施の形態のRead動作の説明とWrite 動作の説明に
置き換える。図５はC Write RQの動作の流れ図であり、
図４のRead RQの動作の流れ図と説明、および図５のWri
te RQの動作の流れ図と説明を引用する。説明には図２
の名称と符合を使用する。ただし、Write RQの動作の説
明を引用する場合、Write RQをC Write RQに差し替え
る。
【００８１】すなわち、Write RQの動作時にModeによる
制御と有効Timingレジスタによる制御の違いで動作結果
は図１０のタイムチャートとなり第一の実施形態と同様
となる。
制御と有効Timingレジスタによる制御の違いで動作結果
は図１０のタイムチャートとなり第一の実施形態と同様
となる。
【００８２】
【発明の効果】以上説明したように、本発明の第一の効
果は、第一の実施の形態において、メモリに対するWrit
e動作が行われるRQ発行時にModeによるRQとData間の時
間を可変にするのでBus上でRQとData間をLatency以下に
することが可能となる。これにより、Write RQ発行時ま
たはC Write RQ発行時において、Dataを供給されるCPU
がRQを受けてからDataを受けるまでの待ち時間をBus上
でLatency以下にすることが可能となり、前記待ち時間
による性能低下を押さえることが可能となる。
果は、第一の実施の形態において、メモリに対するWrit
e動作が行われるRQ発行時にModeによるRQとData間の時
間を可変にするのでBus上でRQとData間をLatency以下に
することが可能となる。これにより、Write RQ発行時ま
たはC Write RQ発行時において、Dataを供給されるCPU
がRQを受けてからDataを受けるまでの待ち時間をBus上
でLatency以下にすることが可能となり、前記待ち時間
による性能低下を押さえることが可能となる。
【００８３】第二の効果は、第二の実施の形態におい
て、メモリに対するWrite動作が行われるRQ発行時に各P
U、MMで同期を取るレジスタを設けたため、Bus上でRQと
Data間をLatency以下にすることが可能となる。これに
より、Write RQ発行時またはCWrite RQ発行時におい
て、該RQによりDataを供給されるCPUがRQを受けてからD
ataを受けるまでの待ち時間をBus上でLatency以下にす
ることが可能となり、前記待ち時間による性能低下を押
さえることが可能となる。
て、メモリに対するWrite動作が行われるRQ発行時に各P
U、MMで同期を取るレジスタを設けたため、Bus上でRQと
Data間をLatency以下にすることが可能となる。これに
より、Write RQ発行時またはCWrite RQ発行時におい
て、該RQによりDataを供給されるCPUがRQを受けてからD
ataを受けるまでの待ち時間をBus上でLatency以下にす
ることが可能となり、前記待ち時間による性能低下を押
さえることが可能となる。
【図１】本発明の第一の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第二の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図３】本発明の第一および第二の実施の形態のRead動
作の流れ図である。
作の流れ図である。
【図４】本発明の第一および第二の実施の形態のWrite
動作の流れ図である。
動作の流れ図である。
【図５】本発明の第一および第二の実施の形態のC Writ
e動作の流れ図である。
e動作の流れ図である。
【図６】本発明の第一の実施の形態のRQ/Dataのフォー
マットである。
マットである。
【図７】本発明の第二の実施の形態のRQ/Dataのフォー
マットである。
マットである。
【図８】本発明の第一、第二の実施の形態及び従来技術
のRead動作のタイムチャートである。
のRead動作のタイムチャートである。
【図９】本発明の第一および第二の実施の形態のWrite
動作のタイムチャートである。
動作のタイムチャートである。
【図１０】本発明の第一および第二の実施の形態のCach
e間およびCacheとMM間のData転送を行うC Write動作の
タイムチャートである。
e間およびCacheとMM間のData転送を行うC Write動作の
タイムチャートである。
【図１１】本発明の第一の実施の形態のRead動作時のBu
s Busy管理手段におけるレジスタ値の変化の一覧を示す
図である。
s Busy管理手段におけるレジスタ値の変化の一覧を示す
図である。
【図１２】本発明の第一の実施の形態のWrite動作時のB
us Busy管理手段におけるレジスタ値の変化の一覧を示
す図である。
us Busy管理手段におけるレジスタ値の変化の一覧を示
す図である。
【図１３】本発明の第一の実施の形態のWrite動作時のB
us Busy管理手段におけるレジスタ値とModeの関係の一
覧を示す図である。
us Busy管理手段におけるレジスタ値とModeの関係の一
覧を示す図である。
【図１４】本発明の第二の実施の形態のRead動作時のBu
s Busy管理手段におけるレジスタ値の変化の一覧を示す
図である。
s Busy管理手段におけるレジスタ値の変化の一覧を示す
図である。
【図１５】本発明の第二の実施の形態のWrite動作時のB
us Busy管理手段におけるレジスタ値の変化の一覧を示
す図である。
us Busy管理手段におけるレジスタ値の変化の一覧を示
す図である。
【図１６】従来技術の構成図である。
【図１７】従来技術のWrite動作のタイムチャートであ
る。
る。
【図１８】従来技術のC Write動作のタイムチャートで
ある。
ある。
１１、１２ PU １３ MM １４ Bus １５ 制御線 ２１、２２ CPU ２３ 転送制御装置 ３１ CPU接続手段 ３２ Bank Busy管理手段 ３２１ Read Busy管理手段 ３２２ Write Busy管理手段 ３２３ Bank Busy制御手段 ３３ Mode管理手段 ３３１ Bus Busy管理手段 ３３２ Mode設定手段 ３３３ Mode識別手段 ３３４ Mode管理制御手段 ３４ Bus競合調停手段 ３５ Bus接続手段 ３５１ Data保持手段 ３５２ 転送手段 ３５３ RQ識別手段 ３５４ 接続制御手段 ３６ RQ転送制御手段 ３６１ RQ解読手段 ３６２ RQ保持手段 ３６３ RQ制御手段 ４１ MM接続手段 ４１１ 転送手段 ４１２ RQ識別手段 ４１３ 接続制御手段 ４２ Mode制御手段 ４２１ Mode識別手段 ４２２ 識別制御手段 ４３ Bank Busy管理手段 ４３１ Read Busy管理手段 ４３２ Write Busy管理手段 ４３３ Bank Busy制御手段 ４４、４５ Bankアクセス手段 ４４１ Readアクセス手段 ４４２ Writeアクセス手段 ４４３ アクセス制御手段 ４６、４７ Bank ４８ MM制御手段 ４８１ RQ解読手段 ４８２ RQ待機手段 ４８３ RQ制御手段 ４９ Bus管理手段 ４９１ Bus Busy管理手段 ４９２ Bus管理制御手段
Claims (10)
- 【請求項１】 演算処理装置と転送制御装置とを構成す
る処理装置からバスを経由して他の処理装置または主記
憶部とデータ転送を行う情報処理装置において、１つ以
上の演算処理装置と前記演算処理装置からデータを転送
する時間間隔を可変に制御する転送制御装置とから構成
される処理装置と、１つ以上の前記処理装置から共有し
て使用され記憶単位であるBankで構成される主記憶部
と、前記処理装置間を接続する制御線と、前記処理装置
間と前記主記憶部とを接続するパイプライン方式のBus
と、を備えることを特徴とする情報処理装置。 - 【請求項２】 前記制御線は、前記処理装置が前記Bus
を使用する為の競合調停を行う際に、自処理装置からの
前記転送命令を他の全処理装置に送る為に用いられるこ
とを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記転送制御装置は、前記演算処理装置
からデータの転送命令を受け付けデータ転送を行うCPU
接続手段と、前記主記憶部のBankのアクセス状況を管理
し前記Bankへアクセスするデータの転送命令の発行時に
アクセスが可能か不可能かの判断を行うBank Busy管理
手段と、前記演算処理装置からデータの転送命令を受け
付けたとき前記Busの使用状況から前記転送命令と転送
するデータとの時間間隔であるModeを設定するMode管理
手段と、前記Busに接続される前記処理装置からの前記
制御線を介してBusに対する前記転送命令の要求の調停
を行い前記Busの使用権をいずれかの処理装置に与えるB
us競合調停手段と、前記Busとインタフェースを持ち前
記演算処理装置からのデータの転送を行うBus接続手段
と、前記CPU接続手段と前記Bank Busy管理手段と前記Mo
de管理手段と前記Bus競合調停手段と前記Bus接続手段と
を制御するRQ転送制御手段と、を備えることを特徴とす
る請求項１記載の情報処理装置。 - 【請求項４】 前記Mode管理手段は、前記BusのData cy
cleの使用状況を示すBus全体のTimingレジスタにより管
理するBus Busy管理手段と、前記演算処理装置からのデ
ータの転送命令がWrite命令のとき前記Bus全体のTiming
レジスタの値に対応しデータを前記Busに転送するTimin
gを規定するModeを設定するMode設定手段と、前記Bus上
に発行された転送命令の前記Modeを識別し所属する前記
処理装置に対しCache間またはCacheと主記憶部間のデー
タ転送を行うTimingを判断するMode識別手段と、前記Bu
s Busy管理手段と前記Mode設定手段と前記Mode識別手段
とを制御するMode管理制御手段と、を備えることを特徴
とする請求項２記載の情報処理装置。 - 【請求項５】 前記主記憶部は、前記Bankアクセス手段
からの制御によりデータを記憶するBankと、前記Busと
インタフェースを持ちBusとのデータ転送を行うMM接続
手段と、前記Busからデータの転送命令に設定されてい
る前記Modeによりデータが送られてくるTimingを識別す
るMode制御手段と、前記処理装置内にある前記Bank Bus
y管理手段と同一の機能を持つBank Busy管理手段と、前
記Bankと対をなしデータの転送命令のアクセスを制御す
るBankアクセス手段と、前記MM接続手段と前記Mode制御
手段と前記Bank Busy管理手段と前記Bankアクセス手段
の制御とデータの転送命令を受け取ったときにこの転送
命令のデータを受け取るまで待ち合わせるMM制御手段
と、を備えることを特徴とする請求項１記載の情報処理
装置。 - 【請求項６】 前記Mode制御手段は、前記Busからの転
送命令に設定されているModeによりDataが送られてくTi
mingを識別するMode識別手段と、前記Mode識別手段を制
御する識別制御手段と、を備えることを特徴とする請求
項５記載の情報処理装置。 - 【請求項７】 前記転送制御装置は、前記CPU接続手段
と、前記Bank Busy管理手段と、前記Bus競合調停手段
と、前記Bus接続手段と、前記Busの使用状況を管理する
Bus Busy管理手段とこのBus Busy管理手段を制御するBu
s管理制御手段とから構成されるBus管理手段と、前記CP
U接続手段と前記Bank Busy管理手段と前記Bus競合調停
手段と前記Bus接続手段と前記Bus管理手段とを制御する
RQ転送制御手段と、を備えることを特徴とする請求項１
記載の情報処理装置。 - 【請求項８】 前記Bus管理手段は、前記Bus Busy管理
手段内のBus全体のTimingレジスタに加えて有効Timing
レジスタを備えることを特徴とする請求項４または７記
載の情報処理装置。 - 【請求項９】 前記有効Timingレジスタは、Bus全体のT
imingレジスタに登録されたTimingが所属する処理装置
から前記Busに有効なデータの転送命令を出力したこと
を示し、前記Bus全体のTimingレジスタにセットされた
とき同じTimingでセットされることを特徴とする請求項
８記載の情報処理装置。 - 【請求項１０】 前記主記憶部は、前記Mode制御手段と
前記Bus管理手段とを置換した構成を備えることを特徴
とする請求項１、５または８記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00042898A JP3570877B2 (ja) | 1998-01-05 | 1998-01-05 | 情報処理装置 |
| US09/226,919 US6266777B1 (en) | 1998-01-05 | 1999-01-05 | Information processing apparatus to control bus latency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00042898A JP3570877B2 (ja) | 1998-01-05 | 1998-01-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11194994A true JPH11194994A (ja) | 1999-07-21 |
| JP3570877B2 JP3570877B2 (ja) | 2004-09-29 |
Family
ID=11473551
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00042898A Expired - Lifetime JP3570877B2 (ja) | 1998-01-05 | 1998-01-05 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6266777B1 (ja) |
| JP (1) | JP3570877B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001136583A (ja) * | 1999-08-18 | 2001-05-18 | Nokia Corp | 移動ターミナルにおけるコンピュータゲームの遂行に褒賞を与える装置及び関連方法 |
| US6845418B2 (en) | 2000-08-05 | 2005-01-18 | Samsung Electronics Co., Ltd. | Bus system for master-slave device accesses, has multiple pseudo-delayer connected to controllers which delay and output access commands to slave devices for having longer latency periods |
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