JPH11184731A

JPH11184731A - 逐次命令実行によりアウトオブオーダ命令実行の動作を模擬するシミュレーション装置及びそのシミュレーション処理方法

Info

Publication number: JPH11184731A
Application number: JP9352747A
Authority: JP
Inventors: Toshiaki Fujii; 利明藤井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】逐次実行方式の仮想マシンをアウトオブオー
ダ方式マイクロプロセッサ用プログラムのデバッグに使
用する場合、バグを確実に検出する事の出来るシミュレ
ーション装置を提供する。【解決手段】ターゲットプログラム格納部２１、プロ
グラム入力手段１１が読み出したプログラムを格納する
疑似メモリ格納部１７、複数段の記憶回路部２０で構成
された結果書込みキュー手段１５、読みだされた命令で
結果書込みキュー手段１５の先頭の記憶回路部２０から
情報を取り出し、疑似メモリ格納部１７に格納する第１
の結果書込み手段１２、疑似メモリ格納部１７から次の
命令を読み出して命令を実行する命令実行手段１３、実
行される命令が非同期命令であるか否かを判断し、同期
命令の時は、実行された演算結果を疑似メモリ格納部１
７に書き込むと共に、非同期命令の時は、実行された演
算結果を結果書込みキュー１５の最後の記憶回路部２０
に書き込む第２の結果書込み手段１４で構成されている
逐次命令実行によりアウトオブオーダ命令実行の動作を
模擬するシミュレーション装置３０。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はソフトウェアプログ
ラムにより特定のマイクロプロセッサの動作を模擬する
仮想マシンに関するものである。

【０００２】

【従来の技術】従来から、マイクロプロセッサの動作
を、ソフトウェアプログラムにより仮想的に再現する仮
想マシンあるいは命令エミュレータにおいては、対象と
なるマイクロプロセッサ用の命令コードを一命令づつ取
り出し、命令が書き込まれた順に解釈、実行を繰り返す
逐次命令実行方式が主流である。

【０００３】処で、このような仮想マシンは、コンピュ
ータシステムの開発において、ハードウェアの試作品が
完成する以前に、システムを制御するソフトウェアプロ
グラムのデバッグを行うために用いられている。しかし
近年のマイクロプロセッサの中には、並列化されたハー
ドウェア資源を有効に利用するためアウトオブオーダ実
行を行うものが増えてきた。

【０００４】アウトオブオーダ実行とは、ソフトウェア
命令を順番どおりに実行せず、各命令が使用するハード
ウェア資源の空きが出た順番にランダムに実行する方式
である。例えば、命令１ r3 = r1 + r2 命令２ r5 = r3 + r4 命令３ r8 = r6 + r7 上記のような３つの命令からなる命令列は、命令２は命
令１の実行結果を必要とするため命令１の実行が完了す
るまで実行することはできない。

【０００５】しかし命令３は命令１、命令２のどちらに
も依存しないため、他の命令の実行を待つことなく実行
することが可能である。もしプロセッサに２つの加算演
算器が備わっていれば、命令３は命令１と同時に実行可
能で命令２よりも先に実行される。多くの場合、ソフト
ウェア命令間の実行依存性はプロセッサハードウェアに
より認識され、アウトオブオーダ実行を行っても、命令
の順番どおりに逐次実行した場合と同じ結果が得られる
仕組みが提供されている。しかし、ハードウェアによる
依存性認識が難しい一部の命令処理については、ソフト
ウェアが適切なタイミングで同期命令を発行することに
より、実行依存性の問題を解決している。同期命令と
は、その命令よりも前に存在する命令の実行がすべて完
了するまで、以後の命令列が実行されないようにブロッ
クする命令である。

【０００６】従って、逐次実行方式の仮想マシンプログ
ラムにより、アウトオブオーダ方式マイクロプロセッサ
用のプログラムを実行すると、すべての命令を順番に実
行してしまうため、同期命令が適切なタイミングで発行
されていなくても、プログラムは正常に模擬動作され
る。従って、逐次実行方式の仮想マシンをアウトオブオ
ーダ方式マイクロプロセッサ用プログラムのデバッグに
使用する場合、同期命令の発行もれや不適切なタイミン
グでの発行といったバグを見逃してしまうという欠点が
ある。

【０００７】一方、仮想マシンを本物と同一の命令実行
順序で動作させる方式では、ハードウェア資源の状態管
理や命令の依存関係抽出といった複雑な処理が必要で、
模擬動作の速度を大きく落としてしまうという欠点があ
る。また、ハードウェア資源の状態管理には、外部バス
の状態などマイクロプロセッサ外部の要因が関係する場
合があり、ソフトウェアによる正確な模擬動作は難し
い。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、特には、逐次実
行方式の仮想マシンをアウトオブオーダ方式マイクロプ
ロセッサ用プログラムのデバッグに使用する場合、同期
命令の発行もれや不適切なタイミングでの発行といった
バグを確実に検出する事の出来るシミュレーション装置
及びそのシミュレーション方法を提供するものである。

【０００９】

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係るフォトマスクの第１
の態様としては、逐次命令実行によりアウトオブオーダ
命令実行の動作を模擬する装置に於いて、ターゲットプ
ログラム格納部、プログラム入力手段、当該プログラム
入力手段が、当該ターゲットプログラム格納部から読み
出した所定のプログラムを格納する疑似メモリ格納部、
複数段の記憶回路部が互いに直列に接続されて構成され
た結果書込みキューであって、所定の命令が実行される
毎に当該各結果書込みキューを構成するそれぞれの記憶
回路部に記憶されているデータが、順次に隣接の記憶回
路部に移動する様に構成された結果書込みキュー手段、
当該プログラム入力手段の命令に従って、当該結果書込
みキュー手段に於ける先頭の記憶回路部から当該記憶回
路部に格納されている情報を取り出し、当該疑似メモリ
格納部若しくは疑似レジスタ格納部に当該読出し情報を
格納する第１の結果書込み手段、当該疑似メモリ格納部
若しくは当該疑似レジスタ格納部から次の命令を読み出
して所定の命令を実行する命令実行手段、実行される命
令が非同期命令であるか否かを予め定めた非同期命令表
を格納する非同期命令表格納部、当該命令実行手段で実
行された命令が非同期命令であるか同期命令であるかを
判断し、当該命令が同期命令である場合には、当該命令
実行手段により実行された演算結果を当該疑似メモリ格
納部若しくは疑似レジスタ格納部に書き込む操作を行う
と共に、当該命令が非同期命令である場合には、当該命
令実行手段により実行された演算結果を当該結果書込み
キューの最後の記憶回路部に書き込む第２の結果書込み
手段とから構成されている逐次命令実行によりアウトオ
ブオーダ命令実行の動作を模擬するシミュレーション装
置であり、又第２の態様としては、ターゲットプログラ
ムを読み出して、当該プログラムの実行命令に従って所
定の演算処理を実行し、その結果を疑似メモリ格納部に
格納するに際して、当該所定の演算処理に際して、当該
演算処理を実行させる実行命令が非同期命令である場合
に、当該演算処理結果を予め定められた所定の回数の実
行命令が実行された以後に当該疑似メモリ格納部に格納
されるよう格納処理操作を遅延させる逐次命令実行によ
りアウトオブオーダ命令実行の動作を模擬するシミュレ
ーション処理方法である。

【００１０】

【発明の実施の形態】本発明に係るシミュレーション装
置は、上記した様な技術構成を採用しているので、本発
明に係る当該仮想マシンの特徴はターゲットプログラム
上の命令コードを解釈、実行するにあたり、演算処理等
命令実行に必要な操作を行う命令実行手段13と、実行し
た結果のレジスタやメモリへの書き込みを実施する書き
込み手段とに分離したことにある。

【００１１】つまり、例えば r1 = r2 + r3 のような命
令(r1, r2, r3 はレジスタ）において、命令実行手段は
r2 + r3 という加算処理を実施する。結果書き込み手段
は、加算結果のr1への書き込みを実施する。通常の命令
の模擬動作では命令実行手段13により、必要な演算処理
を実施後、第２の結果書き込み手段14により、即座に演
算結果を疑似レジスタまたは疑似メモリに書き込まれ
る。

【００１２】ハードウェアにより以後の命令との依存性
解決が保証されない命令(以下、非同期命令と呼ぶ)は、
命令実行手段13による演算処理実施後、演算結果が結果
書き込みキュー15の最後に追加され、数命令実行後に第
１の結果書き込み手段12により疑似レジスタまたは疑似
メモリに書き込まれる。第１の結果書き込み手段12は一
命令実行ごとに、結果書き込みキュー15の先頭から書き
込みデータを取り出し、有効なデータがあれば疑似レジ
スタまたは疑似メモリに書き込む。

【００１３】当該結果書き込みキュー15は先頭からデー
タを取り出すたび、中身が１段づつ前進するので、非同
期命令の結果は、キューの段数分の命令を実行した後に
疑似レジスタや疑似メモリに反映される。

【００１４】

【実施例】以下に、本発明に係るシミュレーション装置
３０の一具体例の構成を図面を参照しながら詳細に説明
する。即ち、図１は、本発明に係る当該シミュレーショ
ン装置３０の一具体例の構成を示すブロックダイアグラ
ムであり、図中、逐次命令実行によりアウトオブオーダ
命令実行の動作を模擬する装置に於いて、ターゲットプ
ログラム格納部２１、プログラム入力手段１１、当該プ
ログラム入力手段１１が、当該ターゲットプログラム格
納部２１から読み出した所定のプログラムを格納する疑
似メモリ格納部１７、複数段の記憶回路部２０が互いに
直列に接続されて構成された結果書込みキュー１５であ
って、所定の命令が実行される毎に当該各結果書込みキ
ュー１５を構成するそれぞれの記憶回路部２０に記憶さ
れているデータが、順次に隣接の記憶回路部２０に移動
する様に構成された結果書込みキュー手段１５、当該プ
ログラム入力手段１１の命令に従って、当該結果書込み
キュー手段１５に於ける先頭の記憶回路部２０から当該
記憶回路部２０に格納されている情報を取り出し、当該
疑似メモリ格納部１７若しくは疑似レジスタ格納部１６
に当該読出し情報を格納する第１の結果書込み手段１
２、当該疑似メモリ格納部１７若しくは当該疑似レジス
タ格納部１６から次の命令を読み出して所定の命令を実
行する命令実行手段１３、実行される命令が非同期命令
であるか否かを予め定めた非同期命令表を格納する非同
期命令表格納部１８、当該命令実行手段１３で実行され
た命令が非同期命令であるか同期命令であるかを判断
し、当該命令が同期命令である場合には、当該命令実行
手段１３により実行された演算結果を当該疑似メモリ格
納部１７若しくは疑似レジスタ格納部１６に書き込む操
作を行うと共に、当該命令が非同期命令である場合に
は、当該命令実行手段１３により実行された演算結果を
当該結果書込みキュー１５の最後の記憶回路部２０に書
き込む第２の結果書込み手段１４とから構成されている
逐次命令実行によりアウトオブオーダ命令実行の動作を
模擬するシミュレーション装置３０が示されている。

【００１５】本発明に於て使用される当該結果書込みキ
ュー１５は、当該キュー列の最後部段の記憶回路部２０
に新たな演算結果が格納される毎に、それぞれの記憶回
路部２０に格納されているそれぞれの演算結果内容は順
次隣接の記憶回路部２０に移動され、当該キュー１５列
の最先頭部にある記憶回路部２０に格納されている演算
内容が、当該第１の結果書込み手段１２に読み出される
様に構成されている事が望ましい。

【００１６】更に、本発明に於ける当該シミュレーショ
ン装置３０に於いては、当該第２の結果書込み手段１４
に於いて当該命令実行手段１３により実行された命令が
同期命令である場合には、当該結果書込みキュー１５を
構成する当該キュー列の最後部段にある記憶回路部２０
には空の情報が格納される様に構成されている事が望ま
しい。

【００１７】一方、本発明に係る当該シミュレーション
装置３０に於いては、当該命令実行手段１３は、当該命
令実行手段１３が該疑似メモリ格納部１７から読み出し
た命令が強制同期化命令である場合には、当該結果書込
みキュー１５を構成する全ての記憶回路部２０に格納さ
れている演算結果内容の全てを当該疑似メモリ格納部１
７若しくは当該疑似レジスタ格納部１６に書込み、同時
に当該結果書込みキュー１５を構成する全ての記憶回路
部２０に格納されている演算結果内容をクリヤー処理す
るクリヤ手段１９が設けられている事が望ましい。

【００１８】本発明に於ける当該結果書込みキュー１５
は、複数のキュー列１５、１５’・・・から構成されて
いても良く、又当該複数のキュー列１５、１５’・・・
に於いて、互いに各キュー列を構成する当該記憶回路部
２０の構成段数が異なる様に構成されている事も望まし
い。以下に本発明に係る当該シミュレーション装置３０
及び当該シミュレーション方法の操作の具体例を図１乃
至図３を参照しながら説明する。

【００１９】本発明に係る当該仮想マシンに於いては、
従来、特に検査すべきプログラムに於て非同期命令が含
まれている場合、それ以前に実行された演算処理結果
が、何時の時点で所定のメモリに格納されるかが分から
ないので、場合によっては極めて長期間、当該プログラ
ムに於けるバグを発見出来ない場合があるのに対し、当
該各演算処理が終了した場合、その結果を所定のメモリ
に格納するタイミングを故意に遅延させ、例えば予め定
められた所定の数の実行命令が実行された後に、それ以
前に実行された命令の処理結果が当該メモリに格納され
る様に構成する事によって、当該所定の数の実行命令が
実行された後には必ず前記した実行命令の演算結果が読
みだせる状態にしたものである。

【００２０】従って、上記した結果書込みキュー１５に
複数段の記憶回路部２０を直列に配置して、各実行命令
が実行される毎に当該記憶回路部２０の一つに順次一時
的に格納しておき、当該結果書込みキュー１５の該記憶
回路部２０をＦＩＦＯシステムで巡回させる事によっ
て、当該記憶回路部２０の段数分の実行命令が実行され
た後には、所定の実行命令の結果が必ず読みだせる様に
構成したものである。

【００２１】本発明に於ける当該結果書込みキュー１５
に於ける当該記憶回路部２０の段数は、特に限定される
ものではないが、当該プロセッサの特性、プログラムの
特性を勘案して、最悪の状態でも、必ず前に実行された
実行命令の演算結果が読み出しする様に構成する事が望
ましい。更に、当該結果書込みキュー１５の該記憶回路
部２０の列は、一列である必要はなく、図４（Ａ）に示
す様に、複数列を並列に配置して、それぞれの実行命令
毎に格納する場所を変える事も可能であり、又図４
（Ｂ）に示す様に、複数の結果書込みキュー列のそれぞ
れが、互いに異なる数の記憶回路部２０を含む様にする
事も可能である。

【００２２】又、本発明に於ける当該仮想マシンである
シミュレーション装置３０に於て使用される非同期命令
表格納部１８は、予め当該検査が必要なプログラムに於
けるそれぞれの非同期命令にオペコードを対応させたテ
ーブルであり、該第２の結果書込み手段１４が、実行さ
れるべき実行命令が、非同期命令であるか否かを判断す
る時に読みに行くルックアップテーブルの型式を採るも
のである。

【００２３】尚、当該非同期命令表には、結果書込みキ
ュー１５に複数列のキューが存在する場合には、当該演
算結果を格納すべきキュー列を指示するコードを付す事
も可能である。本発明に係る当該シミュレーション装置
３０は、上記した様に、プログラム制御により動作する
データ処理装置１とデータを記憶する記憶装置２とから
構成されている。

【００２４】本発明は特定のマイクロプロセッサ（以
下、ターゲットプロセッサ）の動作を、プログラムによ
り再現する仮想マシンであり、データ処理装置１は以下
の構成要素を含んでいる。即ち、プログラム入力手段11
は、記憶装置２内のターゲットプログラム格納部21から
模擬動作させる対象プログラムの命令コード列を入力
し、疑似メモリ格納部17に格納する。

【００２５】又、第１の結果書き込み手段12は、結果書
き込みキュー15から取り出した演算結果を内容に応じて
疑似レジスタ格納部16または疑似メモリ格納部17に書き
込む。一方、命令実行手段13は、疑似メモリ格納部17か
ら、命令コードを１命令分取り出し、解析し、命令実行
に必要な演算処理を実施する。演算結果は第２の結果書
き込み手段14に渡す。

【００２６】更に、第２の結果書き込み手段14は、非同
期命令表格納部18を参照し、命令実行手段13が実行した
命令が非同期命令でなければ、演算結果を疑似レジスタ
格納部16または疑似メモリ格納部17に書き込む。非同期
命令ならば、書き込み先と書き込み値を結果書き込みキ
ューの最後尾に追加する。又、結果書き込みキュー15
は、演算結果の書き込み先（レジスタ名またはメモリア
ドレス）と書き込み値を複数個格納することができるキ
ュー構造のメモリバッファで、ファーストインファース
トアウト構造を採用しており、キューに追加した順番で
中身を取り出すことができる。キューの各段は空か空で
ないかの識別ができる構成となっている。

【００２７】当該キューの段数はターゲットプロセッサ
のハードウェア構成（パイプライン段数、プリフェッチ
バッファ段数など）を考慮して決定される。一方、疑似
レジスタ格納部16は、ターゲットプロセッサが持つ汎用
レジスタ、制御レジスタの値を格納するためのメモリバ
ッファである。更に、疑似メモリ格納部17は、ターゲッ
トプロセッサを組み込んだシステムのメモリ空間の内容
を格納するためのメモリバッファである。

【００２８】又、非同期命令表格納部18は、ターゲット
プロセッサの命令のうち、非同期命令に分類される命令
の名前またはオペコード（命令コード中の命令を識別す
るためのフィールドの値）の一覧表を格納するためのメ
モリバッファ。内容は固定されており、読み出し専用の
バッファである。尚、記憶装置２には、ターゲットプロ
セッサ上で実行されるプログラムを格納するターゲット
プログラム格納部21を含む。

【００２９】次に、本発明に於ける当該シミュレーショ
ン装置３０の動作及び操作手順を図２のフローチャート
を参照して詳細に説明する。図２は本発明の第１の結果
書き込み手段12、命令実行手段13、第２の結果書き込み
手段14を中心に構成される命令実行ループのフローチャ
ートである。そして、プログラム入力手段11により、疑
似メモリ格納部17に実行対象プログラムが書き込まれる
と本発明に係る仮想マシン３０は、図２のフローチャー
トに示された処理を繰り返すことでターゲットプロセッ
サの動作を模擬する。

【００３０】まず、スタート後、ステップ（１）に於
て、当該結果書込みキュー１５の各記憶回路部２０を含
めたシステム全体を初期化する。その後ステップ（２）
に於て第１の結果書き込み手段12は、結果書き込みキュ
ー15の先頭バッファである記憶回路部２０から当該記憶
回路部２０内に格納されている演算処理結果情報を取り
出す。

【００３１】次に、ステップ（３）に於て、当該取り出
した演算処理結果情報が空かどうか判定し、空でなけれ
ば、ステップ（４）に於て、取り出した内容にしたがっ
て疑似レジスタ格納部16または疑似メモリ格納部17に、
以前に実行された非同期命令の演算結果を書き込む。こ
の結果、当該結果書き込みキュー15では、先頭のバッフ
ァである記憶回路部２０の内容が取り出された結果、各
段の記憶回路部２０内のそれぞれに格納されている演算
処理結果情報が、１段づつずれる事になる。

【００３２】図３は、先頭の記憶回路部２０が読み出さ
れる前後の結果書き込みキュー15の状態の１例を示して
いる。つまり、図３（Ａ）は、読み出し前の結果書込み
キュー１５のそれぞれの記憶回路部２０に含まれる演算
処理結果情報の状態を示している。本具体例では、当該
結果書込みキュー１５は、４段の記憶回路部２０から構
成されているものとする。

【００３３】即ち、当該結果書込みキュー１５の先頭の
記憶回路部２０−１には、例えば、書き込み先のレジス
タ番号と書き込み値が格納されており、第２と第４の記
憶回路部２０−２と２０−４は空の状態であり、第３番
目の記憶回路部２０−３には同様に書き込み先のレジス
タ番号と書き込み値が格納されている。そして、次の実
行命令が実行され、当該実行命令が同期命令であったと
すると、図３（Ｂ）の様に、先頭の記憶回路部２０−１
に格納されていた演算処理結果情報が、読み出されて空
になり、（つまり、記憶回路部２０−１には、第２の記
憶回路部２０−２の空の情報が移動した為）又、第３番
目の記憶回路部２０−３に格納されていた演算処理結果
情報が、第２番目の記憶回路部２０−２に移動される。

【００３４】そして、第４番目の記憶回路部２０−４に
は、空の情報が新たに格納された状態を示している。次
にステップ（５）に於て、命令実行手段13は疑似メモリ
格納部から命令コードを１つ読み出す。命令を読み出す
アドレスは通常疑似レジスタの中の１つに格納されてお
り、命令読み出し後、適当なタイミングで該レジスタを
インクリメントする。尚、インクリメント幅やインクリ
メントタイミングはターゲットプロセッサのアーキテク
チャに依存するものである。

【００３５】ステップ（６）に於て、命令実行手段13は
読み出した命令を解読し、命令の種類、操作対象となる
レジスタ、メモリアドレスなどを求める。ターゲットプ
ロセッサの種類によっては、命令の実行状況を強制的に
同期化する命令を持っている。この同期化命令が実行さ
れると、同期化命令以前の命令の実行がすべて完了する
まで以後の命令は実行されない。

【００３６】当該命令実行手段13は、ステップ（７）に
於て、解読した命令の種類が強制同期化命令が否か判別
し、強制同期化命令ならばステップ（８）に進んで、結
果書き込みキュー15に格納された演算結果をすべて疑似
レジスタ１６若しくは疑似メモリ１７に書き込み、且つ
ステップ（９）に於て結果書き込みキュー15をすべて空
にする。

【００３７】当該命令が強制同期化命令でなければ、ス
テップ（１０）に於て、命令内の演算処理を結果書き込
みの直前まで実行し、当該演算結果は第２の結果書き込
み手段14に渡す。その後、ステップ（１１）に於て、第
２の結果書き込み手段14は非同期命令表格納手段18の内
容を検索し、実行した命令が非同期命令か否かを判定す
る。

【００３８】ステップ（１２）に於て、非同期命令でな
い場合は、ステップ（１４）に於て演算結果を書き込み
先の疑似レジスタ格納部16または疑似メモリ格納部17に
書き込み且つステップ（１５）に於て、空の情報を結果
書込みキュー１５の最後の記憶回路部に書き込む。一
方、非同期命令の場合は、ステップ（１３）に於て、演
算結果の書き込み先(レジスタ名またはメモリアドレス)
と、書き込み値を結果書き込みキュー15の最後に書き込
む。

【００３９】上記の処理を完了後、再びステップ（２）
に戻り、次の命令の実行を繰り返す。上記した本発明に
係るシミュレーション装置の操作方法を要約するなら
ば、ターゲットプログラムを読み出して、当該プログラ
ムの実行命令に従って所定の演算処理を実行し、その結
果を疑似メモリ格納部に格納するに際して、当該所定の
演算処理に際して、当該演算処理を実行させる実行命令
が非同期命令である場合に、当該演算処理結果を予め定
められた所定の回数の実行命令が実行された以後に当該
疑似メモリ格納部に格納されるよう格納処理操作を遅延
させる逐次命令実行によりアウトオブオーダ命令実行の
動作を模擬するシミュレーション処理方法である。

【００４０】更に、本発明に係る当該シミュレーション
処理方法に於いては、当該遅延処理操作は、複数個の記
憶回路部が直列に配置された結果書込みキュー列を使用
し、新たな演算処理結果情報が、当該キュー列の最後段
部の記憶回路部に格納されると、既に当該各記憶回路部
のそれぞれに格納されている演算処理結果情報が、隣接
する記憶回路部にそれぞれ移動され、最先頭部の記憶回
路部に格納されている当該演算処理結果情報が当該キュ
ー列から離脱せしめられる様に構成された結果書込みキ
ューを使用するものである事が望ましい。

【００４１】一方、本発明に於ける当該シミュレーショ
ン処理方法に於いては、当該最先頭部の記憶回路部に格
納されている当該演算処理結果情報は、第１の結果書込
み手段を使用して、当該最先頭部の記憶回路部に格納さ
れている当該演算処理結果情報を読み取り、それを疑似
メモリ格納部若しくは疑似レジスタ格納部に書き込まれ
る様に構成されている事が望ましい。

【００４２】本発明に於ける当該シミュレーション処理
方法に於いては、ターゲットプログラムを読み出して、
当該プログラムの実行命令に従って所定の演算処理を実
行し、その結果を疑似メモリ格納部に格納するに際し
て、当該所定の演算処理に際して、第２の結果書込み手
段を使用して、当該演算処理を実行させた実行命令が非
同期命令であるか否かを判断し、当該実行命令が非同期
命令である場合には、その演算処理結果情報を当該結果
書込みキューの最後段部の記憶回路部に格納すると共
に、当該実行命令が同期命令である場合には、その演算
処理結果情報を直接疑似メモリ格納部若しくは疑似レジ
スタ格納部に格納し当該結果書込みキューの最後段部の
記憶回路部には、空の情報を書き込む様にする事を特徴
とするものである。

【００４３】又、本発明に係る当該シミュレーション処
理方法に於いては、上記構成に加えて、当該ターゲット
プログラムを読み出して、当該プログラムの実行命令に
従って所定の演算処理を実行し、その結果を疑似メモリ
格納部に格納するに際して、当該所定の演算処理に際し
て、第２の結果書込み手段を使用して、当該演算処理を
実行させた実行命令が強制同期化命令であるか否かを判
断し、当該実行命令が強制同期化命令である場合には、
当該結果書込みキューを構成する全ての記憶回路部に格
納されている演算結果内容を全て当該疑似レジスタ格納
部若しくは疑似メモリ格納部に書込み、当該結果書込み
キューを構成する全ての記憶回路部をクリヤー処理する
事が望ましい。

【００４４】本発明に係るシミュレーション処理方法を
工程順に説明するならば、少なくとも当該結果書込みキ
ュー手段を初期化する第１の工程、当該結果書込みキュ
ー手段の最先頭部の記憶回路部に格納されている演算処
理結果情報を読み出す第２の工程、当該最先頭部の記憶
回路部に格納されている情報が空であるか否かを判断す
る第３の工程、当該第３の工程に於いて空でないと判断
した場合には当該最先頭部の記憶回路部に格納されてい
る情報を疑似メモリ格納部若しくは疑似レジスタ格納部
に格納する第４の工程、当該第３の工程に於いて当該記
憶回路部が空である場合若しくは第４の工程の後に、疑
似メモリ格納部若しくは疑似レジスタ格納部から次の命
令を読み出す第５の工程、当該読み出された次の命令を
解読する第６の工程、当該命令が強制同期化命令である
か否を判断する第７の工程、当該命令が強制同期化命令
である場合には、当該結果書込みキューを構成する全て
の記憶回路部に格納されている演算処理結果情報を全て
疑似メモリ格納部若しくは疑似レジスタ格納部に書き込
む第８の工程、及び当該結果書込みキュー列を構成する
全ての記憶回路部に格納されている演算処理結果情報を
クリヤーする第９の工程、当該第７の工程に於いて、当
該実行命令が強制同期化命令でない場合には、当該実行
命令に従って所定の命令を実行する第１０の工程、当該
実行命令に付いて、予め定められた非同期命令表を参照
する第１１の工程、当該実行命令が非同期命令表である
か否かを判断する第１２の工程、当該実行命令が非同期
命令である場合には、当該演算処理結果情報を該結果書
込みキュー列の最後部の記憶回路部に格納する第１３の
工程、当該実行命令が非同期命令でない場合には、当該
演算処理結果情報を疑似メモリ格納部若しくは疑似レジ
スタ格納部に書き込む第１４の工程、当該第９の工程、
第１３の工程及び該第１４の工程の後、第２の工程に戻
り上記した各工程を繰り返す第１５の工程とから構成さ
れているシミュレーション処理方法である。

【００４５】尚、上記本発明に係るシミュレーション処
理方法は、パイプライン構造のプロセッサに適用される
ものである。本発明に係る当該シミュレーション処理方
法の他の態様としては、少なくとも当該結果書込みキュ
ー手段を初期化する第１の工程、当該結果書込みキュー
手段の最先頭部の記憶回路部に格納されている演算処理
結果情報を読み出す第２の工程、当該最先頭部の記憶回
路部に格納されている情報が空であるか否かを判断する
第３の工程、当該第３の工程に於いて空でないと判断し
た場合には当該最先頭部の記憶回路部に格納されている
情報を疑似メモリ格納部若しくは疑似レジスタ格納部に
格納する第４の工程、当該第３の工程に於いて当該記憶
回路部が空である場合若しくは第４の工程の後に、疑似
メモリ格納部若しくは疑似レジスタ格納部から次の命令
を読み出す第５の工程、当該読み出された次の命令を解
読する第６の工程、当該命令が強制同期化命令であるか
否を判断する第７の工程、当該命令が強制同期化命令で
ある場合には、当該結果書込みキューを構成する全ての
記憶回路部に格納されている演算処理結果情報を全て疑
似メモリ格納部若しくは疑似レジスタ格納部に書き込む
第８の工程、及び当該結果書込みキュー列を構成する全
ての記憶回路部に格納されている演算処理結果情報をク
リヤーする第９の工程、当該第７の工程に於いて、当該
実行命令が強制同期化命令でない場合には、当該実行命
令に従って所定の命令を実行する第１０の工程、当該実
行命令に付いて、予め定められた非同期命令表を参照す
る第１１の工程、当該実行命令が非同期命令表であるか
否かを判断する第１２の工程、当該実行命令が非同期命
令である場合には、当該演算処理結果情報を該結果書込
みキュー列の最後部の記憶回路部に格納する第１３の工
程、当該実行命令が非同期命令でない場合には、当該演
算処理結果情報を疑似メモリ格納部若しくは疑似レジス
タ格納部に書き込む第１４の工程、当該第９の工程、第
１３の工程及び該第１４の工程の後、第２の工程に戻り
上記した各工程を繰り返す第１５の工程とから構成され
ているシミュレーション処理方法をコンピュータに実行
させる為のプログラムを記録した記録媒体である。

【００４６】

【効果の説明】本発明は、上記した技術構成を採用して
いるので、仮想マシンにおいて命令の解読と実行を命令
順に逐次実行し、結果書き込みのみを必要に応じて遅延
させることにより、アウトオブオーダ方式のターゲット
プロセッサについて以下の効果が得られる。

【００４７】（１）非同期命令の実行による命令間依存
性の無保証状態を再現する事が可能であるから、間違っ
た結果が発生していれば、その状態は必ず発見出来る事
を意味する。（２）強制同期化命令の実行による命令間依存性の保証
を再現する事が出来る。この事は、非同期命令が実行さ
れた場合の結果は、強制同期化命令を入れる事によって
必ずその結果を見ることが可能となる。

【００４８】（３）上記の２点を実現しながら逐次実行
を基本とするため、仮想マシンの実行速度の低下を最小
限にとどめながらアウトオブオーダー実行の動作を再現
し、仮想マシン上で走行するプログラムを正しく検証で
きる。

【図面の簡単な説明】

【図１】図１は、本発明に係るシミュレーション装置の
一具体例の構成を示すブロックダイアグラムである。

【図２】図２は、本発明に係るシミュレーション処理方
法を実行する場合の手順の一例を示すフローチャートで
ある。

【図３】図３（Ａ）は、本発明に於ける結果書込みキュ
ー列の各記憶回路部に格納されている演算処理結果情報
の例を示す図であり、図３（Ｂ）は、次の実行命令が実
行された場合に於ける当該記憶回路部の変化の様子を説
明する図である。

【図４】図４は、本発明に於ける結果書込みキュー列の
他の具体例を示す図である。

【符号の説明】

１…データ処理装置２…記憶装置１１…プログラム入力手段１２…第１の結果書込み手段１３…命令実行手段１４…第２の結果書込み手段１５…結果書込みキュー１６…疑似レジスタ格納部１７…疑似メモリ格納部１８…非同期命令表格納部１９…クリヤ手段２０…記憶回路部３０…シミュレーション装置

Claims

【特許請求の範囲】

【請求項１】逐次命令実行によりアウトオブオーダ命
令実行の動作を模擬する装置に於いて、ターゲットプロ
グラム格納部、プログラム入力手段、当該プログラム入
力手段が、当該ターゲットプログラム格納部から読み出
した所定のプログラムを格納する疑似メモリ格納部、複
数段の記憶回路部が互いに直列に接続されて構成された
結果書込みキューであって、所定の命令が実行される毎
に当該各結果書込みキューを構成するそれぞれの記憶回
路部に記憶されているデータが、順次に隣接の記憶回路
部に移動する様に構成された結果書込みキュー手段、当
該プログラム入力手段の命令に従って、当該結果書込み
キュー手段に於ける先頭の記憶回路部から当該記憶回路
部に格納されている情報を取り出し、当該疑似メモリ格
納部若しくは疑似レジスタ格納部に当該読出し情報を格
納する第１の結果書込み手段、当該疑似メモリ格納部若
しくは当該疑似レジスタ格納部から次の命令を読み出し
て所定の命令を実行する命令実行手段、実行される命令
が非同期命令であるか否かを予め定めた非同期命令表を
格納する非同期命令表格納部、当該命令実行手段で実行
された命令が非同期命令であるか同期命令であるかを判
断し、当該命令が同期命令である場合には、当該命令実
行手段により実行された演算結果を当該疑似メモリ格納
部若しくは疑似レジスタ格納部に書き込む操作を行うと
共に、当該命令が非同期命令である場合には、当該命令
実行手段により実行された演算結果を当該結果書込みキ
ューの最後の記憶回路部に書き込む第２の結果書込み手
段とから構成されている事を特徴とする逐次命令実行に
よりアウトオブオーダ命令実行の動作を模擬するシミュ
レーション装置。
【請求項２】当該結果書込みキューは、当該キュー列
の最後部段に新たな演算結果が格納される毎に、それぞ
れの記憶回路部に格納されているそれぞれの演算結果内
容は順次隣接の記憶回路部に移動され、当該キュー列の
最先頭部にある記憶回路部に格納されている演算内容
が、当該第１の結果書込み手段に読み出される様に構成
されている事を特徴とする請求項１記載のシミュレーシ
ョン装置。
【請求項３】当該第２の結果書込み手段に於いて当該
命令実行手段により実行された命令が同期命令である場
合には、当該結果書込みキューを構成する当該キュー列
の最後部段にある記憶回路部には空の情報が格納される
様に構成されている事を特徴とする請求項２記載のシミ
ュレーション装置。
【請求項４】当該命令実行手段は、当該命令実行手段
が該疑似メモリ格納部から読み出した命令が強制同期化
命令である場合には、当該結果書込みキューを構成する
全ての記憶回路部に格納されている演算結果内容全てを
当該疑似メモリ格納部若しくは当該疑似レジスタ格納部
に書込み、同時に当該結果書込みキューを構成する全て
の記憶回路部に格納されている演算結果内容をクリヤー
処理するクリヤ手段が設けられている事を特徴とする請
求項１乃至３の何れかに記載のシミュレーション装置。
【請求項５】当該結果書込みキューは、複数のキュー
列から構成されている事を特徴とする請求項１乃至４の
何れかに記載のシミュレーション装置。
【請求項６】当該複数のキュー列に於いて、互いに各
キュー列を構成する当該記憶回路部の段数が異なる様に
構成されている事を特徴とする請求項５記載のシミュレ
ーション装置。
【請求項７】ターゲットプログラムを読み出して、当
該プログラムの実行命令に従って所定の演算処理を実行
し、その結果を疑似メモリ格納部に格納するに際して、
当該所定の演算処理に際して、当該演算処理を実行させ
る実行命令が非同期命令である場合に、当該演算処理結
果を予め定められた所定の回数の実行命令が実行された
以後に当該疑似メモリ格納部に格納されるよう格納処理
操作を遅延させる事を特徴とする逐次命令実行によりア
ウトオブオーダ命令実行の動作を模擬するシミュレーシ
ョン処理方法。
【請求項８】当該遅延処理操作は、複数個の記憶回路
部が直列に配置された結果書込みキュー列を使用し、新
たな演算処理結果情報が、当該キュー列の最後段部の記
憶回路部に格納されると、既に当該各記憶回路部のそれ
ぞれに格納されている演算処理結果情報が、隣接する記
憶回路部にそれぞれ移動され、最先頭部の記憶回路部に
格納されている当該演算処理結果情報が当該キュー列か
ら離脱せしめられる様に構成された結果書込みキューを
使用するものである事を特徴とする請求項７記載のシミ
ュレーション処理方法。
【請求項９】当該最先頭部の記憶回路部に格納されて
いる当該演算処理結果情報は、第１の結果書込み手段を
使用して、当該最先頭部の記憶回路部に格納されている
当該演算処理結果情報を読み取り、それを疑似メモリ格
納部若しくは疑似レジスタ格納部に書き込まれる様に構
成されている事を特徴とする請求項８記載のシミュレー
ション処理方法。
【請求項１０】ターゲットプログラムを読み出して、
当該プログラムの実行命令に従って所定の演算処理を実
行し、その結果を疑似メモリ格納部に格納するに際し
て、当該所定の演算処理に際して、第２の結果書込み手
段を使用して、当該演算処理を実行させた実行命令が非
同期命令であるか否かを判断し、当該実行命令が非同期
命令である場合には、その演算処理結果情報を当該結果
書込みキューの最後段部の記憶回路部に格納すると共
に、当該実行命令が同期命令である場合には、その演算
処理結果情報を直接疑似メモリ格納部若しくは疑似レジ
スタ格納部に格納し当該結果書込みキューの最後段部の
記憶回路部には、空の情報を書き込む様にする事を特徴
とする請求項８記載のシミュレーション処理方法。
【請求項１１】当該ターゲットプログラムを読み出し
て、当該プログラムの実行命令に従って所定の演算処理
を実行し、その結果を疑似メモリ格納部に格納するに際
して、当該所定の演算処理に際して、第２の結果書込み
手段を使用して、当該演算処理を実行させた実行命令が
強制同期化命令であるか否かを判断し、当該実行命令が
強制同期化命令である場合には、当該結果書込みキュー
を構成する全ての記憶回路部に格納されている演算結果
内容を全て当該疑似レジスタ格納部若しくは疑似メモリ
格納部に書込み、当該結果書込みキューを構成する全て
の記憶回路部をクリヤー処理する事を特徴とする請求項
７乃至１０に記載のシミュレーション処理方法。
【請求項１２】当該演算処理は、予め定められたブレ
ークポイントに到達した場合に停止する様に構成されて
いる事を特徴とする請求項７乃至１１の何れかに記載の
シミュレーション処理方法。
【請求項１３】少なくとも当該結果書込みキュー手段
を初期化する第１の工程、当該結果書込みキュー手段の
最先頭部の記憶回路部に格納されている演算処理結果情
報を読み出す第２の工程、当該最先頭部の記憶回路部に
格納されている情報が空であるか否かを判断する第３の
工程、当該第３の工程に於いて空でないと判断した場合
には当該最先頭部の記憶回路部に格納されている情報を
疑似メモリ格納部若しくは疑似レジスタ格納部に格納す
る第４の工程、当該第３の工程に於いて当該記憶回路部
が空である場合若しくは第４の工程の後に、疑似メモリ
格納部若しくは疑似レジスタ格納部から次の命令を読み
出す第５の工程、当該読み出された次の命令を解読する
第６の工程、当該命令が強制同期化命令であるか否を判
断する第７の工程、当該命令が強制同期化命令である場
合には、当該結果書込みキューを構成する全ての記憶回
路部に格納されている演算処理結果情報を全て疑似メモ
リ格納部若しくは疑似レジスタ格納部に書き込む第８の
工程、及び当該結果書込みキュー列を構成する全ての記
憶回路部に格納されている演算処理結果情報をクリヤー
する第９の工程、当該第７の工程に於いて、当該実行命
令が強制同期化命令でない場合には、当該実行命令に従
って所定の命令を実行する第１０の工程、当該実行命令
に付いて、予め定められた非同期命令表を参照する第１
１の工程、当該実行命令が非同期命令表であるか否かを
判断する第１２の工程、当該実行命令が非同期命令であ
る場合には、当該演算処理結果情報を該結果書込みキュ
ー列の最後部の記憶回路部に格納する第１３の工程、当
該実行命令が非同期命令でない場合には、当該演算処理
結果情報を疑似メモリ格納部若しくは疑似レジスタ格納
部に書き込む第１４の工程、当該第９の工程、第１３の
工程及び該第１４の工程の後、第２の工程に戻り上記し
た各工程を繰り返す第１５の工程とから構成されている
事を特徴とするシミュレーション処理方法。
【請求項１４】当該シミュレーション処理方法は予め
定められたブレークポイントに到達した場合に当該処理
フローを中止させる様に構成されている事を特徴とする
請求項１３記載のシミュレーション処理方法。
【請求項１５】当該シミュレーション処理方法は、パ
イプライン構造のプロセッサに適用されるものである事
を特徴とする請求項１３又は１４に記載のシミュレーシ
ョン処理方法。
【請求項１６】少なくとも当該結果書込みキュー手段
を初期化する第１の工程、当該結果書込みキュー手段の
最先頭部の記憶回路部に格納されている演算処理結果情
報を読み出す第２の工程、当該最先頭部の記憶回路部に
格納されている情報が空であるか否かを判断する第３の
工程、当該第３の工程に於いて空でないと判断した場合
には当該最先頭部の記憶回路部に格納されている情報を
疑似メモリ格納部若しくは疑似レジスタ格納部に格納す
る第４の工程、当該第３の工程に於いて当該記憶回路部
が空である場合若しくは第４の工程の後に、疑似メモリ
格納部若しくは疑似レジスタ格納部から次の命令を読み
出す第５の工程、当該読み出された次の命令を解読する
第６の工程、当該命令が強制同期化命令であるか否を判
断する第７の工程、当該命令が強制同期化命令である場
合には、当該結果書込みキューを構成する全ての記憶回
路部に格納されている演算処理結果情報を全て疑似メモ
リ格納部若しくは疑似レジスタ格納部に書き込む第８の
工程、及び当該結果書込みキュー列を構成する全ての記
憶回路部に格納されている演算処理結果情報をクリヤー
する第９の工程、当該第７の工程に於いて、当該実行命
令が強制同期化命令でない場合には、当該実行命令に従
って所定の命令を実行する第１０の工程、当該実行命令
に付いて、予め定められた非同期命令表を参照する第１
１の工程、当該実行命令が非同期命令表であるか否かを
判断する第１２の工程、当該実行命令が非同期命令であ
る場合には、当該演算処理結果情報を該結果書込みキュ
ー列の最後部の記憶回路部に格納する第１３の工程、当
該実行命令が非同期命令でない場合には、当該演算処理
結果情報を疑似メモリ格納部若しくは疑似レジスタ格納
部に書き込む第１４の工程、当該第９の工程、第１３の
工程及び該第１４の工程の後、第２の工程に戻り上記し
た各工程を繰り返す第１５の工程とから構成されている
シミュレーション処理方法をコンピュータに実行させる
為のプログラムを記録した記録媒体。