JPH11184427A - Pdp driving method - Google Patents
Pdp driving methodInfo
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- JPH11184427A JPH11184427A JP9356910A JP35691097A JPH11184427A JP H11184427 A JPH11184427 A JP H11184427A JP 9356910 A JP9356910 A JP 9356910A JP 35691097 A JP35691097 A JP 35691097A JP H11184427 A JPH11184427 A JP H11184427A
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- JP
- Japan
- Prior art keywords
- addressing
- driving
- groups
- voltage
- preparation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、面放電構造のAC
型PDP(Plasma Display Panel:プラズマディスプレ
イパネル)の駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface discharge AC
The present invention relates to a method for driving a PDP (Plasma Display Panel).
【0002】PDPにおいては、ハイビジョンへの応用
に向けて画面の高精細化及び大型化が進められており、
セル数(すなわち画素数)が増加する傾向にある。画面
の行数(ライン数)が多くなるにつれて、アドレッシン
グの所要時間は長くなる。2. Description of the Related Art In PDPs, high definition and large screens have been promoted for application to high vision.
The number of cells (that is, the number of pixels) tends to increase. As the number of lines on the screen (the number of lines) increases, the time required for addressing increases.
【0003】[0003]
【従来の技術】カラー表示デバイスとして3電極面放電
構造のAC型PDPが商品化されている。これは、マト
リクス表示の行毎に点灯維持のための一対の主電極が配
置され、列毎にアドレス電極が配置されたものである。
AC型であるので、表示に際しては主電極を覆う誘電体
層のメモリ機能が利用される。すなわち、表示内容に応
じた帯電状態を形成するアドレッシングを行い、その後
に全ての主電極対に対して一斉に交番極性の点灯維持電
圧Vsを印加する。これにより、壁電荷の存在するセル
のみにおいて実効電圧(セル電圧ともいう)Veff が放
電開始電圧Vfを越えて基板面に沿った面放電が生じ
る。2. Description of the Related Art As a color display device, an AC type PDP having a three-electrode surface discharge structure has been commercialized. In this configuration, a pair of main electrodes for maintaining lighting are arranged for each row of the matrix display, and address electrodes are arranged for each column.
Since the display is of the AC type, the memory function of the dielectric layer covering the main electrode is used for display. That is, addressing for forming a charged state according to display contents is performed, and thereafter, a lighting sustaining voltage Vs having an alternating polarity is applied to all the main electrode pairs simultaneously. As a result, only in the cell where the wall charge exists, the effective voltage (also referred to as the cell voltage) Veff exceeds the firing voltage Vf, and a surface discharge occurs along the substrate surface.
【0004】時系列の画像の表示に際しては、ある画像
の点灯維持の終了から次の画像のアドレッシングまでの
期間に、アドレッシング準備として、いったんセルの帯
電状態を初期化するのが望ましい。各セルの放電条件を
一定化するのである。いわゆる消去アドレッシングを行
う場合のアドレッシング準備は、前回のアドレッシング
で壁電荷が消去されたか否かに係わらず各セルに適量の
壁電荷を帯電させる処理である。また、書込みアドレッ
シングを行う場合のアドレッシング準備は、セルを無帯
電状態とする処理である。なお、消去アドレッシングは
点灯不要のセルのみでアドレス放電を生じさせて壁電荷
を消去する処理であり、書込みアドレッシングは点灯す
べきセルのみでアドレス放電を生じさせて壁電荷を帯電
させる処理である。When displaying a time-series image, it is desirable to temporarily initialize the charged state of the cell as a preparation for addressing during a period from the end of lighting of one image to the addressing of the next image. The discharge condition of each cell is made constant. Addressing preparation for performing so-called erase addressing is a process of charging each cell with an appropriate amount of wall charge regardless of whether or not wall charge has been erased in the previous addressing. The preparation for addressing in the case of performing write addressing is a process of setting a cell to a non-charged state. Note that erase addressing is a process of causing an address discharge only in cells that do not need to be lighted to erase wall charges, and write addressing is a process of causing an address discharge only in cells to be lighted and charging the wall charges.
【0005】アドレッシング準備は、アドレッシングと
は違って1行ずつ順に行う必要はない。従来では、全て
の行に対して同時に所定の電圧を印加して放電を生じさ
せることによって、画面の全体の帯電状態を一斉に一様
化するアドレッシング準備が行われていた。[0005] Unlike addressing, addressing preparation does not need to be performed line by line. Conventionally, addressing preparations have been made to apply a predetermined voltage to all rows at the same time to cause discharge, thereby making the entire charged state of the screen uniform at once.
【0006】[0006]
【発明が解決しようとする課題】従来においては、上述
のように全ての行を対象に一斉にアドレッシング準備を
行っていたので、その後のアドレッシングで最初に選択
される行と最後に選択される行とで、アドレッシング準
備からアドレッシングまでの経過時間が大きく異なって
いた。すなわち、最後の行のアドレッシングは、最初の
行のアドレッシングから走査周期(例えば1.5μs)
の概ね行数倍の時間も遅れてしまう。このため、特に消
去アドレッシングの場合には、アドレッシングの時期が
遅れるほど壁電荷が減衰して放電確率が低下するので
(具体的にはアドレス放電の開始電圧が5〜10V程度
高くなる)、アドレッシングの駆動電圧マージンの確保
が難しいという問題があった。Conventionally, as described above, addressing preparations have been made simultaneously for all the rows, so that the first row selected in the subsequent addressing and the last row selected in the subsequent addressing are prepared. The elapsed time from addressing preparation to addressing was greatly different. That is, the addressing of the last row starts from the addressing of the first row and starts at the scanning cycle (for example, 1.5 μs).
Will be delayed by about the number of lines. For this reason, especially in the case of erasing addressing, as the addressing time is delayed, the wall charge is attenuated and the discharge probability is reduced (specifically, the start voltage of the address discharge is increased by about 5 to 10 V). There is a problem that it is difficult to secure a drive voltage margin.
【0007】高精細のフルカラー動画表示を行うには、
書込みアドレッシングよりも高速性に優れた消去アドレ
ッシングを用いる必要がある。しかし、従来の駆動方法
では画面中のアドレッシングの後端側部分でアドレス放
電ミスに因る表示の乱れが生じ易い。In order to display a high-definition full-color moving image,
It is necessary to use erase addressing that is faster than write addressing. However, in the conventional driving method, display disorder is likely to occur due to an address discharge error in the rear end portion of the addressing in the screen.
【0008】本発明は、アドレッシングに係わる放電条
件を均等化し、表示の乱れを無くすことを目的としてい
る。SUMMARY OF THE INVENTION It is an object of the present invention to equalize discharge conditions relating to addressing and eliminate display disturbance.
【0009】[0009]
【課題を解決するための手段】請求項1の発明の方法
は、行方向に延び誘電体層で覆われた電極どうしによっ
て面放電を生じさせる構造のAC型のPDPの駆動方法
であって、画面の各行を行数より少ない複数の群のいず
れかに属するように分類し、帯電分布を一様化するアド
レッシング準備及び表示内容に応じた帯電分布を形成す
るアドレッシングを前記各群毎に時分割で行うものであ
る。According to a first aspect of the present invention, there is provided a method of driving an AC type PDP having a structure in which a surface discharge is generated between electrodes extending in a row direction and covered with a dielectric layer, Each line of the screen is classified so as to belong to one of a plurality of groups smaller than the number of lines, and addressing preparation for uniforming the charge distribution and addressing for forming a charge distribution according to display contents are time-divided for each group. Is what you do.
【0010】請求項2の発明の駆動方法において、前記
アドレッシング準備はセルに壁電荷を帯電させる処理で
あり、前記アドレッシングは行毎に点灯不要のセルの壁
電荷を消去する処理である。In the driving method according to the second aspect of the present invention, the addressing preparation is a process of charging a wall charge to a cell, and the addressing is a process of erasing a wall charge of a cell that does not need to be turned on for each row.
【0011】請求項3の発明の駆動方法は、 前記各群
どうしの間のアドレッシング準備及びアドレッシングを
行う順序関係を定期的に変更するものである。請求項4
の発明の駆動方法は、全ての群のアドレッシングが終了
した後、前記各行を画定する前記電極の対に対して点灯
維持のための電圧を一斉に印加するものである。In a driving method according to a third aspect of the present invention, the preparation of addressing between the groups and the order in which the addressing is performed are periodically changed. Claim 4
In the driving method according to the invention, after the addressing of all the groups is completed, a voltage for maintaining lighting is applied to the pair of electrodes defining each row at the same time.
【0012】請求項5の発明の駆動方法は、前記各群毎
に独立に制御可能な駆動回路を設け、前記アドレッシン
グの終わった群については、他の群のアドレッシングと
並行して点灯維持のための電圧印加を行うものである。In a driving method according to a fifth aspect of the present invention, a driving circuit that can be independently controlled is provided for each of the groups, and for the group whose addressing has been completed, the lighting is maintained in parallel with the addressing of the other groups. Is applied.
【0013】[0013]
【発明の実施の形態】図1は第1の実施形態に係るプラ
ズマ表示装置100の構成図である。プラズマ表示装置
100は、フラット型のカラー表示デバイスであるAC
型のPDP1と、画面(スクリーン)SCを構成する縦
横に並んだセルCを選択的に点灯させるための駆動ユニ
ット80とから構成されており、壁掛け式テレビジョン
受像機、コンピュータシステムのモニターなどとして利
用される。FIG. 1 is a configuration diagram of a plasma display device 100 according to a first embodiment. The plasma display device 100 is a flat type color display device AC
Type PDP 1 and a drive unit 80 for selectively lighting vertically and horizontally arranged cells C constituting a screen SC, and as a wall-mounted television receiver, a monitor of a computer system, etc. Used.
【0014】PDP1は、対をなす第1及び第2の主電
極としてのサステイン電極X,Yが平行配置され、各セ
ルCにおいてサステイン電極X,Yと第3の電極として
のアドレス電極Aとが交差する面放電構造のPDPであ
る。サステイン電極X,Yは画面の行方向(水平方向)
に延び、一方のサステイン電極Yはアドレッシングに際
して行単位にセルCを選択するためのスキャン電極とし
て用いられる。アドレス電極Aは列方向(垂直方向)に
延びており、列単位にセルCを選択するためのデータ電
極として用いられる。サステイン電極群とアドレス電極
群とが交差する領域が表示領域、すなわち画面SCであ
る。In the PDP 1, sustain electrodes X and Y as a pair of first and second main electrodes are arranged in parallel, and in each cell C, the sustain electrodes X and Y and an address electrode A as a third electrode are connected. This is a PDP having an intersecting surface discharge structure. The sustain electrodes X and Y are in the row direction (horizontal direction) of the screen.
And one sustain electrode Y is used as a scan electrode for selecting a cell C in a row unit at the time of addressing. The address electrode A extends in the column direction (vertical direction), and is used as a data electrode for selecting a cell C in a column unit. A region where the sustain electrode group and the address electrode group intersect is a display region, that is, a screen SC.
【0015】駆動ユニット80は、コントローラ81、
フレームメモリ82、データ処理回路83、サブフィー
ルドメモリ84、電源回路85、Xドライバ回路87、
Yドライバ回路88、及びアドレスドライバ回路89
A,89Bを有している。駆動ユニット80には、TV
チューナ、コンピュータなどの外部装置からR,G,B
の各色の輝度レベル(階調レベル)を示す画素単位のフ
ィールドデータDFが各種の同期信号とともに入力され
る。The drive unit 80 includes a controller 81,
A frame memory 82, a data processing circuit 83, a subfield memory 84, a power supply circuit 85, an X driver circuit 87,
Y driver circuit 88 and address driver circuit 89
A, 89B. The drive unit 80 includes a TV
R, G, B from external devices such as tuner and computer
The pixel-based field data DF indicating the luminance level (gradation level) of each color is input together with various synchronization signals.
【0016】フィールドデータDFは、フレームメモリ
82に一旦格納された後、データ処理回路83へ送られ
る。データ処理回路83は、後述のようにフィールドを
所定数のサブフィールドに分割して階調表示を行うため
のデータ変換手段であり、フィールドデータDFに応じ
たサブフィールドデータDsfを出力する。サブフィー
ルドデータDsfはサブフィールドメモリ84に格納さ
れる。サブフィールドデータDsfの各ビットの値は、
サブフィールドにおけるセルの点灯の要否を示す情報、
厳密にはアドレス放電の要否を示す情報である。The field data DF is once stored in the frame memory 82 and then sent to the data processing circuit 83. The data processing circuit 83 is data conversion means for dividing a field into a predetermined number of subfields and performing gradation display, as described later, and outputs subfield data Dsf corresponding to the field data DF. The subfield data Dsf is stored in the subfield memory 84. The value of each bit of the subfield data Dsf is
Information indicating the necessity of lighting the cell in the subfield,
Strictly, it is information indicating whether address discharge is necessary.
【0017】Xドライバ回路87はサステイン電極Xに
駆動電圧を印加し、Yドライバ回路88はサステイン電
極Yに駆動電圧を印加する。アドレスドライバ回路89
A,89Bはアドレス電極Aに駆動電圧を印加する。こ
れらドライバ回路には電源回路85から所定の電力が供
給される。The X driver circuit 87 applies a drive voltage to the sustain electrode X, and the Y driver circuit 88 applies a drive voltage to the sustain electrode Y. Address driver circuit 89
A and 89B apply a drive voltage to the address electrode A. A predetermined power is supplied from the power supply circuit 85 to these driver circuits.
【0018】なお、駆動ユニット80はPDP1の背面
側に配置され、各ドライバ回路と電極とが図示しないフ
レキシブルケーブルで電気的に接続される。その接続強
度の均一化を図るため、各ドライバ回路毎に3〜5枚の
フレキシブルケーブルが用いられる。The drive unit 80 is arranged on the back side of the PDP 1, and each driver circuit and the electrodes are electrically connected by a flexible cable (not shown). In order to make the connection strength uniform, three to five flexible cables are used for each driver circuit.
【0019】図2はPDP1の内部構造を示す斜視図で
ある。PDP1では、前面側のガラス基板11の内面
に、行L毎に一対ずつサステイン電極X,Yが配列され
ている。行Lは画面における水平方向のセル列である。
サステイン電極X,Yは、それぞれが透明導電膜41と
金属膜(バス導体)42とからなり、低融点ガラスから
なる厚さ30μm程度の誘電体層17で被覆されてい
る。誘電体層17の表面にはマグネシア(MgO)から
なる厚さ数千オングストロームの保護膜18が設けられ
ている。アドレス電極Aは、背面側のガラス基板21の
内面を覆う下地層22の上に配列されており、厚さ10
μm程度の誘電体層24によって被覆されている。誘電
体層24の上には、高さ150μmの平面視直線帯状の
隔壁29が、各アドレス電極Aの間に1つずつ設けられ
ている。これらの隔壁29によって放電空間30が行方
向にサブピクセル(単位発光領域)毎に区画され、且つ
放電空間30の間隙寸法が規定されている。そして、ア
ドレス電極Aの上方及び隔壁29の側面を含めて背面側
の内面を被覆するように、カラー表示のためのR,G,
Bの3色の蛍光体層28R,28G,28Bが設けられ
ている。放電空間30には主成分のネオンにキセノンを
混合した放電ガスが充填されており、蛍光体層28R,
28G,28Bは放電時にキセノンが放つ紫外線によっ
て局部的に励起されて発光する。表示の1ピクセル(画
素)は行方向に並ぶ3個のサブピクセルで構成される。
各サブピクセル内の構造体がセル(表示素子)Cであ
る。隔壁29の配置パターンがストライプパターンであ
ることから、放電空間30のうちの各列に対応した部分
は全ての行Lに跨がって列方向に連続している。FIG. 2 is a perspective view showing the internal structure of the PDP 1. In the PDP 1, a pair of sustain electrodes X and Y are arranged for each row L on the inner surface of the glass substrate 11 on the front side. Row L is a horizontal cell column on the screen.
Each of the sustain electrodes X and Y is composed of a transparent conductive film 41 and a metal film (bus conductor) 42, and is covered with a dielectric layer 17 made of low melting point glass and having a thickness of about 30 μm. On the surface of the dielectric layer 17, a protective film 18 made of magnesia (MgO) and having a thickness of several thousand angstroms is provided. The address electrodes A are arranged on a base layer 22 that covers the inner surface of the glass substrate 21 on the rear side, and have a thickness of 10 mm.
It is covered with a dielectric layer 24 of about μm. On the dielectric layer 24, a partition 29 having a height of 150 μm and having a linear band shape in a plan view is provided between each address electrode A. These partition walls 29 divide the discharge space 30 in the row direction for each sub-pixel (unit light-emitting region), and define the gap size of the discharge space 30. Then, R, G, and R for color display are covered so as to cover the inner surface on the back side including the upper side of the address electrode A and the side surface of the partition wall 29.
The three color phosphor layers 28R, 28G, and 28B are provided. The discharge space 30 is filled with a discharge gas in which xenon is mixed with neon as a main component.
28G and 28B are locally excited by ultraviolet light emitted by xenon during discharge to emit light. One pixel (pixel) of the display is composed of three sub-pixels arranged in the row direction.
The structure in each sub-pixel is a cell (display element) C. Since the arrangement pattern of the partition walls 29 is a stripe pattern, a portion corresponding to each column in the discharge space 30 is continuous in the column direction across all the rows L.
【0020】以下、プラズマ表示装置100におけるP
DP1の駆動方法を説明する。図3はフィールド構成と
基本の駆動シーケンスとを示す図である。例えばテレビ
ジョン映像の表示においては、2値の点灯制御によって
階調再現を行うために、入力画像である時系列の各フィ
ールドf(符号の添字は表示順位を表す)を例えば8個
のサブフレームsf1,sf2,sf3,sf4,sf
5,sf6,sf7,sf8に分割する。言い換えれ
ば、フレームFを構成する各フィールドfを8個のサブ
フレームsf1〜sf8の集合に置き換える。ただし、
コンピュータ出力などのノンインタレース形式の画像を
再生する場合には、各フレームを8分割する。そして、
これらサブフィールドsf1〜sf8における輝度の相
対比率が1:2:4:8:16:32:64:128と
なるように重み付けをして各サブフィールドsf1〜s
f8のサステイン放電回数を設定する。サブフィールド
単位の点灯/非点灯の組合せでRGBの各色毎に256
段階の輝度設定を行うことができるので、表示可能な色
の数は2563 となる。なお、サブフィールドsf1〜
sf8を輝度の重みの順に表示する必要はない。例えば
重みの大きいサブフィールドsf8を表示期間の中間に
配置するといった最適化を行うことができる。Hereinafter, P in the plasma display device 100 will be described.
The driving method of DP1 will be described. FIG. 3 is a diagram showing a field configuration and a basic drive sequence. For example, in the display of a television image, in order to reproduce gradation by binary lighting control, each field f of a time series as an input image (a subscript of a code represents a display order) is, for example, 8 sub-frames. sf1, sf2, sf3, sf4, sf
5, sf6, sf7, and sf8. In other words, each field f forming the frame F is replaced with a set of eight sub-frames sf1 to sf8. However,
When a non-interlaced image such as a computer output is reproduced, each frame is divided into eight. And
Weighting is performed so that the relative ratio of luminance in these subfields sf1 to sf8 is 1: 2: 4: 8: 16: 32: 64: 128.
The number of sustain discharges of f8 is set. It is 256 for each color of RGB by lighting / non-lighting combination in subfield units.
Since the luminance can be set stepwise, the number of colors that can be displayed is 256 3 . Note that the subfields sf1 to sf1
It is not necessary to display sf8 in the order of the luminance weight. For example, optimization such as placing the subfield sf8 having a large weight in the middle of the display period can be performed.
【0021】各サブフィールドsf1〜sf8に割り当
てるサブフィールド期間Tsfは、アドレッシング準備
期間TR、アドレス期間TA、及びサステイン期間TS
からなる。サステイン期間TSは階調レベルに応じた輝
度を確保するために点灯状態を維持する期間である。各
サブフィールド期間Tsfにおいて、リセット期間TR
及びアドレス期間TAの長さは輝度の重みに係わらず一
定であるが、サステイン期間TSの長さは輝度の重みが
大きいほど長い。つまり、1つのフィールドfに対応す
る8つのサブフィールド期間Tsfの長さは互いに異な
る。The subfield period Tsf assigned to each of the subfields sf1 to sf8 includes an addressing preparation period TR, an address period TA, and a sustain period TS
Consists of The sustain period TS is a period during which the lighting state is maintained in order to secure luminance according to the gradation level. In each subfield period Tsf, the reset period TR
The length of the address period TA is constant regardless of the luminance weight, but the length of the sustain period TS is longer as the luminance weight is larger. That is, the lengths of the eight subfield periods Tsf corresponding to one field f are different from each other.
【0022】アドレッシング準備期間TRにおいては、
サステイン電極Xに正極性の電圧パルスPrを印加する
第1過程と、サステイン電極Xに正極性の電圧パルスP
rxを印加し且つサステイン電極Yに負極性の電圧パル
スPryを印加する第2過程とによって、1つ前のサブ
フィールドにおいて点灯した“前回点灯セル”及び点灯
しなかった“前回非点灯セル”に所定の極性の壁電荷が
形成される。なお、第1過程ではアドレス電極Aを50
〜120V程度の正電位にバイアスし、アドレス電極A
とサステイン電極Xとの間の不要の放電を防止する。第
2過程に続いて、帯電の均一性を高めるため、サステイ
ン電極Yに正極性の電圧パルスPrsを印加して全ての
セルで面放電を生じさせる。この面放電によって帯電極
性は反転する。その後、電荷の消失を避けるため、サス
テイン電極Yの電位を所定値まで緩やかに低減させる。In the addressing preparation period TR,
A first step of applying a positive voltage pulse Pr to the sustain electrode X; and a positive voltage pulse P to the sustain electrode X.
By applying the rx and applying the negative voltage pulse Pry to the sustain electrode Y, the “last time lit cell” illuminated in the immediately preceding subfield and the “last time non-illuminated cell” not illuminated are obtained. A wall charge of a predetermined polarity is formed. In the first step, the address electrode A is set to 50
Bias to a positive potential of about 120 V
Unnecessary discharge between the electrode and the sustain electrode X is prevented. Subsequent to the second step, a positive voltage pulse Prs is applied to the sustain electrode Y to increase surface uniformity in all cells in order to improve the uniformity of charging. The charging polarity is reversed by this surface discharge. After that, the potential of the sustain electrode Y is gradually reduced to a predetermined value in order to avoid the loss of charge.
【0023】アドレス期間TAにおいては、1行ずつ順
に各行を選択し、該当するサステイン電極Yに負極性の
スキャンパルスPyを印加する。行の選択と同時に、非
点灯とすべきセル(今回非点灯セル)に対応したアドレ
ス電極Aに対して正極性のアドレスパルスPaを印加す
る。選択された行におけるアドレスパルスPaの印加さ
れたセルでは、サステイン電極Yとアドレス電極Aとの
間で対向放電が起こって誘電体層17の壁電荷が消失す
る。アドレスパルスPaの印加時点ではサステイン電極
Xの近傍には正極性の壁電荷が存在するので、その壁電
圧でアドレスパルスPaが打ち消され、サステイン電極
Xとアドレス電極Aとの間では放電は起きない。このよ
うな消去アドレッシングは、書込み形式と違って電荷の
再形成が不要であるので、高速化に適している。In the address period TA, each row is selected one by one in order, and a negative scan pulse Py is applied to the corresponding sustain electrode Y. Simultaneously with the selection of the row, a positive address pulse Pa is applied to the address electrode A corresponding to the cell to be turned off (the non-lighted cell this time). In the cell to which the address pulse Pa is applied in the selected row, a counter discharge occurs between the sustain electrode Y and the address electrode A, and the wall charges of the dielectric layer 17 disappear. At the time of application of the address pulse Pa, positive wall charges exist near the sustain electrode X, so that the address pulse Pa is canceled by the wall voltage, and no discharge occurs between the sustain electrode X and the address electrode A. . Such erasing addressing is suitable for high-speed operation, because it does not require the regeneration of charges unlike the writing method.
【0024】サステイン期間TSにおいては、不要の放
電を防止するために全てのアドレス電極Aを正極性の電
位にバイアスし、最初に全てのサステイン電極Xに正極
性のサステインパルスPsを印加する。その後、サステ
イン電極Yとサステイン電極Xとに対して交互にサステ
インパルスPsを印加する。本実施形態では、最終のサ
ステインパルスPsはサステイン電極Yに印加される。
サステインパルスPsの印加によって、アドレス期間T
Aにおいて壁電荷の残されたセル(今回点灯セル)で面
放電が生じる。In the sustain period TS, all the address electrodes A are biased to a positive potential in order to prevent unnecessary discharge, and a positive sustain pulse Ps is first applied to all the sustain electrodes X. Thereafter, a sustain pulse Ps is alternately applied to the sustain electrodes Y and the sustain electrodes X. In the present embodiment, the last sustain pulse Ps is applied to the sustain electrode Y.
By applying the sustain pulse Ps, the address period T
At A, a surface discharge occurs in a cell where the wall charges are left (the currently lit cell).
【0025】各パルスの波高値及びパルス幅の一例を表
1に示す。Table 1 shows an example of the peak value and pulse width of each pulse.
【0026】[0026]
【表1】 [Table 1]
【0027】図4は駆動シーケンスを示す図である。プ
ラズマ表示装置100においては、アドレッシング準備
及びアドレッシングが全ての行Lについて一斉に行われ
ず、画面を列方向に例えば3分割したブロックK1,K
2,K3毎に時分割で行われる。図4の例では行の総数
が480であって、各ブロックK1〜K3の行数は16
0である。画面の分割数が多いほど行選択(走査)の先
頭行と最終行との間におけるアドレス放電の時間的ずれ
が少なくなるが、1サブフィールド当たりのアドレッシ
ング準備の回数は多くなる。分割数の選定には、このこ
とを考慮する必要がある。また、回路構成及び組み立て
の観点からみると、各サステイン電極Yと駆動ユニット
80との接続に用いるフレキシブルケーブルの枚数に分
割数を合わせ、各フレキシブルケーブルへの行Lの振り
分けに合わせて画面を区画するのが望ましい。FIG. 4 is a diagram showing a driving sequence. In the plasma display device 100, the addressing preparation and the addressing are not performed simultaneously for all the rows L, and the screen is divided into blocks K1 and K, for example, divided into three in the column direction.
2 and K3 in time division. In the example of FIG. 4, the total number of rows is 480, and the number of rows in each of the blocks K1 to K3 is 16
0. As the number of screen divisions increases, the time lag of address discharge between the first row and the last row of row selection (scanning) decreases, but the number of addressing preparations per subfield increases. This must be taken into account when selecting the number of divisions. Also, from the viewpoint of circuit configuration and assembly, the number of divisions is adjusted to the number of flexible cables used to connect each sustain electrode Y and the drive unit 80, and the screen is divided according to the distribution of the rows L to each flexible cable. It is desirable to do.
【0028】図4の例では、第1のブロックK1→第2
のブロックK2→第3のブロックK3の順にアドレッシ
ングが行われ、その後に全てのブロックK1〜K3で一
斉にサステイン(点灯維持)が行われる。つまり、アド
レッシング準備期間、アドレッシング期間、及びサステ
イン期間は時間的に完全に分離されている。アドレッシ
ング準備及びアドレッシングを行う順序については、ラ
イン番号の昇順(図示の順序)に限らず、例えばライン
番号の降順(K3→K2→K1)でもよい。また、サブ
フィールド毎又はフィールド毎に昇順と降順とを交互に
切り換えてもよいし、乱数を利用した不特定の順序とし
てもよい。In the example of FIG. 4, the first block K1 → the second block K1
, The addressing is performed in the order of the block K2 → the third block K3, and thereafter, sustaining (lighting maintenance) is performed simultaneously in all the blocks K1 to K3. That is, the addressing preparation period, the addressing period, and the sustain period are completely separated in time. The order of preparing the addressing and performing the addressing is not limited to the ascending order of the line numbers (the order shown), but may be the descending order of the line numbers (K3 → K2 → K1). In addition, the order may be switched between ascending order and descending order for each subfield or for each field, or may be an unspecified order using random numbers.
【0029】図5は主電極への電圧印加の模式図であ
る。Xドライバ回路87には電圧パルスPr,Prx
(電圧Vwx)の印加を制御するスイッチングデバイス
がブロックK1〜K3毎に設けられている。Yドライバ
回路88にも電圧パルスPr,Prx(電圧Vwy)の
印加を制御するスイッチングデバイスがブロックK1〜
K3毎に設けられている。これにより、上述のとおりア
ドレッシング準備及びアドレッシングを時分割で行うこ
とができる。なお、サステインパルスPs(電圧Vs)
は、ブロックK1〜K3を区別することなく、全ての行
Lに対して共通に印加される。FIG. 5 is a schematic diagram of voltage application to the main electrode. X driver circuit 87 has voltage pulses Pr, Prx
A switching device for controlling application of (voltage Vwx) is provided for each of the blocks K1 to K3. Switching devices for controlling the application of the voltage pulses Pr and Prx (voltage Vwy) to the Y driver circuit 88 are also provided in blocks K1 to K1.
It is provided for each K3. As a result, addressing preparation and addressing can be performed in a time-division manner as described above. Note that the sustain pulse Ps (voltage Vs)
Is applied in common to all the rows L without distinguishing the blocks K1 to K3.
【0030】図6は第2の実施形態に係るプラズマ表示
装置200の要部の構成図である。プラズマ表示装置2
00は、上述した構造のPDP1とそのセルを選択的に
点灯させる駆動ユニットとから構成されている。プラズ
マ表示装置200では、サステイン電極Xに駆動電圧を
印加するために、画面を列方向に3分割した各ブロック
毎に1個ずつ互いに独立に制御可能なXドライバ回路9
7A,97B,97Cが設けられている。また、同様に
サステイン電極Yについても、ブロック毎にYドライバ
回路98A,98B,98Cが設けられている。2個の
アドレスドライバ回路99A,99Bを有しているが、
これはアドレス電極Aの外部接続端子を基板21の両端
に振り分けて設けているためである。各列のアドレス電
極Aは3つのブロックに跨がっており、全ての行に共通
である。FIG. 6 is a configuration diagram of a main part of a plasma display device 200 according to the second embodiment. Plasma display device 2
Reference numeral 00 denotes a PDP 1 having the above-described structure and a drive unit for selectively lighting the cell. In the plasma display device 200, in order to apply a drive voltage to the sustain electrode X, an X driver circuit 9 that can be controlled independently of each other for each block obtained by dividing the screen into three in the column direction.
7A, 97B and 97C are provided. Similarly, for the sustain electrode Y, Y driver circuits 98A, 98B, 98C are provided for each block. Although it has two address driver circuits 99A and 99B,
This is because the external connection terminals of the address electrode A are provided separately at both ends of the substrate 21. The address electrode A in each column extends over three blocks, and is common to all rows.
【0031】図7は第2の実施形態の駆動シーケンスを
示す図である。プラズマ表示装置200においても、ア
ドレッシング準備及びアドレッシングは上述の実施形態
と同様に各ブロック毎に時分割で行われる。しかし、サ
ステインは、全ての行に対するアドレッシングの終了を
待たずに、アドレッシングの終了したブロックから順に
逐次に行われる。すなわち、あるブロックK2,K3の
アドレッシングとそれ以前にアドレッシングの終了した
ブロックK1,K2のサステインとが並行して行われ
る。なお、サステインの終了したブロックから順に次の
サブフィールドのアドレッシング準備を開始してもよい
し、全てのブロックK1〜K3のサステインが終了する
のを待って次のサブフィールドのアドレッシング準備を
開始してもよい。FIG. 7 is a diagram showing a drive sequence according to the second embodiment. In the plasma display device 200 as well, preparation for addressing and addressing are performed in a time-division manner for each block as in the above-described embodiment. However, sustaining is performed sequentially from the block for which addressing has been completed, without waiting for the end of addressing for all rows. That is, addressing of certain blocks K2 and K3 and sustaining of blocks K1 and K2 whose addressing has been completed before that are performed in parallel. The addressing preparation for the next subfield may be started in order from the block where the sustain has been completed, or the addressing preparation for the next subfield may be started after the sustain of all the blocks K1 to K3 is completed. Is also good.
【0032】以上の実施形態によれば、アドレッシング
準備に係る駆動回路部品に要求される電流容量が従来の
1/3になるので、駆動ユニットの低価格化を図ること
ができる。According to the above embodiment, the current capacity required for the drive circuit components in preparation for addressing is reduced to 1/3 of the conventional one, so that the drive unit can be reduced in cost.
【0033】上述の実施形態によれば、列方向に並ぶブ
ロックK1〜K3毎にアドレッシング準備を行うので、
駆動回路の配線が簡単である。ただし、必ずしも各回の
アドレッシング準備の対象となる一定数(例示は16
0)の行が互いに隣接している必要はなく、任意に行を
選んで群分けすることができる。各群の行数は互いに異
なってもよい。According to the above embodiment, the addressing preparation is performed for each of the blocks K1 to K3 arranged in the column direction.
The wiring of the drive circuit is simple. However, a certain number of addresses to be prepared for each addressing (16
The rows in 0) do not need to be adjacent to each other, and the rows can be arbitrarily selected and grouped. The number of rows in each group may be different from each other.
【0034】上述の実施形態においては、アドレス放電
による蛍光体の劣化を軽減するためにアドレスパルスP
aを正極性と定めて他のパルスの極性を設定し、また、
片方のサステイン電極のみに正極性のサステインパルス
を印加するようにして駆動回路を簡単化した例を挙げた
が、これに限定されるものではない。つまり、印加電圧
の極性の変更は可能である。アドレッシング準備におけ
る第2過程の電圧パルスPrx,Pryについては、波
高値の割り振りは任意であるが、回路構成の上では例示
の同等に割り振るVsと−Vsの組合せにするのが有利
である。In the above embodiment, the address pulse P is used to reduce the deterioration of the phosphor due to the address discharge.
a is defined as positive polarity, and the polarity of other pulses is set.
An example was given in which the driving circuit was simplified by applying a positive sustain pulse to only one of the sustain electrodes, but the present invention is not limited to this. That is, the polarity of the applied voltage can be changed. Regarding the voltage pulses Prx and Pry in the second step in the addressing preparation, the peak value can be arbitrarily assigned, but it is advantageous to use a combination of Vs and −Vs which are equally assigned as illustrated in the circuit configuration.
【0035】[0035]
【発明の効果】請求項1乃至請求項5の発明によれば、
アドレッシングに係わる放電条件を均等化し、表示の乱
れを無くすことができる。According to the first to fifth aspects of the present invention,
Discharge conditions relating to addressing can be equalized and display disturbance can be eliminated.
【図1】第1の実施形態に係るプラズマ表示装置の構成
図である。FIG. 1 is a configuration diagram of a plasma display device according to a first embodiment.
【図2】PDPの内部構造を示す斜視図である。FIG. 2 is a perspective view showing an internal structure of the PDP.
【図3】フィールド構成と基本の駆動シーケンスとを示
す図である。FIG. 3 is a diagram showing a field configuration and a basic drive sequence.
【図4】駆動シーケンスを示す図である。FIG. 4 is a diagram showing a driving sequence.
【図5】主電極への電圧印加の模式図である。FIG. 5 is a schematic diagram of voltage application to a main electrode.
【図6】第2の実施形態に係るプラズマ表示装置の要部
の構成図である。FIG. 6 is a configuration diagram of a main part of a plasma display device according to a second embodiment.
【図7】第2の実施形態の駆動シーケンスを示す図であ
る。FIG. 7 is a diagram illustrating a drive sequence according to the second embodiment.
1 PDP X,Y サステイン電極(電極) 17 L 行 K1,K2,K3 群 C セル Ps サステインパルス(点灯維持のための電圧) 97A〜B Xドライバ回路(駆動回路) 98A〜B Yドライバ回路(駆動回路) 1 PDP X, Y sustain electrode (electrode) 17 L row K1, K2, K3 group C cell Ps sustain pulse (voltage for maintaining lighting) 97A-B X driver circuit (drive circuit) 98A-BY driver circuit (drive) circuit)
Claims (5)
しによって面放電を生じさせる構造のAC型のPDPの
駆動方法であって、 画面の各行を行数より少ない複数の群のいずれかに属す
るように分類し、帯電分布を一様化するアドレッシング
準備及び表示内容に応じた帯電分布を形成するアドレッ
シングを、前記各群毎に時分割で行うことを特徴とする
PDPの駆動方法。1. A method of driving an AC-type PDP having a structure in which surface discharge is generated by electrodes extending in a row direction and covered with a dielectric layer, wherein each row of a screen is divided into a plurality of groups smaller than the number of rows. A method for driving a PDP, characterized in that addressing preparation for uniforming the charge distribution and addressing for forming a charge distribution in accordance with display contents are performed in a time-division manner for each of the groups.
を帯電させる処理であり、 前記アドレッシングは、行毎に点灯不要のセルの壁電荷
を消去する処理である請求項1記載のPDPの駆動方
法。2. The method of driving a PDP according to claim 1, wherein said preparation for addressing is a process of charging a cell with wall charges, and said addressing is a process of erasing a wall charge of a cell which does not need to be turned on for each row. .
及びアドレッシングを行う順序関係を定期的に変更する
請求項1又は請求項2記載のPDPの駆動方法。3. The method of driving a PDP according to claim 1, wherein an addressing preparation between the groups and an order relationship in which the addressing is performed are periodically changed.
前記各行を画定する前記電極の対に対して点灯維持のた
めの電圧を一斉に印加する請求項1乃至請求項3のいず
れかに記載のPDPの駆動方法。4. After all groups have been addressed,
4. The method of driving a PDP according to claim 1, wherein a voltage for maintaining lighting is simultaneously applied to the pair of electrodes defining each of the rows. 5.
設け、 前記アドレッシングの終わった群については、他の群の
アドレッシングと並行して点灯維持のための電圧印加を
行う請求項1乃至請求項3のいずれかに記載のPDPの
駆動方法。5. A driving circuit which is independently controllable for each group, and a voltage for maintaining lighting is applied to the group after the addressing in parallel with the addressing of the other groups. The method of driving a PDP according to claim 3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9356910A JPH11184427A (en) | 1997-12-25 | 1997-12-25 | Pdp driving method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9356910A JPH11184427A (en) | 1997-12-25 | 1997-12-25 | Pdp driving method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11184427A true JPH11184427A (en) | 1999-07-09 |
Family
ID=18451381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9356910A Withdrawn JPH11184427A (en) | 1997-12-25 | 1997-12-25 | Pdp driving method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11184427A (en) |
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-
1997
- 1997-12-25 JP JP9356910A patent/JPH11184427A/en not_active Withdrawn
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