JPH1117751A - 周波数判定回路 - Google Patents

Abstract

(57)【要約】 【課題】 サンプリングする周期の数を増やすことな
く、ノイズ発生による誤判定を取り除いて高速に周波数
判定をする。 【解決手段】エッジ検出部１は入力信号の変化点を検出
し、カウンタ２は基準クロックをカウントソースとし
て、入力信号の変化点から変化点の間隔を測定し、毎周
期出力する。第１の判定回路部３はカウンタ２の測定値
が周期の許容範囲内にあるか否かを判定し、第２の判定
回路部４はカウンタ２の測定値とあらかじめ定められた
値との比較を行い、ラッチ６は第２の判定回路部４の判
定値を保持し、第１の判定回路部３の判定が許容範囲外
の場合に、判定信号５によりラッチ６の内容の変更を禁
止し、ラッチ６は直前の入力信号周期の内容を保持し、
メモリ７−１から７−５は最新の入力信号５周期分のラ
ッチ６の内容を記憶し、多数決判定回路部８はメモリ７
−１から７−ｎの内容を多数決判定しデータ出力とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＳＫ（Ｆｒｅｑ
ｅｎｃｙ Ｓｉｆｔ Ｋｅｙｉｎｇ）変調された入力信
号の周波数判定回路に係わり、特にノイズなどが発生し
ても誤判定することなく高速に周波数判定が出来る周波
数判定回路に関する。

【０００２】

【従来の技術】ＦＳＫ変調は、中心周波数をはさんだ高
低２つの周波数にデジタル信号“１”と“０”を対応さ
せた変調方式である。

【０００３】ＦＳＫ変調の代表的な利用例としては移動
通信システムがある。移動通信システムの身近な例とし
ては、無線呼び出しシステム（ページャ）があり、この
無線呼び出しシステムでは情報速度数ｋｂｐｓから数十
ｋｂｐｓのＦＳＫが使用されている。

【０００４】その他のＦＳＫが採用されている通信シス
テムの例として、モデム通信があり１２００ｂｐｓ以下
の低速モデムに採用されている。

【０００５】上述したＦＳＫを復調する時に使用する検
波方式の例がオーム社刊、エレクトロニクス誌、１９９
６年１２月１日号、第２０ページに記載されている。同
誌所載の検波方式をブロック図で示した図７を参照する
と、図７（ａ）に示す同期検波回路は、受信信号をＢＰ
Ｆ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）９で帯域制限
した後、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）１
０を用いて受信波の搬送波に位相同期した基準波を作り
出している。その基準波をＢＰＦ９出力の受信波と掛け
算することにより、情報を取り出すことができる。その
情報をＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）１１
を介して取り出し、回路１２において標本化することに
より、データを判定する。

【０００６】図７（ｂ）に示す遅延検波回路は、ＰＬＬ
を必要とせず、受信信号をＢＰＦ１３で帯域制限した
後、データの１ビット前の信号を遅延させて、その信号
の搬送波を基準信号として用いる。その基準波をＢＰＦ
１３出力の受信波と掛け算することにより、情報を取り
出すことができる。その情報をＬＰＦ１５を介して取り
出し、回路１６において標本化することにより、データ
を判定する。基準信号にはノイズが含まれるため、検波
特性は同期検波に比べて劣化する。

【０００７】図７（ｃ）に示す非同期検波回路は、ＦＳ
Ｋ信号のｆ１とｆ２の周波数に同調したＢＰＦ１７，１
９があり、それぞれの後段に包絡線検波器１８，２０が
ある。包絡線検波器１８，２０で検波した電圧が掛け算
器に導かれて掛け算され、回路２１において標本化する
ことにより、データを判定する。

【０００８】図７（ｄ）に示す周波数検波回路は、受信
信号をＢＰＦ２２で帯域制限した後、周波数弁別器２３
で弁別し後積分器２４を介して周波数の変動に応じた電
圧値を得ることができるので、そのまま回路２１におい
て標本化し、データを判定することができる。

【０００９】同期検波は非同期検波と比較してすぐれた
復調性能をもつが、フェージング環境下では受信信号に
激しい位相変動があるため、逆に性能が劣化する。ＦＳ
Ｋ変調は、周波数変調、定包絡線性変調であり、その結
果フェージング環境下での性能劣化が少ないという特徴
を活かすため、非同期検波、周波数検波による復調方式
が採用されることが多い。本発明は、周波数検波回路の
一種である。

【００１０】この種の従来の周波数判定回路の一例が特
開平２−２９７０７１号公報に記載されている。同公報
記載の周波数検出装置のブロック図を示した図８を参照
すると、コンパレータ２６は入力したアナログ信号３３
をデジタル信号に変換する。

【００１１】周期測定部２７はコンパレータ２６の出力
信号の立ち上がりもしくは立下がり変化のいずれかを検
出し、クロック３５をカウントソースとして、変化の生
ずる間隔を測定する。メモリ２８は周期測定部２７の最
新の出力を１周期分ストアする。メモリ２９は後述する
演算によって平均化した周期をストアする。レジスタ３
０は入力信号の周期が目的のものか否かの判定を行う際
の周期の許容範囲の上限値を記憶する。レジスタ３１は
周期の許容範囲の下限値を記憶する。ＣＰＵ３２は周期
測定部２７からの出力をメモり２８にストアした後、レ
ジスタ３０および３１にストアされた上限値および下限
値を比較し許容範囲内であれば検出信号３４を出力す
る。

【００１２】この周波数検出装置はメモリの数を増すこ
となく、入力信号の外乱による変動を取り除いて安定し
た検出信号を得ることを目的として用いられている。以
下、この方式をＦＳＫ変調された入力信号の周波数判定
に用いた場合の動作を説明する。

【００１３】入力信号３３は、コンパレータ２６よって
方形波に変換された後、周期測定部２７に入力される。
周期測定部２７では、入力信号の変化点から変化点（立
ち上がり変化から次の立ち上がり変化、もしくは立下が
り変化から次の立下がり変化）の間隔を、クロック３５
をカウントソースとして測定し、毎周期出力する。ここ
でクロック３５の周波数は、入力信号３３に比べて、十
分に高いものとする。ＣＰＵ３２は周期測定部２７から
出力がある毎に、上述した検出処理を行う。

【００１４】このＣＰＵ３２の検出処理（点線枠内が従
来例記載）を示した図９を参照すると、周期測定部２７
の出力をメモリ２８にストアした後に、下記の演算を行
う。

【００１５】 Ｔ＝（１／Ｎ）・（メモリ１１）＋｛（Ｎ−１）／Ｎ｝・（メモリ１２）…… ………………………………………………（１） ここで、Ｔ：平均化した周期 Ｎ：平均化する周期の数 （１）式によって求めた周期Ｔについて、レジスタ３０
に入っている許容範囲の上限値とレジスタ３１に入って
いる許容範囲の下限値と比較し、許容範囲内であれば検
出信号をＯＮにし、範囲外であればＯＦＦにする。

【００１６】また、次の周期での演算のために、（１）
式で求めた周期Ｔを、メモリ２９にストアする。次に、
平均化した周期Ｔと中心周期とを比較し、“Ｔ≧中心周
期”のとき“０”、“Ｔ＜中心周期”のとき“１”のデ
ータ判定を行う。

【００１７】入力信号にノイズが発生した場合の動作説
明用のタイミングチャートを示した図１０を参照する
と、周期の数Ｎ＝４、中心周期＝７７とし、入力信号と
して、データ“０”を示す周波数ｆ１が入力されている
ものとし、ｍ周期目にノイズが発生した場合は、ｍ周期
からｍ＋８周期までの間が、（平均化した周期Ｔ）＜
（中心周期）となるため、データ“１”と判定（誤判
定）する。

【００１８】Ｎ＝４０とすると、このノイズ発生による
誤判定を取り除くことができる。Ｎ＝４０としたとき
の、ｍ周期目の平均化した周期Ｔmは、 Ｔ_m ＝（１／４０）×３０＋（３９／４０）×８０＝７
８ ｍ＋１周期目の平均化した周期Ｔ_m+1 は、 Ｔ_m+1 ＝（１／４０）×５０＋（３９／４０）×７８＝
７７ ｍ＋２周期目の平均化した周期Ｔ_m+2 は、 Ｔ_m+2 ＝（１／４０）×８０＋（３９／４０）×７７＝
７７ となり、“Ｔ≧中心周期”となるため、データ“０”の
判定となり、誤判定を取り除くことができる。

【００１９】しかしながら、上述した説明からも明らか
なように、ノイズの影響を小さくするためには平均化す
る周期の数Ｎを大きくする必要がある。

【００２０】

【発明が解決しようとする課題】上述した従来の周波数
検出装置の問題点は、高速に周波数判定することができ
ないということである。

【００２１】その理由は、ノイズ発生による誤判定を取
り除くためには平均化する周期の数Ｎを大きくしなけれ
ばならないからである。高速に周波数判定を行うために
はサンプリングする周期の数を少なくしなければならな
い。これらは互いに相反する要求を含んでいるので、い
ずれかを優先するか、適当なところで妥協せざるを得な
い。

【００２２】本発明は、上述した従来の問題点に鑑みな
されたものであり、入力した信号周波数をサンプリング
するための周期の数を増やすことなく、ノイズ発生によ
る誤判定を取り除いて、高速で周波数判定をすることに
よって、伝送効率向上に寄与する周波数判定回路を提供
することにある。

【００２３】

【課題を解決するための手段】本発明の周波数判定回路
は、所定の周波数をもつ入力信号の立ち上がりもしくは
立下がり変化点のいずれかを検出するエッジ検出部と、
前記変化点から次の変化点までの間隔を測定するカウン
タと、このカウンタの周期測定値があらかじめ定める許
容範囲内にあるか否かを判定する第１の判定回路部と、
前記カウンタの周期測定値とあらかじめ定められた前記
入力信号の周波数の中心周期の値との比較を行う第２の
判定回路部と、前記第１の判定回路部の判定値が前記許
容範囲外の場合に、前記第２の判定回路部の判定値とし
て直前の前記入力信号の周期における判定値を使用する
周波数判定手段とで構成することを特徴とする。

【００２４】また、前記周波数判定手段は、前記第２の
判定回路部の判定値を保持するラッチと、前記入力信号
の所定周期のうち当該時点に最も近い複数周期分に対応
する前記判定値を前記ラッチから入力し順次シフトさせ
て記憶する複数ビットのレジスタと、このレジスタに記
憶される個々の前記周期内の前記判定値のうち過半数の
ビットをしめる値を多数決判定して周波数判定データと
して出力する多数決判定回路部とを有し、前記第１の判
定回路部の判定値が前記許容範囲外の場合に、その判定
信号に応答して前記ラッチへの書き込みを禁止すること
により、前記ラッチには直前の前記入力信号周期の内容
をそのまま保持させる構成からなる。

【００２５】さらに、前記許容範囲を決定する上限周期
と下限周期とがあらかじめ設定される前記第１の判定回
路部と前記許容範囲の中心周期があらかじめ設定される
前記第２の判定回路部との組み合わせを有する。

【００２６】さらにまた、前記許容範囲を決定する上限
周期と下限周期とがあらかじめ設定される前記第１の判
定回路部と前記許容範囲のを決定するための複数の比較
値があらかじめ設定される前記第２の判定回路部との組
み合わせで得られた前記判定値を前記周波数判定手段に
供給することができる。

【００２７】また、前記周波数判定手段は、複数の周波
数が連続する入力信号が供給され、これらの周波数に対
応させて前記第２の判定回路部の判定値を保持する複数
ビットのラッチと、前記周波数それぞれの所定周期のう
ち当該時点に最も近い複数周期分に対応する前記判定値
を前記ラッチから入力し順次シフトさせて記憶する複数
ビットのレジスタと、このレジスタに記憶される各周波
数の個々の周期内の前記判定値のうちで過半数のビット
をしめる値を多数決判定して周波数判定データとして出
力する多数決判定回路部とを有し、前記第１の判定回路
部の判定が前記許容範囲外の場合に、その判定信号に応
答して前記ラッチへの書き込みを禁止することにより、
前記ラッチには直前の入力信号周期の内容をそのまま保
持させる構成からなる。

【００２８】

【発明の実施の形態】本発明の周波数判定回路は、入力
信号の周期測定値が許容範囲内にない場合は直前の周期
の判定値を用いる。これは、ＦＳＫ変調による情報伝送
のデータ１ビット分は、同一周波数が連続することを利
用した誤判定訂正機能である。

【００２９】より具体的には、入力信号の周期測定値が
周期の許容範囲内にあるか否かを判定する第１の判定回
路部と、周期測定値とあらかじめ定められた値との比較
を行う第２の判定回路部と、第１の判定回路部の判定が
許容範囲外の場合に、第２の判定回路部の判定値とし
て、直前の入力信号周期における判定値を使用する。

【００３０】また、最新の入力信号の複周期分の第２の
判定回路部の判定値を記憶するレジスタと、その内容を
多数決判定する手段も有する。入力信号の周期測定値が
許容範囲内にない場合は直前の周期の判定値を用いるこ
とにより、入力信号にノイズが発生してもその周期の判
定値を多数決判定の要素に加えない。このため、サンプ
リングする周期の数を少なくしても、ノイズによる誤判
定を取り除くことができる。サンプリングする周期の数
が少ないために高速に周波数判定ができるものである。

【００３１】まず、本発明の実施の形態を図面を参照し
ながら説明する。

【００３２】図１は本発明の周波数判定回路の実施の形
態を示すブロック図である。図１を参照すると、この周
波数判定回路は、与えられた入力信号の立ち上がりもし
くは立下がり変化のいずれかを検出するエッジ検出部１
と、このエッジ検出部１の出力でクリアされ、基準クロ
ックをカウントソースとして、入力信号の変化点から変
化点（立ち上がり変化から次の立上り変化、もしくは立
下がり変化から次の立下がり変化）の間隔を測定し、毎
周期出力するカウンタ２と、エッジ検出部１の出力信号
に応答してカウンタ２の測定値が周期の許容範囲内にあ
るか否かを判定する第１の判定回路部３と、エッジ検出
部１の出力信号に応答してカウンタ２の測定値とあらか
じめ定められた値との比較を行う第２の判定回路部４
と、第１の判定回路部３の判定結果の判定信号５に応答
して、第１の判定回路部３の判定が許容範囲内の場合に
は内容の変更を禁止し第２の判定回路部４の判定値を保
持するとともに、第１の判定回路部３の判定が許容範囲
外の場合には、直前の入力信号周期の内容を保持するラ
ッチ６と、最新の入力信号ｎ周期分のラッチ６の内容を
記憶するメモリ７−１から７−ｎと、メモリ７−１から
７−ｎの内容を多数決判定し、判定結果をデータ出力す
る多数決判定回路部８とを有して構成されている。ここ
で、基準クロックの周波数は、入力信号に比べて、十分
に高いものとする。

【００３３】上述した構成からなる周波数判定回路の基
本構成において、第１の実施の形態として２値ＦＳＫに
応用した周波数判定回路のブロック図を示した図２を参
照すると、エッジ検出部１は入力信号の立ち上がりエッ
ジを検出する。第１の判定回路部３ａは、カウンタ２の
測定値が上限周期と下限周期の範囲内にあるか否かを判
定し、判定結果を判定信号５として、例えばここでは範
囲内であれば論理レベルのハイレベル“１”を、範囲外
であればロウレベル“０”をそれぞれ出力する。

【００３４】第２の判定回路部４ａは、カウンタ２の測
定値と中心周期の比較を行う。比較結果が、（測定値）
≧（中心周期）のとき“０”、（測定値）＜（中心周
期）のとき“１”の判定値を出力する。

【００３５】これら第１および第２の判定回路部３ａお
よび４ａにおける上限周期、下限周期、中心周期の設定
は、あらかじめ固定値として回路内部で設定しておいて
もよいし、また専用のレジスタを設けて外部から設定値
を書き込むようにしてもよい。

【００３６】ラッチ６はここでは例えば１ビット構成で
あり、後述するようにラッチする内容により増加する。
判定信号５が許容範囲内を示すときに第２の判定回路部
４ａの判定値を保持する。

【００３７】判定信号５が許容範囲外を示す場合は、ラ
ッチ６の内容の変更を禁止し、ラッチ６は直前の内容を
そのまま保持する。

【００３８】メモリ７−１から７−５は例えば５ビット
長のシフトレジスタであり、最新の入力信号の例えば５
周期分のラッチ６の内容を記憶する。シフトレジスタの
ビット数は任意であり、雑音に対する強度を高くするに
はレジスタのビット数を増やすことが望ましい。

【００３９】多数決判定回路部８は、メモリ７−１から
７−５の内容を多数決判定する。つまり、内容が“０”
であるビット数が３ビット以上のときデータ“０”と判
定し、“１”であるビット数が３ビット以上のときデー
タ“１”と判定し、判定結果をデータ出力する。

【００４０】上述した図２と、入力信号にノイズが発生
したときの動作説明用のタイミングチャートを示した図
３（ａ）とこのタイミングチャートで使用する周波数の
判定条件を示した図３（ｂ）を併せて参照しながら動作
を説明する。基準クロックとして１００ｎｓｅｃを使用
し、入力信号周期ｆ１が８μｓｅｃで周期測定値を８
０、入力信号周期ｆ２が７．４μｓｅｃで周期測定値を
７４、下限周期が７．１μｓｅｃで比較値を７１、上限
周期が８．３μｓｅｃで比較値を８３、中心周波数が
７．７μｓｅｃで比較値を７７とする。

【００４１】入力信号としてデータ“０”を示す周波数
ｆ１が入力されているものとすると、通常、周波数ｆ１
のカウンタ２の測定値は上述の条件から８０になるが、
図３（ａ）のタイミングチャートでｍ周期目にノイズが
発生した場合、ｍ周期の測定値は例えば３０となり、ｍ
＋１周期の測定値は５０となる。いずれの値も下限周期
＝７１よりも小さいため、この両期間は、第１の判定回
路部３ａは判定信号５により許容範囲外を示す“０”を
出力する。

【００４２】第２の判定回路部４ａは、ｍ周期とｍ＋１
周期では、第１の判定回路部３ａの測定値が３０，５０
が中心周期＝７７よりも小さいため、“１”と判定す
る。判定信号５が許容範囲外を示すときは、ラッチ６の
内容を変更しないため、ｍ周期とｍ＋１周期のラッチ６
の内容は、ｍ−１周期と同じ“０”となる。

【００４３】ｍ−１周期からｍ＋５周期までラッチ６の
内容７周期分はすべて“０”となるため、メモリ７−１
から７−５の内容は、入力信号のノイズの影響を受けず
５ビットとも“０００００”を保持する。したがって、
多数決判定回路部８は判定結果“０”をデータ出力する
ことになる。

【００４４】入力信号周波数がｆ１からｆ２に変化した
ときの動作説明用のタイミングチャートを示した図４
（ａ）とこのタイミングチャートで使用する周波数の判
定条件を示した図４（ｂ）とを併せて参照しながら周波
数がｆ１からｆ２に変化したときの動作を説明する。

【００４５】ここでも基準クロックとして１００ｎｓｅ
ｃを使用し、入力信号周期ｆ１が８μｓｅｃで周期測定
値を８０、入力信号周期ｆ２が７．４μｓｅｃで周期測
定値を７４、下限周期が７．１μｓｅｃで比較値を７
１、上限周期が８．３μｓｅｃで比較値を８３、中心周
波数が７．７μｓｅｃで比較値を７７とする。

【００４６】図４（ａ）を参照すると、周波数ｆ１の測
定値が各周期とも８０であり、周波数ｆ２の測定値が各
周期とも７４であるから、カウンタ２の測定値が上限周
期＝８３と下限周期＝７１の範囲内にあるため、第１の
判定回路部３ａは判定信号５として各周期とも“１”を
出力し、周波数ｆ１およびｆ２とも測定値が許容範囲内
にあることを示している。

【００４７】第２の判定回路部４ａは、カウンタ２の測
定値＝８０，７４と中心周期＝７７とをそれぞれ比較
し、周波数ｆ１が入力されているとき（測定値＝８０）
＞（中心周期＝７７）であるから、判定結果として
“０”を出力し、周波数ｆ２が入力されているときは、
（測定値＝７４）＜（中心周期＝７７）であるから、判
定結果として“１”の判定値を出力する。

【００４８】第１の判定回路部３ａが判定信号５として
各周期とも“１”を出力し、周波数ｆ１およびｆ２とも
測定値が許容範囲内にあることを示しているため、ラッ
チ６は、第２の判定回路部４ａの判定値をそのまま入力
して保持する。

【００４９】メモリ７−１から７−５は、最新の入力信
号５周期分のラッチ６の内容、すなわち、“０”“０”
“０”に対して５ビット分“００００００”“００００
０”“０００００”を、“１”“１”“１”“１”に対
して５ビット分“１００００”“１１０００”“１１１
００”“１１１１０”をそれぞれシフトさせて記憶す
る。

【００５０】入力信号がｆ１からｆ２に変化した後３周
期目“１１１００”に、メモリ７−１から７−５の
“１”であるビット数が３ビットとなるため、多数決判
定回路部８はデータ“１”と判定し３，４周期目のデー
タとして“１”を出力する。

【００５１】次に、第２の実施の形態を説明する。図１
に示した基本構成からなる周波数判定回路において、第
２の実施の形態として４値ＦＳＫに応用した周波数判定
回路のブロック図を図５に示す。

【００５２】４値ＦＳＫは、４つの周波数ｆ１、ｆ２、
ｆ３、ｆ４にデジタル信号“０”、“１”、“２”、
“３”を対それぞれ対応させた変調方式である。

【００５３】図５を参照すると、エッジ検出部１とカウ
ンタ２と第１の判定回路部３ａと第２の判定回路部４ｂ
とラッチ６とメモリ７−１〜７−５と多数決判定回路部
８とを備えて構成される。第１の判定回路部３ａは、カ
ウンタ２の測定値が上限周期と下限周期の範囲内にある
か否かを判定し、判定結果を判定信号５で出力する。

【００５４】第２の判定回路部４ｂは、周期比較値ＴＨ
１、ＴＨ２、ＴＨ３を有し、カウンタ２の測定値と周期
比較値ＴＨ１、ＴＨ２、ＴＨ３の値をそれぞれ比較し、
“０”、“１”、“２”、“３”の判定値を出力する。

【００５５】ここで、周期比較値ＴＨ１、ＴＨ２、ＴＨ
３は、 ｆ１周期＞ＴＨ１＞ｆ２周期＞ＴＨ２＞ｆ３周期＞ＴＨ
３＞ｆ４周期 の関係にある定数である。

【００５６】第２の判定回路部４ｂは、ＴＨ１＞（カウ
ンタ２の測定値）のとき“０”、ＴＨ１＞（カウンタ２
の測定値）＞ＴＨ２のとき“１”、ＴＨ２＞（カウンタ
２の測定値）＞ＴＨ３のとき“２”、ＴＨ３＜（カウン
タ２の測定値）のとき“３”と判定する。

【００５７】前述した第１の実施の形態同様に、これら
第１および第２の判定回路部３ａおよび４ｂにおける上
限周期、下限周期、周期比較値ＴＨ１，ＴＨ２，ＴＨ３
の設定は、あらかじめ固定値として回路内部で設定して
おいてもよいし、また専用のレジスタを設けて外部から
設定値を書き込むようにしてもよい。

【００５８】ラッチ６は周波数ｆ１〜ｆ３を表す１〜３
の値に対応して２ビット構成であり、第１の判定回路部
３ａの判定信号５が許容範囲内を示すときに第２の判定
回路部４ｂの判定値を保持する。判定信号５が許容範囲
外を示す場合は、ラッチ６の内容の変更を禁止し、ラッ
チ６は直前の内容を保持する。メモリ７−１から７−５
はそれぞれが２ビット構成のレジスタであり、最新の入
力信号、例えば５周期分のラッチ６の内容を入力し順次
シフトしながら記憶する。ここでも、このシフトレジス
タのビット数は任意であり、雑音に対する強度を高くす
るにはレジスタのビット数を増やすことが望ましい。

【００５９】多数決判定回路部８は、メモリ７−１から
７−５の内容を多数決判定する。つまり内容が同一値で
あるメモリ数が３個以上の場合に、判定値を確定し、デ
ータ出力する。同一値であるメモリ数が２個以下の場合
は、データ出力を変更しない。

【００６０】上述した第２の実施の形態の動作説明用の
タイミングチャートであって、入力信号周波数がｆ１か
らｆ４に変化したときの動作説明用のタイミングチャー
トを示した図６（ａ）とこのタイミングチャートで使用
する周波数の判定条件を示した図６（ｂ）を併せて参照
しながら周波数がｆ１からｆ４まで変化するときの動作
を説明する。基準クロックとして１００ｎｓｅｃを使用
し、入力信号周期ｆ１が８μｓｅｃで周期測定値を８
０、周期比較値ＴＨ１が７．７μｓｅｃで比較値を７
７、入力信号周期ｆ２が７．４μｓｅｃで周期測定値を
７４、周期比較値ＴＨ２が７．１μｓｅｃで比較値を７
１入力信号周期ｆ３が６．８μｓｅｃで周期測定値を６
８、入力信号周期ｆ４が６．２μｓｅｃで周期測定値を
６２、周期比較値が６．５μｓｅｃで比較値を６５、下
限周期が５．９μｓｅｃで比較値を５９、上限周期が
８．３μｓｅｃで比較値を８３、周期比較値ＴＨ３が
７．７μｓｅｃで比較値を７７とする。

【００６１】図６（ａ）を参照すると、周波数ｆ１の測
定値が各周期とも８０、周波数ｆ２の測定値が各周期と
も７４、周波数ｆ３の測定値が各周期とも６８、周波数
ｆ４の測定値が各周期とも６２であるから、カウンタ２
の測定値が上限周期＝８３と下限周期＝５９の範囲内に
あるため、第１の判定回路部３ａは判定信号５として各
周期とも“１”を出力し、周波数ｆ１、ｆ２，ｆ３およ
びｆ４とも測定値が許容範囲内にあることを示してい
る。

【００６２】第２の判定回路部４ｂは、カウンタ２の測
定値＝８０および７４と周期比較値ＴＨ１＝７７、測定
値＝７４および６８と比較値ＴＨ２＝７１、測定値＝６
８および６２と周期比較値ＴＨ３＝６５とをそれぞれ比
較し、周波数ｆ１が入力されているとき、 （測定値＝８０）＞（周期比較値ＴＨ１＝７７） であるから、判定結果として“０”を出力し、周波数ｆ
２が入力されているときは、 （周期比較値ＴＨ１＝７７）＞（測定値＝７４）＞（周
期比較値ＴＨ２＝７１） であるから、判定結果として“１”の判定値を出力す
る。

【００６３】同様に、カウンタ２の測定値＝７４，６８
と周期比較値ＴＨ３＝６５とをそれぞれ比較し、周波数
ｆ３が入力されているとき、 （周期比較値ＴＨ２＝７１）＞（測定値＝６８）＞（周
期比較値ＴＨ３＝６５） であるから、判定結果として“２”を出力し、周波数ｆ
４が入力されているときは、 （周期比較値ＴＨ３＝６５）＞（測定値＝６２）＞（周
期比較値ＴＨ４＝５９（図示せず）） であるから、判定結果として“３”の判定値を出力す
る。

【００６４】第１の判定回路部３ａが判定信号５として
各周期とも“１”を出力し、周波数ｆ１、ｆ２，ｆ３お
よびｆ４とも上述したように測定値が許容範囲内にある
ことを示しているため、ラッチ６は、第２の判定回路部
４ｂの判定値をそのまま入力して保持する。

【００６５】メモリ７−１から７−５は、最新の入力信
号５周期分のラッチ６の内容が入力されて順次シフトさ
れる。すなわち、“０”“０”“０”に対して５ビット
分“０００００”“０００００”“０００００”を、
“１”“１”“１”“１”“１”に対して５ビット分
“１００００”“１１０００”“１１１００”“１１１
１０”“１１１１１”を、“２”“２”“２”“２”
“２”に対して５ビット分“２１１１１”“２２１１
１”“２２２１１”“２２２２１”“２２２２２”を、
“３”…に対して５ビット分“３２２２２”…をそれぞ
れ記憶する。

【００６６】入力信号がｆ１からｆ２に変化した後３周
期目“１１１００”に、メモリ７−１から７−５の
“１”であるビット数が３ビットとなるため、多数決判
定回路部８はデータ“１”と判定し３，４周期目のデー
タとして“１”を出力する。

【００６７】入力信号がｆ２からｆ３に変化した後３周
期目“２２２１１”に、メモリ７−１から７−５の
“２”であるビット数が３ビットとなるため、多数決判
定回路部８はデータ“２”であると判定し３，４，５周
期目のデータとして“２”を出力する。同様に、図示さ
れていないが入力信号がｆ３からｆ４に変化した後３周
期目“３３３２２２”に、メモリ７−１から７−５の
“３”であるビット数が３ビットとなるため、多数決判
定回路部８はデータ“３”であると判定し３，４，５周
期目のデータとして“３”を出力する。

【００６８】この実施の形態の場合も、例えば周波数ｆ
１のｍ周期目にノイズが入った場合は、ｆ１のｍ−１周
期からｍ＋ｎ周期までラッチ６の内容はすべて“０”と
なるため、メモリ７−１から７−５の内容は、入力信号
のノイズの影響を受けず５ビットとも“０００００”を
保持する。したがって、多数決判定回路部８は判定結
果”０”をデータ出力することになる。

【００６９】上述した第１および第２の実施の形態はい
ずれも、入力信号の周期測定値が許容範囲内にない場合
は直前の周期の判定値を用いることにより、入力信号に
ノイズが発生してもその周期の判定値を多数決判定の要
素に加えない。このため、サンプリングする周期の数を
少なくしても、ノイズによる誤判定を取り除くことがで
きる。サンプリングする周期の数が少ないために高速に
周波数判定可能となる。

【００７０】

【発明の効果】以上説明したように、本発明の周波数判
定回路は、与えられた入力信号の立ち上がりもしくは立
下がり変化のいずれかを検出するエッジ検出部と、この
エッジ検出部１の出力でクリアされ、基準クロックをカ
ウントソースとして、入力信号の変化点から変化点（立
上り変化から次の立ち上がり変化、もしくは立下がり変
化から次の立下がり変化）の間隔を測定し、毎周期出力
するカウンタと、エッジ検出部の出力信号に応答してカ
ウンタの測定値が周期の許容範囲内にあるか否かを判定
する第１の判定回路部と、エッジ検出部の出力信号に応
答してカウンタの測定値とあらかじめ定められた値との
比較を行う第２の判定回路部と、第１の判定回路部の判
定結果の判定信号に応答して、第１の判定回路部３の判
定が許容範囲内の場合には内容の変更を禁止し第２の判
定回路部の判定値を保持するとともに、第１の判定回路
部の判定が許容範囲外の場合には、直前の入力信号周期
の内容を保持するラッチと、最新の入力信号ｎ周期分の
ラッチの内容を記憶する複数ビットのレジスタからと、
このレジスタの内容を多数決判定し、判定結果をデータ
出力する多数決判定回路部とを有して構成されているの
で、入力信号の周期測定値が許容範囲内にない場合は直
前の周期の判定値を用いることにより、入力信号にノイ
ズが発生してもその周期の判定値を使用しない。

【００７１】このため、サンプリングする周期の数を少
なくしても、ノイズによる誤判定を取り除くことができ
る。サンプリングする周期の数が少ないために、高速に
周波数判定が出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態の基本構成を示すブロック
図である。

【図２】本発明の実施の形態の基本構成を２値ＦＳＫに
適用した第１の実施の形態を示すブロック図である。

【図３】（ａ）本発明の第１の実施の形態における入力
信号にノイズが発生したときの動作説明用タイミングチ
ャートである。 （ｂ）このタイミングチャートで使用する周波数の判定
条件を示した図である。

【図４】（ａ）第１の実施例の形態における入力信号が
ｆ１からｆ２へ変化したときの動作説明用タイミングチ
ャートである。 （ｂ）このタイミングチャートで使用する周波数の判定
条件を示した図である。

【図５】本発明の実施の形態の基本構成を４値ＦＳＫに
適用した第２の実施の形態を示すブロック図である。

【図６】（ａ）第２の実施例の形態における入力信号が
ｆ１からｆ４まで変化したときの動作説明用タイミング
チャートである。 （ｂ）このタイミングチャートで使用する周波数の判定
条件を示した図である。

【図７】従来のＦＳＫの復調用検波方式を示すブロック
図である。

【図８】従来の周波数判定方式の構成を示すブロック図
である。

【図９】従来の周波数判定方式のＣＰＵの処理フローチ
ャートである。

【図１０】従来の周波数判定方式の動作を示すタイミン
グチャートである。

【符号の説明】

１ エッジ検出部 ２ カウンタ ３ 第１の判定回路部 ４ 第２の判定回路部 ５ 判定信号 ６ ラッチ ７ メモリ（レジスタ） ８ 多数決判定回路部 ９ コンパレータ １０ 周期測定部 １１，１２ 周期をストアするメモリ １３，１４ 周期判定の許容上限値および下限値のレ
ジスタ １５ ＣＰＵ １６ 入力信号 １７ 検出信号 １８ クロック

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の周波数をもつ入力信号の立ち上が
   りもしくは立下がり変化点のいずれかを検出するエッジ
   検出部と、前記変化点から次の変化点までの間隔を測定
   するカウンタと、このカウンタの周期測定値があらかじ
   め定める許容範囲内にあるか否かを判定する第１の判定
   回路部と、前記カウンタの周期測定値とあらかじめ定め
   られた前記入力信号の周波数の中心周期の値との比較を
   行う第２の判定回路部と、前記第１の判定回路部の判定
   値が前記許容範囲外の場合に、前記第２の判定回路部の
   判定値として直前の前記入力信号の周期における判定値
   を使用する周波数判定手段とから構成することを特徴と
   する周波数判定回路。
2. 【請求項２】 前記周波数判定手段は、前記第２の判定
   回路部の判定値を保持するラッチと、前記入力信号の所
   定周期のうち当該時点に最も近い複数周期分に対応する
   前記判定値を前記ラッチから入力し順次シフトさせて記
   憶する複数ビットのレジスタと、このレジスタに記憶さ
   れる個々の前記周期内の前記判定値のうち過半数のビッ
   トをしめる値を多数決判定して周波数判定データとして
   出力する多数決判定回路部とを有し、前記第１の判定回
   路部の判定値が前記許容範囲外の場合に、その判定信号
   に応答して前記ラッチへの書き込みを禁止することによ
   り、前記ラッチには直前の前記入力信号周期の内容をそ
   のまま保持させる構成からなる請求項１記載の周波数判
   定回路。
3. 【請求項３】 前記許容範囲を決定する上限周期と下限
   周期とがあらかじめ設定される前記第１の判定回路部と
   前記許容範囲の中心周期があらかじめ設定される前記第
   ２の判定回路部との組み合わせを有する請求項１記載の
   周波数判定回路。
4. 【請求項４】 前記許容範囲を決定する上限周期と下限
   周期とがあらかじめ設定される前記第１の判定回路部と
   前記許容範囲のを決定するための複数の比較値があらか
   じめ設定される前記第２の判定回路部との組み合わせで
   得られた前記判定値を前記周波数判定手段に供給する請
   求項１記載の周波数判定回路。
5. 【請求項５】 前記周波数判定手段は、複数の周波数が
   連続する入力信号が供給され、これらの周波数に対応さ
   せて前記第２の判定回路部の判定値を保持する複数ビッ
   トのラッチと、前記周波数それぞれの所定周期のうち当
   該時点に最も近い複数周期分に対応する前記判定値を前
   記ラッチから入力し順次シフトさせて記憶する複数ビッ
   トのレジスタと、このレジスタに記憶される各周波数の
   個々の周期内の前記判定値のうちで過半数のビットをし
   める値を多数決判定して周波数判定データとして出力す
   る多数決判定回路部とを有し、前記第１の判定回路部の
   判定が前記許容範囲外の場合に、その判定信号に応答し
   て前記ラッチへの書き込みを禁止することにより、前記
   ラッチには直前の入力信号周期の内容をそのまま保持さ
   せる構成からなる請求項４記載の周波数判定回路。