JPH1117751A - 周波数判定回路 - Google Patents
周波数判定回路Info
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- JPH1117751A JPH1117751A JP9172388A JP17238897A JPH1117751A JP H1117751 A JPH1117751 A JP H1117751A JP 9172388 A JP9172388 A JP 9172388A JP 17238897 A JP17238897 A JP 17238897A JP H1117751 A JPH1117751 A JP H1117751A
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- Japan
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- value
- frequency
- cycle
- input signal
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Abstract
(57)【要約】
【課題】 サンプリングする周期の数を増やすことな
く、ノイズ発生による誤判定を取り除いて高速に周波数
判定をする。 【解決手段】エッジ検出部1は入力信号の変化点を検出
し、カウンタ2は基準クロックをカウントソースとし
て、入力信号の変化点から変化点の間隔を測定し、毎周
期出力する。第1の判定回路部3はカウンタ2の測定値
が周期の許容範囲内にあるか否かを判定し、第2の判定
回路部4はカウンタ2の測定値とあらかじめ定められた
値との比較を行い、ラッチ6は第2の判定回路部4の判
定値を保持し、第1の判定回路部3の判定が許容範囲外
の場合に、判定信号5によりラッチ6の内容の変更を禁
止し、ラッチ6は直前の入力信号周期の内容を保持し、
メモリ7−1から7−5は最新の入力信号5周期分のラ
ッチ6の内容を記憶し、多数決判定回路部8はメモリ7
−1から7−nの内容を多数決判定しデータ出力とす
る。
く、ノイズ発生による誤判定を取り除いて高速に周波数
判定をする。 【解決手段】エッジ検出部1は入力信号の変化点を検出
し、カウンタ2は基準クロックをカウントソースとし
て、入力信号の変化点から変化点の間隔を測定し、毎周
期出力する。第1の判定回路部3はカウンタ2の測定値
が周期の許容範囲内にあるか否かを判定し、第2の判定
回路部4はカウンタ2の測定値とあらかじめ定められた
値との比較を行い、ラッチ6は第2の判定回路部4の判
定値を保持し、第1の判定回路部3の判定が許容範囲外
の場合に、判定信号5によりラッチ6の内容の変更を禁
止し、ラッチ6は直前の入力信号周期の内容を保持し、
メモリ7−1から7−5は最新の入力信号5周期分のラ
ッチ6の内容を記憶し、多数決判定回路部8はメモリ7
−1から7−nの内容を多数決判定しデータ出力とす
る。
Description
【0001】
【発明の属する技術分野】本発明は、FSK(Freq
ency Sift Keying)変調された入力信
号の周波数判定回路に係わり、特にノイズなどが発生し
ても誤判定することなく高速に周波数判定が出来る周波
数判定回路に関する。
ency Sift Keying)変調された入力信
号の周波数判定回路に係わり、特にノイズなどが発生し
ても誤判定することなく高速に周波数判定が出来る周波
数判定回路に関する。
【0002】
【従来の技術】FSK変調は、中心周波数をはさんだ高
低2つの周波数にデジタル信号“1”と“0”を対応さ
せた変調方式である。
低2つの周波数にデジタル信号“1”と“0”を対応さ
せた変調方式である。
【0003】FSK変調の代表的な利用例としては移動
通信システムがある。移動通信システムの身近な例とし
ては、無線呼び出しシステム(ページャ)があり、この
無線呼び出しシステムでは情報速度数kbpsから数十
kbpsのFSKが使用されている。
通信システムがある。移動通信システムの身近な例とし
ては、無線呼び出しシステム(ページャ)があり、この
無線呼び出しシステムでは情報速度数kbpsから数十
kbpsのFSKが使用されている。
【0004】その他のFSKが採用されている通信シス
テムの例として、モデム通信があり1200bps以下
の低速モデムに採用されている。
テムの例として、モデム通信があり1200bps以下
の低速モデムに採用されている。
【0005】上述したFSKを復調する時に使用する検
波方式の例がオーム社刊、エレクトロニクス誌、199
6年12月1日号、第20ページに記載されている。同
誌所載の検波方式をブロック図で示した図7を参照する
と、図7(a)に示す同期検波回路は、受信信号をBP
F(Band Pass Filter)9で帯域制限
した後、PLL(Phase Lock Loop)1
0を用いて受信波の搬送波に位相同期した基準波を作り
出している。その基準波をBPF9出力の受信波と掛け
算することにより、情報を取り出すことができる。その
情報をLPF(Low Pass Filter)11
を介して取り出し、回路12において標本化することに
より、データを判定する。
波方式の例がオーム社刊、エレクトロニクス誌、199
6年12月1日号、第20ページに記載されている。同
誌所載の検波方式をブロック図で示した図7を参照する
と、図7(a)に示す同期検波回路は、受信信号をBP
F(Band Pass Filter)9で帯域制限
した後、PLL(Phase Lock Loop)1
0を用いて受信波の搬送波に位相同期した基準波を作り
出している。その基準波をBPF9出力の受信波と掛け
算することにより、情報を取り出すことができる。その
情報をLPF(Low Pass Filter)11
を介して取り出し、回路12において標本化することに
より、データを判定する。
【0006】図7(b)に示す遅延検波回路は、PLL
を必要とせず、受信信号をBPF13で帯域制限した
後、データの1ビット前の信号を遅延させて、その信号
の搬送波を基準信号として用いる。その基準波をBPF
13出力の受信波と掛け算することにより、情報を取り
出すことができる。その情報をLPF15を介して取り
出し、回路16において標本化することにより、データ
を判定する。基準信号にはノイズが含まれるため、検波
特性は同期検波に比べて劣化する。
を必要とせず、受信信号をBPF13で帯域制限した
後、データの1ビット前の信号を遅延させて、その信号
の搬送波を基準信号として用いる。その基準波をBPF
13出力の受信波と掛け算することにより、情報を取り
出すことができる。その情報をLPF15を介して取り
出し、回路16において標本化することにより、データ
を判定する。基準信号にはノイズが含まれるため、検波
特性は同期検波に比べて劣化する。
【0007】図7(c)に示す非同期検波回路は、FS
K信号のf1とf2の周波数に同調したBPF17,1
9があり、それぞれの後段に包絡線検波器18,20が
ある。包絡線検波器18,20で検波した電圧が掛け算
器に導かれて掛け算され、回路21において標本化する
ことにより、データを判定する。
K信号のf1とf2の周波数に同調したBPF17,1
9があり、それぞれの後段に包絡線検波器18,20が
ある。包絡線検波器18,20で検波した電圧が掛け算
器に導かれて掛け算され、回路21において標本化する
ことにより、データを判定する。
【0008】図7(d)に示す周波数検波回路は、受信
信号をBPF22で帯域制限した後、周波数弁別器23
で弁別し後積分器24を介して周波数の変動に応じた電
圧値を得ることができるので、そのまま回路21におい
て標本化し、データを判定することができる。
信号をBPF22で帯域制限した後、周波数弁別器23
で弁別し後積分器24を介して周波数の変動に応じた電
圧値を得ることができるので、そのまま回路21におい
て標本化し、データを判定することができる。
【0009】同期検波は非同期検波と比較してすぐれた
復調性能をもつが、フェージング環境下では受信信号に
激しい位相変動があるため、逆に性能が劣化する。FS
K変調は、周波数変調、定包絡線性変調であり、その結
果フェージング環境下での性能劣化が少ないという特徴
を活かすため、非同期検波、周波数検波による復調方式
が採用されることが多い。本発明は、周波数検波回路の
一種である。
復調性能をもつが、フェージング環境下では受信信号に
激しい位相変動があるため、逆に性能が劣化する。FS
K変調は、周波数変調、定包絡線性変調であり、その結
果フェージング環境下での性能劣化が少ないという特徴
を活かすため、非同期検波、周波数検波による復調方式
が採用されることが多い。本発明は、周波数検波回路の
一種である。
【0010】この種の従来の周波数判定回路の一例が特
開平2−297071号公報に記載されている。同公報
記載の周波数検出装置のブロック図を示した図8を参照
すると、コンパレータ26は入力したアナログ信号33
をデジタル信号に変換する。
開平2−297071号公報に記載されている。同公報
記載の周波数検出装置のブロック図を示した図8を参照
すると、コンパレータ26は入力したアナログ信号33
をデジタル信号に変換する。
【0011】周期測定部27はコンパレータ26の出力
信号の立ち上がりもしくは立下がり変化のいずれかを検
出し、クロック35をカウントソースとして、変化の生
ずる間隔を測定する。メモリ28は周期測定部27の最
新の出力を1周期分ストアする。メモリ29は後述する
演算によって平均化した周期をストアする。レジスタ3
0は入力信号の周期が目的のものか否かの判定を行う際
の周期の許容範囲の上限値を記憶する。レジスタ31は
周期の許容範囲の下限値を記憶する。CPU32は周期
測定部27からの出力をメモり28にストアした後、レ
ジスタ30および31にストアされた上限値および下限
値を比較し許容範囲内であれば検出信号34を出力す
る。
信号の立ち上がりもしくは立下がり変化のいずれかを検
出し、クロック35をカウントソースとして、変化の生
ずる間隔を測定する。メモリ28は周期測定部27の最
新の出力を1周期分ストアする。メモリ29は後述する
演算によって平均化した周期をストアする。レジスタ3
0は入力信号の周期が目的のものか否かの判定を行う際
の周期の許容範囲の上限値を記憶する。レジスタ31は
周期の許容範囲の下限値を記憶する。CPU32は周期
測定部27からの出力をメモり28にストアした後、レ
ジスタ30および31にストアされた上限値および下限
値を比較し許容範囲内であれば検出信号34を出力す
る。
【0012】この周波数検出装置はメモリの数を増すこ
となく、入力信号の外乱による変動を取り除いて安定し
た検出信号を得ることを目的として用いられている。以
下、この方式をFSK変調された入力信号の周波数判定
に用いた場合の動作を説明する。
となく、入力信号の外乱による変動を取り除いて安定し
た検出信号を得ることを目的として用いられている。以
下、この方式をFSK変調された入力信号の周波数判定
に用いた場合の動作を説明する。
【0013】入力信号33は、コンパレータ26よって
方形波に変換された後、周期測定部27に入力される。
周期測定部27では、入力信号の変化点から変化点(立
ち上がり変化から次の立ち上がり変化、もしくは立下が
り変化から次の立下がり変化)の間隔を、クロック35
をカウントソースとして測定し、毎周期出力する。ここ
でクロック35の周波数は、入力信号33に比べて、十
分に高いものとする。CPU32は周期測定部27から
出力がある毎に、上述した検出処理を行う。
方形波に変換された後、周期測定部27に入力される。
周期測定部27では、入力信号の変化点から変化点(立
ち上がり変化から次の立ち上がり変化、もしくは立下が
り変化から次の立下がり変化)の間隔を、クロック35
をカウントソースとして測定し、毎周期出力する。ここ
でクロック35の周波数は、入力信号33に比べて、十
分に高いものとする。CPU32は周期測定部27から
出力がある毎に、上述した検出処理を行う。
【0014】このCPU32の検出処理(点線枠内が従
来例記載)を示した図9を参照すると、周期測定部27
の出力をメモリ28にストアした後に、下記の演算を行
う。
来例記載)を示した図9を参照すると、周期測定部27
の出力をメモリ28にストアした後に、下記の演算を行
う。
【0015】 T=(1/N)・(メモリ11)+{(N−1)/N}・(メモリ12)…… ………………………………………………(1) ここで、T:平均化した周期 N:平均化する周期の数 (1)式によって求めた周期Tについて、レジスタ30
に入っている許容範囲の上限値とレジスタ31に入って
いる許容範囲の下限値と比較し、許容範囲内であれば検
出信号をONにし、範囲外であればOFFにする。
に入っている許容範囲の上限値とレジスタ31に入って
いる許容範囲の下限値と比較し、許容範囲内であれば検
出信号をONにし、範囲外であればOFFにする。
【0016】また、次の周期での演算のために、(1)
式で求めた周期Tを、メモリ29にストアする。次に、
平均化した周期Tと中心周期とを比較し、“T≧中心周
期”のとき“0”、“T<中心周期”のとき“1”のデ
ータ判定を行う。
式で求めた周期Tを、メモリ29にストアする。次に、
平均化した周期Tと中心周期とを比較し、“T≧中心周
期”のとき“0”、“T<中心周期”のとき“1”のデ
ータ判定を行う。
【0017】入力信号にノイズが発生した場合の動作説
明用のタイミングチャートを示した図10を参照する
と、周期の数N=4、中心周期=77とし、入力信号と
して、データ“0”を示す周波数f1が入力されている
ものとし、m周期目にノイズが発生した場合は、m周期
からm+8周期までの間が、(平均化した周期T)<
(中心周期)となるため、データ“1”と判定(誤判
定)する。
明用のタイミングチャートを示した図10を参照する
と、周期の数N=4、中心周期=77とし、入力信号と
して、データ“0”を示す周波数f1が入力されている
ものとし、m周期目にノイズが発生した場合は、m周期
からm+8周期までの間が、(平均化した周期T)<
(中心周期)となるため、データ“1”と判定(誤判
定)する。
【0018】N=40とすると、このノイズ発生による
誤判定を取り除くことができる。N=40としたとき
の、m周期目の平均化した周期Tmは、 Tm =(1/40)×30+(39/40)×80=7
8 m+1周期目の平均化した周期Tm+1 は、 Tm+1 =(1/40)×50+(39/40)×78=
77 m+2周期目の平均化した周期Tm+2 は、 Tm+2 =(1/40)×80+(39/40)×77=
77 となり、“T≧中心周期”となるため、データ“0”の
判定となり、誤判定を取り除くことができる。
誤判定を取り除くことができる。N=40としたとき
の、m周期目の平均化した周期Tmは、 Tm =(1/40)×30+(39/40)×80=7
8 m+1周期目の平均化した周期Tm+1 は、 Tm+1 =(1/40)×50+(39/40)×78=
77 m+2周期目の平均化した周期Tm+2 は、 Tm+2 =(1/40)×80+(39/40)×77=
77 となり、“T≧中心周期”となるため、データ“0”の
判定となり、誤判定を取り除くことができる。
【0019】しかしながら、上述した説明からも明らか
なように、ノイズの影響を小さくするためには平均化す
る周期の数Nを大きくする必要がある。
なように、ノイズの影響を小さくするためには平均化す
る周期の数Nを大きくする必要がある。
【0020】
【発明が解決しようとする課題】上述した従来の周波数
検出装置の問題点は、高速に周波数判定することができ
ないということである。
検出装置の問題点は、高速に周波数判定することができ
ないということである。
【0021】その理由は、ノイズ発生による誤判定を取
り除くためには平均化する周期の数Nを大きくしなけれ
ばならないからである。高速に周波数判定を行うために
はサンプリングする周期の数を少なくしなければならな
い。これらは互いに相反する要求を含んでいるので、い
ずれかを優先するか、適当なところで妥協せざるを得な
い。
り除くためには平均化する周期の数Nを大きくしなけれ
ばならないからである。高速に周波数判定を行うために
はサンプリングする周期の数を少なくしなければならな
い。これらは互いに相反する要求を含んでいるので、い
ずれかを優先するか、適当なところで妥協せざるを得な
い。
【0022】本発明は、上述した従来の問題点に鑑みな
されたものであり、入力した信号周波数をサンプリング
するための周期の数を増やすことなく、ノイズ発生によ
る誤判定を取り除いて、高速で周波数判定をすることに
よって、伝送効率向上に寄与する周波数判定回路を提供
することにある。
されたものであり、入力した信号周波数をサンプリング
するための周期の数を増やすことなく、ノイズ発生によ
る誤判定を取り除いて、高速で周波数判定をすることに
よって、伝送効率向上に寄与する周波数判定回路を提供
することにある。
【0023】
【課題を解決するための手段】本発明の周波数判定回路
は、所定の周波数をもつ入力信号の立ち上がりもしくは
立下がり変化点のいずれかを検出するエッジ検出部と、
前記変化点から次の変化点までの間隔を測定するカウン
タと、このカウンタの周期測定値があらかじめ定める許
容範囲内にあるか否かを判定する第1の判定回路部と、
前記カウンタの周期測定値とあらかじめ定められた前記
入力信号の周波数の中心周期の値との比較を行う第2の
判定回路部と、前記第1の判定回路部の判定値が前記許
容範囲外の場合に、前記第2の判定回路部の判定値とし
て直前の前記入力信号の周期における判定値を使用する
周波数判定手段とで構成することを特徴とする。
は、所定の周波数をもつ入力信号の立ち上がりもしくは
立下がり変化点のいずれかを検出するエッジ検出部と、
前記変化点から次の変化点までの間隔を測定するカウン
タと、このカウンタの周期測定値があらかじめ定める許
容範囲内にあるか否かを判定する第1の判定回路部と、
前記カウンタの周期測定値とあらかじめ定められた前記
入力信号の周波数の中心周期の値との比較を行う第2の
判定回路部と、前記第1の判定回路部の判定値が前記許
容範囲外の場合に、前記第2の判定回路部の判定値とし
て直前の前記入力信号の周期における判定値を使用する
周波数判定手段とで構成することを特徴とする。
【0024】また、前記周波数判定手段は、前記第2の
判定回路部の判定値を保持するラッチと、前記入力信号
の所定周期のうち当該時点に最も近い複数周期分に対応
する前記判定値を前記ラッチから入力し順次シフトさせ
て記憶する複数ビットのレジスタと、このレジスタに記
憶される個々の前記周期内の前記判定値のうち過半数の
ビットをしめる値を多数決判定して周波数判定データと
して出力する多数決判定回路部とを有し、前記第1の判
定回路部の判定値が前記許容範囲外の場合に、その判定
信号に応答して前記ラッチへの書き込みを禁止すること
により、前記ラッチには直前の前記入力信号周期の内容
をそのまま保持させる構成からなる。
判定回路部の判定値を保持するラッチと、前記入力信号
の所定周期のうち当該時点に最も近い複数周期分に対応
する前記判定値を前記ラッチから入力し順次シフトさせ
て記憶する複数ビットのレジスタと、このレジスタに記
憶される個々の前記周期内の前記判定値のうち過半数の
ビットをしめる値を多数決判定して周波数判定データと
して出力する多数決判定回路部とを有し、前記第1の判
定回路部の判定値が前記許容範囲外の場合に、その判定
信号に応答して前記ラッチへの書き込みを禁止すること
により、前記ラッチには直前の前記入力信号周期の内容
をそのまま保持させる構成からなる。
【0025】さらに、前記許容範囲を決定する上限周期
と下限周期とがあらかじめ設定される前記第1の判定回
路部と前記許容範囲の中心周期があらかじめ設定される
前記第2の判定回路部との組み合わせを有する。
と下限周期とがあらかじめ設定される前記第1の判定回
路部と前記許容範囲の中心周期があらかじめ設定される
前記第2の判定回路部との組み合わせを有する。
【0026】さらにまた、前記許容範囲を決定する上限
周期と下限周期とがあらかじめ設定される前記第1の判
定回路部と前記許容範囲のを決定するための複数の比較
値があらかじめ設定される前記第2の判定回路部との組
み合わせで得られた前記判定値を前記周波数判定手段に
供給することができる。
周期と下限周期とがあらかじめ設定される前記第1の判
定回路部と前記許容範囲のを決定するための複数の比較
値があらかじめ設定される前記第2の判定回路部との組
み合わせで得られた前記判定値を前記周波数判定手段に
供給することができる。
【0027】また、前記周波数判定手段は、複数の周波
数が連続する入力信号が供給され、これらの周波数に対
応させて前記第2の判定回路部の判定値を保持する複数
ビットのラッチと、前記周波数それぞれの所定周期のう
ち当該時点に最も近い複数周期分に対応する前記判定値
を前記ラッチから入力し順次シフトさせて記憶する複数
ビットのレジスタと、このレジスタに記憶される各周波
数の個々の周期内の前記判定値のうちで過半数のビット
をしめる値を多数決判定して周波数判定データとして出
力する多数決判定回路部とを有し、前記第1の判定回路
部の判定が前記許容範囲外の場合に、その判定信号に応
答して前記ラッチへの書き込みを禁止することにより、
前記ラッチには直前の入力信号周期の内容をそのまま保
持させる構成からなる。
数が連続する入力信号が供給され、これらの周波数に対
応させて前記第2の判定回路部の判定値を保持する複数
ビットのラッチと、前記周波数それぞれの所定周期のう
ち当該時点に最も近い複数周期分に対応する前記判定値
を前記ラッチから入力し順次シフトさせて記憶する複数
ビットのレジスタと、このレジスタに記憶される各周波
数の個々の周期内の前記判定値のうちで過半数のビット
をしめる値を多数決判定して周波数判定データとして出
力する多数決判定回路部とを有し、前記第1の判定回路
部の判定が前記許容範囲外の場合に、その判定信号に応
答して前記ラッチへの書き込みを禁止することにより、
前記ラッチには直前の入力信号周期の内容をそのまま保
持させる構成からなる。
【0028】
【発明の実施の形態】本発明の周波数判定回路は、入力
信号の周期測定値が許容範囲内にない場合は直前の周期
の判定値を用いる。これは、FSK変調による情報伝送
のデータ1ビット分は、同一周波数が連続することを利
用した誤判定訂正機能である。
信号の周期測定値が許容範囲内にない場合は直前の周期
の判定値を用いる。これは、FSK変調による情報伝送
のデータ1ビット分は、同一周波数が連続することを利
用した誤判定訂正機能である。
【0029】より具体的には、入力信号の周期測定値が
周期の許容範囲内にあるか否かを判定する第1の判定回
路部と、周期測定値とあらかじめ定められた値との比較
を行う第2の判定回路部と、第1の判定回路部の判定が
許容範囲外の場合に、第2の判定回路部の判定値とし
て、直前の入力信号周期における判定値を使用する。
周期の許容範囲内にあるか否かを判定する第1の判定回
路部と、周期測定値とあらかじめ定められた値との比較
を行う第2の判定回路部と、第1の判定回路部の判定が
許容範囲外の場合に、第2の判定回路部の判定値とし
て、直前の入力信号周期における判定値を使用する。
【0030】また、最新の入力信号の複周期分の第2の
判定回路部の判定値を記憶するレジスタと、その内容を
多数決判定する手段も有する。入力信号の周期測定値が
許容範囲内にない場合は直前の周期の判定値を用いるこ
とにより、入力信号にノイズが発生してもその周期の判
定値を多数決判定の要素に加えない。このため、サンプ
リングする周期の数を少なくしても、ノイズによる誤判
定を取り除くことができる。サンプリングする周期の数
が少ないために高速に周波数判定ができるものである。
判定回路部の判定値を記憶するレジスタと、その内容を
多数決判定する手段も有する。入力信号の周期測定値が
許容範囲内にない場合は直前の周期の判定値を用いるこ
とにより、入力信号にノイズが発生してもその周期の判
定値を多数決判定の要素に加えない。このため、サンプ
リングする周期の数を少なくしても、ノイズによる誤判
定を取り除くことができる。サンプリングする周期の数
が少ないために高速に周波数判定ができるものである。
【0031】まず、本発明の実施の形態を図面を参照し
ながら説明する。
ながら説明する。
【0032】図1は本発明の周波数判定回路の実施の形
態を示すブロック図である。図1を参照すると、この周
波数判定回路は、与えられた入力信号の立ち上がりもし
くは立下がり変化のいずれかを検出するエッジ検出部1
と、このエッジ検出部1の出力でクリアされ、基準クロ
ックをカウントソースとして、入力信号の変化点から変
化点(立ち上がり変化から次の立上り変化、もしくは立
下がり変化から次の立下がり変化)の間隔を測定し、毎
周期出力するカウンタ2と、エッジ検出部1の出力信号
に応答してカウンタ2の測定値が周期の許容範囲内にあ
るか否かを判定する第1の判定回路部3と、エッジ検出
部1の出力信号に応答してカウンタ2の測定値とあらか
じめ定められた値との比較を行う第2の判定回路部4
と、第1の判定回路部3の判定結果の判定信号5に応答
して、第1の判定回路部3の判定が許容範囲内の場合に
は内容の変更を禁止し第2の判定回路部4の判定値を保
持するとともに、第1の判定回路部3の判定が許容範囲
外の場合には、直前の入力信号周期の内容を保持するラ
ッチ6と、最新の入力信号n周期分のラッチ6の内容を
記憶するメモリ7−1から7−nと、メモリ7−1から
7−nの内容を多数決判定し、判定結果をデータ出力す
る多数決判定回路部8とを有して構成されている。ここ
で、基準クロックの周波数は、入力信号に比べて、十分
に高いものとする。
態を示すブロック図である。図1を参照すると、この周
波数判定回路は、与えられた入力信号の立ち上がりもし
くは立下がり変化のいずれかを検出するエッジ検出部1
と、このエッジ検出部1の出力でクリアされ、基準クロ
ックをカウントソースとして、入力信号の変化点から変
化点(立ち上がり変化から次の立上り変化、もしくは立
下がり変化から次の立下がり変化)の間隔を測定し、毎
周期出力するカウンタ2と、エッジ検出部1の出力信号
に応答してカウンタ2の測定値が周期の許容範囲内にあ
るか否かを判定する第1の判定回路部3と、エッジ検出
部1の出力信号に応答してカウンタ2の測定値とあらか
じめ定められた値との比較を行う第2の判定回路部4
と、第1の判定回路部3の判定結果の判定信号5に応答
して、第1の判定回路部3の判定が許容範囲内の場合に
は内容の変更を禁止し第2の判定回路部4の判定値を保
持するとともに、第1の判定回路部3の判定が許容範囲
外の場合には、直前の入力信号周期の内容を保持するラ
ッチ6と、最新の入力信号n周期分のラッチ6の内容を
記憶するメモリ7−1から7−nと、メモリ7−1から
7−nの内容を多数決判定し、判定結果をデータ出力す
る多数決判定回路部8とを有して構成されている。ここ
で、基準クロックの周波数は、入力信号に比べて、十分
に高いものとする。
【0033】上述した構成からなる周波数判定回路の基
本構成において、第1の実施の形態として2値FSKに
応用した周波数判定回路のブロック図を示した図2を参
照すると、エッジ検出部1は入力信号の立ち上がりエッ
ジを検出する。第1の判定回路部3aは、カウンタ2の
測定値が上限周期と下限周期の範囲内にあるか否かを判
定し、判定結果を判定信号5として、例えばここでは範
囲内であれば論理レベルのハイレベル“1”を、範囲外
であればロウレベル“0”をそれぞれ出力する。
本構成において、第1の実施の形態として2値FSKに
応用した周波数判定回路のブロック図を示した図2を参
照すると、エッジ検出部1は入力信号の立ち上がりエッ
ジを検出する。第1の判定回路部3aは、カウンタ2の
測定値が上限周期と下限周期の範囲内にあるか否かを判
定し、判定結果を判定信号5として、例えばここでは範
囲内であれば論理レベルのハイレベル“1”を、範囲外
であればロウレベル“0”をそれぞれ出力する。
【0034】第2の判定回路部4aは、カウンタ2の測
定値と中心周期の比較を行う。比較結果が、(測定値)
≧(中心周期)のとき“0”、(測定値)<(中心周
期)のとき“1”の判定値を出力する。
定値と中心周期の比較を行う。比較結果が、(測定値)
≧(中心周期)のとき“0”、(測定値)<(中心周
期)のとき“1”の判定値を出力する。
【0035】これら第1および第2の判定回路部3aお
よび4aにおける上限周期、下限周期、中心周期の設定
は、あらかじめ固定値として回路内部で設定しておいて
もよいし、また専用のレジスタを設けて外部から設定値
を書き込むようにしてもよい。
よび4aにおける上限周期、下限周期、中心周期の設定
は、あらかじめ固定値として回路内部で設定しておいて
もよいし、また専用のレジスタを設けて外部から設定値
を書き込むようにしてもよい。
【0036】ラッチ6はここでは例えば1ビット構成で
あり、後述するようにラッチする内容により増加する。
判定信号5が許容範囲内を示すときに第2の判定回路部
4aの判定値を保持する。
あり、後述するようにラッチする内容により増加する。
判定信号5が許容範囲内を示すときに第2の判定回路部
4aの判定値を保持する。
【0037】判定信号5が許容範囲外を示す場合は、ラ
ッチ6の内容の変更を禁止し、ラッチ6は直前の内容を
そのまま保持する。
ッチ6の内容の変更を禁止し、ラッチ6は直前の内容を
そのまま保持する。
【0038】メモリ7−1から7−5は例えば5ビット
長のシフトレジスタであり、最新の入力信号の例えば5
周期分のラッチ6の内容を記憶する。シフトレジスタの
ビット数は任意であり、雑音に対する強度を高くするに
はレジスタのビット数を増やすことが望ましい。
長のシフトレジスタであり、最新の入力信号の例えば5
周期分のラッチ6の内容を記憶する。シフトレジスタの
ビット数は任意であり、雑音に対する強度を高くするに
はレジスタのビット数を増やすことが望ましい。
【0039】多数決判定回路部8は、メモリ7−1から
7−5の内容を多数決判定する。つまり、内容が“0”
であるビット数が3ビット以上のときデータ“0”と判
定し、“1”であるビット数が3ビット以上のときデー
タ“1”と判定し、判定結果をデータ出力する。
7−5の内容を多数決判定する。つまり、内容が“0”
であるビット数が3ビット以上のときデータ“0”と判
定し、“1”であるビット数が3ビット以上のときデー
タ“1”と判定し、判定結果をデータ出力する。
【0040】上述した図2と、入力信号にノイズが発生
したときの動作説明用のタイミングチャートを示した図
3(a)とこのタイミングチャートで使用する周波数の
判定条件を示した図3(b)を併せて参照しながら動作
を説明する。基準クロックとして100nsecを使用
し、入力信号周期f1が8μsecで周期測定値を8
0、入力信号周期f2が7.4μsecで周期測定値を
74、下限周期が7.1μsecで比較値を71、上限
周期が8.3μsecで比較値を83、中心周波数が
7.7μsecで比較値を77とする。
したときの動作説明用のタイミングチャートを示した図
3(a)とこのタイミングチャートで使用する周波数の
判定条件を示した図3(b)を併せて参照しながら動作
を説明する。基準クロックとして100nsecを使用
し、入力信号周期f1が8μsecで周期測定値を8
0、入力信号周期f2が7.4μsecで周期測定値を
74、下限周期が7.1μsecで比較値を71、上限
周期が8.3μsecで比較値を83、中心周波数が
7.7μsecで比較値を77とする。
【0041】入力信号としてデータ“0”を示す周波数
f1が入力されているものとすると、通常、周波数f1
のカウンタ2の測定値は上述の条件から80になるが、
図3(a)のタイミングチャートでm周期目にノイズが
発生した場合、m周期の測定値は例えば30となり、m
+1周期の測定値は50となる。いずれの値も下限周期
=71よりも小さいため、この両期間は、第1の判定回
路部3aは判定信号5により許容範囲外を示す“0”を
出力する。
f1が入力されているものとすると、通常、周波数f1
のカウンタ2の測定値は上述の条件から80になるが、
図3(a)のタイミングチャートでm周期目にノイズが
発生した場合、m周期の測定値は例えば30となり、m
+1周期の測定値は50となる。いずれの値も下限周期
=71よりも小さいため、この両期間は、第1の判定回
路部3aは判定信号5により許容範囲外を示す“0”を
出力する。
【0042】第2の判定回路部4aは、m周期とm+1
周期では、第1の判定回路部3aの測定値が30,50
が中心周期=77よりも小さいため、“1”と判定す
る。判定信号5が許容範囲外を示すときは、ラッチ6の
内容を変更しないため、m周期とm+1周期のラッチ6
の内容は、m−1周期と同じ“0”となる。
周期では、第1の判定回路部3aの測定値が30,50
が中心周期=77よりも小さいため、“1”と判定す
る。判定信号5が許容範囲外を示すときは、ラッチ6の
内容を変更しないため、m周期とm+1周期のラッチ6
の内容は、m−1周期と同じ“0”となる。
【0043】m−1周期からm+5周期までラッチ6の
内容7周期分はすべて“0”となるため、メモリ7−1
から7−5の内容は、入力信号のノイズの影響を受けず
5ビットとも“00000”を保持する。したがって、
多数決判定回路部8は判定結果“0”をデータ出力する
ことになる。
内容7周期分はすべて“0”となるため、メモリ7−1
から7−5の内容は、入力信号のノイズの影響を受けず
5ビットとも“00000”を保持する。したがって、
多数決判定回路部8は判定結果“0”をデータ出力する
ことになる。
【0044】入力信号周波数がf1からf2に変化した
ときの動作説明用のタイミングチャートを示した図4
(a)とこのタイミングチャートで使用する周波数の判
定条件を示した図4(b)とを併せて参照しながら周波
数がf1からf2に変化したときの動作を説明する。
ときの動作説明用のタイミングチャートを示した図4
(a)とこのタイミングチャートで使用する周波数の判
定条件を示した図4(b)とを併せて参照しながら周波
数がf1からf2に変化したときの動作を説明する。
【0045】ここでも基準クロックとして100nse
cを使用し、入力信号周期f1が8μsecで周期測定
値を80、入力信号周期f2が7.4μsecで周期測
定値を74、下限周期が7.1μsecで比較値を7
1、上限周期が8.3μsecで比較値を83、中心周
波数が7.7μsecで比較値を77とする。
cを使用し、入力信号周期f1が8μsecで周期測定
値を80、入力信号周期f2が7.4μsecで周期測
定値を74、下限周期が7.1μsecで比較値を7
1、上限周期が8.3μsecで比較値を83、中心周
波数が7.7μsecで比較値を77とする。
【0046】図4(a)を参照すると、周波数f1の測
定値が各周期とも80であり、周波数f2の測定値が各
周期とも74であるから、カウンタ2の測定値が上限周
期=83と下限周期=71の範囲内にあるため、第1の
判定回路部3aは判定信号5として各周期とも“1”を
出力し、周波数f1およびf2とも測定値が許容範囲内
にあることを示している。
定値が各周期とも80であり、周波数f2の測定値が各
周期とも74であるから、カウンタ2の測定値が上限周
期=83と下限周期=71の範囲内にあるため、第1の
判定回路部3aは判定信号5として各周期とも“1”を
出力し、周波数f1およびf2とも測定値が許容範囲内
にあることを示している。
【0047】第2の判定回路部4aは、カウンタ2の測
定値=80,74と中心周期=77とをそれぞれ比較
し、周波数f1が入力されているとき(測定値=80)
>(中心周期=77)であるから、判定結果として
“0”を出力し、周波数f2が入力されているときは、
(測定値=74)<(中心周期=77)であるから、判
定結果として“1”の判定値を出力する。
定値=80,74と中心周期=77とをそれぞれ比較
し、周波数f1が入力されているとき(測定値=80)
>(中心周期=77)であるから、判定結果として
“0”を出力し、周波数f2が入力されているときは、
(測定値=74)<(中心周期=77)であるから、判
定結果として“1”の判定値を出力する。
【0048】第1の判定回路部3aが判定信号5として
各周期とも“1”を出力し、周波数f1およびf2とも
測定値が許容範囲内にあることを示しているため、ラッ
チ6は、第2の判定回路部4aの判定値をそのまま入力
して保持する。
各周期とも“1”を出力し、周波数f1およびf2とも
測定値が許容範囲内にあることを示しているため、ラッ
チ6は、第2の判定回路部4aの判定値をそのまま入力
して保持する。
【0049】メモリ7−1から7−5は、最新の入力信
号5周期分のラッチ6の内容、すなわち、“0”“0”
“0”に対して5ビット分“000000”“0000
0”“00000”を、“1”“1”“1”“1”に対
して5ビット分“10000”“11000”“111
00”“11110”をそれぞれシフトさせて記憶す
る。
号5周期分のラッチ6の内容、すなわち、“0”“0”
“0”に対して5ビット分“000000”“0000
0”“00000”を、“1”“1”“1”“1”に対
して5ビット分“10000”“11000”“111
00”“11110”をそれぞれシフトさせて記憶す
る。
【0050】入力信号がf1からf2に変化した後3周
期目“11100”に、メモリ7−1から7−5の
“1”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“1”と判定し3,4周期目のデー
タとして“1”を出力する。
期目“11100”に、メモリ7−1から7−5の
“1”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“1”と判定し3,4周期目のデー
タとして“1”を出力する。
【0051】次に、第2の実施の形態を説明する。図1
に示した基本構成からなる周波数判定回路において、第
2の実施の形態として4値FSKに応用した周波数判定
回路のブロック図を図5に示す。
に示した基本構成からなる周波数判定回路において、第
2の実施の形態として4値FSKに応用した周波数判定
回路のブロック図を図5に示す。
【0052】4値FSKは、4つの周波数f1、f2、
f3、f4にデジタル信号“0”、“1”、“2”、
“3”を対それぞれ対応させた変調方式である。
f3、f4にデジタル信号“0”、“1”、“2”、
“3”を対それぞれ対応させた変調方式である。
【0053】図5を参照すると、エッジ検出部1とカウ
ンタ2と第1の判定回路部3aと第2の判定回路部4b
とラッチ6とメモリ7−1〜7−5と多数決判定回路部
8とを備えて構成される。第1の判定回路部3aは、カ
ウンタ2の測定値が上限周期と下限周期の範囲内にある
か否かを判定し、判定結果を判定信号5で出力する。
ンタ2と第1の判定回路部3aと第2の判定回路部4b
とラッチ6とメモリ7−1〜7−5と多数決判定回路部
8とを備えて構成される。第1の判定回路部3aは、カ
ウンタ2の測定値が上限周期と下限周期の範囲内にある
か否かを判定し、判定結果を判定信号5で出力する。
【0054】第2の判定回路部4bは、周期比較値TH
1、TH2、TH3を有し、カウンタ2の測定値と周期
比較値TH1、TH2、TH3の値をそれぞれ比較し、
“0”、“1”、“2”、“3”の判定値を出力する。
1、TH2、TH3を有し、カウンタ2の測定値と周期
比較値TH1、TH2、TH3の値をそれぞれ比較し、
“0”、“1”、“2”、“3”の判定値を出力する。
【0055】ここで、周期比較値TH1、TH2、TH
3は、 f1周期>TH1>f2周期>TH2>f3周期>TH
3>f4周期 の関係にある定数である。
3は、 f1周期>TH1>f2周期>TH2>f3周期>TH
3>f4周期 の関係にある定数である。
【0056】第2の判定回路部4bは、TH1>(カウ
ンタ2の測定値)のとき“0”、TH1>(カウンタ2
の測定値)>TH2のとき“1”、TH2>(カウンタ
2の測定値)>TH3のとき“2”、TH3<(カウン
タ2の測定値)のとき“3”と判定する。
ンタ2の測定値)のとき“0”、TH1>(カウンタ2
の測定値)>TH2のとき“1”、TH2>(カウンタ
2の測定値)>TH3のとき“2”、TH3<(カウン
タ2の測定値)のとき“3”と判定する。
【0057】前述した第1の実施の形態同様に、これら
第1および第2の判定回路部3aおよび4bにおける上
限周期、下限周期、周期比較値TH1,TH2,TH3
の設定は、あらかじめ固定値として回路内部で設定して
おいてもよいし、また専用のレジスタを設けて外部から
設定値を書き込むようにしてもよい。
第1および第2の判定回路部3aおよび4bにおける上
限周期、下限周期、周期比較値TH1,TH2,TH3
の設定は、あらかじめ固定値として回路内部で設定して
おいてもよいし、また専用のレジスタを設けて外部から
設定値を書き込むようにしてもよい。
【0058】ラッチ6は周波数f1〜f3を表す1〜3
の値に対応して2ビット構成であり、第1の判定回路部
3aの判定信号5が許容範囲内を示すときに第2の判定
回路部4bの判定値を保持する。判定信号5が許容範囲
外を示す場合は、ラッチ6の内容の変更を禁止し、ラッ
チ6は直前の内容を保持する。メモリ7−1から7−5
はそれぞれが2ビット構成のレジスタであり、最新の入
力信号、例えば5周期分のラッチ6の内容を入力し順次
シフトしながら記憶する。ここでも、このシフトレジス
タのビット数は任意であり、雑音に対する強度を高くす
るにはレジスタのビット数を増やすことが望ましい。
の値に対応して2ビット構成であり、第1の判定回路部
3aの判定信号5が許容範囲内を示すときに第2の判定
回路部4bの判定値を保持する。判定信号5が許容範囲
外を示す場合は、ラッチ6の内容の変更を禁止し、ラッ
チ6は直前の内容を保持する。メモリ7−1から7−5
はそれぞれが2ビット構成のレジスタであり、最新の入
力信号、例えば5周期分のラッチ6の内容を入力し順次
シフトしながら記憶する。ここでも、このシフトレジス
タのビット数は任意であり、雑音に対する強度を高くす
るにはレジスタのビット数を増やすことが望ましい。
【0059】多数決判定回路部8は、メモリ7−1から
7−5の内容を多数決判定する。つまり内容が同一値で
あるメモリ数が3個以上の場合に、判定値を確定し、デ
ータ出力する。同一値であるメモリ数が2個以下の場合
は、データ出力を変更しない。
7−5の内容を多数決判定する。つまり内容が同一値で
あるメモリ数が3個以上の場合に、判定値を確定し、デ
ータ出力する。同一値であるメモリ数が2個以下の場合
は、データ出力を変更しない。
【0060】上述した第2の実施の形態の動作説明用の
タイミングチャートであって、入力信号周波数がf1か
らf4に変化したときの動作説明用のタイミングチャー
トを示した図6(a)とこのタイミングチャートで使用
する周波数の判定条件を示した図6(b)を併せて参照
しながら周波数がf1からf4まで変化するときの動作
を説明する。基準クロックとして100nsecを使用
し、入力信号周期f1が8μsecで周期測定値を8
0、周期比較値TH1が7.7μsecで比較値を7
7、入力信号周期f2が7.4μsecで周期測定値を
74、周期比較値TH2が7.1μsecで比較値を7
1入力信号周期f3が6.8μsecで周期測定値を6
8、入力信号周期f4が6.2μsecで周期測定値を
62、周期比較値が6.5μsecで比較値を65、下
限周期が5.9μsecで比較値を59、上限周期が
8.3μsecで比較値を83、周期比較値TH3が
7.7μsecで比較値を77とする。
タイミングチャートであって、入力信号周波数がf1か
らf4に変化したときの動作説明用のタイミングチャー
トを示した図6(a)とこのタイミングチャートで使用
する周波数の判定条件を示した図6(b)を併せて参照
しながら周波数がf1からf4まで変化するときの動作
を説明する。基準クロックとして100nsecを使用
し、入力信号周期f1が8μsecで周期測定値を8
0、周期比較値TH1が7.7μsecで比較値を7
7、入力信号周期f2が7.4μsecで周期測定値を
74、周期比較値TH2が7.1μsecで比較値を7
1入力信号周期f3が6.8μsecで周期測定値を6
8、入力信号周期f4が6.2μsecで周期測定値を
62、周期比較値が6.5μsecで比較値を65、下
限周期が5.9μsecで比較値を59、上限周期が
8.3μsecで比較値を83、周期比較値TH3が
7.7μsecで比較値を77とする。
【0061】図6(a)を参照すると、周波数f1の測
定値が各周期とも80、周波数f2の測定値が各周期と
も74、周波数f3の測定値が各周期とも68、周波数
f4の測定値が各周期とも62であるから、カウンタ2
の測定値が上限周期=83と下限周期=59の範囲内に
あるため、第1の判定回路部3aは判定信号5として各
周期とも“1”を出力し、周波数f1、f2,f3およ
びf4とも測定値が許容範囲内にあることを示してい
る。
定値が各周期とも80、周波数f2の測定値が各周期と
も74、周波数f3の測定値が各周期とも68、周波数
f4の測定値が各周期とも62であるから、カウンタ2
の測定値が上限周期=83と下限周期=59の範囲内に
あるため、第1の判定回路部3aは判定信号5として各
周期とも“1”を出力し、周波数f1、f2,f3およ
びf4とも測定値が許容範囲内にあることを示してい
る。
【0062】第2の判定回路部4bは、カウンタ2の測
定値=80および74と周期比較値TH1=77、測定
値=74および68と比較値TH2=71、測定値=6
8および62と周期比較値TH3=65とをそれぞれ比
較し、周波数f1が入力されているとき、 (測定値=80)>(周期比較値TH1=77) であるから、判定結果として“0”を出力し、周波数f
2が入力されているときは、 (周期比較値TH1=77)>(測定値=74)>(周
期比較値TH2=71) であるから、判定結果として“1”の判定値を出力す
る。
定値=80および74と周期比較値TH1=77、測定
値=74および68と比較値TH2=71、測定値=6
8および62と周期比較値TH3=65とをそれぞれ比
較し、周波数f1が入力されているとき、 (測定値=80)>(周期比較値TH1=77) であるから、判定結果として“0”を出力し、周波数f
2が入力されているときは、 (周期比較値TH1=77)>(測定値=74)>(周
期比較値TH2=71) であるから、判定結果として“1”の判定値を出力す
る。
【0063】同様に、カウンタ2の測定値=74,68
と周期比較値TH3=65とをそれぞれ比較し、周波数
f3が入力されているとき、 (周期比較値TH2=71)>(測定値=68)>(周
期比較値TH3=65) であるから、判定結果として“2”を出力し、周波数f
4が入力されているときは、 (周期比較値TH3=65)>(測定値=62)>(周
期比較値TH4=59(図示せず)) であるから、判定結果として“3”の判定値を出力す
る。
と周期比較値TH3=65とをそれぞれ比較し、周波数
f3が入力されているとき、 (周期比較値TH2=71)>(測定値=68)>(周
期比較値TH3=65) であるから、判定結果として“2”を出力し、周波数f
4が入力されているときは、 (周期比較値TH3=65)>(測定値=62)>(周
期比較値TH4=59(図示せず)) であるから、判定結果として“3”の判定値を出力す
る。
【0064】第1の判定回路部3aが判定信号5として
各周期とも“1”を出力し、周波数f1、f2,f3お
よびf4とも上述したように測定値が許容範囲内にある
ことを示しているため、ラッチ6は、第2の判定回路部
4bの判定値をそのまま入力して保持する。
各周期とも“1”を出力し、周波数f1、f2,f3お
よびf4とも上述したように測定値が許容範囲内にある
ことを示しているため、ラッチ6は、第2の判定回路部
4bの判定値をそのまま入力して保持する。
【0065】メモリ7−1から7−5は、最新の入力信
号5周期分のラッチ6の内容が入力されて順次シフトさ
れる。すなわち、“0”“0”“0”に対して5ビット
分“00000”“00000”“00000”を、
“1”“1”“1”“1”“1”に対して5ビット分
“10000”“11000”“11100”“111
10”“11111”を、“2”“2”“2”“2”
“2”に対して5ビット分“21111”“2211
1”“22211”“22221”“22222”を、
“3”…に対して5ビット分“32222”…をそれぞ
れ記憶する。
号5周期分のラッチ6の内容が入力されて順次シフトさ
れる。すなわち、“0”“0”“0”に対して5ビット
分“00000”“00000”“00000”を、
“1”“1”“1”“1”“1”に対して5ビット分
“10000”“11000”“11100”“111
10”“11111”を、“2”“2”“2”“2”
“2”に対して5ビット分“21111”“2211
1”“22211”“22221”“22222”を、
“3”…に対して5ビット分“32222”…をそれぞ
れ記憶する。
【0066】入力信号がf1からf2に変化した後3周
期目“11100”に、メモリ7−1から7−5の
“1”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“1”と判定し3,4周期目のデー
タとして“1”を出力する。
期目“11100”に、メモリ7−1から7−5の
“1”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“1”と判定し3,4周期目のデー
タとして“1”を出力する。
【0067】入力信号がf2からf3に変化した後3周
期目“22211”に、メモリ7−1から7−5の
“2”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“2”であると判定し3,4,5周
期目のデータとして“2”を出力する。同様に、図示さ
れていないが入力信号がf3からf4に変化した後3周
期目“333222”に、メモリ7−1から7−5の
“3”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“3”であると判定し3,4,5周
期目のデータとして“3”を出力する。
期目“22211”に、メモリ7−1から7−5の
“2”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“2”であると判定し3,4,5周
期目のデータとして“2”を出力する。同様に、図示さ
れていないが入力信号がf3からf4に変化した後3周
期目“333222”に、メモリ7−1から7−5の
“3”であるビット数が3ビットとなるため、多数決判
定回路部8はデータ“3”であると判定し3,4,5周
期目のデータとして“3”を出力する。
【0068】この実施の形態の場合も、例えば周波数f
1のm周期目にノイズが入った場合は、f1のm−1周
期からm+n周期までラッチ6の内容はすべて“0”と
なるため、メモリ7−1から7−5の内容は、入力信号
のノイズの影響を受けず5ビットとも“00000”を
保持する。したがって、多数決判定回路部8は判定結
果”0”をデータ出力することになる。
1のm周期目にノイズが入った場合は、f1のm−1周
期からm+n周期までラッチ6の内容はすべて“0”と
なるため、メモリ7−1から7−5の内容は、入力信号
のノイズの影響を受けず5ビットとも“00000”を
保持する。したがって、多数決判定回路部8は判定結
果”0”をデータ出力することになる。
【0069】上述した第1および第2の実施の形態はい
ずれも、入力信号の周期測定値が許容範囲内にない場合
は直前の周期の判定値を用いることにより、入力信号に
ノイズが発生してもその周期の判定値を多数決判定の要
素に加えない。このため、サンプリングする周期の数を
少なくしても、ノイズによる誤判定を取り除くことがで
きる。サンプリングする周期の数が少ないために高速に
周波数判定可能となる。
ずれも、入力信号の周期測定値が許容範囲内にない場合
は直前の周期の判定値を用いることにより、入力信号に
ノイズが発生してもその周期の判定値を多数決判定の要
素に加えない。このため、サンプリングする周期の数を
少なくしても、ノイズによる誤判定を取り除くことがで
きる。サンプリングする周期の数が少ないために高速に
周波数判定可能となる。
【0070】
【発明の効果】以上説明したように、本発明の周波数判
定回路は、与えられた入力信号の立ち上がりもしくは立
下がり変化のいずれかを検出するエッジ検出部と、この
エッジ検出部1の出力でクリアされ、基準クロックをカ
ウントソースとして、入力信号の変化点から変化点(立
上り変化から次の立ち上がり変化、もしくは立下がり変
化から次の立下がり変化)の間隔を測定し、毎周期出力
するカウンタと、エッジ検出部の出力信号に応答してカ
ウンタの測定値が周期の許容範囲内にあるか否かを判定
する第1の判定回路部と、エッジ検出部の出力信号に応
答してカウンタの測定値とあらかじめ定められた値との
比較を行う第2の判定回路部と、第1の判定回路部の判
定結果の判定信号に応答して、第1の判定回路部3の判
定が許容範囲内の場合には内容の変更を禁止し第2の判
定回路部の判定値を保持するとともに、第1の判定回路
部の判定が許容範囲外の場合には、直前の入力信号周期
の内容を保持するラッチと、最新の入力信号n周期分の
ラッチの内容を記憶する複数ビットのレジスタからと、
このレジスタの内容を多数決判定し、判定結果をデータ
出力する多数決判定回路部とを有して構成されているの
で、入力信号の周期測定値が許容範囲内にない場合は直
前の周期の判定値を用いることにより、入力信号にノイ
ズが発生してもその周期の判定値を使用しない。
定回路は、与えられた入力信号の立ち上がりもしくは立
下がり変化のいずれかを検出するエッジ検出部と、この
エッジ検出部1の出力でクリアされ、基準クロックをカ
ウントソースとして、入力信号の変化点から変化点(立
上り変化から次の立ち上がり変化、もしくは立下がり変
化から次の立下がり変化)の間隔を測定し、毎周期出力
するカウンタと、エッジ検出部の出力信号に応答してカ
ウンタの測定値が周期の許容範囲内にあるか否かを判定
する第1の判定回路部と、エッジ検出部の出力信号に応
答してカウンタの測定値とあらかじめ定められた値との
比較を行う第2の判定回路部と、第1の判定回路部の判
定結果の判定信号に応答して、第1の判定回路部3の判
定が許容範囲内の場合には内容の変更を禁止し第2の判
定回路部の判定値を保持するとともに、第1の判定回路
部の判定が許容範囲外の場合には、直前の入力信号周期
の内容を保持するラッチと、最新の入力信号n周期分の
ラッチの内容を記憶する複数ビットのレジスタからと、
このレジスタの内容を多数決判定し、判定結果をデータ
出力する多数決判定回路部とを有して構成されているの
で、入力信号の周期測定値が許容範囲内にない場合は直
前の周期の判定値を用いることにより、入力信号にノイ
ズが発生してもその周期の判定値を使用しない。
【0071】このため、サンプリングする周期の数を少
なくしても、ノイズによる誤判定を取り除くことができ
る。サンプリングする周期の数が少ないために、高速に
周波数判定が出来る。
なくしても、ノイズによる誤判定を取り除くことができ
る。サンプリングする周期の数が少ないために、高速に
周波数判定が出来る。
【図1】本発明の実施の形態の基本構成を示すブロック
図である。
図である。
【図2】本発明の実施の形態の基本構成を2値FSKに
適用した第1の実施の形態を示すブロック図である。
適用した第1の実施の形態を示すブロック図である。
【図3】(a)本発明の第1の実施の形態における入力
信号にノイズが発生したときの動作説明用タイミングチ
ャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
信号にノイズが発生したときの動作説明用タイミングチ
ャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
【図4】(a)第1の実施例の形態における入力信号が
f1からf2へ変化したときの動作説明用タイミングチ
ャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
f1からf2へ変化したときの動作説明用タイミングチ
ャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
【図5】本発明の実施の形態の基本構成を4値FSKに
適用した第2の実施の形態を示すブロック図である。
適用した第2の実施の形態を示すブロック図である。
【図6】(a)第2の実施例の形態における入力信号が
f1からf4まで変化したときの動作説明用タイミング
チャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
f1からf4まで変化したときの動作説明用タイミング
チャートである。 (b)このタイミングチャートで使用する周波数の判定
条件を示した図である。
【図7】従来のFSKの復調用検波方式を示すブロック
図である。
図である。
【図8】従来の周波数判定方式の構成を示すブロック図
である。
である。
【図9】従来の周波数判定方式のCPUの処理フローチ
ャートである。
ャートである。
【図10】従来の周波数判定方式の動作を示すタイミン
グチャートである。
グチャートである。
1 エッジ検出部 2 カウンタ 3 第1の判定回路部 4 第2の判定回路部 5 判定信号 6 ラッチ 7 メモリ(レジスタ) 8 多数決判定回路部 9 コンパレータ 10 周期測定部 11,12 周期をストアするメモリ 13,14 周期判定の許容上限値および下限値のレ
ジスタ 15 CPU 16 入力信号 17 検出信号 18 クロック
ジスタ 15 CPU 16 入力信号 17 検出信号 18 クロック
Claims (5)
- 【請求項1】 所定の周波数をもつ入力信号の立ち上が
りもしくは立下がり変化点のいずれかを検出するエッジ
検出部と、前記変化点から次の変化点までの間隔を測定
するカウンタと、このカウンタの周期測定値があらかじ
め定める許容範囲内にあるか否かを判定する第1の判定
回路部と、前記カウンタの周期測定値とあらかじめ定め
られた前記入力信号の周波数の中心周期の値との比較を
行う第2の判定回路部と、前記第1の判定回路部の判定
値が前記許容範囲外の場合に、前記第2の判定回路部の
判定値として直前の前記入力信号の周期における判定値
を使用する周波数判定手段とから構成することを特徴と
する周波数判定回路。 - 【請求項2】 前記周波数判定手段は、前記第2の判定
回路部の判定値を保持するラッチと、前記入力信号の所
定周期のうち当該時点に最も近い複数周期分に対応する
前記判定値を前記ラッチから入力し順次シフトさせて記
憶する複数ビットのレジスタと、このレジスタに記憶さ
れる個々の前記周期内の前記判定値のうち過半数のビッ
トをしめる値を多数決判定して周波数判定データとして
出力する多数決判定回路部とを有し、前記第1の判定回
路部の判定値が前記許容範囲外の場合に、その判定信号
に応答して前記ラッチへの書き込みを禁止することによ
り、前記ラッチには直前の前記入力信号周期の内容をそ
のまま保持させる構成からなる請求項1記載の周波数判
定回路。 - 【請求項3】 前記許容範囲を決定する上限周期と下限
周期とがあらかじめ設定される前記第1の判定回路部と
前記許容範囲の中心周期があらかじめ設定される前記第
2の判定回路部との組み合わせを有する請求項1記載の
周波数判定回路。 - 【請求項4】 前記許容範囲を決定する上限周期と下限
周期とがあらかじめ設定される前記第1の判定回路部と
前記許容範囲のを決定するための複数の比較値があらか
じめ設定される前記第2の判定回路部との組み合わせで
得られた前記判定値を前記周波数判定手段に供給する請
求項1記載の周波数判定回路。 - 【請求項5】 前記周波数判定手段は、複数の周波数が
連続する入力信号が供給され、これらの周波数に対応さ
せて前記第2の判定回路部の判定値を保持する複数ビッ
トのラッチと、前記周波数それぞれの所定周期のうち当
該時点に最も近い複数周期分に対応する前記判定値を前
記ラッチから入力し順次シフトさせて記憶する複数ビッ
トのレジスタと、このレジスタに記憶される各周波数の
個々の周期内の前記判定値のうちで過半数のビットをし
める値を多数決判定して周波数判定データとして出力す
る多数決判定回路部とを有し、前記第1の判定回路部の
判定が前記許容範囲外の場合に、その判定信号に応答し
て前記ラッチへの書き込みを禁止することにより、前記
ラッチには直前の入力信号周期の内容をそのまま保持さ
せる構成からなる請求項4記載の周波数判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172388A JPH1117751A (ja) | 1997-06-27 | 1997-06-27 | 周波数判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172388A JPH1117751A (ja) | 1997-06-27 | 1997-06-27 | 周波数判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1117751A true JPH1117751A (ja) | 1999-01-22 |
Family
ID=15941010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9172388A Pending JPH1117751A (ja) | 1997-06-27 | 1997-06-27 | 周波数判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1117751A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007074683A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | 受信装置及び受信信号のデータ復調方法 |
JP2008109513A (ja) * | 2006-10-26 | 2008-05-08 | Matsushita Electric Works Ltd | Fsk受信装置 |
KR100981070B1 (ko) | 2007-09-18 | 2010-09-08 | 야마하 가부시키가이샤 | 주파수 판별 회로 및 샘플링 주파수 변환 장치 |
KR101119718B1 (ko) | 2009-01-23 | 2012-03-26 | 산요 세미컨덕터 컴퍼니 리미티드 | 펄스 주기 계측 방법 |
JP2014030269A (ja) * | 2008-05-29 | 2014-02-13 | Sk Telecom Kk | デジタル高周波処理技術を利用した近距離無線信号送受信装置及び方法 |
-
1997
- 1997-06-27 JP JP9172388A patent/JPH1117751A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007074683A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | 受信装置及び受信信号のデータ復調方法 |
JP2008109513A (ja) * | 2006-10-26 | 2008-05-08 | Matsushita Electric Works Ltd | Fsk受信装置 |
KR100981070B1 (ko) | 2007-09-18 | 2010-09-08 | 야마하 가부시키가이샤 | 주파수 판별 회로 및 샘플링 주파수 변환 장치 |
JP2014030269A (ja) * | 2008-05-29 | 2014-02-13 | Sk Telecom Kk | デジタル高周波処理技術を利用した近距離無線信号送受信装置及び方法 |
KR101119718B1 (ko) | 2009-01-23 | 2012-03-26 | 산요 세미컨덕터 컴퍼니 리미티드 | 펄스 주기 계측 방법 |
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Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000919 |