JPH1116911A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH1116911A
JPH1116911A JP16826897A JP16826897A JPH1116911A JP H1116911 A JPH1116911 A JP H1116911A JP 16826897 A JP16826897 A JP 16826897A JP 16826897 A JP16826897 A JP 16826897A JP H1116911 A JPH1116911 A JP H1116911A
Authority
JP
Japan
Prior art keywords
insulating film
film
semiconductor device
polishing
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16826897A
Other languages
English (en)
Inventor
Hirobumi Fukumoto
博文 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Chemical Industry Co Ltd
Original Assignee
Asahi Chemical Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Chemical Industry Co Ltd filed Critical Asahi Chemical Industry Co Ltd
Priority to JP16826897A priority Critical patent/JPH1116911A/ja
Publication of JPH1116911A publication Critical patent/JPH1116911A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 SOG膜等のCH基を含む絶縁膜をCMPに
より平坦化する際に、研磨速度がCH基を含まないSi
酸化膜に比し遅く低生産性を改良する方法を提供する。 【解決手段】 半導体基板上の下層配線1上に第1絶縁
膜の下部絶縁膜2としてプラズマCVDによりSiO
膜を形成する。その上に回転塗布法で第1絶縁膜のSO
G膜3を形成した後、酸素プラズマ処理してSOG膜表
面付近のアルキル基を除いた改良層4を形成する。この
状態の基板表面をCMPにより改良層4を平坦化し、S
OG膜3の凸部で絶縁膜2が表面に露出するまで研磨す
るが、研磨速度はプラズマ処理しないSOG膜の場合の
約10倍であり、かつ下部の絶縁膜2の研磨速度と同程
度になるので下層配線1が露出しにくくなる。改良層4
の平坦化後第3絶縁膜5としてSiO膜を形成し、貫
通孔及びWプラグ6を形成した後、上層配線7を形成す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法に関し、特に半導体装置の層
間絶縁層の表面を平坦化する製造方法に関する。
【0002】
【従来の技術】近年の半導体装置の高密度化に伴い、加
工寸法は微細化の一途をたどり、配線においても、微細
化が進むとともにチップサイズを小さくするための手段
として多層化が進んでいる。半導体装置の配線は、すで
に種々の機能を有する部材を形成した半導体基板上に形
成されるため、もともと凹凸のある面に形成されるが、
配線の多層化に伴って上層の配線になるほど凹凸が増大
することになる。その結果、フォトリソグラフィー工程
によって配線をパターンニングする際に、露光装置の焦
点深度の余裕度が不足し、解像不良に起因する短絡や断
線が発生しやすくなるという問題点があった。
【0003】この問題点を解決するためには、配線をパ
ターンニングする際に半導体装置の層間絶縁層の表面を
平坦化する必要がある。ここで、半導体装置の一チップ
全体の大きさは通常数mm角以上となるため、露光装置
の焦点深度の余裕度を改善するためには、単に局所的に
段差を平坦化するだけでは不十分であり、半導体装置の
表面全体を平坦化する必要がある。このような半導体装
置の表面全体を平坦化する方法として、上層配線と下層
配線との間を絶縁する層間絶縁膜をケミカルメカニカル
ポリシング(CMP)により平坦化する方法が開示され
ている(特公平5−30052号公報参照)。ケミカル
メカニカルポリシングの際、被研磨材料となる層間絶縁
膜としては、プラズマCVD法、熱CVD法によるシリ
コン酸化膜や、回転塗布法によるSOG(スピンオング
ラス)膜等の公知の絶縁膜が用いられる。
【0004】これらの絶縁材料の中で、例えばSOG膜
の様にそれ単独では配線間の絶縁耐圧が低い等の問題が
ある場合、上層配線と下層配線に接する上下に絶縁耐圧
の高い他の材料の絶縁膜を配した積層構造にして用いら
れる。この時、SOG膜が有機SOG膜の場合、上層配
線と下層配線を接続するビアホール形成時に、有機SO
G膜がスルーホール側壁で露出するとポイズンドビアが
生じ上層配線と下層配線が接続できなくなるため、スル
ーホール形成部には中間層である有機SOG膜が露出し
ないように有機SOG膜の一部を除去する必要があり、
下の他の材料の絶縁膜の表面まで有機SOG膜を研磨し
なければならない。
【0005】
【発明が解決しようとする課題】しかしながら層間絶縁
膜として有機SOG膜の様な膜中にアルキル基等の有機
成分を含むシリコン酸化膜では、ケミカルメカニカルポ
リシングする際に、シリカの砥粒を弱アルカリ性の液体
に懸濁させた研磨液では研磨速度が有機成分を含まない
シリコン酸化膜に比べ遅く、場合によっては10分の1
程度に遅くなる。このように層間絶縁膜に有機SOG膜
を用いた場合、ケミカルメカニカルポリシングの生産性
が非常に悪いという問題があった。
【0006】また積層構造の層間絶縁膜において中間層
をケミカルメカニカルポリシングで平坦化する場合、中
間層に用いられる絶縁膜の研磨速度と中間層の下層に用
いられる絶縁膜の研磨速度の比率が問題となる。すなわ
ち前述のような特定部分の中間層の除去を平坦化と合わ
せてケミカルメカニカルポリシングで行う場合、下層の
絶縁膜の研磨速度が中間層の絶縁膜の研磨速度に比べて
速い場合、下層の絶縁膜の膜厚が薄いと研磨が下層配線
まで達してしまい配線が露出し腐食等の原因となる問題
が生じる。
【0007】すなわち下層の絶縁膜としてプラズマCV
Dによるシリコン酸化膜を用い、中間層として有機SO
G膜を用いる場合、有機SOG膜は配線間の隙間を埋め
るために用いるのであるが、下層の絶縁膜の膜厚が厚い
とボイドが形成されてしまい、有機SOG膜を用いる意
味がなくなる。そこで下層の絶縁膜の膜厚は一般的に数
100nm以下に設定される。しかしながら有機SOG
膜中にアルキル基等の有機成分が存在するために、前述
のシリカの砥粒を弱アルカリ性の液体に懸濁させた研磨
液では有機SOG膜の研磨速度がプラズマCVDによる
シリコン酸化膜に比べ非常に遅いため、下層配線上の凸
部では有機SOG膜が研磨除去された後、下層のシリコ
ン酸化膜は急速に研磨されるため下層配線が露出する危
険性があるという問題である。
【0008】またケミカルメカニカルポリシングで平坦
化する場合、半導体装置表面の凸部のみを選択的に研磨
し、凹部は殆ど研磨しないことが重要であるが、半導体
装置のチップ内に大面積の凹部が部分的にある場合や、
凸部の面積比率が非常に小さい部分がある場合、本来研
磨したくない凹部が削れてしまいチップ全体で見ると段
差が残ってしまう。また微細化が進むとともに配線間の
距離が減少するため静電容量が増加し半導体装置の動作
速度が遅くなる問題がある。配線間を埋め込む絶縁膜を
より誘電率の小さな材料へ置き換えることにより静電容
量を低減することが可能である。本発明は、このような
従来技術の問題点に着目してなされたものである。
【0009】
【課題を解決するための手段】前記課題を解決するため
に、本発明者は絶縁膜の膜中に炭化水素基を含む絶縁膜
にプラズマ処理を施すとその絶縁膜のケミカルメカニカ
ルポリシングの研磨速度が向上することを見いだし、以
下の発明に至った。つまり、請求項1に係る半導体装置
の製造方法は、半導体基板上に炭化水素基を含む第1の
絶縁膜を形成し、該第1の絶縁膜をプラズマ処理により
膜質を改質した改質層を形成し、その後、該改質層をケ
ミカルメカニカルポリシングして平坦化することを特徴
とするものである。また、請求項2に係る半導体装置の
製造方法は、請求項1記載半導体装置の製造方法であっ
て、前記第1の絶縁膜を形成し、その後、該第1の絶縁
膜の上に第2の絶縁膜を形成することを特徴とするもの
である。また、請求項3に係る半導体装置の製造方法
は、請求項2記載の半導体装置の製造方法であって、第
2の絶縁膜が感光性樹脂であることを特徴とするもので
ある。
【0010】また、請求項4に係る半導体装置の製造方
法は、請求項1乃至請求項3のいずれかに記載の半導体
装置の製造方法であって、前記改質層にケミカルメカニ
カルポリシングを施した後、第3の絶縁膜を形成するこ
とを特徴とするものである。また、請求項5に係る半導
体装置の製造方法は、請求項1乃至請求項4のいずれか
に記載の半導体装置の製造方法であって、前記プラズマ
処理が少なくとも酸素を含む酸素プラズマ処理であるこ
とを特徴とするものである。
【0011】
【発明の実施の形態】本発明を以下に詳しく説明する。
第1の絶縁膜は、アルキル基等の炭化水素基を膜中に含
むシリコン酸化膜であり、回転塗布法による有機SOG
膜やTEOS等の有機シリコン化合物を原料としてCV
Dより形成したシリコン酸化膜などである。具体的に
は、有機SOG膜は東京応化工業(株)製のOCDty
pe−7などがある。プラズマ処理は第1の絶縁膜中の
炭化水素基を選択的に除去するものであり、用いるガス
としては酸素或いは酸素を含む混合ガスで、プラズマ中
のイオンおよびラジカルにより炭化水素基を一酸化炭
素、水等にして除去できるものである。プラズマ処理の
結果、炭化水素基の一部を除去することによってCMP
の研磨速度が速くなり、少なくとも処理前に対して20
%以上研磨速度が速くなる。炭化水素基の除去は第1の
絶縁膜全てに及ぶものでもよく、またはプラズマの条件
によって絶縁膜の表面から任意の深さまで行うこともで
きる。
【0012】第1の絶縁膜の上の第2の絶縁膜は、炭化
水素基を含まない周知の無機SOG膜、またはホトレジ
ストの材料であるノボラック系樹脂のような有機系の材
料である感光性樹脂が好ましい。具体的には東京応化工
業(株)製OFPR5000などである。ケミカルメカ
ニカルポリシングは周知のシリカの砥粒を弱アルカリ性
の液体に懸濁させた研磨液を用い、研磨布としてはポリ
ウレタン製等の2層構造パットを用い、研磨布を張りつ
けた定盤を適当な圧力で適当な回転数のもとで実施され
る。具体的な研磨液としてはロデール・ニッタ(株)製
ILD1300などがある。また、研磨布としてはIC
1000/Suba400などがある。
【0013】また、第1の絶縁膜の下に他の材料の絶縁
膜を形成してもよい。この時、一般に下の他の材料の絶
縁膜は、改質層のケミカルメカニカルポリシングの研磨
速度より遅い。また改質層のケミカルメカニカルポリシ
ングの後に第3の絶縁膜を形成する場合もある。例え
ば、酸化シリコン、窒化シリコン、酸化窒化シリコン、
或いはこれらにリンやホウ素などを混入させた材料が挙
げられる。また、絶縁膜の形成方法も特に限定されず、
各種化学気相成長法(CVD)による方法が適用でき
る。
【0014】本発明では、第1の絶縁膜の表層の炭化水
素基が除去されるため、ケミカルメカニカルポリシング
において、前記炭化水素基が除去された層は、十分速い
研磨速度が確保できる。また、プラズマ処理が表層の限
られた部分を処理した場合、第1の絶縁膜の炭化水素基
の除去は表層の限られた部分のみ行われるため、半導体
装置のチップ内の下層配線がない十分広い領域におい
て、第1の絶縁膜の少なくとも炭化水素基の残っている
部分は研磨速度が十分遅いため、削れ過ぎることはな
い。
【0015】また第2の絶縁膜として回転塗布法による
絶縁膜を用いた場合、その膜厚は第1の絶縁膜表面の凸
部で薄く凹部で厚く形成されるため、プラズマ処理時に
酸素イオン等の反応種が凹部ではより拡散し難くなり、
逆に凸部では拡散が進み第1の絶縁膜の凸部で選択的に
炭化水素基の除去が行える。つまり、第2の絶縁膜が第
2の絶縁膜の凹凸に反映した厚みによるマスクとなって
第1の絶縁膜の凸部を選択的に改質出来る。
【0016】さらに第2の絶縁膜として有機系の絶縁膜
を用いた場合、プラズマ処理時に第2の絶縁膜自体もア
ッシングされて除去される。この場合、第1の絶縁膜の
凸部の膜厚の薄い部分が凹部よりも先に除去されるた
め、凸部では第2の絶縁膜が除去された時点から第1の
絶縁膜の表面は直接プラズマに曝されるが、凹部ではこ
の後も第2の絶縁膜が除去されるまでは第1の絶縁膜の
表面はプラズマに曝されることはない。従って第1の絶
縁膜の凸部の炭化水素基の除去が凹部に対して加速され
る。また前記絶縁膜平坦化工程の後、再度酸素プラズマ
処理を行い残っている第1の絶縁膜全てを改質しても良
い。すなわち第1の絶縁膜中の炭化水素基をプラズマ処
理により除去する。これにより第1の絶縁膜は炭化水素
基が存在していた部分は微小な空孔となり、第1の絶縁
膜の誘電率を低減することができる。
【0017】
【実施例1】以下、本発明の半導体装置の製造方法の実
施形態について、図面に基づいて説明する。図1は、第
一の実施形態を工程順に説明するための半導体装置の縦
断面図である。この実施例では、先ず、図1(a)に示
すように、下層配線1の上に第1の絶縁膜の下部の絶縁
膜として絶縁膜2を200nm形成する。この絶縁膜2
は、プラズマCVDにより形成されたシリコン酸化膜で
ある。この絶縁膜2の上に回転塗布法により第1の絶縁
膜である有機SOG膜3を形成する。形成条件は、東京
応化工業(株)製OCDtype−7を使用し、回転塗
布法を2度実施して膜厚1μm(キュア温度400℃、
30分)を得た。
【0018】次に、図1(b)に示すように、半導体装
置を酸素プラズマ中でプラズマ処理を行い、第1の絶縁
膜である有機SOG膜3の表面付近の膜中のアルキル基
を除去した改質層4を形成する。この時のプラズマ条件
は、圧力0.4Torr、RFパワー50Wで実施し
た。次に、この状態のウエハー表面にケミカルメカニカ
ルポリシング(CMP)を施すことにより図1(c)に
示すように、改質層4を平坦化し、第1の絶縁膜である
有機SOG膜3の凸部において絶縁膜2が表面に露出す
るまで研磨を行う。CMPの条件は、懸濁液として二次
凝集後の平均粒子径が150nm(一次粒子径30n
m)のシリカの微粒子を含むアルカリ性の懸濁液を用
い、研磨布としては表層がポリウレタン製の硬質パッ
ド、下層が軟質パッドからなる二層構造パッドを用い
た。研磨速度は、プラズマ処理を行わなかった場合の有
機SOG膜3の研磨速度が14nm/min、プラズマ
処理を行った有機SOG膜3が改質層4に変化した場合
の研磨速度が140nm/min、絶縁膜2であるシリ
コン酸化膜の研磨速度が120nm/minとなる条件
で研磨する。
【0019】プラズマ処理工程を行わずケミカルメカニ
カルポリシングにより有機SOG膜3の平坦化を行う場
合、改質層が形成されていないため約10倍の研磨時間
を要し、さらに絶縁膜2の研磨速度が有機SOG膜3の
約10倍であるため、絶縁膜2が露出後急激に絶縁膜2
の凸部が削れてしまい下層配線が露出する可能性がある
が、プラズマ処理を施すことにより第1の絶縁膜である
有機SOG膜3は改質層4に改質し、その研磨速度が絶
縁膜2の研磨速度と同程度になり、下層配線が露出しに
くくなる。
【0020】改質層4の平坦化工程の後、図1(d)に
示すように第3の絶縁膜5を形成する。この絶縁膜5は
プラズマCVDにより形成されたシリコン酸化膜であ
る。次にスルホールを形成しWプラグ6を形成した後、
上層配線7を形成する。Wプラグの形成はスルーホール
形成後Ti及びTiN膜を密着層としてスパッタリング
により形成し、CVDによりW膜を堆積し、ドライエッ
チングによりスルーホール内部のWのみを残して、他の
Wを除去することにより行う。
【0021】
【実施例2】図2は、第2の実施形態を工程順に説明す
るための半導体装置の縦断面図である。この実施例で
は、先ず、図2(a)に示すように、下層配線1の上に
絶縁膜2を形成する。この絶縁膜2は、プラズマCVD
により形成されたシリコン酸化膜で膜厚200nmであ
る。この絶縁膜2の上に回転塗布法により第1の絶縁膜
である有機SOG膜3を形成する。具体的な条件は、実
施例1と同じである。さらに有機SOG膜3の上に回転
塗布法により第2の絶縁膜であるノボラック系樹脂レジ
スト8を形成する。具体的には東京応化工業(株)製O
FPR5000を2μm塗布形成する。
【0022】次に、図2(b)に示すように、半導体装
置を酸素プラズマ中でプラズマ処理を行い、レジスト8
をアッシングし除去すると共に有機SOG膜3の凸部の
表面付近の膜中のアルキル基を除去した改質層4を形成
する。この時のプラズマ処理の条件は、圧力0.4To
rr、RFパワー200Wである。この結果、有機SO
G膜3の凹凸に応じて、プラズマ処理に曝されレベルが
異なってくる。つまり、有機SOG膜3の表面の凸部の
上に形成されたレジスト8の膜厚は有機SOG膜3の凹
部の膜厚に比べて薄い。このためプラズマ処理により凸
部のレジスト8がアッシングで除去された時点では凹部
にはレジスト8は残っている。この時点から有機SOG
膜3の表面は直接プラズマに曝され、凹部はレジスト8
が除去されるまでは直接プラズマに曝されない。従って
有機SOG膜3の凸部の炭化水素基の除去が選択的に行
える。
【0023】次に、この状態の半導体装置の表面にケミ
カルメカニカルポリシングを施すことにより図2(c)
に示すように、改質層4を含む有機SOG膜3を平坦化
し、凸部において絶縁膜2が表面に露出するまで研磨を
行う。ここでは、二次凝集後の平均粒子径が150nm
(一次粒子径30nm)のシリカの微粒子を含むアルカ
リ性の懸濁液を用い、研磨布としては表層がポリウレタ
ン製の硬質パッド、下層が軟質パッドからなる二層構造
パッドを用い、プラズマ処理を行わない有機SOG膜3
の研磨速度が14nm/min、プラズマ処理を行い有
機SOG膜3が改質した改質層4の研磨速度が140n
m/min、絶縁膜2のシリコン酸化膜の研磨速度が1
20nm/minとなる条件で研磨した。
【0024】プラズマ処理の効果は第1の実施形態と同
様だが、それらに加えて、第2の実施形態では有機SO
G膜3の凸部のみを選択的に改質するため、有機SOG
膜3の凹部の研磨速度は絶縁膜2或いは改質層4の研磨
速度に比べて10分の1程度の遅いままである。従って
半導体装置のチップ内の凹部となる下層配線がない十分
広い領域における研磨が抑制され、よりチップ内の表面
の段差のない半導体装置が製造できた。
【0025】
【発明の効果】以上説明したように、本発明の方法によ
れば、有機SOG膜の様な炭化水素基を含むシリコン酸
化膜をシリカの砥粒を弱アルカリ性の液体に懸濁させた
研磨液で容易に研磨でき、多層配線構造を有する高品質
な半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の製造方法の実施形態を工程順に説明す
るための半導体装置の縦断面図を示す。
【図2】本発明の製造方法の他の実施形態を工程順に説
明するための半導体装置の縦断面図を示す。
【符号の説明】
1 下層配線 2 絶縁膜 3 第1の絶縁膜である有機SOG膜 4 有機SOG膜の改質層 5 第3の絶縁膜である絶縁膜 6 Wプラグ 7 上層配線 8 第2の絶縁膜である感光性レジスト

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置の製造方法において、半導体
    基板上に炭化水素基を含む第1の絶縁膜を形成し、該第
    1の絶縁膜をプラズマ処理により膜質を改質した改質層
    を形成し、その後、該改質層をケミカルメカニカルポリ
    シング(CMP)して平坦化することを特徴とする半導
    体装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体装置の製造方法に
    おいて、前記第1の絶縁膜を形成し、その後、該第1の
    絶縁膜の上に第2の絶縁膜を形成することを特徴とする
    半導体装置の製造方法。
  3. 【請求項3】 請求項2記載の半導体装置の製造方法に
    おいて、第2の絶縁膜が感光性樹脂であることを特徴と
    する半導体装置の製造方法。
  4. 【請求項4】 請求項1乃至請求項3のいずれかに記載
    の半導体装置の製造方法において、前記改質層にケミカ
    ルメカニカルポリシングを施した後、第3の絶縁膜を形
    成することを特徴とする半導体装置の製造方法。
  5. 【請求項5】 請求項1乃至請求項4のいずれかに記載
    の半導体装置の製造方法において、前記プラズマ処理が
    少なくとも酸素を有する酸素プラズマ処理であることを
    特徴とする半導体装置の製造方法。
JP16826897A 1997-06-25 1997-06-25 半導体装置の製造方法 Pending JPH1116911A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16826897A JPH1116911A (ja) 1997-06-25 1997-06-25 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16826897A JPH1116911A (ja) 1997-06-25 1997-06-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH1116911A true JPH1116911A (ja) 1999-01-22

Family

ID=15864875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16826897A Pending JPH1116911A (ja) 1997-06-25 1997-06-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH1116911A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040932A (ja) * 2008-08-07 2010-02-18 Ebara Corp 樹脂材料を含む基材の平坦化方法及び平坦化装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040932A (ja) * 2008-08-07 2010-02-18 Ebara Corp 樹脂材料を含む基材の平坦化方法及び平坦化装置

Similar Documents

Publication Publication Date Title
US6426288B1 (en) Method for removing an upper layer of material from a semiconductor wafer
US5665202A (en) Multi-step planarization process using polishing at two different pad pressures
US7435682B2 (en) Method of manufacturing semiconductor device
KR100271769B1 (ko) 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
US6436809B1 (en) Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices made using this method
JP2874486B2 (ja) ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法
KR20030051720A (ko) 이중 상감 구조의 에칭 방법
US5792707A (en) Global planarization method for inter level dielectric layers of integrated circuits
KR0179289B1 (ko) 금속배선 형성방법
JPH09162292A (ja) 半導体装置の製造方法
US6251788B1 (en) Method of integrated circuit polishing without dishing effects
US6335285B1 (en) Method for manufacturing a globally planarized semiconductor device
US5575886A (en) Method for fabricating semiconductor device with chemical-mechanical polishing process for planarization of interlayer insulation films
US6569770B2 (en) Method for improving oxide erosion of tungsten CMP operations
US6383933B1 (en) Method of using organic material to enhance STI planarization or other planarization processes
US6150274A (en) Method of enhancing CMP removal rate of polymer-like material and improving planarization in integrated circuit structure
KR100421037B1 (ko) 반도체소자의 제조방법
JPH1116911A (ja) 半導体装置の製造方法
US6627551B2 (en) Method for avoiding microscratch in interlevel dielectric layer chemical mechanical polishing process
US6221560B1 (en) Method to enhance global planarization of silicon oxide surface for IC device fabrication
JP3127983B2 (ja) 半導体装置の製造方法
US7074702B2 (en) Methods of manufacturing semiconductor devices
KR20000044630A (ko) 반도체 소자의 폴리실리콘 플러그 형성방법
KR100456420B1 (ko) 반도체 소자의 구리 배선 형성 방법
JP2004296955A (ja) エッチングマスクの形成方法、及び半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020521