JPH11163215A - Ceramic multilayered board - Google Patents
Ceramic multilayered boardInfo
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、セラミックＣＳＰ
（チップ・スケール・パッケージ）基板等の、半田によ
りプリント回路基板へ実装されるタイプのＩＣパッケー
ジ用セラミック多層基板に関する。TECHNICAL FIELD The present invention relates to a ceramic CSP.
The present invention relates to a ceramic multilayer substrate for an IC package of a type mounted on a printed circuit board by soldering, such as a (chip scale package) substrate.
【０００２】[0002]
【従来の技術】図７は従来のＢＧＡ（ボール・グリッド
・アレイ）パッケージ用のセラミック多層基板の一例を
示す図である。図７に示す例では、セラミック多層基板
１上に入出力端子としてのメタライズパッド３が形成さ
れている。このメタライズパッド３は、接合部としての
共晶ハンダ４とハンダボール７とを介してメタライズパ
ッド６と共晶ハンダ５とが形成されたプリント回路基板
２に接続され、導通が図られている。このセラミック多
層基板１とプリント回路基板２との接続は、前記セラミ
ック多層基板１のハンダボール７が、共晶ハンダ５の上
に来るように位置合わせし、リフロー処理により共晶ハ
ンダ５を溶融させることにより、行われている。2. Description of the Related Art FIG. 7 shows an example of a conventional ceramic multilayer substrate for a BGA (ball grid array) package. In the example shown in FIG. 7, a metallized pad 3 as an input / output terminal is formed on a ceramic multilayer substrate 1. The metallized pad 3 is connected to the printed circuit board 2 on which the metallized pad 6 and the eutectic solder 5 are formed via a eutectic solder 4 as a bonding portion and a solder ball 7, thereby achieving conduction. The connection between the ceramic multilayer substrate 1 and the printed circuit board 2 is adjusted such that the solder balls 7 of the ceramic multilayer substrate 1 come on the eutectic solder 5 and the eutectic solder 5 is melted by reflow processing. By doing so.
【０００３】このように、従来のセラミック多層基板の
プリント回路基板への実装は、セラミック多層基板の裏
面の電極パッドとプリント回路基板との間を、半田によ
り接続することにより、行われている。なお、半導体素
子を搭載したセラミック多層基板の電極パッドのプリン
ト回路基板への接続は、一般に、前述のようなＢＧＡ
（ボール・グリッド・アレイ）方式やＬＧＡ（ランド・
グリッド・アレイ）方式などにより、行われている。As described above, the conventional mounting of the ceramic multilayer substrate on the printed circuit board is performed by connecting the electrode pads on the back surface of the ceramic multilayer substrate and the printed circuit board by soldering. The connection of the electrode pads of the ceramic multilayer substrate on which the semiconductor element is mounted to the printed circuit board is generally performed by using the BGA as described above.
(Ball grid array) method and LGA (land
(Grid array) method.
【０００４】[0004]
【発明が解決しようとする課題】ところで、前述のよう
にしてプリント回路基板上にセラミック多層基板が実装
されたときは、その実装信頼性を検査するため、温度サ
イクル試験が行われている。しかしながら、従来のセラ
ミック多層基板を使用して実装した場合においては、こ
の温度サイクル試験の中で、前記のセラミック製の多層
基板とＢＴレジン製のプリント回路基板との熱膨張係数
の差が大きいため、熱膨張差からくるストレスが半田に
加わって半田が切れてしまい、実装信頼性が損われてし
まう場合がある。When a ceramic multilayer board is mounted on a printed circuit board as described above, a temperature cycle test is performed to check the mounting reliability. However, in the case of mounting using a conventional ceramic multilayer substrate, the difference in thermal expansion coefficient between the ceramic multilayer substrate and the BT resin printed circuit board is large in this temperature cycle test. In some cases, the stress caused by the difference in thermal expansion is applied to the solder, and the solder is broken, thereby reducing the mounting reliability.
【０００５】このことを図７の例でより詳しく説明する
と、セラミック多層基板１とプリント回路基板２とは、
メタライズパッド３及び６と共晶ハンダ４及び５とハン
ダボール７とを介して接合されているが、この半導体装
置が高温や低温の環境にさらされた場合、セラミック多
層基板１とプリント基板２との熱膨張率の差に起因して
セラミック多層基板１およびプリント回路基板２に変位
差が生じる。半導体装置を構成する各部材間には、この
変位差により歪やそれに起因する応力が生じるが、特
に、セラミック多層基板１とプリント回路基板２とを接
合している共晶ハンダ４及び５にせん断応力が生じる。
その結果、共晶ハンダ４及び５が塑性変形を起こし、破
壊が起きる場合がある。このとき、図８に示すように、
半田による接合部の共晶ハンダ４および５に亀裂破壊８
及び９が起こり易い、という問題がある。[0007] This will be described in more detail with reference to the example of FIG. 7. The ceramic multilayer substrate 1 and the printed circuit board 2 are
Although the metallized pads 3 and 6 are joined to the eutectic solders 4 and 5 and the solder balls 7 when the semiconductor device is exposed to a high or low temperature environment, the ceramic multilayer substrate 1 and the printed board 2 , A displacement difference occurs between the ceramic multilayer substrate 1 and the printed circuit board 2. Strain and stress due to the displacement are generated between the members constituting the semiconductor device. In particular, the eutectic solders 4 and 5 joining the ceramic multilayer substrate 1 and the printed circuit board 2 are subjected to shearing. Stress occurs.
As a result, the eutectic solders 4 and 5 may be plastically deformed and broken. At this time, as shown in FIG.
Crack breakage in eutectic solders 4 and 5 at solder joints 8
And 9 are likely to occur.
【０００６】本発明はこのような従来技術の課題に着目
してなされたものであって、セラミック多層基板のプリ
ント回路基板への実装信頼性を従来よりも大幅に向上さ
せることができる、ＩＣパッケージ用のセラミック多層
基板を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such problems of the prior art, and is an IC package capable of greatly improving the reliability of mounting a ceramic multilayer substrate on a printed circuit board as compared with the prior art. It is intended to provide a ceramic multilayer substrate for use.
【０００７】[0007]
【課題を解決するための手段】本発明者の観察によれ
ば、セラミック多層基板をプリント回路基板に実装して
温度サイクル試験を行うと、セラミック多層基板の裏面
のパッド径、パッドのピッチ、半田の高さなどにより限
界サイクル数に多少の違いはあるが、最初に半田切れを
起こす場所は、セラミック多層基板の４コーナー部であ
ることが多い。これは、この４コーナー部がセラミック
多層基板の中心から最も離れているため、基板の膨張収
縮の影響が最も大きいという理由によるものと推測され
る。さらに、本発明者の観察によれば、この４コーナー
部で半田切れが発生すると、そこを起点として順次内部
の半田にも切れが発生して行く。以上のことから、前記
の４コーナー部の接合を従来よりも強固にすれば、セラ
ミック多層基板のプリント回路基板への実装信頼性が大
幅に向上すると考えられる。このような観点から、本発
明者は、前記の実装信頼性を向上させるため、セラミッ
ク多層基板の４コーナー部にキャスタレーション（切欠
き）を形成し、このキャスタレーションとプリント回路
基板とを半田で接合する方式を創造した。According to observations made by the present inventor, when a ceramic multilayer substrate is mounted on a printed circuit board and a temperature cycle test is performed, the pad diameter, pad pitch, and solder on the back surface of the ceramic multilayer substrate are determined. Although there are some differences in the number of limit cycles depending on the height of the solder, the place where the solder breakage occurs first is often at the four corners of the ceramic multilayer substrate. This is presumed to be because the four corners are farthest from the center of the ceramic multilayer substrate, and the effect of expansion and contraction of the substrate is greatest. Further, according to observations made by the present inventor, when solder breakage occurs at these four corners, the solder inside the solder also sequentially breaks starting from there. From the above, it is considered that if the bonding at the four corners is made stronger than before, the mounting reliability of the ceramic multilayer substrate on the printed circuit board is greatly improved. From such a viewpoint, the present inventor has formed castellations (notches) at the four corners of the ceramic multilayer substrate and improved the castellation and the printed circuit board with solder in order to improve the mounting reliability. We created a joining method.
【０００８】すなわち、本発明によるＩＣパッケージ用
セラミック多層基板は、表面に半導体素子が搭載されて
おり、裏面に形成された多数のパッドがプリント回路基
板に半田付けされることによりプリント回路基板に実装
される、ＩＣパッケージ用のセラミック多層基板におい
て、少なくともその４隅に、前記プリント回路基板と半
田で接合されるキャスタレーションが形成されて成るも
のである。That is, in the ceramic multilayer substrate for an IC package according to the present invention, a semiconductor element is mounted on the front surface, and a large number of pads formed on the back surface are soldered to the printed circuit board to be mounted on the printed circuit board. In the ceramic multilayer substrate for an IC package, at least four corners thereof are formed with castellations joined to the printed circuit board by soldering.
【０００９】また、本発明によるセラミック多層基板に
おいては、前記キャスタレーションは、その平面が略扇
状に形成されているのがよい。In the ceramic multilayer substrate according to the present invention, it is preferable that the castellation has a substantially fan-shaped plane.
【００１０】[0010]
【発明の実施の形態】実施形態１．図１は本発明の実施
形態１によるセラミック多層基板の裏面を示す図であ
る。図１において、１１はセラミック多層基板、１２は
このセラミック多層基板１１の裏面に多数形成された電
極パッド上のハンダボール、１３は前記セラミック多層
基板１１のコーナーの４カ所にそれぞれ形成されたキャ
スタレーション（切欠き）である。このキャスタレーシ
ョン１３は、図２（ａ）及び（ｂ）に示すように、その
平面が略扇状に形成されている。このキャスタレーショ
ン１３は、チップ・キャリア等で一般に用いられている
構造をそのまま適用できる。なお、このキャスタレーシ
ョン１３の表面には、半田濡れ性が良くなるように（実
装するプリント回路基板から半田がキャスタレーション
１３の表面を自然に上昇して行くように）、タングステ
ンメタライズ及びニッケルメッキが施されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. FIG. 1 is a diagram showing a back surface of a ceramic multilayer substrate according to Embodiment 1 of the present invention. In FIG. 1, reference numeral 11 denotes a ceramic multilayer substrate, 12 denotes solder balls on electrode pads formed on the rear surface of the ceramic multilayer substrate 11, and 13 denotes castellations formed at four corners of the ceramic multilayer substrate 11, respectively. (Notch). As shown in FIGS. 2A and 2B, the castellation 13 has a substantially fan-shaped plane. As the castellation 13, a structure generally used in a chip carrier or the like can be applied as it is. Tungsten metallization and nickel plating are applied to the surface of the castellation 13 so that the solder wettability is improved (so that the solder naturally rises from the printed circuit board to be mounted on the surface of the castellation 13). It has been subjected.
【００１１】次に、図３は図１のセラミック多層基板を
プリント回路基板に実装した状態を示す図である。この
場合は、プリント回路基板２０のメタライズパッド２６
と、セラミック多層基板１１の裏面のメタライズパッド
２３とが、ハンダボール１２により接続されている（よ
り詳しくは図７及びその説明を参照）。FIG. 3 is a view showing a state in which the ceramic multilayer substrate of FIG. 1 is mounted on a printed circuit board. In this case, the metallized pad 26 of the printed circuit board 20 is used.
And the metallized pad 23 on the rear surface of the ceramic multilayer substrate 11 are connected by solder balls 12 (see FIG. 7 and the description thereof for more details).
【００１２】また、本実施形態では、図３に示すよう
に、プリント回路基板２０のメタライズパッド１５と前
記キャスタレーション１３とが、半田１４により接合さ
れている。この半田１４による接合は、図４に拡大して
示すように、メタライズパッド１５上で溶融された半田
１４がキャスタレーション１３の表面を自然に上昇して
行き、その後、半田１４がメタライズパッド１５とキャ
スタレーション１３とを接合するようになっている。In this embodiment, as shown in FIG. 3, the metallized pad 15 of the printed circuit board 20 and the castellation 13 are joined by solder 14. As shown in FIG. 4 in an enlarged manner, the solder 14 melted on the metallized pad 15 naturally rises on the surface of the castellation 13, and then the solder 14 is connected to the metallized pad 15. The castellation 13 is joined.
【００１３】また、本実施形態では、前述のように、前
記キャスタレーション１３の平面を略扇状に形成するこ
とにより、キャスタレーション１３の表面積を増やすと
共に半田が強く固着しやすい構造としているので、前記
キャスタレーション１３のプリント回路基板２０への半
田による接合がより強固になっている。Further, in the present embodiment, as described above, the castellation 13 has a substantially fan-shaped plane, thereby increasing the surface area of the castellation 13 and having a structure in which the solder is easily adhered strongly. The joining of the castellations 13 to the printed circuit board 20 by soldering is more firm.
【００１４】以上のように、本実施形態では、チップ・
キャリア等で一般に用いられているキャスタレーション
の構造を、セラミック多層基板１１の中で熱膨張差によ
るストレスを最も受ける場所である４コーナー部に、設
けるようにしている。そのため、本実施形態では、前記
キャスタレーション１３の部分の接合力により、セラミ
ック多層基板１１とプリント回路基板２０との間の半田
切れが大幅に減少し、実装信頼性が極めて向上するよう
になる。As described above, in this embodiment, the chip
A castellation structure generally used for a carrier or the like is provided at the four corners of the ceramic multilayer substrate 11 where stress is most likely to be applied due to a difference in thermal expansion. For this reason, in the present embodiment, due to the joining force of the castellation 13, solder breakage between the ceramic multilayer substrate 11 and the printed circuit board 20 is greatly reduced, and the mounting reliability is significantly improved.
【００１５】本発明者の実験では、従来のセラミック多
層基板のプリント回路基板への実装の場合は、−６５°
Ｃ〜１５０°Ｃの温度サイクル試験の中で４００〜５０
０サイクルの段階で半田切れが発生していたのに対し
て、本実施形態を採用した場合は、同温度サイクル試験
の中で半田切れが発生するまでの温度サイクル数が従来
の２倍以上になり、寿命が従来よりも２倍以上も延長で
きるようになった。According to an experiment conducted by the present inventor, in the case of mounting a conventional ceramic multilayer board on a printed circuit board, it is necessary to use −65 °.
400 to 50 in the temperature cycle test of C to 150 ° C
In contrast to the case where solder breakage occurred at the stage of 0 cycle, when the present embodiment was adopted, the number of temperature cycles until the solder breakage occurred in the same temperature cycle test was more than twice that of the conventional case. As a result, the service life can be extended more than twice as long as before.
【００１６】実施形態２．次に、図５は本発明の実施形
態２を示す図である。この実施形態２では、図５（ａ）
及び（ｂ）に示すように、セラミック多層基板３１の４
コーナー部に、それぞれ、平面が略三角形状のキャスタ
レーション３３（切欠き）を形成するようにしている。
このように、セラミック多層基板３１の４コーナー部
に、平面が略三角形状のキャスタレーション３３を形成
することによっても、前記の実施形態１とほぼ同様な作
用効果を奏することができる。Embodiment 2 Next, FIG. 5 is a diagram showing a second embodiment of the present invention. In the second embodiment, FIG.
And (b), as shown in FIG.
At the corners, castellations 33 (notches) each having a substantially triangular plane are formed.
As described above, by forming the castellations 33 having a substantially triangular plane at the four corners of the ceramic multilayer substrate 31, substantially the same functions and effects as those of the first embodiment can be obtained.
【００１７】実施形態３．次に、図６は本発明の実施形
態３を示す図である。この実施形態３では、図６（ａ）
及び（ｂ）に示すように、セラミック多層基板４１の４
コーナー部に、それぞれ、平面が略四角形状のキャスタ
レーション４３（切欠き）を形成するようにしている。
このように、セラミック多層基板４１の４コーナー部
に、平面が略四角形状のキャスタレーション４３を形成
することによっても、前記の実施形態１及び実施形態２
とほぼ同様な作用効果を奏することができる。Embodiment 3 Next, FIG. 6 is a diagram showing a third embodiment of the present invention. In the third embodiment, FIG.
And (b), the 4th of the ceramic multilayer substrate 41
In each of the corners, a castellation 43 (notch) having a substantially quadrangular plane is formed.
As described above, by forming the castellations 43 each having a substantially quadrangular plane at the four corners of the ceramic multilayer substrate 41, the first and second embodiments are also performed.
Almost the same effects can be obtained.
【００１８】[0018]
【発明の効果】以上のように、本発明では、セラミック
多層基板の中で熱膨張差によるストレスを最も受けやす
い場所である４コーナー部に、それぞれ、プリント回路
基板に半田で接合するためのキャスタレーションを形成
するようにしているので、前記キャスタレーションの部
分の接合力により、セラミック多層基板とプリント回路
基板との間の半田切れが大幅に減少し、セラミック多層
基板のプリント回路基板への実装信頼性が大幅に向上さ
せられるようになる。As described above, according to the present invention, the casters for soldering the printed circuit board to the four corners, which are the places most susceptible to the stress due to the difference in thermal expansion, in the ceramic multilayer board, respectively. Is formed so that the soldering between the ceramic multilayer substrate and the printed circuit board is greatly reduced due to the joining force of the castellation portion, and the mounting reliability of the ceramic multilayer substrate on the printed circuit board is reduced. Performance can be greatly improved.
【００１９】また、本発明において、前記キャスタレー
ションの平面を略扇状に形成することにより、キャスタ
レーションの表面積を増やすと共に半田が強く固着しや
すい構造となるので、前記キャスタレーションのプリン
ト回路基板への接合がより強固になる。Further, in the present invention, since the castellation has a substantially fan-shaped flat surface, the surface area of the castellation is increased, and the structure is such that the solder is easily adhered strongly. Bonding becomes stronger.
【図１】 本発明の実施形態１によるセラミック多層基
板の裏面を示す図である。FIG. 1 is a diagram illustrating a back surface of a ceramic multilayer substrate according to a first embodiment of the present invention.
【図２】 本実施形態１によるセラミック多層基板に形
成されたキャスタレーションを示す図で、（ａ）は平面
図、（ｂ）は斜視図である。FIGS. 2A and 2B are views showing castellations formed on the ceramic multilayer substrate according to the first embodiment, wherein FIG. 2A is a plan view and FIG. 2B is a perspective view.
【図３】 本実施形態１によるセラミック多層基板をプ
リント回路基板に実装した状態を示す図である。FIG. 3 is a diagram showing a state in which the ceramic multilayer substrate according to the first embodiment is mounted on a printed circuit board.
【図４】 本実施形態１におけるキャスタレーションと
プリント回路基板との接合部分を示す図である。FIG. 4 is a diagram showing a joint portion between the castellation and the printed circuit board according to the first embodiment.
【図５】 本発明の本実施形態２によるセラミック多層
基板に形成されたキャスタレーションを示す図で、
（ａ）は平面図、（ｂ）は斜視図である。FIG. 5 is a view showing castellations formed on a ceramic multilayer substrate according to Embodiment 2 of the present invention;
(A) is a plan view, (b) is a perspective view.
【図６】 本発明の本実施形態３によるセラミック多層
基板に形成されたキャスタレーションを示す図で、
（ａ）は平面図、（ｂ）は斜視図である。FIG. 6 is a view showing castellations formed on a ceramic multilayer substrate according to Embodiment 3 of the present invention;
(A) is a plan view, (b) is a perspective view.
【図７】 従来のＢＧＡ（ボール・グリッド・アレイ）
パッケージ用のセラミック多層基板の一例を示す図であ
る。FIG. 7: Conventional BGA (Ball Grid Array)
It is a figure showing an example of a ceramic multilayer substrate for packages.
【図８】 従来のセラミック多層基板の問題点を説明す
るための図である。FIG. 8 is a view for explaining a problem of a conventional ceramic multilayer substrate.
１１，３１，４１ セラミック多層基板 １２ ハンダボール １３，３３，４３ キャスタレーション １４ 半田 １５，２３，２６ メタライズパッド ２０ プリント回路基板 11, 31, 41 Ceramic multilayer board 12 Solder ball 13, 33, 43 Castellation 14 Solder 15, 23, 26 Metallized pad 20 Printed circuit board
Claims (2)
面に形成された多数のパッドがプリント回路基板に半田
付けされることによりプリント回路基板に実装される、
ＩＣパッケージ用のセラミック多層基板において、 少なくともその４隅に、前記プリント回路基板と半田で
接合されるキャスタレーションが形成されている、こと
を特徴とするセラミック多層基板。1. A semiconductor device is mounted on a front surface, and a large number of pads formed on a rear surface are mounted on the printed circuit board by being soldered to the printed circuit board.
A ceramic multilayer substrate for an IC package, wherein at least four corners of the ceramic multilayer substrate have castellations joined to the printed circuit board by soldering.
ョンは、その平面が略扇状に形成されている、ことを特
徴とするセラミック多層基板。2. The ceramic multilayer substrate according to claim 1, wherein the castellation has a substantially fan-shaped plane.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343891A JPH11163215A (en) | 1997-11-28 | 1997-11-28 | Ceramic multilayered board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9343891A JPH11163215A (en) | 1997-11-28 | 1997-11-28 | Ceramic multilayered board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163215A true JPH11163215A (en) | 1999-06-18 |
Family
ID=18365045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9343891A Pending JPH11163215A (en) | 1997-11-28 | 1997-11-28 | Ceramic multilayered board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163215A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2364435A (en) * | 1999-12-24 | 2002-01-23 | Nec Corp | Surface-mount package |
| GB2381660A (en) * | 2001-07-13 | 2003-05-07 | Alps Electric Co Ltd | Integrated circuit chip and mounting structure |
-
1997
- 1997-11-28 JP JP9343891A patent/JPH11163215A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2364435B (en) * | 1999-12-24 | 2002-11-20 | Nec Corp | Surface-mount package with side terminal |
| US6756666B2 (en) | 1999-12-24 | 2004-06-29 | Nec Corporation | Surface mount package including terminal on its side |
| GB2381660A (en) * | 2001-07-13 | 2003-05-07 | Alps Electric Co Ltd | Integrated circuit chip and mounting structure |
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