JPH11163145A - 集積回路 - Google Patents

集積回路

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JPH11163145A
JPH11163145A JP10270780A JP27078098A JPH11163145A JP H11163145 A JPH11163145 A JP H11163145A JP 10270780 A JP10270780 A JP 10270780A JP 27078098 A JP27078098 A JP 27078098A JP H11163145 A JPH11163145 A JP H11163145A
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    • H03K19/17732—Macroblocks

Abstract

(57)【要約】 【課題】 ＦＰＧＡのプログラミング自由度の利点と、
ＭＰＤのサイズ、速度、機能性、価格の利点の両方を活
用したハイブリッド集積回路を実現する。 【解決手段】 ハイブリッドＩＣは、ＦＰＧＡ型ロジッ
クを用いて実装されるプログラマブルロジックアレイ
（ＰＬＣ）アレイと、ＭＰＤ型ロジックを用いて実装さ
れる特定用途向けブロック（ＡＳＢ）と、パッドリング
とを有する。高速インタフェーススイッチ階層（ＦＩＳ
Ｈ）セルが、ＰＬＣアレイとＡＳＢの間のインタフェー
スを提供する。ＦＩＳＨセル内のマルチプレクサは、Ｆ
ＩＳＨセルが、（１）ＰＬＣアレイとパッドリングの間
の直接インタフェースを提供するプログラマブルインタ
フェースセル（ＰＩＣ）として、または、（２）ＰＬＣ
アレイとＡＳＢの間のインタフェースを提供するＡＳＢ
インタフェースセル（ＡＩＣ）としてのいずれかの動作
をするようにプログラム可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に、プログラマブルゲートアレイおよび特定用途向け
集積回路に関する。
【０００２】
【従来の技術】プログラマブルゲートアレイは、集積回
路の１つのファミリを構成する。さまざまなタイプのプ
ログラマブルゲートアレイがある。マスクプログラマブ
ルゲートアレイ（ＭＰＧＡ(mask-programmable gate ar
ray)）（ファクトリプログラマブルゲートアレイともい
う。）は、一般にゲートアレイのメーカによって１回だ
けプログラムされるマスクプログラム集積回路の一種で
ある。他のタイプのマスクプログラムデバイス（ＭＰＤ
(mask-programmed device)）には、フルカスタムデバイ
スおよび標準セルデバイスがある。他方、フィールドプ
ログラマブルゲートアレイ（ＦＰＧＡ(field-programma
ble gate array)）は、ユーザによるプログラムが可能
なゲートアレイ集積回路の一種である。ＦＰＧＡは、１
回だけプログラム可能であるものも、再プログラム可能
であるものもあり、後者の場合、ユーザは、１回以上、
ゲートアレイを再プログラムすることができる。
【０００３】図１は、従来のＦＰＧＡ１００の概略図で
ある。ＦＰＧＡ１００は、プログラマブル論理セル（Ｐ
ＬＣ(programmable logic cell)）アレイ１０２を有す
る。ＰＬＣアレイ１０２は、プログラマブル入出力（Ｉ
／Ｏ）セル（ＰＩＣ(programmable I/O cell)）リング
１０４によって包囲され、さらに、最も外側にはパッド
リング１０６がある。ＰＬＣおよびＰＩＣは、所望の機
能セットを実装するように現場でプログラム可能である
（また、再プログラム可能なこともある）。このプログ
ラミングは一般に、ＦＰＧＡの設定インタフェースを通
じて行われる。これは、ビットストリームを読み出して
内部の設定記憶領域（ＳＲＡＭ、ＥＥＰＲＯＭ、アンチ
ヒューズなど）に書き込み、そのデータが、プログラマ
ブルなロジックおよびルーティングを制御する。ＰＩＣ
は、ＰＬＣアレイと個々のパッドの間のインタフェース
として作用し、パッドは、「外部世界」、すなわち、Ｆ
ＰＧＡの外部の回路への接続を提供する。プログラマブ
ル汎用ルーティングリソース（図１には図示せず）を用
いて、ＰＬＣアレイ１０２とＰＩＣリング１０４の間の
特定の接続（すなわちＰＬＣ−ＰＩＣ接続）を実装する
とともに、ＰＬＣアレイ１０２内（すなわちＰＬＣ−Ｐ
ＬＣ接続）およびＰＩＣリング１０４内（すなわちＰＩ
Ｃ−ＰＩＣ接続）の特定の接続を実装する。
【０００４】図２に、図１のＦＰＧＡ１００の一部の詳
細を示す。１つの従来の設計によれば、リング１０４の
各ＰＩＣは、４個のパッドに関係づけられ、対応する４
個のパッドロジックセットを有する。図２は、これらの
パッドロジックセットのうちの１つに関係づけられらた
ＦＰＧＡ１００の回路の概略図である。ＰＬＣロジック
２０２およびＰＬＣローカルルーティング２０４は、図
１のＰＬＣアレイ１０２の一部である。同様に、ＰＩＣ
ローカルルーティング２０８およびＰＩＣロジック２１
０は図１のＰＩＣリング１０４の一部であり、パッド２
１２は図１のパッドリング１０６のパッドのうちの１つ
である。汎用ルーティングリソース２０６は、個々のＰ
ＬＣロジックセットを個々のＰＩＣロジックセットに接
続するために用いられるプログラマブルなルーティング
およびロジックに対応する。ＰＩＣロジック２１０は、
出力バッファ２１６および入力バッファ２１８と、バウ
ンダリスキャンやその他のＰＩＣロジック２１４（例え
ばオプションのフリップフロップやラッチ）を有する。
【０００５】図３は、主要な３種類のマスクプログラム
デバイスのうちの１つの概略図である。従来のＭＰＧＡ
３００は、パッドリング３０６に包囲されたゲートアレ
イ３０２を有する。一般に、ゲートアレイとパッドリン
グは、導電性（一般に金属）ワイヤによって相互接続さ
れ、所望の機能セットを実装する。パッドリングは、図
１のＦＰＧＡ１００におけるパッドリングと同じ目的
で、「外部世界」へのインタフェースとして作用する。
一般的なＭＰＧＡでは、ゲートアレイおよびパッドアレ
イはあらかじめ規定され、ユーザは、それらが工場でど
のように相互接続されるかを規定することができるだけ
である。他の主要な２種類のＭＰＤは、標準セルデバイ
スと、フルカスタムデバイスである。標準セルデバイス
は、ゲートアレイの代わりに標準セルの行を有する。フ
ルカスタムデバイスは、ゲートアレイの代わりに個別の
トランジスタを有する。これらの２種類のデバイスは、
標準セルの行およびトランジスタのアレイがあらかじめ
固定されていないことにより高い機能性を実現し得ると
いう点もＭＰＧＡとは異なる。
【０００６】図１のＦＰＧＡ１００のようなＦＰＧＡ
は、同じシリコンを用いて多くの異なる論理機能を実装
する自由度（フレキシブル性）を有するが、この自由度
の代償は、チップレイアウト面積、性能（すなわち、速
度およびパワー散逸）、および価格にある。ＭＰＧＡで
あれば、より小さい面積とすぐれた性能で、同じロジッ
クの部品を実装するように設計することが可能であり、
その結果、より低価格になったであろう。しかし、ＭＰ
ＧＡを使用する代償として、製造後は、ロジック機能を
ユーザが変更することができない。
【０００７】
【発明が解決しようとする課題】本発明は、ＦＰＧＡの
プログラミング自由度の利点と、ＭＰＤのサイズ、速
度、機能性、価格の利点の両方を活用する方式に関する
ものである。
【０００８】
【課題を解決するための手段】一般に、本発明は、永続
的機能を実装する１個以上のＭＰＤ型ロジックの領域
と、ユーザ指定機能を実装する１個以上のＦＰＧＡ型ロ
ジックの領域とを有する単一のハイブリッド集積回路
（ＩＣ）に関する。ＦＰＧＡ型ロジックは、プログラミ
ング自由度を提供し、一方、ＭＰＤ型ロジックは、サイ
ズ、速度、機能性、および価格の利点を提供する。一実
施例では、ハイブリッドＩＣは、ＦＰＧＡ型ロジックを
用いて実装されるプログラマブルロジックアレイ（ＰＬ
Ｃ）アレイと、ＭＰＤ型ロジックを用いて実装される特
定用途向けブロック（ＡＳＢ(application-specific bl
ock)）と、パッドリングとを有する。高速インタフェー
ススイッチ階層（ＦＩＳＨ(fast interface switch hie
rarchy)）セルが、ＰＬＣアレイとＡＳＢの間のインタ
フェースを提供する。ＦＩＳＨセル内のマルチプレクサ
は、ＦＩＳＨセルが、（１）ＰＬＣアレイとパッドリン
グの間の直接インタフェースを提供するプログラマブル
インタフェースセル（ＰＩＣ(programmable interface
cell)）として、または、（２）ＰＬＣアレイとＡＳＢ
の間のインタフェースを提供するＡＳＢインタフェース
セル（ＡＩＣ(ASB-interface cell)）としてのいずれか
の動作をするようにプログラム可能である。
【０００９】本発明のもう１つの特徴は、ハイブリッド
デバイスのＦＰＧＡ部分をＡＳＢ部分とは別にプログラ
ムすることができることである。また、本発明によれ
ば、ＦＰＧＡ部分におけるオプションを設定することに
よって、ＡＳＢ部分におけるロジック機能を変更するこ
とができる。
【００１０】
【発明の実施の形態】従来のＦＰＧＡが用いられる用途
の種類に応じて、多くのユーザがＦＰＧＡにプログラム
したい機能がある。このような機能には、これまではＭ
ＰＤに組み込まれたものもある。本発明によれば、この
永続的機能はＭＰＤ型ロジックで実装され、一方、他の
ユーザ指定機能は、ＦＰＧＡ型ロジックで実装され、い
ずれも同じチップ上に実装することが可能である。
【００１１】本発明は、１個以上のＦＰＧＡ型ロジック
領域と、１個以上のＭＰＤ型ロジック領域を、単一の集
積回路（ＩＣ）チップ上に組み合わせたハイブリッド回
路に関するものである。ＦＰＧＡ型およびＭＰＤ型の両
方のロジックを１個のダイ上に組み合わせることによ
り、両方の利点が得られる。高い性能を要求する特定の
機能や、非常に高密度の、あるいは、ＦＰＧＡでは不可
能な特定のロジック機能（例えば、臨界的特性のアナロ
グ回路の実装）は、ダイ上のＭＰＤ型ロジックで実装さ
れ、その周りにＦＰＧＡ型ロジックが実装される。本発
明は、必要に応じて機能の変更が可能であり、しかも、
従来のＦＰＧＡよりも性能が改善されるとともにデバイ
スサイズが小さくなる。
【００１２】特に、ＭＰＤ型ロジック領域は、従来のＦ
ＰＧＡでは現場でプログラムされた機能を実装するよう
に工場であらかじめプログラムされることが可能であ
る。ＦＰＧＡ型ロジック領域は、現場でプログラムされ
るようにユーザに残される。このようにして、本発明の
ハイブリッドＩＣは、ＦＰＧＡ型ロジックのプログラミ
ング自由度と、ＭＰＤ型ロジックのサイズおよび速度の
利点とを組み合わせる。その結果、本発明のハイブリッ
ドＩＣは、ＦＰＧＡ型ロジックのみを有する従来のＦＰ
ＧＡよりも高速であり、面積が小さく、低価格であり、
しかも、従来のＭＰＤよりもＦＰＧＡのほうがすぐれて
いた現場プログラミングの利点を失っていない。これに
より、アプリケーションは、２種類の機能、すなわち、
永続的機能とユーザ指定機能に分割される。本発明によ
れば、永続的機能は、高速、小面積、および低電力使用
量のためにＭＰＤ型ロジックで実装され、一方、ユーザ
指定機能はＦＰＧＡロジックで実装されることが可能で
ある。
【００１３】図４は、本発明の一実施例によるハイブリ
ッド集積回路４００の概略図である。図１の従来のＦＰ
ＧＡ１００と同様に、ハイブリッドＩＣ４００は、プロ
グラマブルＩ／Ｏセルリング４０４と、最も外側のパッ
ドリング４０６によって三辺を包囲されたプログラマブ
ルロジックセルアレイ４０２を有する。しかし、第４辺
では、ＰＬＣアレイ４０２はＦＰＧＡ−ＡＳＢインタフ
ェースハードウェアセット４１２と境界を接する。ＦＰ
ＧＡ−ＡＳＢインタフェースハードウェアセット４１２
により、ＰＬＣアレイ４０２は、特定用途ブロック（Ａ
ＳＢ）４０８とのインタフェースをとる。ＡＳＢ４０８
は、ＭＰＤ型ロジックを用いて実装される。説明のた
め、各ＦＰＧＡ−ＡＳＢインタフェースハードウェアセ
ットをＡＳＢインタフェースセル（ＡＩＣ）と呼ぶ。
【００１４】実施例では、ＰＩＣおよびＡＩＣは、同じ
汎用のフィールドプログラマブルなロジックおよびルー
ティング回路のセットを用いて実装される。この回路
は、ＰＩＣまたはＡＩＣのいずれかとして機能するよう
にプログラムされる。説明のため、この汎用のプログラ
マブルなロジックおよびルーティング回路のセットを高
速インタフェーススイッチ階層（ＦＩＳＨ）セルと呼
ぶ。各ＦＩＳＨセルは、（１）ＰＬＣアレイ４０２と、
対応するパッド４０６の間のインタフェースを形成する
ＰＩＣとして、または、（２）ＰＬＣアレイ４０２とＡ
ＳＢ４０８の間のインタフェースを形成するＡＩＣとし
て、機能するように工場でプログラムされることが好ま
しい。
【００１５】ＦＩＳＨセルは、ＰＩＣとして、または、
ＡＩＣとして機能するように、工場で、または、現場で
プログラムされることが可能である。工場でプログラム
された場合でも、プログラムされたＦＩＳＨセルの他の
点は依然としてフィールドプログラマブルである。すな
わち、ＰＩＣとして機能するように工場でプログラムさ
れた場合、ＦＩＳＨセルは、図１の従来のＦＰＧＡ１０
０で用いられるような、従来のＰＩＣと同じ現場プログ
ラム可能性を有する。同様に、ＡＩＣとして機能するよ
うに工場でプログラムされた場合、ＦＩＳＨセルは他の
フィールドプログラマブルな特徴を有する。
【００１６】図５は、本発明の一実施例により、ＡＩＣ
として動作する場合に、１個のＦＩＳＨセルロジックセ
ットに関係づけられた図４のハイブリッドＩＣ４００の
回路の概略図である。ＰＬＣロジック５０２およびＰＬ
Ｃローカルルーティング５０４は、図４のＰＬＣアレイ
４０２の一部である。汎用ルーティングリソース５０６
は、個々のＰＬＣロジックセットを個々のＦＩＳＨセル
ロジックセットおよびその他のロジックブロックに接続
するために用いられるプログラマブルなルーティングお
よびロジックに対応する。パッド５１２、出力バッファ
５１６、および入力バッファ５１８は、それぞれ、図２
のパッド２１２、出力バッファ２１６、および入力バッ
ファ２１８と同様である。また、図２のオプションのバ
ウンダリスキャンなどのロジック２１４は、図５のロジ
ック５１４ａおよび５１４ｂに分かれている。
【００１７】この実施例で、図５のＦＩＳＨセルは、本
発明によれば、いくつかの重要な点で、図２の従来のＰ
ＩＣ回路とは異なる。第１に、ＡＳＢブロック５２０
は、マルチプレクサ５３４を有する。マルチプレクサ５
３４は、オプションのバウンダリスキャンブロック５１
４ａを通して出力バッファ５１６へ送られる信号とし
て、ＦＩＳＨセル５０８からの信号５４０またはＡＳＢ
ロジック５２８からの信号５４２を選択するために用い
られる。この選択は、ＦＩＳＨセル５０８内の設定ＲＡ
Ｍセル５２４によって設定することができる。設定ＲＡ
Ｍセル５２４の出力は、マルチプレクサ５３４の制御入
力に接続される。オプションとして、ＦＩＳＨセル５０
８からの信号５０８は、ＡＳＢロジック５２８にも送ら
れることが可能である。もう１つのオプションは、工場
で、制御リードをマルチプレクサ５３４に永続的に接続
してしまうことであり、これにより、一方の信号が出力
バッファ５１６に送られるように永続的に選択される。
同様にして、入力バッファ５１８からの信号は、オプシ
ョンのバウンダリスキャンブロック５１４ａを通過した
後、ＡＳＢロジック５２８へ、あるいは、ＦＩＳＨセル
５０８へ送られることが可能である。マルチプレクサ５
３２は、信号５４４を通じてＦＩＳＨセル５０８へ送ら
れる信号として、ＡＳＢロジック５２８からの出力信号
５４６、または、入力バッファ５１８からの信号のいず
れかを選択するために用いられる。マルチプレクサ５３
２の制御リードはＲＡＭセル５２２の出力によって駆動
される。オプションとして、マルチプレクサ５３２への
制御リードは、永続的に接続することも可能である。
【００１８】図５のＦＩＳＨセル回路と図２の従来のＰ
ＩＣ回路のもう１つの重要な相違点は、追加のプログラ
マブルＲＡＭ、あるいは、他のプログラミング要素（５
２６）がＦＩＳＨセル５０８内に追加されていることで
ある。ＦＩＳＨセル５０８およびＡＳＢロジック５２８
は、このメモリセルを用いて、ＡＳＢにおいて、制限さ
れた自由度を提供することが可能である。
【００１９】図５のＦＩＳＨセル回路が従来のＰＩＣと
して機能するためには、マルチプレクサ５３２および５
３４は、バウンダリスキャンロジック５１４ａとその他
のＦＩＳＨセルロジック５１４ｂの間に直接接続を提供
するようにプログラムされる。他方、図５のＦＩＳＨセ
ル回路がＡＳＢインタフェースセルとして機能するため
には、マルチプレクサ５３２および５３４は、（１）Ｐ
ＬＣロジック５０２とＡＳＢ５２０の間の接続と、
（２）Ｉ／Ｏロジック５１６および５１８を通じてＡＳ
Ｂ５２０とパッド５１２の間の接続を、提供するように
プログラムされる。
【００２０】上記のように、各ＦＩＳＨセルは、マスク
プログラマブルであるとともにフィールドプログラマブ
ルである。オプションとして、各ＦＩＳＨセルは、工場
でマスクプログラマブルであることにより、ＦＩＳＨセ
ルがＡＳＢまたはＩ／Ｏロジックのいずれとインタフェ
ースをとるか、すなわち、ＦＩＳＨセルがＡＩＣまたは
ＰＩＣのいずれとして機能するかを指定するように接続
を行うことが可能である。ＦＩＳＨセルがＡＳＢとのイ
ンタフェースをとるようにプログラムされるかどうかに
かかわらず、一実施例では、ＦＩＳＨセルは依然として
ＰＬＣアレイのエッジではＰＩＣのようであることによ
り、ＰＬＣ−ＰＩＣ境界はチップの周りで一貫性を保
つ。これにより、ＰＬＣ−ＰＩＣアレイ接続は本質的に
不変であるため、ＡＳＢをＦＰＧＡ内に入れることに関
するソフトウェアの問題点が軽減される。ＡＳＢがＦＰ
ＧＡ上に組み込まれる場合にはチップサイズが変化する
かもしれないが、ＰＬＣアレイ自体は別のアーキテクチ
ャモデルを有する必要はない。ＰＬＣアレイに対するタ
イミングモデルもまた、ＡＳＢの有無にかかわらず、同
じままである。ＦＩＳＨセルは、グローバル信号分配網
上の負荷を調整してタイミングモデルを同じままに保つ
ように、工場でマスクプログラムされることも可能であ
る。
【００２１】本発明のハイブリッドＩＣのＰＩＣおよび
ＡＩＣの両方に対して図５の単一の汎用ＦＩＳＨセル設
計を用いる１つの利点は、ハイブリッドＩＣが、図１の
ＦＰＧＡ１００のような従来のＦＰＧＡ１００に対して
用いられる既存のＦＰＧＡソフトウェアツールで動作す
ることである。ＦＰＧＡ型ロジックのみを有しＡＳＢが
ないＩＣでは、各ＦＩＳＨセルはＰＩＣとして動作する
ようにマスクプログラムされる。こうして、図５の汎用
ＦＩＳＨセルは、任意のＦＰＧＡ関係の回路で（すなわ
ち、ＦＰＧＡ型ロジックのみを有するＩＣでも、ＦＰＧ
ＡおよびＭＰＤの両方のタイプを有するハイブリッドＩ
Ｃでも）使用可能である。
【００２２】実施例に応じて、本発明のハイブリッドＩ
Ｃ内のＦＰＧＡ型ロジックは、ＳＲＡＭベース、ＤＲＡ
Ｍベース、ヒューズプログラマブル、アンチヒューズプ
ログラマブル、ＥＰＲＯＭベース、あるいはＥＥＰＲＯ
Ｍベースのゲートアレイのロジックのような、適当なタ
イプのフィールドプログラマブルロジックを用いて実装
可能である。同様に、ＭＰＤ型ロジックは、ｎＭＯＳ、
ｐＭＯＳ、ＣＭＯＳ、ＧａＡｓなどのような適当なタイ
プのマスクプログラマブルロジックを用いて実装可能で
ある。
【００２３】ＦＰＧＡ型ロジックのプログラミングは一
般に、ビットストリームを読み出しデータを設定記憶領
域に書き込んだ後にプログラマブルなロジックおよびル
ーティングを制御する設定インタフェースを通じて行わ
れる。一般に、この設定インタフェースは、このデータ
ストリームを、シリアルＰＲＯＭ、パラレルＰＲＯＭな
どの多くの外部記憶媒体から、マイクロプロセッサのイ
ンタフェースによって自動的に読み出すことができる。
図４の実施例によれば、ＡＳＢブロック４０８は、設定
インタフェースロジックと直接インタフェースをとるこ
とが可能であり、それにより、ＡＳＢロジックは、設定
ビットを書き込むとともに、設定プロセスを制御し、設
定プロセスの状態を受け取ることが可能である。
【００２４】図４の実施例では、ハイブリッドＩＣ４０
０は、１個のＦＰＧＡ型ロジック領域（すなわちＰＬＣ
アレイ４０２）と、１個のＭＰＤ型ロジック領域（すな
わちＡＳＢ４０８）を有する。一般に、本発明は、１個
以上のＦＰＧＡ型領域および１個以上のＭＰＤ型ロジッ
ク領域を有する単一のＩＣとして実装可能である。さら
に、使用されるロジックのタイプは領域ごとに異なるこ
とが可能である。例えば、第１のＦＰＧＡ型ロジック領
域はＳＲＡＭベースのゲートアレイロジックを用いて実
装され、同じハイブリッドＩＣの第２のＦＰＧＡ型ロジ
ック領域はＤＲＡＭベースのゲートアレイロジックを用
いて実装されるということが可能である。同様に、本発
明のハイブリッドＩＣは、２つの異なるタイプのＭＰＤ
型ロジックを用いて実装される領域を有することが可能
である。
【００２５】
【発明の効果】以上述べたごとく、本発明によれば、Ｆ
ＰＧＡのプログラミング自由度の利点と、ＭＰＤのサイ
ズ、速度、機能性、価格の利点の両方を活用した集積回
路が実現される。
【図面の簡単な説明】
【図１】従来のＦＰＧＡの概略図である。
【図２】図１の従来のＦＰＧＡの一部の詳細図である。
【図３】従来のＭＰＧＡの概略図である。
【図４】本発明の一実施例によるハイブリッド集積回路
の概略図である。
【図５】本発明の一実施例による１つのＦＩＳＨセルロ
ジックセットに関係づけられた図４のハイブリッドＩＣ
の回路の概略図である。
【符号の説明】
１００ ＦＰＧＡ １０２ ＰＬＣアレイ １０４ ＰＩＣリング １０６ パッドリング ２０２ ＰＬＣロジック ２０４ ＰＬＣローカルルーティング ２０６ 汎用ルーティングリソース ２０８ ＰＩＣローカルルーティング ２１０ ＰＩＣロジック ２１２ パッド ２１６ 出力バッファ ２１８ 入力バッファ ３００ ＭＰＧＡ ３０２ ゲートアレイ ３０６ パッドリング ４００ ハイブリッド集積回路 ４０２ プログラマブルロジックセルアレイ ４０４ プログラマブルＩ／Ｏセルリング ４０６ パッドリング ４０８ 特定用途ブロック（ＡＳＢ） ４１２ ＦＰＧＡ−ＡＳＢインタフェース（ＡＩＣ） ５０２ ＰＬＣロジック ５０４ ＰＬＣローカルルーティング ５０６ 汎用ルーティングリソース ５０８ ＦＩＳＨセル ５１２ パッド ５１４ａ バウンダリスキャンブロック ５１６ 出力バッファ ５１８ 入力バッファ ５２０ ＡＳＢブロック ５２２ ＲＡＭセル ５２４ 設定ＲＡＭセル ５２８ ＡＳＢロジック ５３２ マルチプレクサ ５３４ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 バリー ケー．ブリットン アメリカ合衆国，18069 ペンシルヴァニ ア，オーレフィールド，ヴィスタ テラス 6219 (72)発明者 トーマス ジェイ．ヒッキー アメリカ合衆国，18106 ペンシルヴァニ ア，ウェスコースヴィル，カントリー ク ラブ ロード 1287 (72)発明者 ロナルド ティー．モードー アメリカ合衆国，18049 ペンシルヴァニ ア，エマウス，メイン ロード ウェスト 4771 (72)発明者 ホー ティー．ニュエン アメリカ合衆国，18103 ペンシルヴァニ ア，アレンタウン，グリック アヴェニュ ー 1150 (72)発明者 ローライン エル．シュアット アメリカ合衆国，18017 ペンシルヴァニ ア，ベスレヘム，ブリドル パス ロード 311 (72)発明者 サトウォント シン アメリカ合衆国，18062 ペンシルヴァニ ア，マカンギー，ヴァイオレット サーク ル 7575

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 １個以上のＦＰＧＡ型ロジック領域およ
    び１個以上のＭＰＤ型ロジック領域を有することを特徴
    とする集積回路。
  2. 【請求項２】 前記ＦＰＧＡ型ロジックは、ＳＲＡＭに
    よるロジック、ＤＲＡＭによるロジック、ヒューズプロ
    グラマブルロジック、アンチヒューズプログラマブルロ
    ジック、ＥＰＲＯＭによるロジック、およびＥＥＰＲＯ
    Ｍによるゲートアレイロジックのうちの１つであるプロ
    グラミング要素を含み、前記ＭＰＤ型ロジックは、マス
    クプログラムゲートアレイロジック、標準セルロジッ
    ク、およびフルカスタムロジックのうちの１つであるこ
    とを特徴とする請求項１に記載の集積回路。
  3. 【請求項３】 前記集積回路は複数のタイプのＦＰＧＡ
    型ロジックあるいはＭＰＤ型ロジックを含むことを特徴
    とする請求項１に記載の集積回路。
  4. 【請求項４】 前記集積回路は、１個以上の第１タイプ
    のＦＰＧＡ型ロジック領域と、１個以上の第２タイプの
    ＦＰＧＡ型ロジック領域と、１個以上のＭＰＤ型ロジッ
    ク領域を含むことを特徴とする請求項３に記載の集積回
    路。
  5. 【請求項５】 前記集積回路は、１個以上の第１タイプ
    のＭＰＤ型ロジック領域と、１個以上の第２タイプのＭ
    ＰＤ型ロジック領域と、１個以上のＦＰＧＡ型ロジック
    領域を含むことを特徴とする請求項３に記載の集積回
    路。
  6. 【請求項６】 前記集積回路は、 （１）ＦＰＧＡ型ロジック領域とパッドの間の直接接続
    用の入出力セルとして、または、（２）ＦＰＧＡ型ロジ
    ック領域とＭＰＤ型ロジック領域の間の接続用のインタ
    フェースセルとして、のいずれかの動作をするようにプ
    ログラム可能なフレキシブルインタフェースロジックを
    有することを特徴とする請求項１に記載の集積回路。
  7. 【請求項７】 前記フレキシブルインタフェースロジッ
    クは、入出力セルとして、または、インタフェースセル
    として、のいずれかの動作をするようにマスクプログラ
    ムされることを特徴とする請求項６に記載の集積回路。
  8. 【請求項８】 前記フレキシブルインタフェースロジッ
    クは、 （１）ＦＰＧＡ型ロジック領域とパッドの間の直接接
    続、または、（２）ＦＰＧＡ型ロジック領域とＭＰＤ型
    ロジック領域の間の接続、のいずれかを行うようにプロ
    グラム可能なマルチプレクサのセットを含むことを特徴
    とする請求項６に記載の集積回路。
  9. 【請求項９】 前記マルチプレクサのセットは、バウン
    ダリスキャンロジックを他のロジックから分離すること
    を特徴とする請求項８に記載の集積回路。
  10. 【請求項１０】 前記フレキシブルインタフェースロジ
    ックは、ＭＰＤ型ロジックによって使用されるプログラ
    マブルＲＡＭまたは他のプログラミング要素を含むこと
    を特徴とする請求項６に記載の集積回路。
  11. 【請求項１１】 前記フレキシブルインタフェースロジ
    ック内のプログラマブルＲＡＭまたは他のプログラミン
    グ要素が、ＭＰＤ型ロジックとパッドの間の接続を制御
    することを特徴とする請求項６に記載の集積回路。
  12. 【請求項１２】 前記ＭＰＤ型ロジックは、ＦＰＧＡ型
    ロジックのみを有する集積回路内に現場プログラムされ
    る機能を実装するようにあらかじめプログラムされるこ
    とを特徴とする請求項１に記載の集積回路。
  13. 【請求項１３】 前記ＭＰＤ型ロジックは、ＦＰＧＡ型
    ロジックのみを有する集積回路では不可能な機能を実装
    するようにあらかじめプログラムされることを特徴とす
    る請求項１に記載の集積回路。
  14. 【請求項１４】 前記ＦＰＧＡ型ロジックをプログラム
    するために用いられる設定データ、設定プロセス制御、
    および設定プロセス状態は、前記ＦＰＧＡ型ロジックと
    前記ＭＰＤ型ロジックの間のインタフェースによって提
    供されることを特徴とする請求項１に記載の集積回路。
  15. 【請求項１５】 （ａ）プログラマブルロジックセルア
    レイと、 （ｂ）特定用途向けブロックと、 （ｃ）パッドリングと、 （ｄ）前記プログラマブルロジックセルアレイと前記特
    定用途向けブロックの間のインタフェースを提供する高
    速インタフェーススイッチ階層セルリングとからなるこ
    とを特徴とする集積回路。
  16. 【請求項１６】 前記プログラマブルロジックセルアレ
    イは、ＦＰＧＡ型ロジックを用いて実装され、前記特定
    用途向けブロックは、ＭＰＤ型ロジックを用いて実装さ
    れることを特徴とする請求項１５に記載の集積回路。
  17. 【請求項１７】 各高速インタフェーススイッチ階層セ
    ルは、（ｉ）前記プログラマブルロジックセルアレイと
    前記パッドリングの間の直接インタフェースを提供する
    プログラマブル入出力セルとして、または、（ｉｉ）前
    記プログラマブルロジックセルアレイと前記特定用途向
    けブロックの間のインタフェースを提供するＡＳＢイン
    タフェースセルとして、機能するようにプログラムされ
    ることを特徴とする請求項１５に記載の集積回路。
  18. 【請求項１８】 各高速インタフェーススイッチ階層セ
    ルは、前記特定用途向けブロックと前記パッドリングの
    間の接続を制御するロジックを含むことを特徴とする請
    求項１７に記載の集積回路。
  19. 【請求項１９】 各高速インタフェーススイッチ階層セ
    ルはマスクプログラマブルであることを特徴とする請求
    項１５に記載の集積回路。
  20. 【請求項２０】 各高速インタフェーススイッチ階層セ
    ルは、 （１）ローカルルーティングリソースと、 （２）前記ローカルルーティングリソースに接続される
    バウンダリスキャンロジックと、 （３）他のロジックと、 （４）前記バウンダリスキャンロジックと前記他のロジ
    ックを分離するインタフェースロジックと、 （５）入力バッファおよび出力バッファのうちの少なく
    とも一方を有し、前記他のロジックおよび前記パッドリ
    ングのパッドに接続される入出力ロジックとを有するこ
    とを特徴とする請求項１５に記載の集積回路。
  21. 【請求項２１】 前記インタフェースロジックは、前記
    高速インタフェーススイッチ階層セルがプログラマブル
    入出力セルとして、または、ＡＳＢインタフェースセル
    として、のいずれの動作をするかを決定するようにプロ
    グラムされるマルチプレクサを有することを特徴とする
    請求項２０に記載の集積回路。
  22. 【請求項２２】 前記高速インタフェーススイッチ階層
    セルは、前記特定用途向けブロックによって使用される
    プログラマブルＲＡＭまたは他のプログラミング要素を
    含むことを特徴とする請求項２０に記載の集積回路。
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