JPH11162885A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH11162885A
JPH11162885A JP32501897A JP32501897A JPH11162885A JP H11162885 A JPH11162885 A JP H11162885A JP 32501897 A JP32501897 A JP 32501897A JP 32501897 A JP32501897 A JP 32501897A JP H11162885 A JPH11162885 A JP H11162885A
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JP
Japan
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groove
dicing
substrate
semiconductor device
manufacturing
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Application number
JP32501897A
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Japanese (ja)
Inventor
Mitsukuni Akai
光邦 赤井
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Original Assignee
Sharp Corp
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Abstract

PROBLEM TO BE SOLVED: To prevent deterioration of device characteristics in a manufacturing process, increase the reliability of the semiconductor device, also increase the manufacturing efficiency, and reduce the manufacturing cost. SOLUTION: This method includes a process, wherein first recesses 6 which pass through a first conductivity-type conductor layer 2 and a second conductivity-type conductor layer 3 are formed from one side of a substrate, on which the first conductivity-type and the second conductivity-type conductor layer 2 and 3 are deposited and a process in which second recesses 7 are so formed as to face opposite to the first recesses 6 from the side of the substrate. The substrate is cut into chips through these processes to make individual semiconductor devices.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体メモリ、半
導体発光素子としての半導体レーザ及びフォトカプラや
リモコン等に使用される発光ダイオード等の半導体素子
をダイシング等によりチップ化して製造する方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device such as a semiconductor memory, a semiconductor laser as a semiconductor light emitting device, and a light emitting diode used for a photocoupler or a remote controller by dicing or the like.

【0002】[0002]

【従来の技術】従来の発光ダイオードの製造方法につい
て、図3に基づいて説明する。
2. Description of the Related Art A conventional method for manufacturing a light emitting diode will be described with reference to FIG.

【0003】図3(a)に示すように、n型GaAs基
板(ウェハ)1上にn型GaAsエピタキシャル層2及
びp型GaAsエピタキシャル層3を順次成長させる。
その後、p型GaAsエピタキシャル層3の上にp型電
極4を形成し、n型GaAs基板1の下にn型電極5を
形成する。
As shown in FIG. 3A, an n-type GaAs epitaxial layer 2 and a p-type GaAs epitaxial layer 3 are sequentially grown on an n-type GaAs substrate (wafer) 1.
Thereafter, a p-type electrode 4 is formed on the p-type GaAs epitaxial layer 3, and an n-type electrode 5 is formed below the n-type GaAs substrate 1.

【0004】次に、図3(b)に示すように、p型電極
4を略中央にしてウェハの上方からハーフダイシングを
行い、ダイシング溝6を形成する。このダイシング溝6
は、深さが約200μmで、p型GaAsエピタキシャ
ル層3及びn型GaAsエピタキシャル層2を分断しn
型GaAs基板1の途中の深さまで達しており、pn接
合を分離する。
Next, as shown in FIG. 3B, half dicing is performed from above the wafer with the p-type electrode 4 substantially at the center, thereby forming a dicing groove 6. This dicing groove 6
Has a depth of about 200 μm and separates the p-type GaAs epitaxial layer 3 and the n-type GaAs epitaxial layer 2 from each other.
The pn junction reaches the middle of the type GaAs substrate 1 and separates the pn junction.

【0005】このダイシングを行った際には、ダイシン
グ溝6の周辺に、通常ソーマークとして外観でき、その
他、X線2結晶法により格子間隔のズレとして観測でき
るダメージ層が生じる。
[0005] When this dicing is performed, a damaged layer is formed around the dicing groove 6, which can be generally viewed as a saw mark and can be observed as a shift in lattice spacing by the X-ray two-crystal method.

【0006】次に、ダイシング時のダメージ層を除去す
るために、ダイシング溝6にエッチングを行う。エッチ
ング後、ウェハ検査を行う。
Next, in order to remove a damaged layer at the time of dicing, the dicing groove 6 is etched. After the etching, a wafer inspection is performed.

【0007】次に、図3(c)に示すように、ダイシン
グ溝6の位置に合わせて、ウェハの上方からダイシング
溝6の底面よりさらに約10μmの深さまでセミフルダ
イシングを行い、ダイシング溝8を形成する。
Next, as shown in FIG. 3 (c), semi-full dicing is performed from above the wafer to a depth of about 10 μm below the bottom of the dicing groove 6 in accordance with the position of the dicing groove 6, and the dicing groove 8 is formed. Form.

【0008】この時、ダイシング溝6とダイシング溝8
との位置にわずかなズレを生じることがあり、ダメージ
層はpn接合部を含むダイシング溝6にもできる。そこ
で、再度エッチングを行い、このダメージ層をダイシン
グ溝8のダメージ層と共に除去する。
At this time, the dicing groove 6 and the dicing groove 8
In some cases, a slight misalignment may occur between the dicing groove 6 and the dicing groove 6 including the pn junction. Then, etching is performed again, and this damaged layer is removed together with the damaged layer in the dicing groove 8.

【0009】以上の工程を経て、ダイシングによりチッ
プ化された発光ダイオードが製造される。
Through the above steps, a light emitting diode chipped by dicing is manufactured.

【0010】尚、上記のようにダイシング工程を2回に
分けて行うのは、1回のダイシング工程だけでダイシン
グ溝を深く形成すると、次のエッチング工程やウェハ検
査において、ウェハ割れ等を起こすおそれがあるためで
ある。
[0010] The dicing step is divided into two steps as described above. If the dicing groove is formed deeply by only one dicing step, the wafer may be broken in the next etching step or wafer inspection. Because there is.

【0011】[0011]

【発明が解決しようとする課題】上記従来の半導体素子
の製造方法による場合には、1回目のダイシングを行っ
た後にウェハ検査を行っているので、通常2回目のダイ
シングを行った後はウェハ検査を行わない。このため、
2回目のダイシング工程及び2回目のエッチング工程に
おいて、不具合が発生していたとしてもその不具合を発
見することができない。従って、もし不具合が発生して
いた場合には、半導体素子のリーク電流の増加、又半導
体発光素子の場合には光出力の低下といった素子特性の
劣化が発生する。そのため、半導体素子の信頼性が低下
するといった問題が生じる。
In the above-described conventional method for manufacturing a semiconductor device, since the wafer inspection is performed after the first dicing, the wafer inspection is usually performed after the second dicing. Do not do. For this reason,
In the second dicing step and the second etching step, even if a defect has occurred, the defect cannot be found. Therefore, if a defect occurs, the device characteristics such as an increase in the leak current of the semiconductor device and a decrease in the optical output in the case of the semiconductor light emitting device occur. Therefore, there arises a problem that the reliability of the semiconductor element is reduced.

【0012】また、ダメージ層を除去するために2回の
エッチング工程を必要とし、エッチングの度にウェハの
表面及び裏面の保護する必要があるため、半導体素子の
製造効率が低下し、製造原価が高くなるといった問題が
生じる。
Also, two etching steps are required to remove the damaged layer, and it is necessary to protect the front and back surfaces of the wafer each time etching is performed, so that the manufacturing efficiency of semiconductor devices is reduced and the manufacturing cost is reduced. This raises the problem of becoming expensive.

【0013】本発明は、こうした従来技術の課題を解決
するものであり、製造過程における素子特性の劣化を防
止でき半導体素子の信頼性を向上できると共に、半導体
素子の製造効率の向上と製造原価の低減を図ることがで
きる半導体素子の製造方法を提供することを目的とす
る。
The present invention has been made to solve the problems of the prior art, and can prevent the deterioration of the device characteristics in the manufacturing process, can improve the reliability of the semiconductor device, improve the manufacturing efficiency of the semiconductor device, and reduce the manufacturing cost. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of reducing the amount.

【0014】[0014]

【課題を解決するための手段】本発明は、第1導電型半
導体層と第2導電型半導体層とが積層形成された基板を
チップ化して半導体素子を製造する半導体素子の製造方
法であって、該基板の一方側から、該第1導電型半導体
層及び該第2導電型半導体層を貫通する第1の溝を形成
する工程と、該基板の他方側から、該第1の溝に対応す
る位置に、該第1の溝に対向し、かつ、達しない状態で
第2の溝を形成する工程とを包含してなり、そのことに
より上記目的が達成される。
SUMMARY OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device by manufacturing a semiconductor device by chipping a substrate on which a first conductive type semiconductor layer and a second conductive type semiconductor layer are laminated. Forming a first groove penetrating the first conductivity type semiconductor layer and the second conductivity type semiconductor layer from one side of the substrate; and forming a first groove from the other side of the substrate corresponding to the first groove. And forming a second groove at a position facing the first groove without reaching the first groove, thereby achieving the above object.

【0015】好ましくは、前記第1の溝及び前記第2の
溝を、前記基板を構成する結晶のすべり面方位と異なる
方向に形成する。
[0015] Preferably, the first groove and the second groove are formed in a direction different from a slip plane direction of a crystal constituting the substrate.

【0016】また、好ましくは、前記第1の溝及び前記
第2の溝を、前記基板に設けたオリエンテーションフラ
ットの方向に対し45度方向に形成する。
Preferably, the first groove and the second groove are formed at 45 degrees with respect to the direction of an orientation flat provided on the substrate.

【0017】以下に、本発明の作用について説明する。The operation of the present invention will be described below.

【0018】上記構成によれば、第1導電型半導体層と
第2導電型半導体層とが形成された基板に対し、第1の
溝を形成する工程で、基板の一方側から第1の溝により
第1導電型半導体層及び第2導電型半導体層を貫通し
て、pn接合を分離する。次の第2の溝を形成する工程
で、基板の他方側から第1の溝に対応する位置に、第1
の溝に対向し、かつ、達しない状態で第2の溝を形成す
る。
According to the above structure, in the step of forming the first groove in the substrate on which the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are formed, the first groove is formed from one side of the substrate. As a result, the pn junction is separated through the first conductive type semiconductor layer and the second conductive type semiconductor layer. In the next step of forming a second groove, the first groove is placed at a position corresponding to the first groove from the other side of the substrate.
The second groove is formed in a state facing the groove and not reaching the groove.

【0019】従って、第2の溝がpn接合部には形成さ
れないので、pn接合部にダメージ層が生じることがな
くなる。このため、半導体素子のリーク電流の増加、又
半導体発光素子の場合には光出力の低下といった素子特
性の劣化がなくなる。また、第2の溝を形成した後にダ
メージ層を除去するためのエッチング工程が不要とな
る。
Therefore, since the second groove is not formed at the pn junction, no damage layer is formed at the pn junction. For this reason, deterioration of device characteristics such as an increase in leakage current of a semiconductor device and a decrease in optical output in the case of a semiconductor light emitting device are eliminated. Further, an etching step for removing the damaged layer after forming the second groove is not required.

【0020】さらには、上記第1の溝及び第2の溝を、
上記基板を構成する結晶のすべり面方位と異なる方向に
形成すると、結晶の一番弱いすべり面方位への溝形成の
応力が低減する。特に、溝形成方向をオリエンテーショ
ンフラット9の方向(110)に対し45度傾けると、
結晶の一番弱い(111)すべり面方向への溝形成の応
力が1/√2に低減する。このため、溝形成時に(11
1)すべり面に応力が印加され、微小なすべり転位が発
生することが少なくなる。その結果、素子特性の劣化が
軽減される。
Further, the first groove and the second groove are
When the crystal is formed in a direction different from the slip plane orientation of the crystal constituting the substrate, the stress of forming a groove in the weakest slip plane orientation of the crystal is reduced. In particular, when the groove forming direction is inclined by 45 degrees with respect to the direction (110) of the orientation flat 9,
The stress of forming a groove in the direction of the weakest (111) slip plane of the crystal is reduced to 1 / √2. For this reason, (11)
1) A stress is applied to the slip surface, and the occurrence of minute slip dislocations is reduced. As a result, deterioration of device characteristics is reduced.

【0021】[0021]

【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて具体的に説明する。
Embodiments of the present invention will be specifically described below with reference to the drawings.

【0022】図1に、本発明の半導体素子の製造方法を
示す。
FIG. 1 shows a method for manufacturing a semiconductor device according to the present invention.

【0023】図1(a)に示すように、n型GaAs基
板(ウェハ)1上にn型GaAsエピタキシャル層2及
びp型GaAsエピタキシャル層3を順次成長させる。
その後、p型GaAsエピタキシャル層3の上にp型電
極4を形成し、n型GaAs基板1の下にn型電極5を
形成する。
As shown in FIG. 1A, an n-type GaAs epitaxial layer 2 and a p-type GaAs epitaxial layer 3 are sequentially grown on an n-type GaAs substrate (wafer) 1.
Thereafter, a p-type electrode 4 is formed on the p-type GaAs epitaxial layer 3, and an n-type electrode 5 is formed below the n-type GaAs substrate 1.

【0024】次に、図1(b)に示すように、p型電極
4を略中央にしてウェハの上方からハーフダイシングを
行い、ダイシング溝6を形成する。このダイシング溝6
は、深さが約200μmで、p型GaAsエピタキシャ
ル層3及びn型GaAsエピタキシャル層2を分断しn
型GaAs基板1の途中の深さまで達しており、pn接
合を分離する。
Next, as shown in FIG. 1B, half dicing is performed from above the wafer with the p-type electrode 4 substantially at the center, to form a dicing groove 6. This dicing groove 6
Has a depth of about 200 μm and separates the p-type GaAs epitaxial layer 3 and the n-type GaAs epitaxial layer 2 from each other.
The pn junction reaches the middle of the type GaAs substrate 1 and separates the pn junction.

【0025】次に、このダイシング時に生じたダメージ
層を除去するために、ダイシング溝6にエッチングを行
う。エッチング後、ウェハ検査を行う。
Next, in order to remove a damaged layer generated during the dicing, the dicing groove 6 is etched. After the etching, a wafer inspection is performed.

【0026】次に、図1(c)に示すように、ダイシン
グ溝6に対応する位置に、ウェハの下方からウェハが分
断しないように約10μmの深さまで、ダイシング溝6
に対向するダイシング溝7を形成する。
Next, as shown in FIG. 1 (c), the dicing groove 6 is positioned at a position corresponding to the dicing groove 6 to a depth of about 10 μm from below the wafer so that the wafer is not divided.
Is formed so as to face the dicing groove 7.

【0027】以上の工程を経て、ダイシングによりチッ
プ化された発光ダイオードが製造される。
Through the above steps, a light emitting diode chipped by dicing is manufactured.

【0028】上記のように、ダイシング溝7がpn接合
部には形成されないので、pn接合部にダメージ層が生
じることがなくなる。このため、半導体素子のリーク電
流の増加、又半導体発光素子の場合には光出力の低下と
いった素子特性の劣化がなくなる。また、ダイシング溝
7を形成した後にダメージ層を除去するためのエッチン
グ工程が不要となる。
As described above, since the dicing groove 7 is not formed at the pn junction, no damage layer is formed at the pn junction. For this reason, deterioration of device characteristics such as an increase in leakage current of a semiconductor device and a decrease in optical output in the case of a semiconductor light emitting device are eliminated. Further, an etching step for removing the damaged layer after the dicing groove 7 is formed becomes unnecessary.

【0029】次に、上記ダイシング溝6、7を形成する
際のダイシング方向について説明する。
Next, the dicing direction in forming the dicing grooves 6 and 7 will be described.

【0030】通常、ダイシングはオリエンテーションフ
ラット9の方向に平行及び垂直方向に行われる。
Normally, dicing is performed in a direction parallel and perpendicular to the direction of the orientation flat 9.

【0031】ところが、上記発光ダイオードは、(10
0)の面方位のGaAs基板を使用したGaAs層の積
層構造を有し、結晶の一番弱い部分は(111)すべり
面である。従って、ダイシング時に(111)すべり面
に応力が印加されると、微小なすべり転位が発生する。
このすべり転位による欠陥に起因して、発光ダイオード
のリーク電流の増加、光出力の低下といった素子特性の
劣化が発生する。
However, the above-mentioned light-emitting diode has (10)
It has a laminated structure of a GaAs layer using a GaAs substrate having a plane orientation of (0), and the weakest part of the crystal is a (111) slip plane. Therefore, when a stress is applied to the (111) slip surface during dicing, minute slip dislocations occur.
Due to the defect caused by the slip dislocation, deterioration of device characteristics such as an increase in leak current of the light emitting diode and a decrease in optical output occur.

【0032】そこで、本発明では、ダイシング工程での
応力緩和のため、図2に示すように、ダイシング方向を
オリエンテーションフラット9の方向(110)に対し
45度傾けている。これにより、結晶の一番弱い(11
1)すべり面方向へのダイシングの応力が1/√2に低
減する。このため、ダイシング時に(111)すべり面
に応力が印加され、微小なすべり転位が発生することが
少なくなる。その結果、素子特性の劣化が軽減される。
Therefore, in the present invention, the dicing direction is inclined by 45 degrees with respect to the direction (110) of the orientation flat 9, as shown in FIG. This allows the weakest (11
1) The dicing stress in the sliding surface direction is reduced to 1 / √2. For this reason, stress is applied to the (111) slip surface during dicing, and the occurrence of minute slip dislocations is reduced. As a result, deterioration of device characteristics is reduced.

【0033】また、2回目のダイシング時には、pn接
合部以外の部分にダメージ層が生じ欠陥ができるが、ダ
イシング溝7がpn接合部には形成されないので、pn
接合部にはダメージ層が生じない。このため、発光ダイ
オードの素子特性の劣化は生じない。
At the time of the second dicing, a damage layer is formed in a portion other than the pn junction and a defect is generated. However, since the dicing groove 7 is not formed at the pn junction, the pn junction is formed.
No damage layer is formed at the joint. Therefore, the element characteristics of the light emitting diode do not deteriorate.

【0034】尚、上記ダイシングの方法としては、ダイ
ヤモンドブレードスクライブ法、ダイヤモンドポイント
スクライブ法及びレーザスクライブ法等がある。
The dicing method includes a diamond blade scribe method, a diamond point scribe method and a laser scribe method.

【0035】[0035]

【発明の効果】上記のように、本発明の半導体素子の製
造方法によれば、2回目の溝形成時には、溝がpn接合
部には形成されないので、pn接合部にダメージ層が生
じることがなくなる。このため、半導体素子のリーク電
流の増加、又半導体発光素子の場合には光出力の低下と
いった素子特性の劣化を防止することができる。
As described above, according to the method of manufacturing a semiconductor device of the present invention, when the second groove is formed, the groove is not formed at the pn junction, so that a damage layer may be formed at the pn junction. Disappears. Therefore, it is possible to prevent deterioration of device characteristics such as an increase in leakage current of the semiconductor device and a decrease in optical output in the case of a semiconductor light emitting device.

【0036】また、2回目の溝を形成した後にダメージ
層を除去するためのエッチング工程が不要となり、工程
数を削減できるので、製造効率の向上と製造原価の低減
を図ることができる。
Further, an etching step for removing the damaged layer after the second groove is formed becomes unnecessary, and the number of steps can be reduced, so that the manufacturing efficiency can be improved and the manufacturing cost can be reduced.

【0037】さらには、2回目の溝形成は、半導体素子
の素子特性に影響がなく、その後のエッチング工程もな
くなっているので、製造過程における素子特性の劣化を
防止できる。従って、1回目の溝形成を行った後のウェ
ハ検査の結果をそのまま使用することができ、半導体素
子の信頼性が向上する。
Further, since the second groove formation does not affect the device characteristics of the semiconductor device and the subsequent etching step is eliminated, the deterioration of the device characteristics in the manufacturing process can be prevented. Therefore, the result of the wafer inspection after the first groove formation can be used as it is, and the reliability of the semiconductor element is improved.

【0038】特に請求項2記載の半導体素子の製造方法
によれば、基板を構成する結晶のすべり面方位と異なる
方向に溝を形成するので、結晶の一番弱いすべり面方向
への溝形成の応力を低減することができるので、素子特
性の劣化を防止する上で有効である。
In particular, according to the method of manufacturing a semiconductor device of the present invention, since the grooves are formed in a direction different from the slip plane direction of the crystal constituting the substrate, the grooves are formed in the direction of the weakest slip plane of the crystal. Since the stress can be reduced, it is effective in preventing the deterioration of the device characteristics.

【0039】また、特に請求項3記載の半導体素子の製
造方法によれば、基板に設けたオリエンテーションフラ
ットの方向に対し45度方向に溝を形成するので、結晶
のすべり面方向への溝形成の応力を一層低減することが
できるので、素子特性の劣化を防止する上で格別に有効
である。
In addition, according to the method of manufacturing a semiconductor device according to the third aspect, since the groove is formed in a direction at 45 degrees to the direction of the orientation flat provided on the substrate, the groove is formed in the direction of the slip plane of the crystal. Since the stress can be further reduced, it is particularly effective in preventing deterioration of the device characteristics.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体素子の製造方法を示す図であ
る。
FIG. 1 is a diagram showing a method for manufacturing a semiconductor device of the present invention.

【図2】本発明の半導体素子の製造方法におけるダイシ
ング方向を示す図である。
FIG. 2 is a diagram showing a dicing direction in a method for manufacturing a semiconductor device of the present invention.

【図3】従来の半導体素子の製造方法を示す図である。FIG. 3 is a view showing a conventional method of manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

1 n型GaAs基板 2 n型GaAsエピタキシャル層 3 p型GaAsエピタキシャル層 4 p型電極 5 n型電極 6,7,8 ダイシング溝 9 オリエンテーションフラット Reference Signs List 1 n-type GaAs substrate 2 n-type GaAs epitaxial layer 3 p-type GaAs epitaxial layer 4 p-type electrode 5 n-type electrode 6, 7, 8 dicing groove 9 orientation flat

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 第1導電型半導体層と第2導電型半導体
層とが積層形成された基板をチップ化して半導体素子を
製造する半導体素子の製造方法であって、 該基板の一方側から、該第1導電型半導体層及び該第2
導電型半導体層を貫通する第1の溝を形成する工程と、 該基板の他方側から、該第1の溝に対応する位置に、該
第1の溝に対向し、かつ、達しない状態で第2の溝を形
成する工程とを包含する半導体素子の製造方法。
1. A method for manufacturing a semiconductor device by manufacturing a semiconductor device by chipping a substrate on which a first conductivity type semiconductor layer and a second conductivity type semiconductor layer are stacked, comprising: The first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
Forming a first groove penetrating the conductive type semiconductor layer; and opposing and not reaching the first groove from the other side of the substrate to a position corresponding to the first groove. Forming a second groove.
【請求項2】 前記第1の溝及び前記第2の溝を、前記
基板を構成する結晶のすべり面方位と異なる方向に形成
する請求項1記載の半導体素子の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein said first groove and said second groove are formed in a direction different from a slip plane direction of a crystal constituting said substrate.
【請求項3】 前記第1の溝及び前記第2の溝を、前記
基板に設けたオリエンテーションフラットの方向に対し
45度方向に形成する請求項1記載の半導体素子の製造
方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the first groove and the second groove are formed at 45 degrees with respect to a direction of an orientation flat provided on the substrate.
JP32501897A 1997-11-26 1997-11-26 Manufacture of semiconductor device Pending JPH11162885A (en)

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* Cited by examiner, † Cited by third party
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