JPH11145301A - Semiconductor device, its manufacture and defective bit relieving system - Google Patents

Semiconductor device, its manufacture and defective bit relieving system

Info

Publication number
JPH11145301A
JPH11145301A JP31230397A JP31230397A JPH11145301A JP H11145301 A JPH11145301 A JP H11145301A JP 31230397 A JP31230397 A JP 31230397A JP 31230397 A JP31230397 A JP 31230397A JP H11145301 A JPH11145301 A JP H11145301A
Authority
JP
Japan
Prior art keywords
fuse element
semiconductor device
exposure
wiring portion
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP31230397A
Other languages
Japanese (ja)
Other versions
JP3660113B2 (en
Inventor
Kazuichi Yonenaka
一市 米中
Shogo Takamura
昌吾 高村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP31230397A priority Critical patent/JP3660113B2/en
Publication of JPH11145301A publication Critical patent/JPH11145301A/en
Application granted granted Critical
Publication of JP3660113B2 publication Critical patent/JP3660113B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To more minutely and more securely cut wiring parts of fuse elements by executing a process for cutting the wiring part of a specified fuse element through the use of a photolithographic process in accordance with position of a defective bit. SOLUTION: When an opening part 22 with a diameter of about 5 μm is formed on a fuse element 16 by using photolithography, wiring parts of the respective fuse elements 16 can be cut independently, without being overlapped with the wiring parts of the adjacent fuse elements 16. When the wiring parts of the fuse elements are cut with etching by using photolithographic process, formation of a micro opening part, which is difficult in the case of a cutting method by using a laser beam, is possible and the diameter of the opening part can be made more fine. Since work in the fuse element cutting process using the photolithographic process is executed in a clean room owing to the property of the process, coating of polyimide resin is continuously executed in a clean room, after the wiring cutting process of the fuse elements.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、不良ビットを救済
するための冗長回路とその冗長回路に接続されたヒュー
ズ素子を有する半導体装置、その製造方法、および不良
ビット検出工程とヒューズ素子の配線部切断工程のため
の不良ビット救済システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a redundant circuit for relieving a defective bit and a fuse element connected to the redundant circuit, a method of manufacturing the same, a defective bit detecting step, and a wiring section of the fuse element. The present invention relates to a defective bit relief system for a cutting process.

【０００２】[0002]

【従来の技術】一般に、半導体メモリのように、ロー電
極とカラム電極に接続された複数のセルがマトリクスに
配列されている半導体装置においては、製造工程等で発
生した欠陥による不良ビットを救済する目的で、不良ビ
ットを良品のスペアビットに置換するための複数の冗長
回路（リダンダンシー回路）が設けられている。2. Description of the Related Art Generally, in a semiconductor device such as a semiconductor memory in which a plurality of cells connected to a row electrode and a column electrode are arranged in a matrix, a defective bit caused by a defect generated in a manufacturing process or the like is relieved. For the purpose, a plurality of redundant circuits (redundancy circuits) for replacing defective bits with non-defective spare bits are provided.

【０００３】通常、製造工程の最終段階で行われるプロ
ーブ検査により、不良ビットの位置が確認されるとこれ
に応じてどの冗長回路を使用すべきかが特定される。こ
れらの冗長回路は、ライン状の配線部を有する複数のヒ
ューズ素子に接続されており、プローブ検査の結果を受
けて特定のヒューズ素子を電気的に断線させることで冗
長回路の選択が行われ、不良ビットの救済が可能とな
る。Usually, when the position of a defective bit is confirmed by a probe test performed at the final stage of the manufacturing process, which redundant circuit is to be used is specified accordingly. These redundant circuits are connected to a plurality of fuse elements having a line-shaped wiring portion, and a redundant circuit is selected by electrically disconnecting a specific fuse element in response to a probe test result, Relief of a defective bit becomes possible.

【０００４】一般に、ヒューズ素子の電気的な断線は、
ヒューズ素子の配線部にレーザビームを照射し、配線材
料を加熱し蒸散させることで配線部を切断させる「レー
ザ照射法」を用いて行われる。[0004] Generally, the electrical disconnection of the fuse element is
This is performed using a “laser irradiation method” in which the wiring portion of the fuse element is irradiated with a laser beam, and the wiring material is heated and evaporated to cut the wiring portion.

【０００５】図１２は、従来のヒューズ素子構成例を示
す半導体装置の部分平面図である。これらのヒューズ素
子１００ａ〜１００ｉは、通常カラム電極やロー電極の
配列に隣接する領域に形成される。同図には、縦方向の
配線を有するヒューズ素子１００ａ〜１００ｉが９個配
列されている。各ヒューズ素子１００ａ〜１００ｉの両
端部は、層間絶縁膜中に形成されたコンタクトホール１
０２を介して、ヒューズ素子１００ａ〜１００ｉの上層
に形成されたロー電極１０１に電気的に接続されてい
る。それぞれのヒューズ素子を異なるロー電極１０１に
接続するため、各ヒューズ素子１００ａ〜１００ｉは、
上下端部の位置が階段状にずらされて配置されている。FIG. 12 is a partial plan view of a semiconductor device showing an example of a conventional fuse element configuration. These fuse elements 100a to 100i are usually formed in a region adjacent to the arrangement of column electrodes and row electrodes. In the figure, nine fuse elements 100a to 100i each having a vertical wiring are arranged. Both ends of each of the fuse elements 100a to 100i are contact holes 1 formed in the interlayer insulating film.
02, it is electrically connected to the row electrode 101 formed in the upper layer of the fuse elements 100a to 100i. To connect each fuse element to a different row electrode 101, each fuse element 100a to 100i
The positions of the upper and lower ends are staggered and arranged.

【０００６】ロー電極は、レーザビームが照射される領
域上には形成されていない。円１０４で囲む部分がレー
ザ照射によりヒューズ素子の配線部が切断された部分で
ある。破線は切断前の配線部を示す。同図に示すよう
に、レーザ照射位置にあたるヒューズ素子の配線部は、
切断しやすいように、配線幅が狭められている。また、
このレーザ照射位置を含む周囲の領域では、やはり配線
部の切断を容易にするため、ヒューズ素子上にコーティ
ングされているパッシベーション膜等をあらかじめエッ
チング除去することにより窓溝１０３が形成されてい
る。[0006] The row electrode is not formed on the region irradiated with the laser beam. A portion surrounded by a circle 104 is a portion where the wiring portion of the fuse element is cut by laser irradiation. The broken line shows the wiring section before cutting. As shown in the figure, the wiring portion of the fuse element corresponding to the laser irradiation position is:
The width of the wiring is narrowed to facilitate cutting. Also,
In the surrounding area including the laser irradiation position, a window groove 103 is formed by previously etching and removing a passivation film or the like coated on the fuse element in order to easily cut the wiring portion.

【０００７】図１３（ａ）、図１３（ｂ）は、レーザ照
射によるヒューズ素子１００ｅの配線部切断工程を示す
装置の部分断面図である。理解の便宜のため、膜厚を厚
く図示している。両図は、図１２中で中央のヒューズ素
子１００ｅ上に引かれた一点鎖線ＢＢ’における切断面
に相当する。FIGS. 13 (a) and 13 (b) are partial cross-sectional views of the apparatus showing a step of cutting the wiring portion of the fuse element 100e by laser irradiation. For convenience of understanding, the film thickness is shown thick. Both figures correspond to the cut surface taken along the chain line BB 'drawn on the central fuse element 100e in FIG.

【０００８】通常ヒューズ素子は、同一基板上に形成さ
れるＭＯＳトランジスタ等の半導体素子の製造工程を用
いて同時に形成される。図１３（ａ）に示すように半導
体基板１０５上にフィールド酸化膜１０６が形成され、
さらに第１層間絶縁膜１０７がその上に形成される。同
図に示すように、例えばヒューズ素子１００ｅは、この
第１層間絶縁膜１０７上の第１配線層で形成される。Usually, fuse elements are formed simultaneously by using a process for manufacturing a semiconductor element such as a MOS transistor formed on the same substrate. As shown in FIG. 13A, a field oxide film 106 is formed on a semiconductor substrate 105,
Further, a first interlayer insulating film 107 is formed thereon. As shown in the figure, for example, the fuse element 100e is formed of a first wiring layer on the first interlayer insulating film 107.

【０００９】配線層は、アルミニウム（Ａｌ）単層で形
成されることもあるが、最近では、Ａｌ単層の場合発生
しやすいストレスマイグレーションによる配線の断線を
補充する為、Ａｌ層の下に、高融点材料であるＴｉ／Ｔ
ｉＮ膜層１００ｅ１を形成することが多い。これに伴
い、ヒューズ素子も高融点金属材料Ｔｉ／ＴｉＮ層１０
０ｅ１とＡｌ層１００ｅ２の２層で形成される。The wiring layer is sometimes formed of a single layer of aluminum (Al). However, recently, in order to supplement the disconnection of the wiring due to stress migration which is likely to occur in the case of a single layer of Al, the wiring layer is formed under the Al layer. Ti / T which is a high melting point material
The iN film layer 100e1 is often formed. Accordingly, the fuse element is also made of a refractory metal material Ti / TiN layer 10.
0e1 and an Al layer 100e2.

【００１０】ヒューズ素子１００ｅ上には、第２層間絶
縁膜１０８が形成される。第２層間絶縁膜１０８上にロ
ー電極である第３配線層が形成される。このロー電極１
０１とヒューズ素子１００ｅとは、同図に示すように、
第２層間絶縁膜１０８に形成されたコンタクトホール１
０２を介して電気的に接続される。A second interlayer insulating film 108 is formed on fuse element 100e. A third wiring layer serving as a row electrode is formed on second interlayer insulating film 108. This low electrode 1
01 and the fuse element 100e, as shown in FIG.
Contact hole 1 formed in second interlayer insulating film 108
02 is electrically connected.

【００１１】ロー電極１０１上には、さらにパッシベー
ション膜である酸化シリコン膜（ＳｉＯ2）１０９、窒
化シリコン膜（Ｓｉ3Ｎ4）１１０、さらにポリイミド樹
脂１１１が形成される。尚、レーザ照射によるヒューズ
素子の切断がし易いように、ヒューズ素子１００ｅ上の
パッシベーション膜１０９、１１０、ポリイミド樹脂１
１１および第２層間絶縁膜１０８の一部をエッチング除
去し、窓溝１１２が形成される。On the row electrode 101, a silicon oxide film (SiO 2 ) 109, a silicon nitride film (Si 3 N 4 ) 110, and a polyimide resin 111 are further formed as passivation films. Note that the passivation films 109 and 110 on the fuse element 100e and the polyimide resin 1 are used so that the fuse element can be easily cut by laser irradiation.
11 and the second interlayer insulating film 108 are partially removed by etching to form a window groove 112.

【００１２】図１３（ｂ）に示すように、レーザビーム
は、窓溝１１２内のヒューズ素子１００ｅの配線部に照
射される。ヒューズ素子１００ｅ上に薄く残された第２
層間絶縁膜１０８とヒューズ素子１００ｅを構成するＡ
ｌ層１００ｅ１とＴｉ／ＴｉＮ膜層１００ｅ２の２層が
レーザビームの照射により加熱され、蒸散され、開孔部
１１３が形成される。As shown in FIG. 13B, the laser beam is applied to the wiring portion of the fuse element 100e in the window groove 112. The second thinly left on the fuse element 100e
A constituting the interlayer insulating film 108 and the fuse element 100e
Two layers, i.e., the l layer 100e1 and the Ti / TiN film layer 100e2, are heated by the irradiation of the laser beam and evaporated to form the opening 113.

【００１３】[0013]

【発明が解決しようとする課題】図１４は、レーザビー
ム照射時におけるヒューズ素子の配線部の状態を模式的
に示した図である。レーザビームが照射された領域は、
瞬時に溶融し、突沸状態となり、爆発的に蒸散する。こ
の爆発的蒸散の際、周囲の材料も一部破壊され、固形状
態のまま同時に飛散する。飛散したこれらの材料ｂは、
蒸散によりできた開孔部１１３の周囲に着地し、そのま
ま残留物ａとなる。また、一旦蒸散した材料が、再び液
化、さらに固化し、開孔部１１３の周辺に付着する場合
もある。特に、高融点金属材料は、一旦蒸散してもすぐ
に液化、固化し易いため、開孔部周囲に付着残留しやす
い。FIG. 14 is a diagram schematically showing a state of a wiring portion of a fuse element during laser beam irradiation. The area irradiated by the laser beam
It melts instantly, becomes bumpy and evaporates explosively. At the time of this explosive transpiration, the surrounding materials are partially destroyed and fly simultaneously in a solid state. These scattered materials b are
It lands on the periphery of the hole 113 formed by evaporation and becomes the residue a as it is. Further, the material once evaporated may be liquefied and further solidified again and adhere to the periphery of the opening 113 in some cases. In particular, since the high melting point metal material is easily liquefied and solidified immediately after being once evaporated, it tends to adhere and remain around the opening.

【００１４】また、熱は必ず周囲に伝熱するため、レー
ザビームの熱影響は、照射部より広い領域に広がり、周
囲の材料を溶融させることもある。Further, since heat always transfers to the surroundings, the thermal influence of the laser beam spreads over a wider area than the irradiated portion, and the surrounding material may be melted.

【００１５】よって、同図に示すように、レーザビーム
照射によりできる開孔部はクレータ状であり、その側壁
はテーパ状となる。また、レーザビーム照射により実際
に得られる開孔部１１３の径は、レーザビームの照射ス
ポット径よりかなり広がってしまう。Therefore, as shown in FIG. 1, the opening formed by laser beam irradiation has a crater shape, and its side wall is tapered. In addition, the diameter of the opening 113 actually obtained by laser beam irradiation is considerably larger than the laser beam irradiation spot diameter.

【００１６】図１２に示すように、破線の円で囲んだ領
域がほぼレーザビームの照射領域に相当し、その外側の
実線の円で示した領域が実際に得られる開孔部に相当す
る。例えば本願発明者らの経験によれば、約４μｍ径の
照射スポット径を有するレーザビームを用いた場合に実
際に得られる開孔の径は１０μｍ程度まで広がる。As shown in FIG. 12, a region surrounded by a broken-line circle substantially corresponds to a laser beam irradiation region, and a region shown by a solid-line circle outside the region corresponds to an actually obtained aperture. For example, according to the experience of the present inventors, when a laser beam having an irradiation spot diameter of about 4 μm is used, the diameter of the aperture actually obtained increases to about 10 μm.

【００１７】半導体装置のデザインルールは、今後ます
ます微細化される傾向にあり、ヒューズ素子形成領域の
占有面積の縮小化が必要とされている。また、同時に不
良ビットの救済率向上のため、半導体装置上に形成され
る冗長回路の数は増加の傾向にある。よって、ヒューズ
素子の配線幅および配線ピッチはより狭くなることが必
須の状況にある。The design rules of semiconductor devices tend to be further miniaturized in the future, and it is necessary to reduce the area occupied by the fuse element formation region. At the same time, the number of redundant circuits formed on a semiconductor device tends to increase in order to improve the repair rate of defective bits. Therefore, it is essential that the wiring width and wiring pitch of the fuse element be narrower.

【００１８】しかし、図１５に示すように、ヒューズ素
子の配線ピッチを狭くすると、上述と同様なサイズの照
射スポット径を有するレーザビームを用いていたのでは
隣接するヒューズ素子の一部も開孔径の中に含まれてし
まう。この結果ヒューズ素子１００ｂのように、隣接す
る両側のヒューズ素子１００ａ、１００ｃにレーザビー
ムが照射されるとその影響で、その間のヒューズ素子１
００ｂの配線部が切断されてしまうことになる。However, as shown in FIG. 15, when the wiring pitch of the fuse element is narrowed, if a laser beam having an irradiation spot diameter of the same size as described above is used, a part of the adjacent fuse element also has a hole diameter. Will be included in the As a result, as in the case of the fuse element 100b, when a laser beam is applied to the fuse elements 100a and 100c on both sides adjacent thereto, the fuse element 1
00b will be cut off.

【００１９】開孔径を小さくするためには、現在のレー
ザビーム径を集光し細くすればよいと考えられる。しか
し、レーザビームのビーム径を小さくすると、レーザエ
ネルギー等の調整は格段に困難となる。通常レーザのエ
ネルギーはビーム中央にピーク値を有するガウシアン分
布を示すため、ビーム径を小さくすれば、ビーム中央の
エネルギー値が極端に高まる。よって、数μｍ以下、特
に１μｍ以下にビーム径を集光させることは実用的には
極めて困難である。It is considered that the diameter of the aperture can be reduced by condensing and narrowing the current laser beam diameter. However, when the beam diameter of the laser beam is reduced, adjustment of laser energy and the like becomes extremely difficult. Normally, the energy of a laser shows a Gaussian distribution having a peak value at the center of the beam. Therefore, if the beam diameter is reduced, the energy value at the center of the beam becomes extremely high. Therefore, it is practically very difficult to converge the beam diameter to several μm or less, especially 1 μm or less.

【００２０】また、上述したように、最近のヒューズ素
子はＴｉ／ＴｉＮ膜等の高融点材料の層を含むことが多
い。これらの材料は、高融点であるため完全に蒸散させ
ることが容易ではなく残膜し易く、ヒューズ素子を電気
的に断線できない場合も多い。As described above, recent fuse elements often include a layer of a high melting point material such as a Ti / TiN film. Since these materials have a high melting point, it is not easy to completely evaporate them, and it is easy to leave a film. In many cases, the fuse element cannot be electrically disconnected.

【００２１】本発明の目的は、より微細なヒューズ素子
の配線部の切断を、より確実に行うことができる半導体
装置の製造方法とこの製造方法を用いて作製される半導
体装置を提供することである。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of cutting a wiring portion of a finer fuse element more reliably and a semiconductor device manufactured by using this method. is there.

【００２２】また、本発明の他の目的は、より微細なヒ
ューズ素子の配線部の切断を、より確実に、しかも簡易
に行うための不良ビット救済システムを提供することで
ある。Another object of the present invention is to provide a defective bit rescue system for more reliably and easily cutting a finer wiring portion of a fuse element.

【００２３】[0023]

【課題を解決するための手段】請求項１にかかる本発明
の半導体装置の製造方法の特徴は、不良ビット救済の為
の１または複数の冗長回路と、前記冗長回路に接続さ
れ、配線部を持つ１または複数のヒューズ素子とを有す
る半導体装置の製造方法において、不良ビットの位置を
検出する検査工程と、前記不良ビットの位置に応じて特
定のヒューズ素子の配線部を切断する配線部切断工程と
を有し、前記配線部切断工程が、フォトリソグラフィ工
程を用いて行われることである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: one or a plurality of redundant circuits for relieving defective bits; and a wiring portion connected to the redundant circuit. In a method for manufacturing a semiconductor device having one or a plurality of fuse elements, an inspection step of detecting a position of a defective bit and a wiring part cutting step of cutting a wiring part of a specific fuse element according to the position of the defective bit And the wiring section cutting step is performed using a photolithography step.

【００２４】請求項２にかかる本発明の半導体装置の製
造方法の特徴は、不良ビット救済の為の１または複数の
冗長回路と、前記冗長回路に接続され、配線部を持つ１
または複数のヒューズ素子とを有する半導体装置の製造
方法において、半導体素子とともに、同一基板上に１ま
たは複数のヒューズ素子を形成するヒューズ素子形成工
程と、前記半導体素子中の不良ビットの位置を検出する
検出工程と、前記不良ビットの位置に応じて特定のヒュ
ーズ素子の配線部を切断する配線部切断工程とを有し、
前記配線部切断工程が、基板表面にレジスト膜を塗布
し、前記レジスト膜を選択的に露光し、現像することに
より、前記特定のヒューズ素子の配線部上に前記配線部
の幅と同等若しくはこれより広い径の開孔部を有するレ
ジストパターンを形成するレジストパターン形成工程
と、前記レジストパターンをエッチングマスクとして、
前記開孔部内の配線部をエッチングし、ヒューズ素子の
配線部を切断する配線部切断工程とを有することであ
る。A semiconductor device manufacturing method according to a second aspect of the present invention is characterized in that one or a plurality of redundant circuits for relieving defective bits and a wiring circuit connected to the redundant circuit and having a wiring portion.
Alternatively, in a method of manufacturing a semiconductor device having a plurality of fuse elements, a fuse element forming step of forming one or a plurality of fuse elements on the same substrate together with the semiconductor element, and detecting a position of a defective bit in the semiconductor element A detecting step, and a wiring section cutting step of cutting a wiring section of a specific fuse element according to the position of the defective bit,
The wiring section cutting step applies a resist film on the substrate surface, selectively exposes and develops the resist film, and the wiring section of the specific fuse element has a width equal to or greater than the width of the wiring section. A resist pattern forming step of forming a resist pattern having an opening having a larger diameter, and using the resist pattern as an etching mask,
A wiring section cutting step of etching the wiring section in the opening and cutting the wiring section of the fuse element.

【００２５】上記請求項１または請求項２の特徴によれ
ば、フォトリソグラフィ工程を用いてヒューズ素子の配
線部を切断するので、ヒューズ素子の配線部を加熱する
ことなく切断できる。切断部周囲に熱的ダメージを与え
ないため、ヒューズ素子上に形成される切断部の開孔径
の精度をより高めることができる。また、エッチングに
よりヒューズ素子の配線部を切断するため、高融点配線
材料で構成されたヒューズ配線も確実に切断できる。さ
らに、露光源やレジスト膜等を選択することにより、従
来のレーザビーム照射法では困難であった微小な開孔径
を形成できる。According to the first or second aspect of the present invention, since the wiring portion of the fuse element is cut using a photolithography process, the wiring portion of the fuse element can be cut without heating. Since thermal damage is not given to the periphery of the cut portion, the accuracy of the opening diameter of the cut portion formed on the fuse element can be further improved. Further, since the wiring portion of the fuse element is cut by etching, the fuse wiring made of the high melting point wiring material can be reliably cut. Further, by selecting an exposure source, a resist film, and the like, it is possible to form a small hole diameter, which is difficult with a conventional laser beam irradiation method.

【００２６】請求項３にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項１または請求項２にかかる
製造方法において、前記配線部切断工程が、ドライエッ
チング法を用いてヒューズ素子の配線部のエッチングを
行うことである。According to a third aspect of the invention, there is provided a method of manufacturing a semiconductor device according to the first or second aspect, wherein the wiring portion cutting step is performed by using a dry etching method. That is, etching of the wiring portion is performed.

【００２７】上記請求項３の特徴によれば、ドライエッ
チング法を用いてヒューズ素子の配線部を切断するた
め、切断部およびその周囲を汚染することが少ない。According to the feature of the third aspect, since the wiring portion of the fuse element is cut using the dry etching method, the cut portion and its surroundings are less likely to be contaminated.

【００２８】請求項４にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項３にかかる製造方法におい
て、前記ドライエッチング法が、ＲＩＥ法であることで
ある。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, the dry etching method is an RIE method.

【００２９】上記請求項４の特徴によれば、ＲＩＥ法を
用いるため、異方性ドライエッチングが可能となる。よ
って、エッチングにより得られる切断部断面の側壁を基
板面に対してほぼ垂直とすることができるため、エッチ
ングで得られる開孔部サイズの精度をより高めることが
できる。According to the feature of the fourth aspect, since the RIE method is used, anisotropic dry etching can be performed. Therefore, since the side wall of the cross section of the cut portion obtained by the etching can be substantially perpendicular to the substrate surface, the accuracy of the size of the opening obtained by the etching can be further improved.

【００３０】請求項５にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項２にかかる製造方法におけ
るレジストパターン形成工程において、露光源として、
エキシマレーザ若しくは水銀ランプを用いることであ
る。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect of the present invention, wherein the step of forming a resist pattern comprises the step of:
An excimer laser or a mercury lamp is used.

【００３１】上記請求項５の特徴によれば、エキシマレ
ーザもしくは水銀ランプを露光源として用いるので、短
波長の紫外光を露光光として用いることができる。よっ
て、数μｍ以下の微小な開孔部を有するレジストパター
ンの形成が容易となる。この微小な開孔を有するレジス
トパターンを用いれば、数μｍ以下の微小な径の開孔を
ヒューズ素子に形成できる。According to the fifth aspect of the present invention, since an excimer laser or a mercury lamp is used as an exposure source, short-wavelength ultraviolet light can be used as exposure light. Therefore, it is easy to form a resist pattern having a fine opening of several μm or less. By using a resist pattern having such minute openings, an opening having a minute diameter of several μm or less can be formed in the fuse element.

【００３２】請求項６にかかる本発明の半導体装置の製
造方法の特徴は、請求項１または請求項２にかかる製造
方法において、前記配線部切断工程後、前記ヒューズ素
子の配線部の切断部分の開孔を埋めるように、基板表面
にポリイミド樹脂をコーティングする工程を有すること
である。A feature of the method of manufacturing a semiconductor device according to the present invention according to claim 6 is that, in the manufacturing method according to claim 1 or 2, after the step of cutting the wiring portion, the cut portion of the wiring portion of the fuse element is formed. A step of coating the substrate surface with a polyimide resin so as to fill the openings.

【００３３】上記請求項６の特徴によれば、ヒューズ素
子の配線部切断工程の後に切断部に残る開孔をポリイミ
ド樹脂で埋めることができるため、耐湿等に対する装置
の特性を向上させることができる。According to the feature of the sixth aspect, since the opening remaining in the cut portion after the step of cutting the wiring portion of the fuse element can be filled with the polyimide resin, the characteristics of the device with respect to moisture resistance and the like can be improved. .

【００３４】請求項７にかかる本発明の半導体装置の製
造方法の特徴は、請求項２にかかる製造方法において、
前記レジストパターン形成工程は、露光光として、ヒュ
ーズ素子の配線部の切断径と対応した照射径を有するビ
ーム状の光を用いることである。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect.
In the resist pattern forming step, beam light having an irradiation diameter corresponding to the cutting diameter of the wiring portion of the fuse element is used as the exposure light.

【００３５】上記請求項７の特徴によれば、切断すべき
ヒューズ素子の位置は、個々の半導体装置ごとに異なる
ため、露光マスクパターンを固定できない。しかし、露
光源をビーム状にすれば、露光マスクを用いる必要がな
い。According to the seventh aspect of the present invention, since the position of the fuse element to be cut differs for each semiconductor device, the exposure mask pattern cannot be fixed. However, if the exposure source has a beam shape, it is not necessary to use an exposure mask.

【００３６】請求項８にかかる本発明の半導体装置の製
造方法の特徴は、上記請求項２にかかる製造方法におい
て、前記レジストパターン形成工程は、露光光として、
複数のヒューズ素子を一度に照射できる広域の照射面積
を有するものを用い、露光マスクとして、それぞれが前
記露光光に対し透明な一対の電極と前記一対の電極の間
に充填された液晶材料とで構成され、光の透過率を互い
に独立に制御可能な複数の微小光シャッターからなるも
のを用い、前記露光光が、前記露光マスクを介して、切
断しようとするヒューズ素子の配線部、もしくは前記配
線部を除く領域に選択的に照射されることである。An eighth feature of the method for manufacturing a semiconductor device according to the present invention is that, in the manufacturing method according to the second feature, the resist pattern forming step includes:
Using an exposure mask having a wide irradiation area capable of irradiating a plurality of fuse elements at once, as an exposure mask, a pair of electrodes each transparent to the exposure light and a liquid crystal material filled between the pair of electrodes. A plurality of minute light shutters, each of which can independently control the transmittance of light, wherein the exposure light passes through the exposure mask, and a wiring portion of a fuse element to be cut, or the wiring That is, the region other than the portion is selectively irradiated.

【００３７】上記請求項８の特徴によれば、露光マスク
として、液晶マスクを用いるため、露光工程の度にマス
クパターンを可変とすることが容易である。また、複数
箇所のヒューズ素子上に同時に露光が可能である。According to the eighth aspect of the present invention, since a liquid crystal mask is used as the exposure mask, it is easy to make the mask pattern variable each time the exposure process is performed. Further, it is possible to simultaneously expose a plurality of fuse elements.

【００３８】請求項９にかかる本発明の半導体装置の特
徴は、不良ビット救済の為の１または複数の冗長回路
と、前記冗長回路を不良ビット救済に使用するために切
断される配線部を持つ１または複数のヒューズ素子とを
有する半導体装置において、前記配線部の切断が、エッ
チングにより行われていることである。According to a ninth aspect of the present invention, there is provided a semiconductor device having one or a plurality of redundant circuits for repairing a defective bit, and a wiring portion cut to use the redundant circuit for repairing a defective bit. In a semiconductor device having one or a plurality of fuse elements, the cutting of the wiring portion is performed by etching.

【００３９】請求項１０にかかる本発明の半導体装置の
特徴は、不良ビット救済の為の１または複数の冗長回路
と、前記冗長回路を不良ビット救済に使用するために切
断される配線部を持つ１または複数のヒューズ素子とを
有する半導体装置において、前記配線部の切断が、基板
表面にレジスト膜を塗布し、前記レジスト膜を露光、現
像することにより、切断される配線部上に開孔を有する
レジストパターンを形成し、前記レジストパターンをエ
ッチングマスクとして、前記開孔内の配線部をエッチン
グすることである。According to a tenth aspect of the present invention, there is provided a semiconductor device having one or a plurality of redundant circuits for repairing a defective bit, and a wiring portion cut to use the redundant circuit for the repair of a defective bit. In the semiconductor device having one or a plurality of fuse elements, the cutting of the wiring portion is performed by applying a resist film on a substrate surface, exposing and developing the resist film, thereby forming an opening on the wiring portion to be cut. Forming a resist pattern, and etching the wiring portion in the opening using the resist pattern as an etching mask.

【００４０】上記請求項９または１０の特徴によれば、
エッチングにより切断されたヒューズ素子の切断部は、
加熱がなされていないため、配線材料等の残膜がなく、
清浄で、精度の高い切断部を有する半導体装置を提供で
きる。According to the features of claim 9 or 10,
The cut part of the fuse element cut by etching is
Because there is no heating, there is no residual film such as wiring material,
A semiconductor device having a clean and highly accurate cut portion can be provided.

【００４１】請求項１１にかかる本発明の半導体装置の
特徴は、上記請求項１０の半導体装置において、前記ヒ
ューズ素子の配線部が、Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃ
ｕ、ポリＳｉ、ＷＳｉ、もしくはこれらのいずれかを含
む合金を構成材料に含むことである。According to an eleventh aspect of the present invention, in the semiconductor device of the tenth aspect, the wiring portion of the fuse element is formed of W, Ti, TiN, Al, C
u, poly Si, WSi, or an alloy containing any of these, is included in the constituent material.

【００４２】上記請求項１１の特徴によれば、フォトリ
ソグラフィ工程を用い、エッチングによりヒューズ素子
の配線部を切断するので、切断部に配線材料が残膜する
ことなく、確実に切断がなされる。よって、配線部にお
いては、高融点金属材料によって配線を形成することに
より、ストレスマイグレーション等の少ない確実な配線
部を提供するとともに、切断すべき配線部では、確実に
配線部の電気的断線がなされる半導体装置を提供でき
る。According to the eleventh aspect of the present invention, since the wiring portion of the fuse element is cut by etching using a photolithography process, the cutting is reliably performed without the wiring material remaining on the cut portion. Therefore, in the wiring part, by forming the wiring with the high melting point metal material, a reliable wiring part with less stress migration or the like is provided, and in the wiring part to be cut, the wiring part is surely electrically disconnected. Semiconductor device can be provided.

【００４３】請求項１２にかかる本発明の半導体装置の
特徴は、上記請求項１０または請求項１１の半導体装置
において、前記開孔内の配線部のエッチングが、ＲＩＥ
法を用いて行われることである。According to a twelfth aspect of the present invention, in the semiconductor device according to the tenth or eleventh aspect, the wiring portion in the opening is etched by RIE.
It is done using the method.

【００４４】上記請求項１２の特徴によれば、反応性イ
オンエッチング法を用いると異方性が高いエッチングを
行うことができるので、開孔部側壁がほぼ半導体基板表
面に対し垂直となる。よって、より高精度な切断部を有
する半導体装置を提供できる。According to the twelfth aspect, when the reactive ion etching method is used, etching with high anisotropy can be performed, so that the side wall of the opening is substantially perpendicular to the surface of the semiconductor substrate. Therefore, a semiconductor device having a more accurate cut portion can be provided.

【００４５】請求項１３にかかる本発明のシステムの特
徴は、半導体装置の不良ビットの位置を検出する不良ビ
ット検出手段と、前記半導体装置上に光を照射する露光
手段と、前記不良ビット検出手段と前記露光手段とに接
続されたＣＰＵと、前記ＣＰＵに接続された記憶手段と
を具備し、前記不良ビット検出手段が、半導体装置上の
特定ビットをプロービングするためのプロービング部
と、前記プロービングにより特定したビットの電気的特
性を測定するテスタ部とを有し、前記露光手段が、露光
位置と露光条件を制御する露光制御装置と、前記露光制
御装置に接続され、露光源と半導体装置を設置するウエ
ハステージとを備えた露光部とを有し、前記不良ビット
検出手段により検出された不良ビットの位置情報が前記
ＣＰＵを介して前記記憶手段に格納され、前記ＣＰＵに
より、前記記憶手段に格納された不良ビットの位置情報
を読みだし、前記不良ビットの位置情報から配線部を切
断すべきヒューズ素子の位置情報が特定され、前記ＣＰ
Ｕに接続された前記露光制御装置を介して前記露光部に
おける前記露光源と前記ウエハステージの動作が制御さ
れ、前記ヒューズ素子の位置情報に応じた露光位置が特
定されることである。請求項１４にかかる本発明のシス
テムの特徴は、上記請求項１３のシステムにおいて、前
記露光手段を構成する露光源が、前記ヒューズ素子配線
部の切断径と対応した照射スポット径を有するビーム状
の光を照射することである。According to a thirteenth aspect of the system of the present invention, a defective bit detecting means for detecting a position of a defective bit of a semiconductor device, an exposing means for irradiating the semiconductor device with light, and a defective bit detecting means are provided. And a CPU connected to the exposure unit, and a storage unit connected to the CPU, wherein the defective bit detection unit is a probing unit for probing a specific bit on a semiconductor device, and A tester unit for measuring the electrical characteristics of the specified bit, wherein the exposure means is connected to the exposure control device for controlling an exposure position and exposure conditions, and an exposure source and a semiconductor device are installed. And an exposure unit having a wafer stage to perform, and the position information of the defective bit detected by the defective bit detection unit is transmitted to the CPU via the CPU. Stored in 憶 means, by the CPU, reads the positional information of the defective bit stored in the storage means, position information of the fuse elements to be cut wiring portion from the positional information of the defective bit is identified, the CP
The operation of the exposure source and the wafer stage in the exposure section is controlled via the exposure control device connected to U, and an exposure position corresponding to the position information of the fuse element is specified. A feature of the system according to the present invention according to claim 14 is that, in the system according to claim 13, the exposure source constituting the exposure unit has a beam shape having an irradiation spot diameter corresponding to a cutting diameter of the fuse element wiring portion. Irradiating light.

【００４６】上記請求項１４の特徴によれば、ウエハご
とに露光すべき箇所が異なるが、ビーム状の露光光を用
いるので、必要箇所のみに光を照射することが容易とな
る。According to the fourteenth aspect of the present invention, the portions to be exposed are different for each wafer. However, since the beam exposure light is used, it is easy to irradiate only the necessary portions with light.

【００４７】請求項１５にかかる本発明のシステムの特
徴は、上記請求項１３のシステムにおいて、前記露光手
段を構成する露光源が、少なくとも複数のヒューズ素子
を一度に照射できる広域の照射面積を有し、前記照射さ
れる光が、それぞれが前記露光光に対し透明な一対の電
極と前記一対の電極の間に充填された液晶材料とで構成
され、光の透過率を互いに独立に制御可能な複数の微小
光シャッターからなる前記微小光シャッターが、露光マ
スクを介して、切断しようとするヒューズ素子の配線
部、もしくは前記配線部を除く領域に選択的に照射され
ることである。According to a fifteenth aspect of the present invention, in the system of the thirteenth aspect, the exposure source constituting the exposure means has a wide irradiation area capable of irradiating at least a plurality of fuse elements at a time. The irradiated light is composed of a pair of electrodes each transparent to the exposure light and a liquid crystal material filled between the pair of electrodes, and can control light transmittance independently of each other. The minute light shutter composed of a plurality of minute light shutters is selectively irradiated to a wiring portion of a fuse element to be cut or a region excluding the wiring portion through an exposure mask.

【００４８】上記請求項１５の特徴によれば、不良ビッ
ト救済システムにおいては、ウエハごとに露光すべき箇
所が異なるが、複数の微小光シャッターからなる露光マ
スクを用いれば、マスクパターンを可変とできるため、
必要箇所のみに光を照射できる。According to the fifteenth aspect, in the defective bit remedy system, the location to be exposed differs for each wafer, but the mask pattern can be made variable by using an exposure mask including a plurality of minute optical shutters. For,
Light can be applied only to the necessary places.

【００４９】[0049]

【発明の実施の形態】（第１の実施の形態）まず、図１
〜図７を参照して、第１の実施の形態における半導体装
置の製造工程について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) First, FIG.
With reference to FIG. 7 to FIG. 7, the manufacturing process of the semiconductor device according to the first embodiment will be described.

【００５０】本発明の第１の実施の形態の主な特徴は、
従来レーザを用いて行っていたヒューズ素子の配線部の
切断をフォトリソグラフィ工程およびＰＥＰ（Photo E
ngraving Process）工程を用いて行おうとするもので
ある。The main features of the first embodiment of the present invention are as follows.
Conventionally, the cutting of the wiring portion of the fuse element using a laser is performed by a photolithography process and PEP (Photo E).
ngraving Process) process.

【００５１】図１は、ヒューズ素子の切断工程前におけ
る半導体装置の部分断面図である。同図中破断線より右
手にヒューズ素子１６の形成領域の装置断面を示し、同
図中左手に同一の基板中に形成される半導体素子の一例
としてＭＯＳＦＥＴ（MetalOxide Semiconductor Field
Effect Transistor）を含む装置断面を示している。な
お、ここで形成するヒューズ素子の平面構成は、図１１
に示した従来の構成と同様とする。FIG. 1 is a partial cross-sectional view of the semiconductor device before the step of cutting the fuse element. The device cross section of the formation region of the fuse element 16 is shown on the right side of the break line in FIG.
2 shows a cross section of the apparatus including an effect transistor. The planar configuration of the fuse element formed here is shown in FIG.
Is the same as the conventional configuration shown in FIG.

【００５２】ヒューズ素子１６とＭＯＳＦＥＴは、通常
用いられている製造工程を用いて同時に形成される。以
下、この半導体装置の製造工程例について簡単に説明す
る。The fuse element 16 and the MOSFET are formed simultaneously by using a commonly used manufacturing process. Hereinafter, an example of a manufacturing process of the semiconductor device will be briefly described.

【００５３】まず、ｐ型の導電型を有するＳｉ等の半導
体基板１０の表面を酸化し、シリコン酸化（ＳｉＯ2）
膜を形成し、その上に窒化シリコン（Ｓｉ3Ｎ4）膜を形
成する。Ｓｉ3Ｎ4膜のみを通常のフォトリソグラフィ工
程を用いてパターニングし、その後、基板表面を熱酸化
する。Ｓｉ3Ｎ4膜で被覆されていない基板表面に厚いフ
ィールド酸化膜１１が形成される。First, the surface of a semiconductor substrate 10 made of silicon or the like having a p-type conductivity is oxidized to form silicon oxide (SiO 2 ).
A film is formed, and a silicon nitride (Si 3 N 4 ) film is formed thereon. Only the Si 3 N 4 film is patterned using a normal photolithography process, and then the substrate surface is thermally oxidized. A thick field oxide film 11 is formed on the substrate surface not covered with the Si 3 N 4 film.

【００５４】残ったＳｉ3Ｎ4膜を除去し、基板全面にＣ
ＶＤ（化学気相成長）法を用いて薄いＳｉＯ2膜を形成
する。さらに、このＳｉＯ2膜上にＣＶＤ法を用いてポ
リＳｉ膜を形成する。その後このポリＳｉ膜とその下層
のＳｉＯ2膜をフォトリソグラフィ工程を用いてパター
ニングし、ゲート酸化膜１２とゲート電極１３を形成す
る。The remaining Si 3 N 4 film is removed, and C
A thin SiO 2 film is formed by using a VD (chemical vapor deposition) method. Further, a poly-Si film is formed on the SiO 2 film by using the CVD method. Thereafter, the poly-Si film and the underlying SiO 2 film are patterned by using a photolithography process to form a gate oxide film 12 and a gate electrode 13.

【００５５】次に、ゲート電極１３とフィールド酸化膜
１１のパターンをイオン注入マスクとし、イオン注入法
により、ｎ型の導電型を有する不純物イオン、例えば砒
素（Ａｓ）イオンを基板表面領域に注入し、イオン注入
層を形成する。その後基板を熱処理し、イオン注入層を
活性化し、ＭＯＳＦＥＴにおけるソース領域１４ａ、ド
レイン領域１４ｂを形成する。Next, using the pattern of the gate electrode 13 and the field oxide film 11 as an ion implantation mask, impurity ions having n-type conductivity, for example, arsenic (As) ions are implanted into the substrate surface region by ion implantation. Then, an ion implantation layer is formed. Thereafter, the substrate is heat-treated to activate the ion-implanted layer, thereby forming a source region 14a and a drain region 14b in the MOSFET.

【００５６】基板表面にＣＶＤ法を用いて、ＳｉＯ2膜
等からなる第１層間絶縁膜１５を形成する。この第１層
間絶縁膜１５に、底面にソース領域１４ａとドレイン領
域１４ｂの一部表面が露出するコンタクトホールを形成
する。第１層間絶縁膜１５上に、スパッタリング法を用
いてＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂとで構成され
る積層膜を形成する。コンタクトホールはこの２層の膜
によって埋められる。A first interlayer insulating film 15 made of a SiO 2 film or the like is formed on the surface of the substrate by using the CVD method. A contact hole is formed in the first interlayer insulating film 15 so that a part of the surface of the source region 14a and the surface of the drain region 14b are exposed on the bottom surface. On the first interlayer insulating film 15, a laminated film composed of the Ti / TiN film 17a and the Al film 17b is formed by using a sputtering method. The contact hole is filled with these two layers.

【００５７】このＴｉ／ＴｉＮ膜１７ａとＡｌ膜１７ｂ
により形成される第１配線層をフォトリソグラフィ工程
を用いてパターニングを行いソースとドレインの引き出
し配線を形成する。The Ti / TiN film 17a and the Al film 17b
Is patterned by using a photolithography process to form source and drain lead wires.

【００５８】また、同時にこの第１配線層によりヒュー
ズ素子１６を形成する。なお、ヒューズ素子１６形成領
域には、ＭＯＳＦＥＴの製造工程にあわせて、半導体基
板１０上にフィールド酸化膜１１と第１層間絶縁膜１５
が形成されている。At the same time, the fuse element 16 is formed by the first wiring layer. In the region where the fuse element 16 is to be formed, the field oxide film 11 and the first interlayer insulating film 15 are formed on the semiconductor substrate 10 in accordance with the manufacturing process of the MOSFET.
Are formed.

【００５９】ＣＶＤ法を用いて、基板表面上にＳｉＯ2
膜等からなる第２層間絶縁膜１８を形成する。この後ヒ
ューズ素子１６の両端部表面をそれぞれ底面に露出させ
たコンタクトホールをこの第２層間絶縁膜１８に形成す
る。Using a CVD method, SiO 2 was deposited on the substrate surface.
A second interlayer insulating film 18 made of a film or the like is formed. Thereafter, contact holes in which both end surfaces of the fuse element 16 are exposed at the bottom are formed in the second interlayer insulating film 18.

【００６０】第２層間絶縁膜１８上にスパッタリング法
を用いて、Ａｌ膜１９からなる第２配線層を形成する。
先に形成したヒューズ素子１６の両端部に形成されてい
るコンタクトホールは、このＡｌ膜１９で埋められる。
フォトリソグラフィ工程およびＰＥＰ工程を用いてＡｌ
膜１９をパターニングし、ヒューズ素子と冗長回路を接
続する配線を形成する。A second wiring layer made of an Al film 19 is formed on the second interlayer insulating film 18 by using a sputtering method.
The contact holes formed at both ends of the previously formed fuse element 16 are filled with this Al film 19.
Al using photolithography process and PEP process
The film 19 is patterned to form a wiring connecting the fuse element and the redundant circuit.

【００６１】最後に、ＣＶＤ法を用いてパッシベーショ
ン膜としてＳｉＯ2膜２０とＳｉ3Ｎ4膜２１を基板表面
上に形成する。Finally, a SiO 2 film 20 and a Si 3 N 4 film 21 are formed as passivation films on the substrate surface by using the CVD method.

【００６２】従来の半導体装置においては、後の工程で
レーザ照射によるヒューズ素子の切断を容易に行うため
に、図１２に示したように、Ｓｉ3Ｎ4膜２１の形成終了
後、レーザ照射領域のパッシベーション膜等をエッチン
グして窓溝１１２を形成していたが、第１の実施の形態
においては、このような窓溝１１２を形成する必要はな
い。また、従来ヒューズ素子の配線部切断前に行ってい
たポリイミド樹脂のコーティングは後述するようにヒュ
ーズ素子の切断後に行う。[0062] In the conventional semiconductor device, in order to facilitate the cutting of the fuse element by laser irradiation in a later step, as shown in FIG. 12, Si 3 N 4 film 21 after completion of the formation of the laser irradiated region The passivation film or the like is etched to form the window groove 112. However, in the first embodiment, it is not necessary to form such a window groove 112. The coating of the polyimide resin, which has been performed before cutting the wiring portion of the fuse element, is performed after cutting the fuse element as described later.

【００６３】なお、上述するように、図１に示した半導
体装置においては、ヒューズ素子を第１配線層で形成し
ているが、これに限るものではない。例えばゲート電極
１３を構成するポリＳｉ膜１３ａとＴｉ／ＴｉＮ膜１３
ｂの２層膜でヒューズ素子を形成してもよい。図２は、
ヒューズ素子をゲート電極と同じ配線層で形成した半導
体装置の部分断面図を示す。この場合は、同図に示すよ
うにヒューズ素子の引き出し配線を第１配線層で形成す
るとよいが、第２配線層を引き出し配線に利用してもよ
い。As described above, in the semiconductor device shown in FIG. 1, the fuse element is formed in the first wiring layer, but is not limited to this. For example, the poly-Si film 13a and the Ti / TiN film 13 forming the gate electrode 13
The fuse element may be formed of the two-layer film b. FIG.
FIG. 4 shows a partial cross-sectional view of a semiconductor device in which a fuse element is formed in the same wiring layer as a gate electrode. In this case, the lead wiring of the fuse element may be formed in the first wiring layer as shown in the drawing, but the second wiring layer may be used for the lead wiring.

【００６４】このように、ヒューズ素子およびそれに接
続される配線層は、いずれの配線層を用いてもよい。ま
た、ヒューズ素子を形成する配線材料は、上述の材料に
限られない。例えばＡｌ膜の代わりに銅（Ｃｕ）、タン
グステン（Ｗ）膜やポリシリコン、タングステンシリサ
イド（ＷＳｉ）膜等のシリサイド金属等を形成してもよ
い。As described above, any wiring layer may be used for the fuse element and the wiring layer connected to the fuse element. Further, the wiring material for forming the fuse element is not limited to the above-described materials. For example, instead of an Al film, a silicide metal such as a copper (Cu) or tungsten (W) film, polysilicon, or a tungsten silicide (WSi) film may be formed.

【００６５】上述した一連の工程を終えた半導体装置
は、プロービング検査にかけられ、不良ビットの検出が
行われる。不良ビットの位置に応じて、使用すべき冗長
回路が特定される。同時に配線部を切断すべきヒューズ
素子が特定される。The semiconductor device having undergone the above-described series of steps is subjected to a probing inspection to detect a defective bit. The redundant circuit to be used is specified according to the position of the defective bit. At the same time, a fuse element whose wiring part is to be cut is specified.

【００６６】次に、第１の実施の形態におけるヒューズ
素子の配線部の切断工程について図３（ａ）〜図５
（ｆ）を用いて説明する。図３（ａ）〜図５（ｆ）は、
各工程におけるヒューズ素子１６を含む半導体装置の部
分断面図である。なおこれらの図面では、ヒューズ素子
の両端部と、これに接続される電極は省略されている。
ヒューズ素子のサイズは、従来と同様に、切断部の配線
幅を約２μｍ、それ以外の配線部の幅を約５μｍ、隣接
するヒューズ素子の配線ピッチを約１２〜１３μｍとす
る。Next, the cutting process of the wiring portion of the fuse element according to the first embodiment will be described with reference to FIGS.
This will be described with reference to FIG. FIG. 3A to FIG.
FIG. 4 is a partial cross-sectional view of a semiconductor device including a fuse element 16 in each step. In these drawings, both ends of the fuse element and electrodes connected thereto are omitted.
As for the size of the fuse element, the wiring width of the cut part is about 2 μm, the width of the other wiring parts is about 5 μm, and the wiring pitch of the adjacent fuse element is about 12 to 13 μm, as in the related art.

【００６７】図３（ａ）に示すように、基板表面上にポ
ジレジスト膜３０を塗布する。このポジレジスト膜３０
を必要に応じ所定時間プリベークする。この後ヒューズ
素子の配線部の切断箇所上のポジレジスト膜のみを選択
的に露光する。As shown in FIG. 3A, a positive resist film 30 is applied on the substrate surface. This positive resist film 30
Is pre-baked for a predetermined time if necessary. Thereafter, only the positive resist film on the cut portion of the wiring portion of the fuse element is selectively exposed.

【００６８】次に、図３（ｂ）に示すように、ポジレジ
スト膜３０を現像することにより切断すべきヒューズ素
子の配線上のポジレジスト膜３０を開孔する。開孔部の
径は、切断箇所の配線部の配線幅２μｍと同等かやや広
めの径、例えば約５μｍとする。Next, as shown in FIG. 3B, the positive resist film 30 on the wiring of the fuse element to be cut is opened by developing the positive resist film 30. The diameter of the opening is equal to or slightly larger than the wiring width 2 μm of the wiring portion at the cut portion, for example, about 5 μm.

【００６９】露光源としては、通常フォトリソグラフィ
工程で用いられる光源を使用できる。なお、超高圧水銀
ランプのｉ線、もしくはキセノンクロライド（ＸｅＣ
ｌ）ガスやふっ化クリプトン（ＫｒＦ）ガス等を励起ガ
スとして用いるエキシマレーザ等の短波長紫外線を露光
源にもちいれば、レジストパターン精度を上げることが
できる。As an exposure source, a light source usually used in a photolithography process can be used. It should be noted that i-line of an ultra-high pressure mercury lamp or xenon chloride (XeC
1) If a short wavelength ultraviolet ray such as an excimer laser using a gas or a krypton fluoride (KrF) gas as an excitation gas is used as an exposure source, the resist pattern accuracy can be improved.

【００７０】所定領域のみを選択的に露光するために
は、露光光を集光してビーム状とし、所定領域のみにス
ポット照射するか、もしくは所定箇所のみ露光光を透過
する露光マスク、例えば後述するような液晶マスクを用
いればよい。In order to selectively expose only a predetermined area, the exposure light is condensed and formed into a beam, and spot irradiation is performed only on a predetermined area, or an exposure mask that transmits the exposure light only at a predetermined location, for example, as described later. What is necessary is just to use the liquid crystal mask which does.

【００７１】ここで使用されるレジスト膜の種類は、特
に限定されないが、使用する露光源に対し、適当な感光
性を有するポジレジストを用いることが好ましい。プリ
ベーク、露光、現像の温度や時間等の条件は、用いるポ
ジレジストの種類や膜厚に応じて選択される。The type of the resist film used here is not particularly limited, but it is preferable to use a positive resist having appropriate photosensitivity to the exposure source to be used. Conditions such as prebaking, exposure, and development temperatures and times are selected according to the type and thickness of the positive resist used.

【００７２】次に、図４（ｃ）に示すように、基板表面
上に形成されたレジストパターンをエッチングマスクと
して用いて、ヒューズ素子１６上に形成されたＳｉ3Ｎ4
膜２１、ＳｉＯ2膜２０および第２層間絶縁膜１８をＲ
ＩＥ（Reactive Ion Etching）法によりエッチングし、
開孔部２２を形成する。エッチングガスとしては、例え
ばＡｒとＮ2とＣＨＦ3とＣＦ4との混合ガス等を用いれ
ばよい。Next, as shown in FIG. 4C, using the resist pattern formed on the substrate surface as an etching mask, the Si 3 N 4 formed on the fuse element 16 is formed.
The film 21, the SiO 2 film 20 and the second interlayer insulating film 18 are
Etching by IE (Reactive Ion Etching) method,
An opening 22 is formed. As the etching gas, for example, a mixed gas of Ar, N 2 , CHF 3, and CF 4 may be used.

【００７３】さらに、図４（ｄ）に示すように、ＲＩＥ
法を用いて、レジストパターンをエッチングマスクとし
て、ヒューズ素子１６をエッチングする。この時用いる
エッチングガスとしては、例えばヒューズ素子１６の配
線材料がＴｉ／ＴｉＮ／Ａｌであれば、Ｃｌ3とＢＣｌ3
とＡｒとの混合ガスを選択する。なお、ヒューズ素子を
エッチングする際、確実に電気的に断線させるため、オ
ーバエッチング気味となるように長めにエッチングを行
うことが好ましい。Further, as shown in FIG.
The fuse element 16 is etched by using the resist pattern as an etching mask. The etching gas used at this time is, for example, Cl 3 and BCl 3 if the wiring material of the fuse element 16 is Ti / TiN / Al.
And a mixed gas of Ar and Ar. When the fuse element is etched, it is preferable to perform the etching for a longer time so that the fuse element is slightly over-etched in order to surely electrically disconnect the fuse element.

【００７４】通常のドライエッチング法を用いた場合に
比較し、ＲＩＥ法を用いたエッチングは異方性が強いの
で、エッチングにより得られた開孔部２２の壁面は、基
板面に対しほぼ垂直となる。よって、ヒューズ素子の配
線部にできた開孔径は、レジストの開孔パターンとほぼ
同じ径にすることができる。Compared with the case where the ordinary dry etching method is used, the etching using the RIE method has a stronger anisotropy, so that the wall surface of the opening 22 obtained by the etching is almost perpendicular to the substrate surface. Become. Therefore, the diameter of the opening formed in the wiring portion of the fuse element can be made substantially the same as the diameter of the opening pattern of the resist.

【００７５】なお、ヒューズ素子の配線部のエッチング
と配線部上に形成されているパッシベーション膜のエッ
チングは、同一チャンバー内で連続に行うこともでき
る。The etching of the wiring portion of the fuse element and the etching of the passivation film formed on the wiring portion can be performed continuously in the same chamber.

【００７６】次いで、図５（ｅ）に示すように、不要と
なったポジレジスト膜３０を除去し、図５（ｆ）に示す
ように、基板表面にポリイミド樹脂２３をコーティング
する。ヒューズ素子の切断部にできた開孔部２２は、こ
のポリイミド樹脂２３で埋められる。Next, as shown in FIG. 5E, the unnecessary positive resist film 30 is removed, and as shown in FIG. 5F, a polyimide resin 23 is coated on the substrate surface. The opening 22 formed in the cut portion of the fuse element is filled with the polyimide resin 23.

【００７７】図６は、上述の第１の実施の形態における
方法を用いてヒューズ素子の配線部を切断した後のヒュ
ーズ素子形成領域の平面図である。ヒューズ素子の平面
構成およびサイズは従来のものと同様であり、切断箇所
の配線幅は約２μｍであり、それ以外の部分のヒューズ
素子の幅は約５μｍである。隣接するヒューズ素子の配
線部のピッチは、１２〜１３μｍである。同図に示すよ
うに、上述で説明したフォトリソグラフィ法を用いてヒ
ューズ素子１６上に約５μｍ径の開孔部２２を形成すれ
ば、隣接するヒューズ素子１６の配線部にオーバラップ
することなく、各ヒューズ素子１６の配線部を独立に切
断できる。FIG. 6 is a plan view of the fuse element forming region after the wiring portion of the fuse element has been cut using the method according to the above-described first embodiment. The plane configuration and size of the fuse element are the same as those of the conventional one, and the wiring width at the cut portion is about 2 μm, and the width of the fuse element at other portions is about 5 μm. The pitch between the wiring portions of adjacent fuse elements is 12 to 13 μm. As shown in the figure, if the opening 22 having a diameter of about 5 μm is formed on the fuse element 16 by using the photolithography method described above, the wiring section of the adjacent fuse element 16 does not overlap. The wiring portion of each fuse element 16 can be cut independently.

【００７８】図７は、図６におけるヒューズ素子のサイ
ズをそのままとして、隣接するヒューズ素子の配線部の
ピッチを１／２としたものである。同図に示すように、
この場合も、開孔部２２の径が５μｍであれば、各ヒュ
ーズ素子１６の配線部を独立に切断できる。FIG. 7 shows a configuration in which the size of the fuse element in FIG. 6 is left as it is, and the pitch of the wiring portion of the adjacent fuse element is reduced to １ ／. As shown in the figure,
Also in this case, if the diameter of the opening 22 is 5 μm, the wiring portion of each fuse element 16 can be cut independently.

【００７９】このように、フォトリソグラフィ工程を用
いてヒューズ素子の配線部をエッチングにより切断する
方法によれば、従来レーザビームを用いた切断方法の場
合に困難である微小な開孔部の形成が可能である。上述
の例では、５μｍの開孔部を形成する場合について説明
しているが、開孔部の径をさらに微小化することは容易
である。上述したエキシマレーザ等の遠紫外線を発する
露光源を用い、これに適したレジストおよび露光、現像
工程の条件を選択すれば、１μｍ未満の開孔径を得るこ
とも十分に可能である。勿論５μｍより大きい開孔径を
得ることは当然に可能である。As described above, according to the method of cutting the wiring portion of the fuse element by etching using a photolithography process, it is possible to form a minute opening which is difficult in the conventional cutting method using a laser beam. It is possible. In the above-described example, the case where the opening of 5 μm is formed is described, but it is easy to further reduce the diameter of the opening. If an exposure source that emits far ultraviolet rays such as the above-mentioned excimer laser is used, and a suitable resist and conditions for the exposure and development steps are selected, it is sufficiently possible to obtain an opening diameter of less than 1 μm. Obviously, it is possible to obtain an opening diameter larger than 5 μm.

【００８０】なお、従来は不良ビットの検査工程および
ヒューズ切断工程は、クリーンルームの外で行われてい
たため、ヒューズ素子の配線部の切断時に形成された開
孔部はそのまま半導体装置に残され、半導体装置の耐湿
性を悪化させる原因ともなっていた。しかし、第１の実
施の形態におけるフォトリソグラフィ工程を用いたヒュ
ーズ素子切断工程は、工程の性質上クリーンルーム内で
作業が行われるため、同じくクリーンルーム内で行われ
るポリイミド樹脂のコーティングをヒューズ素子の配線
部切断工程の後に続けて行うことが容易である。こうし
て切断工程によってできた開孔部を樹脂で埋めることが
できるため、半導体装置の耐湿性等の素子特性を改善で
きる。Conventionally, the inspection step of the defective bit and the fuse cutting step are performed outside the clean room. Therefore, the opening formed at the time of cutting the wiring portion of the fuse element is left as it is in the semiconductor device. This was a cause of deteriorating the moisture resistance of the device. However, the fuse element cutting step using the photolithography step in the first embodiment is performed in a clean room due to the nature of the step. It is easy to continue after the cutting step. Since the openings formed by the cutting step can be filled with the resin, the element characteristics such as the moisture resistance of the semiconductor device can be improved.

【００８１】上述した第１の実施の形態における半導体
装置の製造方法を用いて、半導体メモリや、ロジック回
路、メモリ混載ロジック等の各種半導体装置を形成でき
る。Using the method of manufacturing a semiconductor device according to the first embodiment, various semiconductor devices such as a semiconductor memory, a logic circuit, and a memory embedded logic can be formed.

【００８２】図８は、第１の実施の形態における半導体
装置の製造方法を用いて作製される半導体メモリ（ＤＲ
ＡＭ）装置１００の平面構成例を示したものである。例
えば、ここの示す構成では、縦長の基板上には大まかに
４つのメモリ領域が形成されている。図中上側下側それ
ぞれに２つずつメモリ領域が設けられており、左右のメ
モリ領域間には列状の電極パッドが形成されている。ま
た、各メモリ領域には、複数のメモリブロック１１０が
規則的に並んだ２列のメモリブロック群が形成されてい
る。図中一部拡大図に示すように、この２列のメモリブ
ロック間には、各メモリブロックに１対１に対応するロ
ー配線に対応するヒューズ素子が形成されている。ま
た、基板中央に面する各メモリ領域の端部にも、カラム
配線に対応するヒューズ素子１１１が形成されている。FIG. 8 shows a semiconductor memory (DR) manufactured by using the method of manufacturing a semiconductor device according to the first embodiment.
1 illustrates an example of a planar configuration of an AM) apparatus 100. For example, in the configuration shown here, roughly four memory areas are formed on a vertically long substrate. Two memory areas are provided on each of the upper and lower sides in the figure, and row electrode pads are formed between the left and right memory areas. In each memory area, two rows of memory block groups in which a plurality of memory blocks 110 are regularly arranged are formed. As shown in the partially enlarged view in the figure, between the two rows of memory blocks, fuse elements corresponding to row wirings corresponding to each memory block on a one-to-one basis are formed. Also, a fuse element 111 corresponding to the column wiring is formed at an end of each memory area facing the center of the substrate.

【００８３】（第２の実施の形態）第２の実施の形態
は、不良ビットの検査工程と第１の実施の形態で説明し
たヒューズ素子の配線部切断工程をより簡易に実現する
不良ビット救済システムに関する。(Second Embodiment) In a second embodiment, a defective bit relieving process for easily realizing the defective bit inspection process and the fuse element wiring portion cutting process described in the first embodiment is described. About the system.

【００８４】図９は、第２の実施の形態における不良ビ
ット救済システムの概略構成図である。この不良ビット
救済システムは、不良ビット検出部５０、ウエハ露光部
６０およびこれらを制御するワークステーション等の中
央演算装置（ＣＰＵ）４０とハードディスク等のメモリ
４１で構成される。FIG. 9 is a schematic configuration diagram of a defective bit repair system according to the second embodiment. The defective bit rescue system includes a defective bit detection section 50, a wafer exposure section 60, a central processing unit (CPU) 40 such as a work station for controlling these, and a memory 41 such as a hard disk.

【００８５】半導体素子が形成され、表面にパッシベー
ション膜がコーティングされ、検査に必要な電極パッド
が開孔されたウエハ５４は、プロービング部５２におけ
るプロービングステージ５５上に設置される。プローブ
カード５３を介して、テスタ５１によりウエハ上の各ビ
ットの電気的特性がチェックされ、不良ビットの位置が
検出される。この不良ビットの位置情報は、ＣＰＵ４０
を介してメモリ４１の有するハードディスク上に記憶さ
れる。A wafer 54 on which a semiconductor element is formed, a surface thereof is coated with a passivation film, and an electrode pad required for inspection is opened, is placed on a probing stage 55 in a probing section 52. The electrical characteristics of each bit on the wafer are checked by the tester 51 via the probe card 53, and the position of the defective bit is detected. The position information of this defective bit is
Through the hard disk of the memory 41.

【００８６】不良ビットの検出検査を終えたウエハ６４
は、プロービング部５２の外部で基板表面にポジ型レジ
ストが塗布され、必要なプリベーク処理がなされる。こ
の後、レジストが塗布されたウエハ６４は露光部６２の
ウエハステージ６５上に設置される。The wafer 64 for which the detection inspection of the defective bit has been completed
A positive resist is applied to the surface of the substrate outside the probing unit 52, and a necessary pre-bake process is performed. Thereafter, the wafer 64 coated with the resist is set on the wafer stage 65 of the exposure unit 62.

【００８７】第２の実施の形態における不良ビット救済
システムでは、露光源６３として、露光光をヒューズ素
子の配線部の幅と対応した径のビーム状に調整できる装
置を用いる。通常の拡散光をレンズ系を用いて集光しス
ポット照射できるようにしてもよいし、または紫外領域
に波長を有するレーザビームを露光源として用いてもよ
い。In the defective bit remedy system according to the second embodiment, a device capable of adjusting the exposure light into a beam having a diameter corresponding to the width of the wiring portion of the fuse element is used as the exposure source 63. Ordinary diffused light may be condensed using a lens system and spot-irradiated, or a laser beam having a wavelength in the ultraviolet region may be used as an exposure source.

【００８８】ＣＰＵ４０を介してメモリ４１に記憶され
ている不良ビットの位置データを読みだし、さらにＣＰ
Ｕ４０においてこの位置データから不良ビットを救済す
るために切断すべきヒューズ素子の位置を特定する。特
定されたヒューズ素子切断位置のデータが露光制御装置
６１を介して露光部６２に送られ、ウエハステージ６５
の位置が制御される。こうして切断すべきヒューズ素子
の配線部上に配線部の幅と同等かやや大きい照射スポッ
トを有する露光ビームが所定時間照射される。切断すべ
きヒューズ素子が複数ある場合は、これらの動作を繰り
返し行えばよい。露光が終了したウエハは、露光部６２
より外部に取り出され、現像が行われ、所望のレジスト
パターンが形成される。The position data of the defective bit stored in the memory 41 is read out via the CPU 40,
In U40, the position of the fuse element to be cut to remedy the defective bit is specified from the position data. Data of the specified fuse element cutting position is sent to the exposure unit 62 via the exposure control unit 61, and the wafer stage 65
Is controlled. In this manner, an exposure beam having an irradiation spot equal to or slightly larger than the width of the wiring portion is irradiated on the wiring portion of the fuse element to be cut for a predetermined time. If there are a plurality of fuse elements to be cut, these operations may be repeated. The exposed wafer is exposed to an exposure unit 62.
It is taken out to the outside and developed, and a desired resist pattern is formed.

【００８９】露光源として集光ビームを用いる場合は、
従来のレーザ照射によるヒューズ素子の配線部の切断方
法の場合と共通するため、露光源を取り替える他は、大
きな変更を必要としない。When using a condensed beam as an exposure source,
Since the method is the same as the conventional method of cutting the wiring portion of the fuse element by laser irradiation, no major change is required except for exchanging the exposure source.

【００９０】（第３の実施の形態）第３の実施の形態
は、第２の実施の形態と同様に、不良ビットの検査工程
と第１の実施の形態で説明したヒューズ素子切断工程を
より簡易に実現する不良ビット救済システムに関する。(Third Embodiment) In the third embodiment, as in the second embodiment, a defective bit inspection step and a fuse element cutting step described in the first embodiment are more performed. The present invention relates to a defect bit remedy system that can be easily realized.

【００９１】ここでは、フォトリソブラフィ工程で使用
する露光源として上述の第２の実施の形態とは異なり集
光されない露光源を用いる場合について説明する。露光
マスクを必要とするが、この露光マスクとして液晶マス
クを用いる点に特に特徴がある。Here, a case will be described in which an exposure source that is not condensed unlike the above-described second embodiment is used as an exposure source used in the photolithography process. Although an exposure mask is required, there is a special feature in that a liquid crystal mask is used as the exposure mask.

【００９２】図１０に、第３の実施の形態における不良
ビット救済システムの概略構成図を示す。第２の実施の
形態と同様に、不良ビット検出部５０、ウエハ露光部６
０およびこれらを制御するＣＰＵ４０とメモリ４１で構
成される。FIG. 10 is a schematic configuration diagram of a defective bit repair system according to the third embodiment. As in the second embodiment, the defective bit detection unit 50, the wafer exposure unit 6
0 and a CPU 40 and a memory 41 for controlling these.

【００９３】不良ビット検出部５０の構成は、第２の実
施の形態の場合と同様であるが、ウエハ露光部６０に
は、あらたに液晶マスク制御装置７１と液晶マスク７２
が構成要素として加えられている。The structure of the defective bit detection section 50 is the same as that of the second embodiment, except that the wafer exposure section 60 has a new liquid crystal mask control device 71 and a liquid crystal mask 72.
Is added as a component.

【００９４】液晶マスク７２は、リニア状もしくはマト
リクス状に配列された、独立に開閉制御可能な微小液晶
シャッターを有する。液晶シャッターの構造は、一般に
表示素子として使用されている液晶ディスプレイとほぼ
同様とすればよい。よって、種々の構造を採ることがで
きる。例えば、単純マトリクスタイプの液晶表示素子と
同様な液晶シャッターは、表面にストライプ状の透明電
極が形成された透明な一対の基板を互いに電極の方向が
直交するように一定のギャップで対向させ、基板周囲を
シールし、この基板間に液晶材料を封入したものであ
る。この場合の微小シャッターの単位は、単純マトリク
スタイプの表示板における各表示素子の単位に相当す
る。The liquid crystal mask 72 has minute liquid crystal shutters which are arranged in a linear or matrix and can be independently opened and closed. The structure of the liquid crystal shutter may be substantially the same as that of a liquid crystal display generally used as a display element. Therefore, various structures can be adopted. For example, a liquid crystal shutter similar to a simple matrix type liquid crystal display element has a pair of transparent substrates, each having a stripe-shaped transparent electrode formed on the surface thereof, facing each other at a constant gap so that the directions of the electrodes are orthogonal to each other. The periphery is sealed, and a liquid crystal material is sealed between the substrates. In this case, the unit of the minute shutter corresponds to the unit of each display element on the display panel of the simple matrix type.

【００９５】液晶分子は、一軸方向に長い形状を有する
ものであり、この形状に起因して分子の方向により屈折
率が異なる光学異方性を有する。液晶分子が接する基板
面には通常ラビング等の配向処理がなされており、上下
の電極間に電圧が印加されていない時は、液晶分子は基
板の配向処理に従って配向しているが、電極間に一定以
上の電圧が印加されると液晶分子の配向状態が変化す
る。この配向状態の変化に伴う屈折率の変化が、結果と
して基板に進入する光に対する透過率を変化させ、光シ
ャッターとして機能する。The liquid crystal molecules have a shape that is long in a uniaxial direction, and have an optical anisotropy whose refractive index varies depending on the direction of the molecules due to this shape. Orientation treatment such as rubbing is usually performed on the substrate surface in contact with the liquid crystal molecules, and when no voltage is applied between the upper and lower electrodes, the liquid crystal molecules are aligned according to the orientation treatment of the substrate. When a certain voltage or more is applied, the alignment state of the liquid crystal molecules changes. The change in the refractive index due to the change in the orientation changes the transmittance of the light entering the substrate as a result, and functions as an optical shutter.

【００９６】このように、液晶マスクでは各微小シャッ
ターの開閉を電気的に制御可能である。よって、露光パ
ターンを容易に可変にすることができる。As described above, in the liquid crystal mask, the opening and closing of each minute shutter can be electrically controlled. Therefore, the exposure pattern can be easily changed.

【００９７】図１１（ａ）〜図１１（ｄ）は、液晶マス
クを用いた露光、現像工程の一例を示している。なお、
同図においては、ヒューズ素子の長軸方向に垂直な装置
切断面を示す。液晶マスクは、例えばマトリクス状に配
列された微小シャッタＳ１、Ｓ２、Ｓ３・・・で構成さ
れており、個々の微小シャッタごとに開閉の制御がなさ
れる。例えば、図１１（ａ）において、シャッタＳ１は
閉じられ、シャッタＳ２は開けられている。露光光は、
この液晶マスク７２を介して基板表面にコーティングさ
れたポジレジストに照射される。その後、現像すれば、
図１１（ｂ）に示すレジストパターンを得ることができ
る。図１１（ｃ）は、図１１（ａ）とは異なるマスクパ
ターンを用いている。例えば図１１（ａ）においては開
けられていたシャッタＳ２が、ここでは閉じられてい
る。図１１（ｄ）は、図１１（ｃ）に示す液晶マスク７
２を用いて露光した後に現像工程を経て得られた基板上
のレジストパターンを示す。FIGS. 11A to 11D show an example of an exposure and development process using a liquid crystal mask. In addition,
FIG. 2 shows a section of the device perpendicular to the longitudinal direction of the fuse element. The liquid crystal mask is composed of, for example, minute shutters S1, S2, S3,... Arranged in a matrix, and the opening and closing of each minute shutter is controlled. For example, in FIG. 11A, the shutter S1 is closed and the shutter S2 is open. The exposure light is
The liquid crystal mask 72 is used to irradiate the positive resist coated on the substrate surface. Then, if you develop,
The resist pattern shown in FIG. 11B can be obtained. FIG. 11C uses a mask pattern different from that of FIG. For example, the shutter S2 opened in FIG. 11A is now closed. FIG. 11D shows the liquid crystal mask 7 shown in FIG.
2 shows a resist pattern on a substrate obtained through a development step after exposure using No. 2.

【００９８】ヒューズ素子の切断工程のように、切断す
べきヒューズ素子の位置が個々のウエハで異なり、必要
な露光マスクパターンが露光の度に変化する場合には、
液晶マスクは極めて有効な露光マスクとなる。又、露光
マスクを用いた場合には、複数箇所を同時に露光でき
る。また、照射部と非照射部を反転させることもできる
ので、ポジレジストのみならず、ネガレジストを用いる
ことも可能である。In the case where the position of the fuse element to be cut differs for each wafer and the necessary exposure mask pattern changes for each exposure as in the step of cutting the fuse element,
The liquid crystal mask is an extremely effective exposure mask. When an exposure mask is used, a plurality of portions can be exposed simultaneously. Further, since the irradiated part and the non-irradiated part can be reversed, not only a positive resist but also a negative resist can be used.

【００９９】再度、図１０を参照し、不良ビット救済シ
ステムの説明を続ける。不良ビットの検出検査を終えた
ウエハ６４には、基板表面にポジ型レジストが塗布さ
れ、必要なプリベーク処理がなされた後、露光部６２の
ウエハステージ６５上に配置される。Referring to FIG. 10 again, the description of the defective bit rescue system will be continued. After the detection of the defective bit is completed, the wafer 64 is coated with a positive resist on the surface of the substrate, subjected to necessary pre-bake processing, and then placed on the wafer stage 65 of the exposure unit 62.

【０１００】ＣＰＵ４０を介してメモリ４１に記憶され
ている不良ビットの位置情報を読みだし、さらにＣＰＵ
４０においてこの位置情報から不良ビットを救済するた
めに切断すべきヒューズ素子の位置が特定される。こう
して特定された切断位置の情報は液晶マスク制御装置７
１に送られる。液晶マスク制御装置７１は、このデータ
を基に、液晶マスク７２の微小シャッターの開閉の制御
を行う。The position information of the defective bit stored in the memory 41 is read out via the CPU 40, and
At 40, the position of the fuse element to be cut to remedy the defective bit is specified from the position information. The information on the cutting position specified in this manner is stored in the liquid crystal mask control device 7.
Sent to 1. The liquid crystal mask control device 71 controls opening and closing of the minute shutter of the liquid crystal mask 72 based on this data.

【０１０１】ＣＰＵ４０を介して露光制御装置６１によ
り露光源６３の動作が制御され、所定量の光が所定時
間、液晶マスク７２を介して切断すべきヒューズ素子の
配線上に露光光が照射される。この後、露光部６２より
ウエハを取り出し現像を行う。The operation of the exposure source 63 is controlled by the exposure control device 61 via the CPU 40, and a predetermined amount of light is irradiated for a predetermined time on the wiring of the fuse element to be cut via the liquid crystal mask 72 with the exposure light. . Thereafter, the wafer is taken out from the exposure section 62 and developed.

【０１０２】図１０においては、１個の微小シャッター
のサイズと切断すべき配線の幅をほぼ同等にしている
が、図１０に示すように、液晶マスクを透過した光を縮
小し、ウエハ面に照射するようにすれば、個々の微小シ
ャッターのサイズを切断に際して形成する開孔部のサイ
ズより大きくすることができる。In FIG. 10, the size of one micro shutter is almost equal to the width of the wiring to be cut. However, as shown in FIG. 10, the light transmitted through the liquid crystal mask is reduced and By irradiating, the size of each minute shutter can be made larger than the size of the opening formed at the time of cutting.

【０１０３】以上、実施の形態に沿って本発明を説明し
たが、本発明は、これらに制限されるものではない。例
えば、種々の変更、改良、組み合わせ等が可能なことは
当業者に自明であろう。Although the present invention has been described with reference to the embodiments, the present invention is not limited to these embodiments. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

【０１０４】[0104]

【発明の効果】以上に説明するように、本発明の半導体
装置の製造方法は、不良ビット救済の為の冗長回路とこ
れに接続された複数のヒューズ素子とを有する半導体装
置の製造方法において、不良ビット救済のために特定の
ヒューズ素子の配線部を切断する工程として、フォトリ
ソグラフィ工程を用いて行う。As described above, the method of manufacturing a semiconductor device according to the present invention is directed to a method of manufacturing a semiconductor device having a redundant circuit for repairing a defective bit and a plurality of fuse elements connected thereto. A photolithography process is used as a process of cutting a wiring portion of a specific fuse element to remedy a defective bit.

【０１０５】フォトリソグラフィ工程を用いる方法で
は、エッチングによりヒューズ素子の配線部を切断する
ため、高融点配線材料で構成されたヒューズ配線も比較
的容易にしかも確実に切断できる。In the method using the photolithography process, since the wiring portion of the fuse element is cut by etching, the fuse wiring made of the high melting point wiring material can be relatively easily and reliably cut.

【０１０６】ヒューズ素子の配線部を加熱することなく
切断できるため、従来のレーザビーム照射法を用いて切
断した場合のように、切断部周囲に配線部材料が飛散し
残査として残ることがないので、開孔径の精度をより高
めることができる。Since the wiring portion of the fuse element can be cut without heating, unlike the case of cutting using a conventional laser beam irradiation method, the wiring portion material does not scatter around the cut portion and remains as a residue. Therefore, the accuracy of the opening diameter can be further improved.

【０１０７】さらに、エッチング方法としてＲＩＥ法を
用いれば、異方性エッチングが可能であり、さらに開孔
径の精度を高めることができる。Further, when the RIE method is used as the etching method, anisotropic etching can be performed, and the accuracy of the opening diameter can be further improved.

【０１０８】また、フォトリソグラフィ工程において、
露光光源としてエキシマレーザ等の遠紫外線を用いれ
ば、従来のレーザ照射方法では困難であったより微小な
開孔径を得ることができる。よって、半導体装置の微細
化に伴う、ヒューズ素子の配線径および配線ピッチの微
細化に対応できる。In the photolithography step,
If far ultraviolet rays such as an excimer laser are used as an exposure light source, a finer hole diameter can be obtained than was difficult with a conventional laser irradiation method. Therefore, it is possible to cope with miniaturization of the wiring diameter and wiring pitch of the fuse element accompanying the miniaturization of the semiconductor device.

【０１０９】一方、本発明の不良ビット救済のためのシ
ステムは、不良ビット検出手段と、ウエハ露光手段とこ
れらの手段を制御するＣＰＵおよびメモリ記憶手段を有
している。露光源としてスポット照射が可能なビーム状
の光を有するものを選択すれば、従来のレーザ照射方法
を用いるシステムを一部変更するのみでフォトリソグラ
フィ法を用いるヒューズ素子切断方法に対応できるシス
テムを提供できる。また、露光源として広域の照射部を
有するものを選択する場合は、液晶マスクを露光マスク
として用いれば、一回ごとに露光マスクパターンを可変
とすることができるとともに、複数箇所に同時に露光で
きるため、製造工程が短縮化できる。On the other hand, the system for relieving a defective bit according to the present invention has a defective bit detecting means, a wafer exposing means, a CPU for controlling these means, and a memory storing means. If an exposure source having beam-like light capable of spot irradiation is selected, a system capable of coping with a fuse element cutting method using a photolithography method can be provided by only partially changing a system using a conventional laser irradiation method. it can. Also, when selecting a light source having a wide-area irradiation unit as an exposure source, if a liquid crystal mask is used as the exposure mask, the exposure mask pattern can be made variable each time, and it is possible to simultaneously expose a plurality of locations. The manufacturing process can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態におけるヒューズ素
子切断工程前の半導体装置の断面図の一例である。FIG. 1 is an example of a cross-sectional view of a semiconductor device before a fuse element cutting step according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態におけるヒューズ素
子切断工程前の半導体装置の断面図の他の例である。FIG. 2 is another example of a cross-sectional view of the semiconductor device before a fuse element cutting step according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。FIG. 3 is a partial cross-sectional view of the semiconductor device in each step for explaining a fuse element cutting step in the first embodiment of the present invention.

【図４】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。FIG. 4 is a partial cross-sectional view of the semiconductor device in each step for explaining a fuse element cutting step in the first embodiment of the present invention.

【図５】本発明の第１の実施の形態におけるヒューズ素
子切断工程を説明するための各工程における半導体装置
の一部断面図である。FIG. 5 is a partial cross-sectional view of the semiconductor device in each step for explaining a fuse element cutting step in the first embodiment of the present invention.

【図６】本発明の第１の実施の形態におけるヒューズ素
子切断工程後のヒューズ素子の状態を示す半導体装置の
一部平面図である。FIG. 6 is a partial plan view of the semiconductor device showing a state of the fuse element after a fuse element cutting step according to the first embodiment of the present invention.

【図７】本発明の第１の実施の形態におけるヒューズ素
子切断工程後のヒューズ素子の状態を示す半導体装置の
一部平面図である。FIG. 7 is a partial plan view of the semiconductor device showing a state of the fuse element after a fuse element cutting step according to the first embodiment of the present invention.

【図８】本発明の第１の実施の形態における半導体装置
の平面図である。FIG. 8 is a plan view of the semiconductor device according to the first embodiment of the present invention.

【図９】本発明の第２の実施の形態における不良ビット
救済システムの概略構成図である。FIG. 9 is a schematic configuration diagram of a defective bit repair system according to a second embodiment of the present invention.

【図１０】本発明の第３の実施の形態における不良ビッ
ト救済システムの概略構成図である。FIG. 10 is a schematic configuration diagram of a defective bit remedy system according to a third embodiment of the present invention.

【図１１】本発明の第３の実施の形態において、液晶マ
スクを用いた露光工程を示す半導体装置の一部断面図で
ある。FIG. 11 is a partial cross-sectional view of a semiconductor device showing an exposure step using a liquid crystal mask in a third embodiment of the present invention.

【図１２】従来のレーザ照射法によるヒューズ素子切断
工程後の半導体装置の一部平面図である。FIG. 12 is a partial plan view of a semiconductor device after a fuse element cutting step by a conventional laser irradiation method.

【図１３】従来のレーザ照射法によるヒューズ素子切断
工程を説明するための半導体装置の一部断面図である。FIG. 13 is a partial cross-sectional view of a semiconductor device for explaining a fuse element cutting step by a conventional laser irradiation method.

【図１４】従来のレーザ照射法によるヒューズ素子切断
工程を説明するための半導体装置の一部断面図である。FIG. 14 is a partial cross-sectional view of a semiconductor device for explaining a fuse element cutting step by a conventional laser irradiation method.

【図１５】ヒューズ素子の配線ピッチを狭くした場合に
おいて、従来のレーザ照射法によるヒューズ素子切断工
程後の半導体装置の一部平面図である。FIG. 15 is a partial plan view of a semiconductor device after a fuse element cutting step by a conventional laser irradiation method when a wiring pitch of the fuse element is narrowed.

【符号の説明】 １０・・・半導体基板 １１・・・フィールド酸化膜 １２・・・ゲート酸化膜 １３・・・ゲート電極 １４ａ・・・ソース領域 １４ｂ・・・ドレイン領域 １５・・・第１層間絶縁膜 １６・・・ヒューズ素子 １７ａ・・・Ｔｉ／ＴｉＮ膜 １７ｂ・・・Ａｌ膜 １８・・・第２層間絶縁膜 １９・・・第２配線層 ２０、２１・・・パッシベーション膜 ２３・・・ポリイミド膜 ３０・・・レジスト膜 ４０・・・ＣＰＵ ４１・・・記憶手段 ５０・・・不良ビット検出部 ５１・・・テスタ ５２・・・プロービング部 ５３・・・プローブカード ５４、６４・・・ウエハ ５５・・・プロービングステージ ６０・・・露光手段 ６１・・・露光制御装置 ６２・・・露光部 ６３・・・露光源 ６５・・・ウエハステージ ７１・・・液晶マスク制御装置 ７２・・・液晶マスク[Description of Signs] 10 ... Semiconductor substrate 11 ... Field oxide film 12 ... Gate oxide film 13 ... Gate electrode 14a ... Source region 14b ... Drain region 15 ... First interlayer Insulating film 16 Fuse element 17a Ti / TiN film 17b Al film 18 Second interlayer insulating film 19 Second wiring layer 20, 21 Passivation film 23・ Polyimide film 30 ・ ・ ・ Resist film 40 ・ ・ ・ CPU 41 ・ ・ ・ Storage means 50 ・ ・ ・ Defective bit detection unit 51 ・ ・ ・ Tester 52 ・ ・ ・ Probing unit 53 ・ ・ ・ Probe cards 54, 64 ... Wafer 55 Probing stage 60 Exposure means 61 Exposure control device 62 Exposure unit 63 Exposure source 65 Wafer stage 71 Liquid crystal Click control device 72 ... liquid crystal mask

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】 不良ビット救済の為の１または複数の冗
長回路と、前記冗長回路に接続され、配線部を持つ１ま
たは複数のヒューズ素子とを有する半導体装置の製造方
法において、 不良ビットの位置を検出する検査工程と、 前記不良ビットの位置に応じて特定のヒューズ素子の配
線部を切断する配線部切断工程とを有し、 前記配線部切断工程が、 フォトリソグラフィ工程を用いて行われることを特徴と
する半導体装置の製造方法。1. A method of manufacturing a semiconductor device having one or a plurality of redundant circuits for relieving a defective bit and one or a plurality of fuse elements connected to the redundant circuit and having a wiring portion, the method comprising: And a wiring section cutting step of cutting a wiring section of a specific fuse element in accordance with the position of the defective bit, wherein the wiring section cutting step is performed using a photolithography step. A method for manufacturing a semiconductor device, comprising: 【請求項２】 不良ビット救済の為の１または複数の冗
長回路と、前記冗長回路に接続され、配線部を持つ１ま
たは複数のヒューズ素子とを有する半導体装置の製造方
法において、 半導体素子とともに、同一基板上に１または複数のヒュ
ーズ素子を形成するヒューズ素子形成工程と、 前記半導体素子中の不良ビットの位置を検出する検出工
程と、 前記不良ビットの位置に応じて特定のヒューズ素子の配
線部を切断する配線部切断工程とを有し、 前記配線部切断工程が、 基板表面にレジスト膜を塗布し、前記レジスト膜を選択
的に露光し、現像することにより、前記特定のヒューズ
素子の配線部上に前記配線部の幅と同等若しくはこれよ
り広い径の開孔部を有するレジストパターンを形成する
レジストパターン形成工程と、 前記レジストパターンをエッチングマスクとして、前記
開孔部内の配線部をエッチングし、ヒューズ素子の配線
部を切断する配線部切断工程とを有する半導体装置の製
造方法。2. A method of manufacturing a semiconductor device having one or a plurality of redundant circuits for relieving a defective bit and one or a plurality of fuse elements connected to the redundant circuit and having a wiring portion, the semiconductor device comprising: A fuse element forming step of forming one or a plurality of fuse elements on the same substrate; a detecting step of detecting a position of a defective bit in the semiconductor element; and a wiring section of a specific fuse element according to the position of the defective bit A wiring section cutting step of cutting the wiring of the specific fuse element by applying a resist film on a substrate surface, selectively exposing and developing the resist film. A resist pattern forming step of forming a resist pattern having an opening having a diameter equal to or larger than the width of the wiring portion on the portion; A wiring portion cutting step of etching a wiring portion in the opening and cutting a wiring portion of the fuse element using the pattern as an etching mask. 【請求項３】 前記配線部切断工程が、 ドライエッチング法を用いてヒューズ素子の配線部のエ
ッチングを行うことを特徴とする請求項１もしくは請求
項２に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein in the wiring section cutting step, the wiring section of the fuse element is etched using a dry etching method. 【請求項４】 前記ドライエッチング法が、 ＲＩＥ法であることを特徴とする請求項３に記載の半導
体装置の製造方法。4. The method according to claim 3, wherein the dry etching method is an RIE method. 【請求項５】 前記レジストパターン形成工程は、 露光源として、エキシマレーザ若しくは水銀ランプを用
いることを特徴とする請求項２に記載の半導体装置の製
造方法。5. The method according to claim 2, wherein in the resist pattern forming step, an excimer laser or a mercury lamp is used as an exposure source. 【請求項６】 前記配線部切断工程後、 前記ヒューズ素子の配線部の切断部分の開孔を埋めるよ
うに、基板表面にポリイミド樹脂をコーティングする工
程を有することを特徴とする請求項１または請求項２に
記載の半導体装置の製造方法。6. The method according to claim 1, further comprising the step of coating the substrate surface with a polyimide resin so as to fill an opening in a cut portion of the wiring portion of the fuse element after the wiring portion cutting step. Item 3. A method for manufacturing a semiconductor device according to Item 2. 【請求項７】 前記レジストパターン形成工程は、 露光光として、ヒューズ素子の配線部の切断径と対応し
た照射径を有するビーム状の光を用いることを特徴とす
る請求項２に記載の半導体装置の製造方法。7. The semiconductor device according to claim 2, wherein in the resist pattern forming step, a beam light having an irradiation diameter corresponding to a cutting diameter of a wiring portion of the fuse element is used as the exposure light. Manufacturing method. 【請求項８】 前記レジストパターン形成工程は、 露光光として、複数のヒューズ素子を一度に照射できる
広域の照射面積を有するものを用い、 露光マスクとして、それぞれが前記露光光に対し透明な
一対の電極と前記一対の電極の間に充填された液晶材料
とで構成され、光の透過率を互いに独立に制御可能な複
数の微小光シャッターからなるものを用い、 前記露光光が、 前記露光マスクを介して、切断しようとするヒューズ素
子の配線部、もしくは前記配線部を除く領域に選択的に
照射されることを特徴とする請求項２に記載の半導体装
置の製造方法。8. The resist pattern forming step uses, as the exposure light, one having a wide irradiation area capable of irradiating a plurality of fuse elements at a time, and using a pair of exposure masks each being transparent to the exposure light. The exposure light is formed of a plurality of minute light shutters each of which is composed of an electrode and a liquid crystal material filled between the pair of electrodes, and whose light transmittance can be controlled independently of each other. 3. The method according to claim 2, wherein the wiring portion of the fuse element to be cut or a region excluding the wiring portion is selectively irradiated through the semiconductor device. 4. 【請求項９】 不良ビット救済の為の１または複数の冗
長回路と、前記冗長回路を不良ビット救済に使用するた
めに切断される配線部を持つ１または複数のヒューズ素
子とを有する半導体装置において、 前記配線部の切断が、 エッチングにより行われていることを特徴とする半導体
装置。9. A semiconductor device comprising: one or a plurality of redundant circuits for repairing a defective bit; and one or a plurality of fuse elements having a wiring portion cut for using the redundant circuit for the repair of a defective bit. A semiconductor device, wherein the cutting of the wiring portion is performed by etching. 【請求項１０】 不良ビット救済の為の１または複数の
冗長回路と、前記冗長回路を不良ビット救済に使用する
ために切断される配線部を持つ１または複数のヒューズ
素子とを有する半導体装置において、 前記配線部の切断が、 基板表面にレジスト膜を塗布し、前記レジスト膜を露
光、現像することにより、切断される配線部上に開孔を
有するレジストパターンを形成し、前記レジストパター
ンをエッチングマスクとして、前記開孔内の配線部をエ
ッチングすることで行われていることを特徴とする半導
体装置。10. A semiconductor device having one or a plurality of redundant circuits for relieving a defective bit and one or a plurality of fuse elements having a wiring portion cut for using the redundant circuit for relieving a defective bit. In the cutting of the wiring portion, a resist film is applied to a substrate surface, and the resist film is exposed and developed, thereby forming a resist pattern having an opening on the wiring portion to be cut, and etching the resist pattern. A semiconductor device characterized by being formed by etching a wiring portion in the opening as a mask. 【請求項１１】 前記ヒューズ素子の配線部が、 Ｗ、Ｔｉ、ＴｉＮ、Ａｌ、Ｃｕ、ポリＳｉ、ＷＳｉ、も
しくはこれらのいずれかを含む合金を構成材料に含むこ
とを特徴とする請求項１０に記載の半導体装置。11. The wiring part of the fuse element, wherein the constituent material includes W, Ti, TiN, Al, Cu, poly Si, WSi, or an alloy containing any of these. 13. The semiconductor device according to claim 1. 【請求項１２】 前記開孔内の配線部のエッチングが、 ＲＩＥ法を用いて行われることを特徴とする請求項１０
もしくは１１に記載の半導体装置。12. The method according to claim 10, wherein the etching of the wiring portion in the opening is performed by RIE.
Or the semiconductor device according to 11. 【請求項１３】 半導体装置の不良ビットの位置を検出
する不良ビット検出手段と、前記半導体装置上に光を照
射する露光手段と、前記不良ビット検出手段と前記露光
手段とに接続されたＣＰＵと、前記ＣＰＵに接続された
記憶手段とを具備し、 前記不良ビット検出手段が、 半導体装置上の特定ビットをプロービングするためのプ
ロービング部と、前記プロービングにより特定したビッ
トの電気的特性を測定するテスタ部とを有し、 前記露光手段が、 露光位置と露光条件を制御する露光制御装置と、前記露
光制御装置に接続され、露光源と半導体装置を設置する
ウエハステージとを備えた露光部とを有し、 前記不良ビット検出手段により検出された不良ビットの
位置情報が前記ＣＰＵを介して前記記憶手段に格納さ
れ、 前記ＣＰＵにより、前記記憶手段に格納された不良ビッ
トの位置情報を読みだし、前記不良ビットの位置情報か
ら配線部を切断すべきヒューズ素子の位置情報が特定さ
れ、 前記ＣＰＵに接続された前記露光制御装置を介して前記
露光部における前記露光源と前記ウエハステージの動作
が制御され、前記ヒューズ素子の位置情報に応じた露光
位置が特定されることを特徴とする不良ビット救済シス
テム。13. A defective bit detecting means for detecting a position of a defective bit of a semiconductor device, an exposing means for irradiating the semiconductor device with light, a CPU connected to the defective bit detecting means and the exposing means, and And a storage means connected to the CPU, wherein the defective bit detection means comprises: a probing unit for probing a specific bit on a semiconductor device; and a tester for measuring an electrical characteristic of the bit specified by the probing. An exposure control unit that controls an exposure position and exposure conditions; and an exposure unit that is connected to the exposure control device and includes an exposure source and a wafer stage on which a semiconductor device is installed. The position information of the defective bit detected by the defective bit detection unit is stored in the storage unit via the CPU, and The position information of the defective bit stored in the storage unit is read out, and the position information of the fuse element to be cut in the wiring portion is specified from the position information of the defective bit. The operation of the exposure source and the wafer stage in the exposure unit is controlled to specify an exposure position according to position information of the fuse element. 【請求項１４】 前記露光手段を構成する露光源が、 前記ヒューズ素子の配線部の切断径と対応した照射スポ
ット径を有するビーム状の光を照射することを特徴とす
る請求項１３に記載の不良ビット救済システム。14. The apparatus according to claim 13, wherein the exposure source constituting the exposure unit irradiates a beam-shaped light having an irradiation spot diameter corresponding to a cutting diameter of a wiring portion of the fuse element. Bad bit relief system. 【請求項１５】 前記露光手段を構成する露光源が、 少なくとも複数のヒューズ素子を一度に照射できる広域
の照射面積を有し、 前記照射される光が、 それぞれが前記露光光に対し透明な一対の電極と前記一
対の電極の間に充填された液晶材料とで構成され、 光の透過率を互いに独立に制御可能な複数の微小光シャ
ッターからなる前記微小光シャッターが、 露光マスクを介して、切断しようとするヒューズ素子の
配線部、もしくは前記配線部を除く領域に選択的に照射
されることを特徴とする請求項１３に記載の不良ビット
救済システム。15. An exposure source constituting said exposure means has a wide irradiation area capable of irradiating at least a plurality of fuse elements at a time, and said irradiating light includes a pair of light each being transparent to said exposure light. And a liquid crystal material filled between the pair of electrodes, the light shutter comprising a plurality of light shutters capable of independently controlling the transmittance of light, via an exposure mask, 14. The defective bit rescue system according to claim 13, wherein the wiring portion of the fuse element to be blown or a region excluding the wiring portion is selectively irradiated.
JP31230397A 1997-11-13 1997-11-13 Semiconductor device, manufacturing method thereof, and defective bit relief system Expired - Fee Related JP3660113B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31230397A JP3660113B2 (en) 1997-11-13 1997-11-13 Semiconductor device, manufacturing method thereof, and defective bit relief system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31230397A JP3660113B2 (en) 1997-11-13 1997-11-13 Semiconductor device, manufacturing method thereof, and defective bit relief system

Publications (2)

Publication Number Publication Date
JPH11145301A true JPH11145301A (en) 1999-05-28
JP3660113B2 JP3660113B2 (en) 2005-06-15

Family

ID=18027635

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31230397A Expired - Fee Related JP3660113B2 (en) 1997-11-13 1997-11-13 Semiconductor device, manufacturing method thereof, and defective bit relief system

Country Status (1)

Country Link
JP (1) JP3660113B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450239B1 (en) * 2002-06-05 2004-09-24 아남반도체 주식회사 Method of fuse disconnection
KR100467777B1 (en) * 2002-06-05 2005-01-24 동부아남반도체 주식회사 Method of fuse disconnection
JP2006237201A (en) * 2005-02-24 2006-09-07 Nec Electronics Corp Semiconductor chip and its manufacturing method
JP2007080513A (en) * 2006-12-11 2007-03-29 Toshiba Corp Semiconductor memory device including redundancy system
KR101021837B1 (en) * 2003-10-21 2011-03-17 후지쯔 세미컨덕터 가부시키가이샤 Method and device for cutting wire formed on semiconductor substrate and method for manufacturing semiconductor device
DE102018118724A1 (en) * 2018-08-01 2020-02-06 Infineon Technologies Ag Method for programming a one-time programmable structure, semiconductor component and high-frequency component

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450239B1 (en) * 2002-06-05 2004-09-24 아남반도체 주식회사 Method of fuse disconnection
KR100467777B1 (en) * 2002-06-05 2005-01-24 동부아남반도체 주식회사 Method of fuse disconnection
KR101021837B1 (en) * 2003-10-21 2011-03-17 후지쯔 세미컨덕터 가부시키가이샤 Method and device for cutting wire formed on semiconductor substrate and method for manufacturing semiconductor device
JP2006237201A (en) * 2005-02-24 2006-09-07 Nec Electronics Corp Semiconductor chip and its manufacturing method
JP4686210B2 (en) * 2005-02-24 2011-05-25 ルネサスエレクトロニクス株式会社 Semiconductor chip
JP2007080513A (en) * 2006-12-11 2007-03-29 Toshiba Corp Semiconductor memory device including redundancy system
JP4714133B2 (en) * 2006-12-11 2011-06-29 株式会社東芝 Semiconductor memory device equipped with redundancy system
DE102018118724A1 (en) * 2018-08-01 2020-02-06 Infineon Technologies Ag Method for programming a one-time programmable structure, semiconductor component and high-frequency component
DE102018118724B4 (en) * 2018-08-01 2021-04-15 Infineon Technologies Ag Method for programming a one-time programmable structure, semiconductor component and high-frequency component

Also Published As

Publication number Publication date
JP3660113B2 (en) 2005-06-15

Similar Documents

Publication Publication Date Title
US5885749A (en) Method of customizing integrated circuits by selective secondary deposition of layer interconnect material
JP2002023340A (en) Method for manufacturing photomask and photomask
KR920000227B1 (en) A retandant circuit in semiconductor device
US6897541B2 (en) Semiconductor integrated circuit device and method of producing the same
US6235557B1 (en) Programmable fuse and method therefor
KR100258655B1 (en) Contact structure manufacturing method
US5989783A (en) Method of customizing integrated circuits by depositing two resist layers to selectively pattern layer interconnect material
JPH0645449A (en) Field programmable device
JP2001274063A (en) Manufacturing method of semiconductor device
JPH0425126A (en) Manufacture of semiconductor device
JP3660113B2 (en) Semiconductor device, manufacturing method thereof, and defective bit relief system
US5953577A (en) Customization of integrated circuits
US5985518A (en) Method of customizing integrated circuits using standard masks and targeting energy beams
JPH0225263B2 (en)
US7888770B2 (en) Fuse box for semiconductor device and method of forming same
US6436585B1 (en) Method of using optical proximity effects to create electrically blown fuses with sub-critical dimension neck downs
US6461797B1 (en) Method and apparatus for selectively programming a semiconductor device
KR20000035570A (en) Semiconductor memory device with fuse cutting performance improved
US6210995B1 (en) Method for manufacturing fusible links in a semiconductor device
JPH02215149A (en) Semiconductor device and its manufacture
JPH0352254A (en) Mos type semiconductor device and manufacture thereof
JPH09260601A (en) Semiconductor integrated circuit
JPH1126589A (en) Manufacture of semiconductor device
JP2006040916A (en) Semiconductor device and its manufacturing method
US20070190751A1 (en) Semiconductor fuses and methods for fabricating and programming the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20040419

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20040511

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050316

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080325

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20090325

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100325

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees