JPH11143568A - Clock controller - Google Patents
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- JPH11143568A JPH11143568A JP9308221A JP30822197A JPH11143568A JP H11143568 A JPH11143568 A JP H11143568A JP 9308221 A JP9308221 A JP 9308221A JP 30822197 A JP30822197 A JP 30822197A JP H11143568 A JPH11143568 A JP H11143568A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータなどにおける電磁波ノイズ対策のために、マザー
ボードやインタフェースボードなどにそれぞれ搭載され
たクロック生成回路の動作を制御するクロック制御装置
に関するものである。近年では、パソコンなどから放射
される電磁波ノイズが他の電子機器に与える影響が重大
な問題となっており、これに伴って、電磁波ノイズに関
する様々な規格(例えば、VCCIなど)が制定されて
いる。その一方、パソコンの高速化、高機能化は著し
く、標準的に搭載されるボードやユニットに加えて、多
種多様なボードやユニットがオプションとして搭載され
るようになっており、これらのボードやユニットにそれ
ぞれ備えられたクロック生成回路が様々な周波数のクロ
ック信号を発生するため、パソコンの電磁波ノイズ対策
は非常に複雑な問題となっている。特に、パソコンに搭
載された各ボードやユニットに複数のクロック生成回路
が備えられ、指定された動作モードに対応する周波数の
クロック信号を発生する場合は、ノイズの発生源を特定
することが困難である。このため、複数のクロック生成
回路の動作を制御して、確実にノイズ発生源を判別する
ための技術が必要とされている。[0001] 1. Field of the Invention [0002] The present invention relates to a clock control device for controlling the operation of a clock generation circuit mounted on a motherboard, an interface board, or the like for preventing electromagnetic noise in a personal computer or the like. In recent years, the influence of electromagnetic noise radiated from a personal computer or the like on other electronic devices has become a serious problem, and accordingly, various standards (for example, VCCI) regarding electromagnetic noise have been established. . On the other hand, the speed and functionality of personal computers have increased remarkably. In addition to the standard boards and units, a wide variety of boards and units have been installed as options. Since the clock generation circuits provided in each of the above generate clock signals of various frequencies, countermeasures against electromagnetic noise of a personal computer have become a very complicated problem. In particular, when a plurality of clock generation circuits are provided on each board or unit mounted on a personal computer and a clock signal of a frequency corresponding to the specified operation mode is generated, it is difficult to identify the source of noise. is there. Therefore, there is a need for a technique for controlling the operation of a plurality of clock generation circuits to reliably determine the noise source.
【0002】[0002]
【従来の技術】本出願人は、複数の発振素子を有するク
ロック生成回路の動作を制御するための技法として、特
開平1−286008号公報「クロック制御方式」を既
に出願している。この技法は、マザーボードやインタフ
ェースボードにそれぞれ異なる周波数のクロック信号を
生成する複数のクロック生成回路が備えられている場合
に、切替信号によりこれらのクロック生成回路のいずれ
かを選択的に有効として動作させ、他のクロック生成回
路の動作を停止するものである。2. Description of the Related Art The applicant of the present invention has already applied for a clock control system disclosed in Japanese Patent Application Laid-Open No. 1-286008 as a technique for controlling the operation of a clock generation circuit having a plurality of oscillation elements. In this technique, when a motherboard or an interface board is provided with a plurality of clock generation circuits that generate clock signals of different frequencies, a switching signal selectively activates one of these clock generation circuits to operate. , Stop the operation of the other clock generation circuits.
【0003】例えば、図6に示すように、ディスプレイ
装置に備えられた2つのクロック生成回路410a,4
10bは、それぞれ停止回路411a,411bを備え
ており、選択された画面表示モードに応じて、これらの
停止回路411a,411bに互いに排他な論理の切り
換え信号が入力される構成となっている。この停止回路
411a,411bとしては、例えば、対応するクロッ
ク生成回路410a,410bにおいて、発振回路への
駆動電源を切断してクロック信号の発生を完全に停止さ
せる構成などが考えられる。For example, as shown in FIG. 6, two clock generation circuits 410a and 410 provided in a display device are provided.
10b includes stop circuits 411a and 411b, respectively, and is configured such that mutually exclusive logic switching signals are input to these stop circuits 411a and 411b in accordance with the selected screen display mode. As the stop circuits 411a and 411b, for example, in the corresponding clock generation circuits 410a and 410b, a configuration in which the driving power supply to the oscillation circuit is cut off to completely stop the generation of the clock signal can be considered.
【0004】指定された画面表示モードに対応する切り
換え信号により、クロック生成回路410aが有効とさ
れた場合は、このクロック生成回路410aによって生
成されたクロック信号Saが、ナンドゲート412および
分周回路413を介してプロセッサ414、画面制御回
路415およびパラレル・シリアル(P/S)変換部4
16に分配され、画面メモリ417に対するアクセス動
作の制御に供される。When the clock generation circuit 410a is enabled by a switching signal corresponding to the designated screen display mode, the clock signal Sa generated by the clock generation circuit 410a causes the NAND gate 412 and the frequency dividing circuit 413 to operate. Processor 414, screen control circuit 415 and parallel / serial (P / S) converter 4
16 and is used for controlling an access operation to the screen memory 417.
【0005】この場合は、インバータ418によって反
転された切り換え信号に応じて、停止回路411bがク
ロック生成回路410bによるクロック信号Sbを停止す
るので、現在選択された画面表示モードでは不要となる
このクロック信号Sbが、電磁波ノイズとして放射される
ことはない。このように、特開平1−286008号公
報の技法を適用することにより、該当する装置やボード
単体としてみた場合には、不要なクロック信号が、アー
スラインや電源ラインおよび他の近接する信号線を介し
て電磁波ノイズとして放射あるいは伝導することを防ぐ
ことができる。In this case, the stop circuit 411b stops the clock signal Sb by the clock generation circuit 410b in response to the switching signal inverted by the inverter 418, so that this clock signal which becomes unnecessary in the currently selected screen display mode is used. Sb is not emitted as electromagnetic noise. As described above, by applying the technique of Japanese Patent Application Laid-Open No. 1-286008, an unnecessary clock signal may cause the ground line, the power supply line, and other adjacent signal lines to be viewed as a single device or board alone. It can be prevented from radiating or conducting as electromagnetic wave noise through.
【0006】一方、パソコン全体としてみた場合は、各
ユニットやボードごとに規格を満たしているだけでは十
分ではない場合がある。例えば、ディスプレイ装置のク
ロック信号やその高調波とオプションのボードのクロッ
ク信号とが近接した周波数であった場合などには、それ
ぞれのユニットやボードで選択されたクロック信号その
ものが他のユニットやボードの動作に干渉してしまう可
能性がある。On the other hand, in the case of the personal computer as a whole, it may not be enough to satisfy the standards for each unit or board. For example, when the clock signal of the display device or its harmonics and the clock signal of the optional board are close in frequency, the clock signal selected by each unit or board is replaced by the clock signal of the other unit or board. It may interfere with the operation.
【0007】このため、従来は、パソコンの筐体を解体
し、注目しているボードやユニットのクロック生成回路
の発振素子の出力ピンや電源供給ピンを半田ごてで熱し
て基板から外したり、パターンをカッターで切ったりと
いった機械的な方法でクロック信号を停止し、その後、
再びパソコンを組み立てて電源を投入して電磁波干渉の
発生の有無を調べていた。For this reason, conventionally, the housing of a personal computer has been dismantled, and the output pins and power supply pins of the oscillating elements of the clock generation circuit of the board or unit of interest have been removed from the board by heating with a soldering iron. Stop the clock signal by a mechanical method such as cutting the pattern with a cutter, and then
The personal computer was assembled again and the power was turned on to check for the occurrence of electromagnetic interference.
【0008】[0008]
【発明が解決しようとする課題】上述したように、特開
平1−286008号公報の技法は、あくまでも、各ユ
ニットやボードにおいて、必要なクロック信号を選択的
に発生させるための技術であり、パソコンを構成する様
々なユニットやボードに備えられた多数のクロック生成
回路の中の任意のものを選択的に動作させることはでき
なかった。As described above, the technique disclosed in Japanese Patent Application Laid-Open No. 1-286008 is a technique for selectively generating a required clock signal in each unit or board. However, any one of a large number of clock generation circuits provided on various units and boards constituting the above cannot be selectively operated.
【0009】また、ソフトウェアによる動作モードの設
定などに応じて、切り換え信号が生成されるので、パソ
コン全体を制御するCPUのクロックを停止することは
できなかった。一方、クロック信号をハードウェア的に
切断する場合は、CPUのクロックを含めて、任意のク
ロック信号を停止することはできるが、そのたびに、筐
体を解体して集積回路のピンを基板から外し、また組み
立てるといった煩雑な作業を行う必要があり、電磁波干
渉の発生源を特定するために多大な時間と労力を必要と
していた。Further, since the switching signal is generated in accordance with the setting of the operation mode by software or the like, the clock of the CPU controlling the entire personal computer cannot be stopped. On the other hand, if the clock signal is cut off by hardware, any clock signal, including the CPU clock, can be stopped, but each time, the housing is disassembled and the integrated circuit pins are removed from the board. It is necessary to perform complicated operations such as removing and assembling, and a great deal of time and labor is required to identify the source of the electromagnetic wave interference.
【0010】本発明は、パソコンなどの電子機器を構成
する複数のユニットに分散して配置されたクロック生成
回路に対して、それぞれ独立にクロック信号の供給動作
を制御することが可能なクロック制御装置を提供するこ
とを目的とする。[0010] The present invention provides a clock control device capable of independently controlling the operation of supplying a clock signal to a clock generation circuit distributed in a plurality of units constituting an electronic device such as a personal computer. The purpose is to provide.
【0011】[0011]
【課題を解決するための手段】図1に、本発明の原理ブ
ロック図を示す。FIG. 1 is a block diagram showing the principle of the present invention.
【0012】請求項1の発明は、それぞれ少なくとも1
つのクロック生成手段101と、このクロック生成手段
101によって得られるクロック信号の供給に応じて動
作する少なくとも1つの信号処理手段102を有する複
数のユニット103から構成される電子機器に備えられ
るクロック制御装置において、停止指示に応じて、対応
するクロック生成手段101によるクロック信号の供給
動作を停止する停止手段111と、複数のユニット10
3にそれぞれ配置されたクロック生成手段101の少な
くとも1つによるクロック信号の供給動作を選択的に停
止する旨の選択指示に応じて、該当する停止手段111
に対する停止指示を作成して送出する停止指示手段11
2とを備えたことを特徴とする。The invention according to claim 1 has at least one
In a clock control device provided in an electronic apparatus including a plurality of units 103 each including one clock generation unit 101 and at least one signal processing unit 102 that operates in accordance with the supply of a clock signal obtained by the clock generation unit 101 A stopping means 111 for stopping a clock signal supply operation by a corresponding clock generating means 101 in response to a stop instruction;
3 in response to a selection instruction to selectively stop the clock signal supply operation by at least one of the clock generation units 101 arranged in each of the three units.
Instructing unit 11 to create and send a stop instruction to
2 is provided.
【0013】請求項1の発明は、停止指示手段112か
らの停止指示に応じて、各停止手段111が対応するク
ロック生成手段101による信号処理手段102へのク
ロック信号の供給を停止するので、各ユニット103に
分散して配置された少なくとも1つのクロック生成手段
101を任意の組み合わせで停止することが可能であ
る。According to the first aspect of the present invention, in response to a stop instruction from the stop instruction means 112, each stop means 111 stops the supply of the clock signal to the signal processing means 102 by the corresponding clock generation means 101. It is possible to stop at least one clock generating means 101 distributed in the unit 103 by an arbitrary combination.
【0014】請求項2の発明は、請求項1に記載のクロ
ック制御装置において、停止手段111は、対応するク
ロック生成手段101に対する駆動電源の供給を切断す
る電源スイッチ113を備えた構成であることを特徴と
する。請求項2の発明は、停止手段111に設けた電源
スイッチ113により、クロック生成手段101への電
源供給を制御する構成であるので、現実のプリント基板
への停止手段111の実装が容易であり、また、クロッ
ク信号の発生そのものを確実に停止して、電磁波ノイズ
測定作業において、クロック信号の発生そのものの寄与
を評価することが可能となる。According to a second aspect of the present invention, in the clock control device of the first aspect, the stopping means 111 has a power switch 113 for cutting off the supply of the driving power to the corresponding clock generating means 101. It is characterized by. Since the power supply to the clock generation unit 101 is controlled by the power switch 113 provided in the stop unit 111, the stop unit 111 can be easily mounted on an actual printed circuit board. Further, it is possible to reliably stop the generation of the clock signal itself and evaluate the contribution of the generation of the clock signal itself in the electromagnetic noise measurement work.
【0015】請求項3の発明は、請求項1に記載のクロ
ック制御装置において、停止手段111は、対応するク
ロック生成手段101で発生されたクロック信号を伝送
する配線を切断する伝送スイッチ114を備えた構成で
あることを特徴とする。According to a third aspect of the present invention, in the clock control device according to the first aspect, the stopping means 111 includes a transmission switch 114 for cutting a wiring for transmitting the clock signal generated by the corresponding clock generating means 101. It is characterized by having a configuration.
【0016】請求項3の発明は、停止手段111に設け
た伝送スイッチ114が、クロック信号が伝送する配線
パターンを切断する構成とすることにより、電磁波ノイ
ズ測定作業において、クロック信号が伝送される配線パ
ターンの寄与を評価することが可能となる。請求項4の
発明は、請求項3に記載のクロック制御装置において、
複数の信号処理手段102にクロック信号を供給するク
ロック生成手段101に対応する停止手段111は、複
数の信号処理手段102にクロック信号を伝送する配線
それぞれを切断する複数の伝送スイッチ114を備えた
構成であり、停止指示手段112は、停止手段111に
対する停止指示として、複数の配線の少なくとも1つを
切断する旨を示す情報を送出する構成であることを特徴
とする。According to a third aspect of the present invention, the transmission switch 114 provided in the stop means 111 cuts the wiring pattern for transmitting the clock signal, so that the wiring for transmitting the clock signal in the electromagnetic noise measurement work. It is possible to evaluate the contribution of the pattern. According to a fourth aspect of the present invention, in the clock control device according to the third aspect,
The stopping means 111 corresponding to the clock generating means 101 for supplying a clock signal to the plurality of signal processing means 102 includes a plurality of transmission switches 114 for cutting the wiring for transmitting the clock signal to the plurality of signal processing means 102. The stop instructing means 112 is characterized in that information indicating that at least one of the plurality of wirings is cut is transmitted as a stop instruction to the stopping means 111.
【0017】請求項4の発明は、複数の信号処理手段1
02にそれぞれクロック信号を供給する配線パターンそ
れぞれに対応する伝送スイッチ114を設けたことによ
り、電磁波ノイズの測定作業において、これらの配線パ
ターンの寄与を個別に評価することが可能となる。請求
項5の発明は、請求項1に記載のクロック制御装置にお
いて、リセット信号の入力に応じて、停止指示手段11
2に対して、全てのクロック生成手段101によるクロ
ック信号を供給する旨を指示する解除手段115を備え
た構成であることを特徴とする。According to a fourth aspect of the present invention, a plurality of signal processing means 1 are provided.
By providing the transmission switches 114 corresponding to the respective wiring patterns for supplying the clock signals to 02, the contribution of these wiring patterns can be individually evaluated in the electromagnetic noise measurement work. According to a fifth aspect of the present invention, in the clock control device according to the first aspect, the stop instruction means 11 is provided in response to the input of the reset signal.
2 is provided with a release unit 115 for instructing that all clock generation units 101 supply clock signals.
【0018】請求項5の発明は、解除手段115の動作
により、電子機器をハードウェア的にリセットする際の
リセット信号に応じて、電子機器全体を制御する中央処
理装置のクロックを含めて、全てのクロック信号の供給
を再開し、電子機器を通常の状態で動作させることがで
きる。According to a fifth aspect of the present invention, in response to a reset signal when the electronic device is reset by hardware by the operation of the release means 115, all of the signals including the clock of the central processing unit for controlling the entire electronic device are controlled. The supply of the clock signal is resumed, and the electronic device can be operated in a normal state.
【0019】[0019]
【発明の実施の形態】以下、図面に基づいて、本発明の
実施形態について詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0020】図2に、請求項1のクロック制御装置を適
用した電子機器の実施形態を示す。図2において、パソ
コンなどの電子機器を構成するm個のユニット2011
〜201m は、それぞれ少なくとも1つのクロック生成
回路211を備えており、パソコンシステム全体では、
n個のクロック生成回路2111 〜211n が備えられ
ている。FIG. 2 shows an embodiment of an electronic apparatus to which the clock control device according to claim 1 is applied. In FIG. 2, m units 201 1 constituting an electronic device such as a personal computer are shown.
~ 201m Have at least one clock generation circuit 211, and in the entire personal computer system,
n clock generation circuits 211 1 to 211 n are provided.
【0021】これらのn個のクロック生成回路2111
〜211n には、この電子機器システムにおいて一意の
識別子として、例えば番号(1〜n)が与えられてお
り、また、各クロック生成回路2111 〜211n は、
請求項1で述べた停止手段111に相当する停止回路2
121 〜212n をそれぞれ備えた構成となっている。
また、図2に示したクロック制御部220において、停
止信号生成部222は請求項1で述べた停止指示手段1
12に相当するものであり、停止制御部221からの指
示に応じて、上述したn個のクロック生成回路2111
〜211n それぞれに対する停止指示として停止信号S1
〜Snを作成し、それぞれ対応する停止回路2121 〜2
12n の動作を制御する構成となっている。These n clock generation circuits 211 1
The ~211 n, as a unique identifier in the electronic device system, for example, a number (1 to n) is given, but also, the clock generation circuit 211 1 ~211 n is
A stop circuit 2 corresponding to the stop means 111 described in claim 1.
12 1 to 212 n are provided.
Further, in the clock control unit 220 shown in FIG. 2, the stop signal generation unit 222 includes the stop instruction unit 1 described in claim 1.
12 in response to an instruction from the stop control unit 221 and the n clock generation circuits 211 1 described above.
To 211 n as a stop instruction for each stop signal S1
To Sn, and the corresponding stop circuits 212 1 to 2 1
It has a configuration which controls the operation of the 12 n.
【0022】この停止制御部221は、例えば、上述し
たn個のクロック生成回路2111〜211n にそれぞ
れ対応するビットからなるnビットの停止指示情報を作
成し、番号iのクロック生成回路211i に対応するビ
ットを論理「1」とすることにより、該当するクロック
生成回路211によるクロック生成動作を停止する旨を
指示すればよい。The stop control unit 221 generates, for example, n-bit stop instruction information including bits corresponding to the n clock generation circuits 211 1 to 211 n described above, and generates the clock generation circuit 211 i with the number i. May be instructed to stop the clock generation operation by the corresponding clock generation circuit 211 by setting the bit corresponding to.
【0023】また、停止信号生成部222は、図3に示
すように、n個のラッチ223からなるレジスタ224
を備えて構成し、これらのラッチ2231 〜223n の
出力Q1〜Qnをそのまま停止信号S1〜Snとして、対応する
停止回路2121 〜212nに供給する構成とすればよ
い。この場合は、上述したレジスタ224のアドレスを
指定して、上述した停止指示情報を書き込むことによ
り、停止信号生成部222への指示を伝達することが可
能となるから、電磁波干渉を測定するプログラムの一部
によって、停止指示情報の作成処理および書込処理を行
うことにより、停止制御部221の機能を実現すればよ
い。Further, as shown in FIG. 3, the stop signal generation unit 222 includes a register 224 comprising n latches 223.
And the outputs Q1 to Qn of the latches 223 1 to 223 n are supplied as they are to the corresponding stop circuits 212 1 to 212 n as stop signals S1 to Sn. In this case, by specifying the address of the above-mentioned register 224 and writing the above-mentioned stop instruction information, it is possible to transmit an instruction to the stop signal generation unit 222. The function of the stop control unit 221 may be realized by performing a process of creating and writing stop instruction information by a part.
【0024】例えば、制御バスのライト信号とアドレス
判定部225による判定結果とをアンドゲート226を
介して各ラッチ2231 〜223n のクロック端子に入
力し、データバスに出力されている停止指示情報を示す
データをこのクロック信号の立ち下がりでラッチ223
1 〜223n に保持すればよい。これに応じて、これら
のラッチ2231 〜223n から停止信号S1〜Snが出力
され、それぞれ対応する停止回路2121 〜212n に
供給される。For example, the write signal of the control bus and the determination result by the address determination unit 225 are input to the clock terminals of the latches 223 1 to 223 n via the AND gate 226, and the stop instruction information output to the data bus is input. At the falling edge of this clock signal.
It may be held in the 1 to 223 n. In response to this, the output stop signal S1~Sn from these latches 223 1 to 223 n, is supplied to a corresponding stop circuit 212 1 -212 n, respectively.
【0025】ここで、クロック生成回路211は、一般
に発振素子213によって生成された所定の周波数の信
号をクロックドライバ214を介して出力し、信号処理
手段102に相当する信号処理部(図示せず)に供給す
る構成となっている。したがって、例えば、図2に示し
たクロック生成回路2111 のように、上述した停止信
号に応じてオン/オフするスイッチ215を備えた停止
回路2121を介して、この発振素子213に電源を供
給する構成とすることにより、該当する停止信号に応じ
てクロック信号を完全に停止することができる。Here, the clock generation circuit 211 generally outputs a signal of a predetermined frequency generated by the oscillation element 213 via the clock driver 214, and a signal processing unit (not shown) corresponding to the signal processing means 102 It is configured to be supplied to. Therefore, for example, power is supplied to the oscillation element 213 via the stop circuit 212 1 having the switch 215 that is turned on / off in response to the stop signal as in the clock generation circuit 211 1 shown in FIG. With this configuration, the clock signal can be completely stopped according to the corresponding stop signal.
【0026】このスイッチ215は、請求項2で述べた
電源スイッチ113に相当するものであり、図3に示す
ように、FET216とダイオード217とを用いて構
成し、このFET216のゲートに上述した停止信号を
入力して、スイッチング動作を制御すればよい。なお、
この実施形態では、停止信号(S1〜Sn)が論理「1」す
なわち電圧ハイレベル状態で電源スイッチが切断状態と
なり、論理「0」ではその反対となる。The switch 215 is equivalent to the power switch 113 described in claim 2, and is constituted by using an FET 216 and a diode 217 as shown in FIG. The switching operation may be controlled by inputting a signal. In addition,
In this embodiment, the power switch is turned off when the stop signals (S1 to Sn) are at logic "1", that is, at the high voltage state, and vice versa at logic "0".
【0027】一方、図2に示したクロック生成回路21
1n のように、発振素子213として、それ自身として
は電源の供給を必要としない水晶発振子218を備えた
構成の場合は、同様のスイッチ215を備えた停止回路
212n を介して、クロックドライバ214に電源を供
給する構成とすればよい。On the other hand, the clock generation circuit 21 shown in FIG.
In the case of a configuration including a crystal oscillator 218 that does not itself need to supply power as the oscillation element 213 as in 1 n , a clock is supplied via a stop circuit 212 n including a similar switch 215. The power may be supplied to the driver 214.
【0028】上述したように、停止指示情報の該当する
ビットを示す停止信号に応じて停止回路212のスイッ
チ215が動作することにより、様々なユニットに分散
して配置されたn個のクロック生成回路211の動作を
一括して管理し、CPUのクロック信号を含めて任意の
クロック信号を選択的に停止することができる。この場
合は、上述した停止指示情報を変更することにより、停
止するクロック信号の組み合わせを自由に変更すること
ができ、筐体の解体や再組立などの作業は不要であるか
ら、様々な組み合わせについて迅速に電磁波干渉の測定
作業を進めることができ、迅速かつ確実に電磁波ノイズ
の発生源を突き止めることが可能となる。As described above, by operating the switch 215 of the stop circuit 212 in response to the stop signal indicating the corresponding bit of the stop instruction information, the n clock generation circuits distributed in various units are provided. The operation of 211 can be managed collectively, and any clock signal including the clock signal of the CPU can be selectively stopped. In this case, by changing the stop instruction information described above, the combination of clock signals to be stopped can be freely changed, and work such as disassembly and reassembly of the housing is not required. The measurement work of the electromagnetic wave interference can be promptly performed, and the source of the electromagnetic wave noise can be quickly and reliably located.
【0029】但し、CPUのクロック信号を停止した場
合は、レジスタ224への書込タイミングを示すライト
信号が出力されないので、レジスタ224の内容を書き
換えるためには、CPUのクロック信号の生成を再開す
る必要がある。このために、例えば、電子機器のリセッ
ト信号を各ラッチ223のリセット端子に接続し、CP
Uのクロック信号を停止した後に、更に電磁波干渉の測
定作業を継続する場合には、一旦、電子機器をリセット
することにより、全てのラッチの内容をクリアして停止
指示を解除し、全てのクロック生成回路211を動作状
態とした後に、改めて、新しい停止指示情報をレジスタ
224に書き込めばよい。However, when the CPU clock signal is stopped, a write signal indicating the write timing to the register 224 is not output. Therefore, in order to rewrite the contents of the register 224, the generation of the CPU clock signal is restarted. There is a need. For this purpose, for example, a reset signal of the electronic device is connected to the reset terminal of each
If the measurement of electromagnetic interference is to be continued after stopping the clock signal of U, once resetting the electronic device clears the contents of all the latches, cancels the stop instruction, and resets all clocks. After the generation circuit 211 is brought into the operating state, new stop instruction information may be written into the register 224 again.
【0030】このように、電子機器本体のリセット信号
を直接にラッチ223に入力することにより、請求項5
で述べた解除手段115の機能を実現し、それまでに設
定された停止状態を一括して解除し、CPUのクロック
信号を含めて、全てのクロック信号の生成を再開させる
ことができる。この場合は、CPUのクロック信号の停
止に伴って、電子機器の再起動作業が必要となるが、筐
体を解体したり、再び組み立てたりする手間を省いたこ
とによる工数削減効果は十分に大きい。As described above, by directly inputting the reset signal of the electronic apparatus main body to the latch 223, the fifth aspect of the present invention is described.
By realizing the function of the canceling means 115 described above, it is possible to collectively cancel the stop state set up to that time and restart the generation of all clock signals including the CPU clock signal. In this case, it is necessary to restart the electronic device in response to the stop of the clock signal of the CPU. However, the labor-saving effect of disassembling and reassembling the housing is sufficiently large. .
【0031】また、電磁波干渉の測定作業中に、電子機
器を元々の状態に戻したい場合などにも便利である。と
ころで、図3に示したように、全てのラッチのリセット
端子にリセット信号を入力する構成とした場合は、ラッ
チの数が多くなると、リセット信号を入力する配線のた
めに、ハードウェア量が大きくなってしまう。It is also convenient when the user wants to return the electronic device to the original state during the electromagnetic interference measurement. By the way, as shown in FIG. 3, when the configuration is such that the reset signals are input to the reset terminals of all the latches, when the number of latches increases, the amount of hardware increases due to the wiring for inputting the reset signals. turn into.
【0032】次に、n個のクロック生成回路211に対
する停止指示を一括して解除する別の方法について説明
する。図4に、請求項5の発明を適用したクロック制御
部の別構成例を示す。図4に示した停止信号生成部23
1は、図3に示した停止信号生成部222に、ラッチ2
32とn個のアンドゲート233を付加し、このラッチ
232の出力とn個のラッチ223の出力とをそれぞれ
n個のアンドゲート233入力し、その論理積を停止信
号として出力する構成となっている。Next, another method for collectively canceling the stop instruction to the n clock generation circuits 211 will be described. FIG. 4 shows another example of the configuration of the clock control unit to which the invention of claim 5 is applied. The stop signal generator 23 shown in FIG.
1 indicates that the stop signal generation unit 222 shown in FIG.
32 and n AND gates 233 are added, and the output of the latch 232 and the output of the n latches 223 are respectively input to the n AND gates 233, and the logical product thereof is output as a stop signal. I have.
【0033】この場合は、停止制御部221は、各クロ
ック生成部211に対するnビットの停止指示に1ビッ
トのクロック停止モードを加えた停止指示情報を作成
し、このクロック停止モードを上述したラッチ232に
入力して保持すればよい。このとき、停止制御部221
は、クロック停止モードを論理「1」として、nビット
の停止指示が有効である旨を示せばよい。In this case, the stop control unit 221 creates stop instruction information in which the 1-bit clock stop mode is added to the n-bit stop instruction to each clock generation unit 211, and sets the clock stop mode to the above-described latch 232. And hold it. At this time, the stop control unit 221
In this case, the clock stop mode may be set to logic "1" to indicate that the n-bit stop instruction is valid.
【0034】また、この場合は、パソコンの再起動に伴
うリセット信号を上述したラッチ232のリセット端子
に入力し、クロック停止モードを論理「0」とすること
により、全てのクロック生成回路211に対する停止信
号を論理「0」とし、停止指示を一括して解除すること
ができる。上述したようにして、クロック生成回路の動
作を制御することにより、クロック生成回路そのものが
電磁波ノイズの発生源である場合については、原因を特
定することができる。In this case, a reset signal accompanying the restart of the personal computer is input to the reset terminal of the latch 232, and the clock stop mode is set to logic "0". The signal is set to logic “0”, and the stop instruction can be released collectively. As described above, by controlling the operation of the clock generation circuit, when the clock generation circuit itself is a source of electromagnetic noise, the cause can be specified.
【0035】これに対して、クロック生成回路からユニ
ット内の各部にクロック信号を分配する配線パターンな
どが電磁波ノイズの発生源となる場合がある。次に、上
述したような配線パターンによるクロック信号の伝送を
制御する方法について説明する。図5に、請求項4を適
用したクロック生成回路の詳細構成図を示す。On the other hand, a wiring pattern for distributing a clock signal from the clock generation circuit to each part in the unit may be a source of electromagnetic noise. Next, a method of controlling transmission of a clock signal by the above-described wiring pattern will be described. FIG. 5 shows a detailed configuration diagram of a clock generation circuit to which claim 4 is applied.
【0036】図2のクロック生成回路211について、
クロックドライバ241は、水晶発振子218の出力信
号をドライバ回路242によって整形し、分配回路24
3を介して、ユニット内のk個の信号処理部2441 〜
244k に供給する構成となっている。この場合は、分
配回路243内部に、請求項4で述べた伝送スイッチ1
14として、上述したk個の信号処理部244それぞれ
に対応するアンドゲート245を備え、ドライバ回路2
42を介して得られたクロック信号と対応する停止信号
をインバータ2461 から246k により論理を反転し
た信号SP1〜SPkとの論理積を、対応する信号処理部2
44へのクロック信号として出力する構成とすればよ
い。The clock generation circuit 211 shown in FIG.
The clock driver 241 shapes the output signal of the crystal oscillator 218 by the driver circuit 242, and
3, k signal processing units 244 1 to 244 in the unit.
244 k . In this case, the transmission switch 1 described in claim 4 is provided inside the distribution circuit 243.
14, an AND gate 245 corresponding to each of the k signal processing units 244 described above is provided.
The logical product of the stop signal corresponding to the clock signal obtained through the inverter 42 and the signals SP1 to SPk obtained by inverting the logic of the corresponding stop signal by the inverters 246 1 to 246 k is output to the corresponding signal processor 2
A configuration may be employed in which the clock signal is output as a clock signal to 44.
【0037】なお、この実施形態では、停止信号(SP1
〜SPk)が論理「0」でアンドゲート245のクロック
信号が停止となり、論理「1」ではその反対となる。こ
のように、アンドゲート245に停止信号とクロック信
号とを入力し、その論理積をクロック信号として対応す
る信号処理部244に供給する構成とすることにより、
請求項3で述べた伝送スイッチ114の機能を実現し、
クロック信号を伝送する配線パターンが電磁波ノイズに
及ぼす影響を調べることができる。In this embodiment, the stop signal (SP1
... SPk) are at logic “0” and the clock signal of AND gate 245 is stopped, and at logic “1” the opposite is true. As described above, by inputting the stop signal and the clock signal to the AND gate 245 and supplying the logical product of the stop signal and the clock signal to the corresponding signal processing unit 244 as a clock signal,
Realizing the function of the transmission switch 114 described in claim 3,
The influence of the wiring pattern for transmitting the clock signal on the electromagnetic wave noise can be examined.
【0038】また、この場合は、図2に示した停止信号
生成部222で得られたn本の停止信号S1〜Snのうちm
本を上述したm個の信号処理部2441 〜244m に割
り当て、対応する停止信号SP1〜SPmとして、分配回路
243の該当するアンドゲート2451 〜245m にそ
れぞれ入力すればよい。これにより、複数の信号処理部
に対応する配線パターンそれぞれについて、クロック信
号の伝送/切断を独立に制御することが可能となり、配
線パターンにおけるクロストークが発生した場合などに
対応して、電磁波ノイズの発生源を特定する作業を支援
することができる。In this case, m of the n stop signals S1 to Sn obtained by the stop signal generation unit 222 shown in FIG.
The present assignment to the m signal processing unit 244 1 ~244 m described above, the corresponding stop signals SP1 to SPm, may be input to the corresponding AND gates 245 1 to 245 m of the distribution circuit 243. This makes it possible to independently control the transmission / disconnection of the clock signal for each of the wiring patterns corresponding to the plurality of signal processing units. We can assist in identifying the source.
【0039】[0039]
【発明の効果】以上に説明したように、本発明によれ
ば、複数のユニットに分散して配置されたクロック生成
手段によるクロック信号の供給動作を一括して管理し、
各クロック信号の供給動作をそれぞれ独立に制御するこ
とができるので、電子機器の解体や再組立などの煩雑な
作業を不要とし、電磁波ノイズの発生源を迅速かつ確実
に特定することが可能となる。As described above, according to the present invention, the supply operation of the clock signal by the clock generation means distributed in a plurality of units is managed collectively.
Since the supply operation of each clock signal can be controlled independently, complicated operations such as disassembly and reassembly of electronic devices are not required, and the source of electromagnetic wave noise can be quickly and reliably specified. .
【0040】また、請求項2、請求項3および請求項4
の発明を適用することにより、クロック信号の発生その
ものとクロック信号の伝送とに起因する電磁波ノイズを
切り分けることも可能である。更に、請求項5の発明を
適用すれば、電子機器全体を制御する中央処理装置のク
ロックを含めて、全てのクロック信号の供給を再開し、
電子機器を通常の状態で動作させることができ、電磁波
干渉の測定作業をスムーズに進めることができる。る。Further, claim 2, claim 3, and claim 4
By applying the present invention, it is also possible to separate the electromagnetic wave noise caused by the generation of the clock signal itself and the transmission of the clock signal. Further, when the invention of claim 5 is applied, supply of all clock signals including the clock of the central processing unit that controls the entire electronic device is restarted,
The electronic device can be operated in a normal state, and the work of measuring electromagnetic interference can proceed smoothly. You.
【図1】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図2】本発明のクロック制御装置を適用した電子機器
の構成図である。FIG. 2 is a configuration diagram of an electronic apparatus to which the clock control device of the present invention is applied.
【図3】停止信号生成部および停止回路の詳細構成図で
ある。FIG. 3 is a detailed configuration diagram of a stop signal generation unit and a stop circuit.
【図4】請求項5の発明を適用した停止信号生成部の別
構成例を示す図である。FIG. 4 is a diagram showing another configuration example of the stop signal generation unit to which the invention of claim 5 is applied.
【図5】請求項4の発明を適用したクロック生成回路の
詳細構成図である。FIG. 5 is a detailed configuration diagram of a clock generation circuit to which the invention of claim 4 is applied.
【図6】従来のクロック制御装置を適用したディスプレ
イ装置の構成図である。FIG. 6 is a configuration diagram of a display device to which a conventional clock control device is applied.
101 クロック生成手段 102 信号処理手段 103、201 ユニット 111 停止手段 112 停止指示手段 113 電源スイッチ 114 伝送スイッチ 115 解除手段 211、410 クロック生成回路 212、411 停止回路 213 発振素子 214 クロックドライバ 215 スイッチ 216 FET 217 ダイオード 218 水晶発振子 220 クロック制御部 221 停止制御部 222、231 停止信号生成部 223、232 ラッチ 224 レジスタ 225 アドレス判定部 226、233、245 アンドゲート 241 ドライバ回路 244 信号処理部 246、418 インバータ 412 ナンドゲート 413 分周回路 414 プロセッサ 415 画面制御回路 416 パラレル・シリアル(p/s)変換部 417 画面メモリ 101 clock generation means 102 signal processing means 103, 201 unit 111 stop means 112 stop instruction means 113 power switch 114 transmission switch 115 release means 211, 410 clock generation circuit 212, 411 stop circuit 213 oscillation element 214 clock driver 215 switch 216 FET 217 Diode 218 Crystal oscillator 220 Clock controller 221 Stop controller 222, 231 Stop signal generator 223, 232 Latch 224 Register 225 Address determiner 226, 233, 245 AND gate 241 Driver circuit 244 Signal processor 246, 418 Inverter 412 NAND gate 413 frequency dividing circuit 414 processor 415 screen control circuit 416 parallel / serial (p / s) conversion section 417 screen memory
Claims (5)
手段と、このクロック生成手段によって得られるクロッ
ク信号の供給に応じて動作する少なくとも1つの信号処
理手段を有する複数のユニットから構成される電子機器
に備えられるクロック制御装置において、 停止指示に応じて、対応する前記クロック生成手段によ
るクロック信号の供給動作を停止する停止手段と、 前記複数のユニットにそれぞれ配置されたクロック生成
手段の少なくとも1つによるクロック信号の供給動作を
選択的に停止する旨の選択指示に応じて、該当する停止
手段に対する停止指示を作成して送出する停止指示手段
とを備えたことを特徴とするクロック制御装置。1. An electronic apparatus comprising: a plurality of units each including at least one clock generation unit and at least one signal processing unit that operates in accordance with the supply of a clock signal obtained by the clock generation unit. In the clock control device, a stop unit that stops a clock signal supply operation by the corresponding clock generation unit in response to a stop instruction; and a clock signal output by at least one of the clock generation units respectively arranged in the plurality of units. A clock control device comprising: a stop instruction unit that creates and sends a stop instruction to a corresponding stop unit in response to a selection instruction to selectively stop a supply operation.
いて、 停止手段は、対応するクロック生成手段に対する駆動電
源の供給を切断する電源スイッチを備えた構成であるこ
とを特徴とするクロック制御装置。2. The clock control device according to claim 1, wherein the stop means includes a power switch for cutting off the supply of drive power to the corresponding clock generation means.
いて、 停止手段は、対応するクロック生成手段で発生されたク
ロック信号を伝送する配線を切断する伝送スイッチを備
えた構成であることを特徴とするクロック制御装置。3. The clock control device according to claim 1, wherein the stop means has a transmission switch for cutting a wiring for transmitting a clock signal generated by the corresponding clock generation means. Clock control device.
いて、 複数の信号処理手段にクロック信号を供給するクロック
生成手段に対応する停止手段は、前記複数の信号処理手
段に前記クロック信号を伝送する配線それぞれを切断す
る複数の伝送スイッチを備えた構成であり、 停止指示手段は、前記停止手段に対する停止指示とし
て、前記複数の配線の少なくとも1つを切断する旨を示
す情報を送出する構成であることを特徴とするクロック
制御装置。4. The clock control device according to claim 3, wherein the stopping unit corresponding to the clock generating unit that supplies the clock signal to the plurality of signal processing units transmits the clock signal to the plurality of signal processing units. The transmission unit includes a plurality of transmission switches for disconnecting each of the wirings, and the stop instruction unit transmits information indicating that at least one of the plurality of wirings is disconnected as a stop instruction to the stop unit. A clock control device characterized by the above-mentioned.
いて、 リセット信号の入力に応じて、停止指示手段に対して、
全てのクロック生成手段によるクロック信号を供給する
旨を指示する解除手段を備えた構成であることを特徴と
するクロック制御装置。5. The clock control device according to claim 1, wherein:
A clock control device comprising a release unit for instructing all clock generation units to supply a clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9308221A JPH11143568A (en) | 1997-11-11 | 1997-11-11 | Clock controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9308221A JPH11143568A (en) | 1997-11-11 | 1997-11-11 | Clock controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11143568A true JPH11143568A (en) | 1999-05-28 |
Family
ID=17978391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9308221A Pending JPH11143568A (en) | 1997-11-11 | 1997-11-11 | Clock controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11143568A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2008123127A (en) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | Information processing unit |
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-
1997
- 1997-11-11 JP JP9308221A patent/JPH11143568A/en active Pending
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CN104967794B (en) * | 2015-07-28 | 2023-09-19 | 格科微电子(上海)有限公司 | Power supply noise cancellation circuit suitable for CMOS image sensor |
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