JPH11135499A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH11135499A
JPH11135499A JP29740697A JP29740697A JPH11135499A JP H11135499 A JPH11135499 A JP H11135499A JP 29740697 A JP29740697 A JP 29740697A JP 29740697 A JP29740697 A JP 29740697A JP H11135499 A JPH11135499 A JP H11135499A
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metallic
wiring
semiconductor
device
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JP29740697A
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Japanese (ja)
Inventor
Kenichi Obata
幡 健 一 小
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which is constituted to prevent dielectric breakdown caused by charge up during patterning of a first layer metallic wiring in its electrical stray state by RIE without being affected by restriction on pattern layout or on circuit characteristic, and a manufacture method.
SOLUTION: In a manufacturing method of a semiconductor device, a discharge diffusion layer 7 is formed in an arbitrary position near a surface of a semiconductor board, and a first layer metallic wiring 5 is formed by patterning a first layer metallic wiring layer 1 by reactive ion etching after a part of the first layer metallic wiring layer 1 which is to be connected to only an electrode in its electrical stray state is connected also to the discharge diffusion layer 7 electrically.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体装置及びその製造方法に関し、特に、反応性イオンエッチング(RI The present invention relates to relates to a semiconductor device and a manufacturing method thereof, reactive ion etching (RI
E:Reactive Ion Etching)工程におけるチャージアップに起因する素子の破壊防止に好適なものである。 E: Reactive Ion Etching) is suitable in preventing damage of the element due to charge-up in the process.

【0002】 [0002]

【従来の技術】半導体装置の構造を、アルミニウム等の金属からなる多層金属配線を有する構造とする場合、第1層を含む各層の金属配線をパターニングするためのエッチングを反応性イオンエッチング(RIE:Reactive The structure of a semiconductor device, in the case of a structure having a multi-layer metal wiring made of metal such as aluminum, the etch reactive ion etching for patterning the metal wiring layers including a first layer (RIE: Reactive
Ion Etching)により行う場合がある。 It may be performed by Ion Etching).

【0003】図6は、従来の半導体装置の製造方法におけるRIE工程の際の半導体装置の構造を模式的に表した説明図である。 [0003] FIG. 6 is an explanatory view of the structure schematically showing the semiconductor device during the RIE process in the manufacturing method of the conventional semiconductor device.

【0004】半導体基板表面近傍に形成されたP型ウェル1内の所定の位置にN +型拡散層2が形成され、N + [0004] N + type diffusion layer 2 at a predetermined position on the semiconductor substrate surface P-type well 1, which is formed in the vicinity is formed, N +
型拡散層2にはアルミニウム等の金属からなる第1層金属配線4の一端が接続されている。 The type diffusion layer 2 one end of a first layer metal interconnection 4 made of a metal such as aluminum is connected. 第1層金属配線4のなかには、他端にポリシリコン等からなるゲート電極3 Among the first layer metal interconnection 4, a gate electrode 3 of polysilicon or the like on the other end
が接続されているものもある。 But there are also those that are connected. また、電気的浮遊状態にあるゲート電極6にのみ接続されている第1層金属配線5も存在する。 Also, the first layer metal interconnection 5 connected only to the gate electrode 6 in the electrical floating condition exists.

【0005】しかし、RIE工程を行う際に、浮遊ゲート電極6にのみ接続されている第1層金属配線5が存在すると、第1層金属配線5及びこれに接続された浮遊ゲート電極6のチャージアップにより、浮遊ゲート電極6 However, when performing the RIE process, if the first layer metal interconnection 5 connected only to the floating gate electrode 6 is present, the charge of the first layer metal interconnection 5 and the floating gate electrode 6 connected thereto by the up, the floating gate electrode 6
と他のゲート電極3又は基板との間に存在する層間絶縁膜9に高電圧が印加され、絶縁破壊不良が発生する。 And a high voltage is applied to the interlayer insulating film 9 which exists between the other gate electrode 3 or the substrate, the dielectric breakdown failure. 図7は、RIE工程におけるチャージアップに起因する絶縁破壊を防止する構造を有する従来の半導体装置の構造を模式的に表した説明図である。 Figure 7 is an explanatory view of the structure of a conventional semiconductor device schematically illustrating having a structure for preventing the dielectric breakdown due to charge-up in the RIE process.

【0006】上述のような第1層金属配線5及びこれに接続された浮遊ゲート電極6のチャージアップによる層間絶縁膜の絶縁破壊を防止するため、従来は、図7に示したように、浮遊ゲート電極6に接続された第1層金属配線5が、ゲート電極10を介して入力保護回路の拡散層2に接続されるようにパターン設計することにより、 [0006] As for preventing dielectric breakdown of the interlayer insulating film according to the first-layer metal wiring 5 and the charge-up of the floating gate electrode 6 connected thereto as described above, conventionally, as shown in FIG. 7, the floating by the first layer metal interconnection 5 connected to the gate electrode 6 is patterned designed to be connected to the diffusion layer 2 of the input protection circuit through the gate electrode 10,
チャージアップする電荷を放電させるという対策が採られていた。 Measures that discharges the electric charge to charge-up has been taken.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、浮遊ゲート電極6に接続された第1層金属配線5が入力保護回路の拡散層2に接続されるようにパターン設計することによるチャージアップの防止方法には、以下のような問題点があった。 [SUMMARY OF THE INVENTION However, the method of preventing charge-up due to the pattern designed so that the first layer metal interconnection 5 connected to the floating gate electrode 6 is connected to the diffusion layer 2 of the input protection circuit has the following problems. 即ち、浮遊ゲート電極6及び第1層金属配線の上下若しくは周囲に他の配線が形成される場合等のパターンレイアウト上の制約、又は、入力保護回路の拡散層2に接続する際にゲート電極10を挿入することによる信号伝搬遅延時間増加等の回路特性上の制約により、上記方法は実施できない場合も少なくなく、完全なチャージアップの防止は困難であった。 That is, floating up and down or limitations on the pattern layout of such other wire around is formed in the gate electrode 6 and the first layer metal interconnection, or the gate electrode 10 to connect to the diffusion layer 2 of the input protection circuit constraints on the circuit characteristics such as increased signal propagation delay time by inserting the above method is not a few cases that can not be performed, preventing a complete charge-up is difficult.

【0008】本発明は上記問題点に鑑みてなされたもので、その目的は、電気的浮遊状態にある第1層金属配線をRIEによりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上又は回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置及びその製造方法を提供することである。 [0008] The present invention has been made in view of the above problems, the purpose is breakdown caused by the first-layer metal wiring is electrically floating state to charge up at the time of patterning by RIE, a pattern layout without restrictions on the upper or circuit characteristics is to provide a structure semiconductor device and a manufacturing method thereof which can prevent.

【0009】 [0009]

【課題を解決するための手段】本発明に係る半導体装置の製造方法によれば、半導体基板表面近傍の任意の位置に放電用拡散層を形成し、電気的浮遊状態にある電極にのみ接続されることとなる第1層金属配線層の部分を放電用拡散層にも電気的に接続した後、第1層金属配線層を反応性イオンエッチングによりパターニングして第1 According to the method of manufacturing a semiconductor device according to the present invention According to an aspect of the discharge diffusion layer is formed at an arbitrary position in the vicinity of the semiconductor substrate surface, is connected only to the electrode which is in electrical floating state after a portion of the first metal wiring layer to be a Rukoto it was connected electrically to the discharge diffusion layer, first with a first metal wiring layer is patterned by reactive ion etching 1
層金属配線を形成することを特徴とし、この構成により、電気的浮遊状態にある第1層金属配線をRIEによりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上又は回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置の製造方法を提供することができる。 Characterized by forming a layer metal wiring, this configuration of the first-layer metal wiring is electrically floating state breakdown due to charge-up at the time of patterning by RIE, on the pattern layout or circuit characteristics on without constraints, manufacturing method of a semiconductor device configured to be capable of preventing can provide.

【0010】具体的には、本発明に係る半導体装置の製造方法は、半導体基板表面近傍の任意の位置に放電用拡散層を形成する第1の工程と、半導体基板上に第1の層間絶縁膜を形成する第2の工程と、第1の層間絶縁膜上に電極を形成する第3の工程と、電極を覆って第2の層間絶縁膜を形成する第4の工程と、電極のうち電気的浮遊状態にある電極にのみ接続されることとなる第1層金属配線層の部分が放電用拡散層にも電気的に接続されるように、第2の層間絶縁膜の所定の位置にコンタクトホールを開口する第5の工程と、第2の層間絶縁膜上に第1層金属配線層を形成する第6の工程と、第1層金属配線層を反応性イオンエッチングによりパターニングして第1層金属配線を形成する第7の工程と、を備えたものである。 [0010] Specifically, the method of manufacturing a semiconductor device according to the present invention includes a first step of forming a discharge diffusion layer at an arbitrary position in the vicinity of the semiconductor substrate surface, a first interlayer insulating on a semiconductor substrate a second step of forming a film, and a third step of forming an electrode on the first interlayer insulating film, a fourth step of forming a second interlayer insulating film covering the electrode, of the electrode as part of the first layer metal interconnection layer it will be connected only to the electrode which is in electrical floating state is electrically connected to the discharge diffusion layer, in place of the second interlayer insulating film a fifth step of forming a contact hole, a sixth step of forming a first metal wiring layer on the second interlayer insulating film, first by the first metal wiring layer is patterned by reactive ion etching a seventh step of forming a first layer metal interconnection, are those having a.

【0011】第1層金属配線と放電用拡散層とを接続したままにしておくと回路特性への影響がある場合には、 [0011] If and leave it connects the first-layer metal wiring and the discharge diffusion layer is affected by the circuit characteristics,
さらに、第1層金属配線と放電用拡散層との接続を切断する第6の工程を備えたものとするとよい。 Additionally, or equal to those with a sixth step of cutting a connection between the first-layer metal wiring and the discharge diffusion layer.

【0012】本発明に係る半導体装置によれば、半導体基板表面近傍の任意の位置に形成された放電用拡散層と、半導体基板上に形成された第1の層間絶縁膜と、第1の層間絶縁膜上に形成された電極と、電極を覆って形成された第2の層間絶縁膜と、電極のうち電気的浮遊状態にある電極にのみ接続され、かつ、放電用拡散層にも電気的に接続された第1層金属配線と、を備えたことを特徴とし、この構成により、電気的浮遊状態にある第1 According to the semiconductor device according to the present invention, the discharge diffusion layer formed in an arbitrary position in the vicinity of the semiconductor substrate surface, a first interlayer insulating film formed on a semiconductor substrate, a first interlayer an electrode formed on the insulating film, a second interlayer insulating film covering the electrode is connected only to the electrode which is in electrical floating state of the electrodes, and electrically to the discharge diffusion layer a first layer metal wire connected, by comprising characterized in, first with this arrangement, the electrical floating state
層金属配線をRIEによりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上又は回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置を提供することができる。 The breakdown caused by a layer metal interconnection to the charge-up at the time of patterning by RIE, it is possible to provide a semiconductor device without which is capable of preventing structure being restricted on the pattern layout or circuit characteristics.

【0013】第1層金属配線は、アルミニウムからなるものとするとよい。 [0013] The first layer metal lines, may be assumed to consist of aluminum.

【0014】放電用拡散層は、半導体基板表面近傍に形成されたP型ウェル内に形成されたN +型拡散層であるものとするとよい。 [0014] discharge diffusion layer may assumed to be N + -type diffusion layer formed on the semiconductor substrate near the surface formed in a P-type well.

【0015】 [0015]

【発明の実施の形態】以下、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照しながら説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.

【0016】図1は、本発明に係る半導体装置の断面構造図である。 [0016] Figure 1 is a cross-sectional view of a semiconductor device according to the present invention.

【0017】図1に示した本発明に係る半導体装置は以下のように構成されている。 [0017] The semiconductor device according to the present invention shown in FIG. 1 is configured as follows.

【0018】半導体基板表面近傍に形成されたP型ウェル1内の所定の位置にN +型拡散層2が形成され、N + The N + -type diffusion layer 2 at a predetermined position on the semiconductor substrate surface P-type well 1, which is formed in the vicinity is formed, N +
型拡散層2にはアルミニウム等の金属からなる第1層金属配線4の一端が接続されている。 The type diffusion layer 2 one end of a first layer metal interconnection 4 made of a metal such as aluminum is connected. 第1層金属配線4のなかには、他端にポリシリコン等からなるゲート電極3 Among the first layer metal interconnection 4, a gate electrode 3 of polysilicon or the like on the other end
が接続されているものもある。 But there are also those that are connected. また、電気的浮遊状態にあるゲート電極6にのみ接続されている第1層金属配線5も存在する。 Also, the first layer metal interconnection 5 connected only to the gate electrode 6 in the electrical floating condition exists.

【0019】上述のように、RIE工程を行う際に、浮遊ゲート電極6にのみ接続されている第1層金属配線5 [0019] As described above, when performing the RIE process, the first metal wiring layer is connected only to the floating gate electrode 6 5
が存在すると、第1層金属配線5及びこれに接続された浮遊ゲート電極6のチャージアップにより、浮遊ゲート電極6と他のゲート電極3又は基板との間に存在する層間絶縁膜に高電圧が印加され、絶縁破壊不良が発生する。 When There exists, by the charge-up of the first layer metal interconnection 5 and the floating gate electrode 6 connected thereto, a high voltage in the interlayer insulating film existing between the floating gate electrode 6 and the other of the gate electrode 3 and the substrate It is applied, dielectric breakdown failure.

【0020】そこで、本発明に係る半導体装置においては、予め任意の位置に放電用拡散層7を形成し、その放電用拡散層7に上記第1層金属配線5を電気的に接続する。 [0020] Therefore, in the semiconductor device according to the present invention, in advance to form a discharge diffusion layer 7 at an arbitrary position, for electrically connecting the first-layer metal wiring 5 to the discharge diffusion layer 7. これにより、RIEを行う際に、第1層金属配線5 Thus, in performing the RIE, the first metal wiring layer 5
及びこれに接続された浮遊ゲート電極6へのチャージが放電用拡散層7に放電されるので、周囲の層間絶縁膜の絶縁破壊不良を防止することができる。 Because and charge to the floating gate electrode 6 connected thereto is discharged to the discharge diffusion layer 7, it is possible to prevent dielectric breakdown failure of the surrounding interlayer insulating films. 本発明に係る半導体装置の場合、放電用拡散層7は第1層金属配線を接続するために都合の良い任意の位置に形成すればよく、 For the semiconductor device according to the present invention, the discharge diffusion layer 7 may be formed at any position convenient for connecting the first-layer metal wiring,
放電用拡散層7を形成するための面積が確保できれば実施可能であるので、パターンレイアウト上又は回路特性上の制約を受けることもない。 Since the area for forming the discharge diffusion layer 7 can be implemented if secured, nor any constraints of or on the circuit characteristics pattern layout.

【0021】次に、本発明に係る半導体装置の製造方法の実施の形態について説明する。 Next, it will be described embodiments of a method of manufacturing a semiconductor device according to the present invention.

【0022】図2乃至図4は、本発明に係る半導体装置の製造方法の各製造工程における半導体装置の断面構造図である。 [0022] FIGS. 2-4 are cross-sectional structural view of a semiconductor device in respective manufacturing steps of a method of manufacturing a semiconductor device according to the present invention.

【0023】最初に、図2に示したように、半導体基板表面近傍に形成されたP型ウェル1内の所定の位置にN [0023] First, as shown in FIG. 2, N at a predetermined position in the P-type well 1, which is formed in the vicinity of the semiconductor substrate surface
+型拡散層2と、任意の位置に放電用拡散層7を形成する。 + -type diffusion layer 2, to form a discharge diffusion layer 7 at an arbitrary position. ここでは、放電用拡散層7は、P型ウェル1内に形成するので、N +型拡散層とする。 Here, the discharge diffusion layer 7, because it forms the P-type well 1, and N + -type diffusion layer. +型拡散層2は、 N + -type diffusion layer 2,
半導体集積回路の構成上所定の位置に形成するが、放電用拡散層7は、電気的浮遊状態にあるゲート電極にのみ接続されることとなる第1層金属配線を接続するために都合の良い任意の位置に形成する。 While forming the structure on a predetermined position of the semiconductor integrated circuit, the discharge diffusion layer 7 is convenient to connect the first-layer metal wiring will be connected only to the gate electrode in electrical floating state formed in any position. 次に、図3に示したように、ポリシリコン等からなる第1層ゲート電極6を形成し、層間絶縁膜を介して、ポリシリコン等からなる第2層ゲート電極3を形成する。 Next, as shown in FIG. 3, to form a first-layer gate electrode 6 made of polycrystalline silicon or the like, via an interlayer insulating film, forming a second-layer gate electrode 3 of polysilicon or the like.

【0024】さらに、第2層ゲート電極3上に層間絶縁膜を形成し、その層間絶縁膜の所定の位置にコンタクトホールを開口した後、全面に第1層金属配線層11を形成する。 Furthermore, an interlayer insulating film on the second layer gate electrode 3, after forming a contact hole in a predetermined position of the interlayer insulating film, forming a first metal wiring layer 11 on the entire surface. この際、放電用拡散層7上の層間絶縁膜にもコンタクトホールを開口し、放電用拡散層7にも、コンタクトホールを介して第1層金属配線層11が接続されるようにする。 At this time, a contact hole in the interlayer insulating film on the discharge diffusion layer 7, to the discharge diffusion layer 7, the first metal wiring layer 11 via the contact hole is to be connected. その後、RIE工程により、第1層金属配線層11を所定の形状にパターニングして第1層金属配線4及び5を形成すると、図1に示した本発明に係る半導体装置が完成する。 Thereafter, the RIE process, when the first metal wiring layer 11 to form the first-layer metal wirings 4 and 5 are patterned into a predetermined shape, the semiconductor device is completed according to the present invention shown in FIG.

【0025】図5は、本発明に係る半導体装置の構造を平面的に表した説明図である。 FIG. 5 is an explanatory view of the structure of a semiconductor device according to the present invention represented in a plane.

【0026】図5に示したように、浮遊ゲート電極6に一端が接続された第1層金属配線5の他端の下部となる位置に、予め放電用拡散層7を形成しておき、RIE工程前の第1層金属配線形成の際に、第1層金属配線5が放電用拡散層7に電気的に接続されるようにしておく。 [0026] As shown in FIG. 5, the lower a position of the other end of the first layer metal interconnection 5 having one end connected to the floating gate electrode 6 formed in advance discharge diffusion layer 7, RIE when process of the first layer metal interconnection formed before, keep as the first layer metal wiring 5 is electrically connected to the discharge diffusion layer 7.
従って、第1層金属配線5及び浮遊ゲート電極6が、他の電極配線8により囲い込まれている場合であっても、 Thus, the first-layer metal wiring 5 and the floating gate electrode 6, even if it is enclosed by the other electrode wire 8,
本発明に係る半導体装置の製造方法は実施可能であり、 The method of manufacturing a semiconductor device according to the present invention can be implemented,
第1層金属配線5及び浮遊ゲート電極6のチャージアップに起因する周囲の層間絶縁膜の絶縁破壊不良を防止することができる。 It is possible to prevent dielectric breakdown failure of the surrounding interlayer insulating film due to charge-up of the first layer metal interconnection 5 and the floating gate electrode 6. また、第1層金属配線5を放電用拡散層7に接続しても第1層金属配線5の配線抵抗は変わらないので、入力保護回路までの距離が大きい場合でも、 Moreover, since even when connecting the first-layer metal wiring 5 to the discharge diffusion layer 7 does not change the wiring resistance of the first layer metal interconnection 5, even when the distance to the input protection circuit is large,
信号伝搬遅延時間増加等の回路特性への影響はほとんどない。 There is almost no influence on the circuit characteristics such as increased signal propagation delay time.

【0027】尚、第1層金属配線5と放電用拡散層7とを接続したままにしておくと回路特性への影響がある場合には、RIE工程後に第1層金属配線5と放電用拡散層7との接続を切断しておくとよい。 [0027] Incidentally, when there is impact to keep the circuit characteristics remain connected to the first layer metal interconnection 5 and the discharge diffusion layer 7, the diffusion discharge between the first layer metallic wiring 5 after the RIE step You may want to disconnect the layer 7.

【0028】また、半導体装置の構造に応じて放電用拡散層7の導電型はP型又はN型のいずれでもよく、第1 Further, the conductivity type of the discharge diffusion layer 7 according to the structure of the semiconductor device can be either P-type or N-type, the first
層金属配線の材料もアルミニウム以外の他の材料であってもよい。 The material of the layer metal interconnect may also be a material other than aluminum.

【0029】 [0029]

【発明の効果】本発明に係る半導体装置の製造方法によれば、半導体基板表面近傍の任意の位置に放電用拡散層を形成し、電気的浮遊状態にある電極にのみ接続されることとなる第1層金属配線層の部分を放電用拡散層にも電気的に接続した後、第1層金属配線層を反応性イオンエッチングによりパターニングして第1層金属配線を形成することとしたので、電気的浮遊状態にある第1層の金属配線をRIEによりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上又は回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置の製造方法を提供することができる。 According to the method of manufacturing a semiconductor device according to the present invention, the discharge diffusion layer is formed at an arbitrary position in the vicinity of the semiconductor substrate surface, it will be connected only to the electrode which is in electrical floating state after be electrically connected to portions of the first metal wiring layer to the discharge diffusion layer, so it was decided to the first metal wiring layer to form a first layer metal interconnection is patterned by reactive ion etching, the breakdown caused by the metal wires in the first layer is in electrical floating state to charge up at the time of patterning by RIE, without any constraints of the pattern layout or circuit characteristics, of which is capable of preventing structure it is possible to provide a manufacturing method of a semiconductor device.

【0030】本発明に係る半導体装置によれば、電極のうち電気的浮遊状態にある電極にのみ接続された第1層金属配線が、放電用拡散層にも電気的に接続されているので、電気的浮遊状態にある第1層の金属配線をRIE According to the semiconductor device according to the invention, the first metal wiring layer connected only to the electrode which is in electrical floating state of the electrodes, since it is electrically connected to the discharge diffusion layer, RIE metal wires in the first layer is in electrical floating state
によりパターニングする際におけるチャージアップに起因する絶縁破壊を、パターンレイアウト上又は回路特性上の制約を受けることなく、防止することが可能な構成の半導体装置を提供することができる。 The dielectric breakdown due to charge-up at the time of patterning, it is possible to provide a semiconductor device without which is capable of preventing structure being restricted on the pattern layout or circuit characteristics.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る半導体装置の断面構造図。 Cross-sectional view of a semiconductor device according to the invention; FIG.

【図2】本発明に係る半導体装置の製造方法の一製造工程における半導体装置の断面構造図。 Cross-sectional view of a semiconductor device in one manufacturing step of a method of manufacturing a semiconductor device according to the invention; FIG.

【図3】本発明に係る半導体装置の製造方法の一製造工程における半導体装置の断面構造図。 Cross-sectional view of a semiconductor device in one manufacturing step of a method of manufacturing a semiconductor device according to the present invention; FIG.

【図4】本発明に係る半導体装置の製造方法の一製造工程における半導体装置の断面構造図。 Cross-sectional view of a semiconductor device in one manufacturing step of a method of manufacturing a semiconductor device according to the present invention; FIG.

【図5】本発明に係る半導体装置の構造を平面的に表した説明図。 Illustration showing a planar structure of a semiconductor device according to the present invention; FIG.

【図6】従来の半導体装置の製造方法におけるRIE工程の際の半導体装置の構造を模式的に表した説明図。 Figure 6 is an explanatory view of the structure schematically showing the semiconductor device during the RIE process in the manufacturing method of the conventional semiconductor device.

【図7】RIE工程におけるチャージアップに起因する絶縁破壊を防止する構造を有する従来の半導体装置の構造を模式的に表した説明図。 Figure 7 is an explanatory view of the structure schematically illustrating a conventional semiconductor device having a structure for preventing the dielectric breakdown due to charge-up in the RIE process.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 P型ウェル 2 N +型拡散層 3、10 ゲート電極 4 第1層金属配線 5 浮遊ゲート電極に接続された第1層金属配線 6 浮遊ゲート電極 7 放電用拡散層 8 他の電極配線 9 層間絶縁膜 11 第1層金属配線層 1 P-type well 2 N + -type diffusion layer 3, 10 a gate electrode 4 first layer metallic wiring 5 is connected to the floating gate electrode a first layer metal interconnection 6 floating gate electrode 7 discharge diffusion layer 8 other electrode wiring 9 layers insulating film 11 first metal wiring layer

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板表面近傍の任意の位置に放電用拡散層を形成し、電気的浮遊状態にある電極にのみ接続されることとなる第1層金属配線層の部分を前記放電用拡散層にも電気的に接続した後、前記第1層金属配線層を反応性イオンエッチングによりパターニングして第1 1. A discharge diffusion layer is formed at an arbitrary position in the vicinity of the semiconductor substrate surface, electrically floating state electrodes only diffusion part the discharge of the first layer metal interconnection layer will be connected in after electrically connected to the layer, the patterned by reactive ion etching the first metal wiring layer 1
    層金属配線を形成することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by forming a layer metal wiring.
  2. 【請求項2】半導体基板表面近傍の任意の位置に放電用拡散層を形成する第1の工程と、 前記半導体基板上に第1の層間絶縁膜を形成する第2の工程と、 前記第1の層間絶縁膜上に電極を形成する第3の工程と、 前記電極を覆って第2の層間絶縁膜を形成する第4の工程と、 前記電極のうち電気的浮遊状態にある電極にのみ接続されることとなる第1層金属配線層の部分が前記放電用拡散層にも電気的に接続されるように、前記第2の層間絶縁膜の所定の位置にコンタクトホールを開口する第5の工程と、 前記第2の層間絶縁膜上に前記第1層金属配線層を形成する第6の工程と、 前記第1層金属配線層を反応性イオンエッチングによりパターニングして第1層金属配線を形成する第7の工程と、を備えたことを特徴とする半導体装置の Wherein a first step of forming a discharge diffusion layer at an arbitrary position in the vicinity of the semiconductor substrate surface, a second step of forming a first interlayer insulating film on the semiconductor substrate, the first connecting a third step of forming an electrode on the interlayer insulating film, a fourth step of forming a second interlayer insulating film covering said electrode, only the electrode in the electrically floating state of the electrodes is such that to become part of the first metal wiring layer can be electrically connected to the discharge diffusion layer is, the fifth contact holes at predetermined positions of the second interlayer insulating film a step, a sixth step of forming the first metal wiring layer on the second interlayer insulating film, the first metal interconnect is patterned by reactive ion etching the first metal wiring layer a seventh step of forming, in a semiconductor device characterized by comprising a 造方法。 Production method.
  3. 【請求項3】請求項2に記載の半導体装置の製造方法において、さらに、 前記第1層金属配線と前記放電用拡散層との接続を切断する第8の工程を備えたことを特徴とする半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 2, further comprising the eighth step to cut off the connection between the first layer metal wiring and the discharge diffusion layer the method of manufacturing a semiconductor device.
  4. 【請求項4】請求項1乃至3のいずれかに記載の半導体装置の製造方法において、 前記第1層金属配線は、アルミニウムからなるものであることを特徴とする半導体装置の製造方法。 4. A method of manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the first layer metal lines, a method of manufacturing a semiconductor device, characterized in that is made of aluminum.
  5. 【請求項5】請求項1乃至4のいずれかに記載の半導体装置の製造方法において、 前記放電用拡散層は、前記半導体基板表面近傍に形成されたP型ウェル内に形成されたN +型拡散層であることを特徴とする半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to any one of claims 1 to 4, wherein the discharge diffusion layer, the N + -type formed on the semiconductor substrate surface P type well formed in the vicinity of the method of manufacturing a semiconductor device which is a diffusion layer.
  6. 【請求項6】半導体基板表面近傍の任意の位置に形成された放電用拡散層と、 前記半導体基板上に形成された第1の層間絶縁膜と、 前記第1の層間絶縁膜上に形成された電極と、 前記電極を覆って形成された第2の層間絶縁膜と、 前記電極のうち電気的浮遊状態にある電極にのみ接続され、かつ、前記放電用拡散層にも電気的に接続された第1層金属配線と、を備えたことを特徴とする半導体装置。 6. A semiconductor substrate any of the discharge diffusion layer formed in a position near a first interlayer insulating film formed on said semiconductor substrate, formed on the first interlayer insulating film and electrodes, and the second interlayer insulating film covering the electrode is connected only to the electrode which is in electrical floating state of the electrodes and also electrically connected to the discharge diffusion layer a semiconductor device comprising: the first layer metal interconnection, further comprising were.
  7. 【請求項7】請求項6に記載の半導体装置において、 前記第1層金属配線は、アルミニウムからなるものであることを特徴とする半導体装置。 7. The semiconductor device according to claim 6, wherein the first layer metal lines, wherein a is made of aluminum.
  8. 【請求項8】請求項6又は7のいずれかに記載の半導体装置において、 前記放電用拡散層は、前記半導体基板表面近傍に形成されたP型ウェル内に形成されたN +型拡散層であることを特徴とする半導体装置。 8. The semiconductor device according to claim 6 or 7, wherein the discharge diffusion layer in the semiconductor substrate surface N + -type diffusion layer formed on the P type well formed in the vicinity of wherein a in.
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