JPH11122045A - Fet mixer circuit - Google Patents
Fet mixer circuitInfo
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- JPH11122045A JPH11122045A JP28078297A JP28078297A JPH11122045A JP H11122045 A JPH11122045 A JP H11122045A JP 28078297 A JP28078297 A JP 28078297A JP 28078297 A JP28078297 A JP 28078297A JP H11122045 A JPH11122045 A JP H11122045A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、FET(電界効
果型トランジスタ)を用いて、局部発振信号(LO信
号)と、入力信号(例えば、中間周波数としてのIF信
号)との、それぞれの周波数の和や差の周波数成分(例
えば、無線周波数としてのRF信号)を発生させるミキ
サ回路(FETミキサ回路)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the use of an FET (field effect transistor) to control the frequency of each of a local oscillation signal (LO signal) and an input signal (for example, an IF signal as an intermediate frequency). The present invention relates to a mixer circuit (FET mixer circuit) that generates a frequency component of a sum or a difference (for example, an RF signal as a radio frequency).
【0002】なお、LO信号とIF信号との、それぞれ
の周波数の和の値を有する周波数成分を発生させるミキ
サ回路をアップコンバータといい、それぞれの周波数の
差の値を有する周波数成分を発生させるミキサ回路をダ
ウンコンバータといい、特に、この発明は、アップコン
バータに適したFETミキサ回路に関する。A mixer circuit that generates a frequency component having the sum of the respective frequencies of the LO signal and the IF signal is called an up-converter, and a mixer that generates a frequency component having a difference value between the respective frequencies. The circuit is called a down converter, and in particular, the present invention relates to an FET mixer circuit suitable for an up converter.
【0003】[0003]
【従来の技術】従来のFETミキサ回路として、例え
ば、文献1(T.Hirota etal.,1984
IEEE MTT Vol. MTT−32(7)p
p.679〜683, July 1984)に開示さ
れた回路がある。2. Description of the Related Art A conventional FET mixer circuit is disclosed in, for example, Reference 1 (T. Hirota et al., 1984).
IEEE MTT Vol. MTT-32 (7) p
p. 679-683, July 1984).
【0004】この発明を説明するに先立ち、図6を参照
して、この従来のFETミキサ回路を説明する。すなわ
ち、このFETミキサ回路10は、基本的に、一つのF
ET(電界効果型トランジスタ)12と、ゲートバイア
ス電圧印加用回路22と、ゲートバイアス電圧の印加の
ための高周波遮断用回路20と、ドレインバイアス電圧
印加用回路30と、ドレインバイアス電圧の印加のため
の高周波遮断用回路28と、LOポート(局部周波数発
振ポート)32と、IFポート(中間周波数発振ポー
ト)34と、RFポート(無線周波数発振ポート)36
とを備えている。Prior to describing the present invention, this conventional FET mixer circuit will be described with reference to FIG. That is, the FET mixer circuit 10 basically includes one F
An ET (field effect transistor) 12, a gate bias voltage application circuit 22, a high frequency cutoff circuit 20 for applying a gate bias voltage, a drain bias voltage application circuit 30, and a drain bias voltage application High frequency cutoff circuit 28, LO port (local frequency oscillation port) 32, IF port (intermediate frequency oscillation port) 34, RF port (radio frequency oscillation port) 36
And
【0005】そして、この従来のFETミキサ回路は、
下記のような回路構成となっている。FET12のゲー
ト12aは、LO信号入力整合回路14を介してLO信
号が入力されるLOポート32に接続されている。この
LOポート32と、LO信号入力整合回路14との接続
点bに、ローパス構成のIF信号入力整合回路(IFフ
ィルタ)18が接続されている。そして、このIFフィ
ルタ18は、コンデンサ38aを介して、IFポート3
4に接続されている。また、このIFフィルタ18と、
コンデンサ38aの接続中点aとは、上述した高周波遮
断用回路20を介して、直流(DC)のゲートバイアス
電圧を印加するためのゲートバイアス電圧印加用回路2
2に接続されている。[0005] The conventional FET mixer circuit has
It has the following circuit configuration. The gate 12 a of the FET 12 is connected to the LO port 32 to which the LO signal is input via the LO signal input matching circuit 14. A low-pass IF signal input matching circuit (IF filter) 18 is connected to a connection point b between the LO port 32 and the LO signal input matching circuit 14. The IF filter 18 is connected to the IF port 3 via a capacitor 38a.
4 is connected. Also, this IF filter 18 and
The connection middle point a of the capacitor 38a is connected to the gate bias voltage application circuit 2 for applying a direct current (DC) gate bias voltage via the high frequency cutoff circuit 20 described above.
2 are connected.
【0006】さらに、このFET12のドレイン12b
は、RF信号出力整合回路16およびコンデンサ38b
の直列回路を介してRFポート36に接続されている。
このRF信号出力整合回路16とコンデンサ38bとの
接続中点cは、RF阻止フィルタ26、高周波遮断用回
路28およびコンデンサ38cの直列回路を介して、グ
ランド(アース端子)40に接続されている。そして、
RF阻止フィルタ26と、高周波遮断用回路28との接
続中点dに対して、ドレインバイアス電圧印加用回路3
0が接続してある。また、FET12のソース12c
を、グランド40に接続してある。Furthermore, the drain 12b of the FET 12
Are the RF signal output matching circuit 16 and the capacitor 38b
Is connected to the RF port 36 through a series circuit of.
A connection point c between the RF signal output matching circuit 16 and the capacitor 38b is connected to the ground (earth terminal) 40 via a series circuit of the RF blocking filter 26, the high frequency cutoff circuit 28, and the capacitor 38c. And
The drain bias voltage applying circuit 3 is connected to the intermediate point d between the RF blocking filter 26 and the high frequency blocking circuit 28.
0 is connected. The source 12c of the FET 12
Is connected to the ground 40.
【0007】ここで、従来のFETミキサ回路10にお
いて、LOポート32に入力される超高周波のLO信号
は、ミリ波発振器(図示せず)で発振された信号を、ア
ンプ(図示せず)を用いて増幅して得るか、または逓倍
器(図示せず)を用いて周波数を増加させて得ている。
このLO信号がLOポート32に入力されると、かかる
LO信号は、LO信号入力整合回路14を介して、ソー
ス接地されたFET12のゲート12aに入力される。Here, in the conventional FET mixer circuit 10, an ultra-high frequency LO signal input to the LO port 32 is a signal oscillated by a millimeter wave oscillator (not shown) and an amplifier (not shown). Or by using a multiplier (not shown) to increase the frequency.
When the LO signal is input to the LO port 32, the LO signal is input to the gate 12a of the FET 12 whose source is grounded via the LO signal input matching circuit 14.
【0008】また、IFポート34からは、比較的低周
波数(例えば、1〜5GHz)のIF信号(中間周波
数)が、接続点bを介して、FET12のゲート12a
に入力される。From the IF port 34, an IF signal (intermediate frequency) of a relatively low frequency (for example, 1 to 5 GHz) is supplied to the gate 12a of the FET 12 through the connection point b.
Is input to
【0009】そして、ゲートバイアス電圧印加用回路2
2から、高周波遮断用回路20を介して、FET12の
ゲート12aに対してゲートバイアス電圧が印加され、
ドレインバイアス電圧印加用回路30から、FET12
のドレイン12bに対してドレインバイアス電圧が印加
されており、FET12の動作点の位置が調節されてい
る。And a gate bias voltage application circuit 2
2, a gate bias voltage is applied to the gate 12a of the FET 12 through the high-frequency cutoff circuit 20,
From the drain bias voltage application circuit 30, the FET 12
A drain bias voltage is applied to the drain 12b, and the position of the operating point of the FET 12 is adjusted.
【0010】したがって、FET12のゲート12aに
入力されたLO信号と、IF信号とは、それぞれかかる
FET12内でミキシングされて、それぞれの周波数が
加算された値、すなわち、LO信号の周波数(以下、L
O周波数)と、IF信号の周波数(以下、IF周波数)
とが合算され、これらの周波数の和の値を有するRF信
号となる。すなわち、このFETミキサ回路10は、F
ET12の非線形特性により、超高周波であるLO信号
の入力に起因してLO信号の入力側の反射係数が変調さ
れた状態で、LO信号とIF信号とがミキシングされて
RF信号となる。そして、このRF信号は、RFポート
36から出力される。Therefore, the LO signal and the IF signal input to the gate 12a of the FET 12 are mixed in the FET 12, respectively, and their respective frequencies are added, that is, the frequency of the LO signal (hereinafter referred to as L).
O frequency) and IF signal frequency (hereinafter, IF frequency)
Are summed to obtain an RF signal having the value of the sum of these frequencies. That is, the FET mixer circuit 10
The LO signal and the IF signal are mixed into an RF signal in a state where the reflection coefficient on the input side of the LO signal is modulated due to the input of the LO signal of an ultra-high frequency due to the nonlinear characteristic of the ET 12. The RF signal is output from the RF port 36.
【0011】また、RF阻止フィルタ26は、高周波遮
断用回路28やドレインバイアス電圧印加用回路30へ
のRF信号の入力を有効に防止しつつ、FET12のド
レイン12bに対して、直流(DC)であるドレインバ
イアス電圧を印加可能としてある。The RF blocking filter 26 effectively prevents input of an RF signal to the high-frequency cutoff circuit 28 and the drain bias voltage application circuit 30 while applying a direct current (DC) to the drain 12 b of the FET 12. A certain drain bias voltage can be applied.
【0012】[0012]
【発明が解決しようとする課題】しかしながら、従来の
FETミキサ回路においては、超高周波であるLO信号
と、比較的低周波であるIF信号とを直接的に一つのF
ETを用いてミキシングしていた。そのため、例えば5
0GHz程度のLO信号をミリ波発振器で発生させるた
めには、ミリ波発振器の性能上、LO信号の出力が低下
してしまうという問題があった。例えば、周波数30G
HzのLO信号を発生させるミリ波発振器においては、
0dBm程度の出力であったものが、周波数60GHz
のLO信号を発生させるミリ波発振器においては、−6
dBm程度の出力に低下してしまうのである。However, in the conventional FET mixer circuit, the LO signal having an extremely high frequency and the IF signal having a relatively low frequency are directly converted into one F signal.
Mixing using ET. Therefore, for example, 5
In order to generate an LO signal of about 0 GHz with a millimeter wave oscillator, there is a problem that the output of the LO signal is reduced due to the performance of the millimeter wave oscillator. For example, frequency 30G
In a millimeter-wave oscillator that generates an LO signal in Hz,
The output was about 0 dBm, but the frequency was 60 GHz.
In the millimeter wave oscillator that generates the LO signal of
The output is reduced to about dBm.
【0013】したがって、50GHz程度の超高周波で
あるLO信号を用いて、例えば1〜5GHz程度の周波
数を有するIF信号をミキシングする場合には、ミリ波
発振器とLOポートとの間に、アンプを設けて、低出力
のLO信号の出力を、例えば0dBm程度まで増加させ
る必要があった。Therefore, when an IF signal having a frequency of, for example, about 1 to 5 GHz is to be mixed using an LO signal having an extremely high frequency of about 50 GHz, an amplifier is provided between the millimeter wave oscillator and the LO port. Thus, it is necessary to increase the output of the low-output LO signal to, for example, about 0 dBm.
【0014】一方、30GHz未満の比較的低周波のL
O信号をミリ波のなかでも特に準ミリ波と一般に呼ぶ
が、かかる準ミリ波のLO信号であれば、一般的なミリ
波発振器を用いても、比較的高い出力のLO信号として
発生させることができる。しかしながら、かかるLO信
号(準ミリ波)の周波数としては不十分なため、ミリ波
発振器とLOポートとの間に、逓倍器を設けて、LO信
号(準ミリ波)の周波数を増加させる必要があった。On the other hand, L of a relatively low frequency of less than 30 GHz
The O signal is generally referred to as a quasi-millimeter wave particularly among millimeter waves. However, if such a quasi-millimeter wave LO signal is used, even if a general millimeter-wave oscillator is used, it can be generated as a relatively high-output LO signal. Can be. However, since the frequency of the LO signal (quasi-millimeter wave) is insufficient, it is necessary to increase the frequency of the LO signal (quasi-millimeter wave) by providing a multiplier between the millimeter wave oscillator and the LO port. there were.
【0015】したがって、いずれの場合も、FETミキ
サ回路におけるLOポートの近傍に、アンプや逓倍器を
設けるためのスペースや配線を設ける必要があり、かか
るFETミキサ回路が大規模(大面積)化したり、ある
いはFETミキサ回路設計の自由度が過度に制限される
などの問題があった。Therefore, in any case, it is necessary to provide a space or a wiring for providing an amplifier or a multiplier near the LO port in the FET mixer circuit, and the FET mixer circuit becomes large-scale (large area). Or the degree of freedom in designing the FET mixer circuit is excessively limited.
【0016】このため、一般的な発振器を用いて発振さ
れる、出力は高いが、例えば20〜30GHz程度の、
周波数が比較的低いLO信号であっても、逓倍器を設け
る必要なくIF信号とミキシングすることができる、小
規模であって、FETミキサ回路設計の自由度が高いF
ETミキサ回路の出現が望まれていた。[0016] For this reason, the oscillator is oscillated using a general oscillator and has a high output, for example, about 20 to 30 GHz.
Even if the LO signal has a relatively low frequency, it can be mixed with the IF signal without providing a multiplier, and is small in scale and has a high degree of freedom in designing the FET mixer circuit.
The advent of an ET mixer circuit has been desired.
【0017】[0017]
【課題を解決するための手段】この発明における第1の
実施形態のFET(電界効果型トランジスタ)を用いた
ミキサ回路によれば、ミキサ回路に使用するFETとし
て、ソース接地された第1のFETと、ソース接地され
た第2のFETとを備えている。第1のFETのゲート
が片端に接続され、かつ、第2のFETのゲートがもう
一方の片端に接続された伝送ラインを備え、この伝送ラ
インは、一端にLOポートが接続してあり、また、この
伝送ラインは、LOポートから入力されるLO信号の周
波数に対して、実質的に1/2の波長に相当する電気長
を有しており、さらに、この伝送ラインにおける第1の
FETのゲートおよび第2のFETのゲートから実質的
に電気長が等しい位置にIFポートが接続してある。According to the mixer circuit using the FET (field effect transistor) of the first embodiment of the present invention, as the FET used in the mixer circuit, the first FET whose source is grounded is used. And a source-grounded second FET. A transmission line having a gate of the first FET connected to one end and a gate of the second FET connected to the other end, the transmission line having an LO port connected to one end; The transmission line has an electrical length substantially corresponding to a half wavelength with respect to the frequency of the LO signal input from the LO port, and furthermore, the transmission line of the first FET in the transmission line. An IF port is connected to a position having substantially the same electrical length from the gate and the gate of the second FET.
【0018】また、第1のFETのゲートおよび第2の
FETのゲートに対して、ゲートバイアス電圧印加用回
路が接続してあり、また、第1のFETのドレインおよ
び該第2のFETのドレインに対して、ドレインバイア
ス電圧印加用回路が接続してある。Further, a gate bias voltage applying circuit is connected to the gate of the first FET and the gate of the second FET, and the drain of the first FET and the drain of the second FET are connected. Is connected to a drain bias voltage application circuit.
【0019】そして、第1のFETのドレインと、第2
のFETのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第1のFETの
ドレインおよび第2のFETのドレインから実質的に電
気長が等しい位置にRFポートが接続してある。The drain of the first FET and the second
Is connected using a power combiner, and an RF port is provided at a position where the electrical length is substantially equal from the drain of the first FET and the drain of the second FET in the power combiner. Connected.
【0020】このようにFETミキサ回路(第1の実施
形態)を構成すると、伝送ラインの効果により、並列関
係にある第1のFETのドレインと、第2のFETのド
レインとの電力合成器における接続点がLO信号に対し
て仮想的な短絡点となる。すなわち、LO信号の基本波
は、第1のFETのドレインおよび第2のFETのドレ
インから、それぞれ電力合成器に入力された時点におい
て、伝送ラインを通過したものとそうでないものとで、
それぞれの位相が逆相関係にあるため位相的に打ち消し
合うことができる。When the FET mixer circuit (first embodiment) is configured in this manner, the drain of the first FET and the drain of the second FET in a parallel relationship in the power combiner due to the effect of the transmission line. The connection point becomes a virtual short-circuit point for the LO signal. That is, the fundamental waves of the LO signal are transmitted through the transmission line at the time when they are input to the power combiner from the drain of the first FET and the drain of the second FET, respectively.
Since the respective phases are in opposite phase relation, they can be canceled out in terms of phase.
【0021】それに対して、第1のFETおよび第2の
FETでそれぞれ発生するLO信号の基本波の2倍の周
波数を有する第2次高調波は、第1のFETのドレイン
および第2のFETのドレインから、それぞれ電力合成
器に入力された時点において、位相が同相関係にあるた
め、位相的に打ち消し合うことがない。On the other hand, the second harmonic having twice the frequency of the fundamental wave of the LO signal generated in each of the first FET and the second FET is supplied to the drain of the first FET and the second FET. Since the phases are in-phase at the time when they are input to the power combiner from the drains of the two, the phases do not cancel each other.
【0022】したがって、第1のFETおよび第2のF
ETのそれぞれにおいて、LOポートから入力されたL
O信号の周波数は比較的低いものの、かかるLO信号の
第2次高調波を高い出力のまま、高い周波数(LOポー
トから入力されたLO信号の周波数の約2倍)のLO信
号として使用することができる。すなわち、かかるLO
信号の第2次高調波と、IF信号とが、第1のFETお
よび第2のFETのそれぞれにおいてミキシングされる
ため、高い出力の信号をRF信号としてRFポートから
取り出すことができる。Therefore, the first FET and the second F
In each of the ETs, the L input from the LO port
Although the frequency of the O signal is relatively low, the second harmonic of the LO signal is used as a high frequency LO signal (about twice the frequency of the LO signal input from the LO port) while maintaining a high output. Can be. That is, such LO
Since the second harmonic of the signal and the IF signal are mixed in each of the first FET and the second FET, a high-output signal can be extracted from the RF port as an RF signal.
【0023】なお、伝送ラインは安価であり、また、伝
送ラインを用いるとLO信号の周波数の実質的に1/2
の波長に相当する電気長の設計が容易である点でも好ま
しい。The transmission line is inexpensive, and the use of the transmission line substantially reduces the frequency of the LO signal to 1 /.
It is also preferable in that it is easy to design an electrical length corresponding to the wavelength.
【0024】また、この発明における第2の実施形態の
FET(電界効果型トランジスタ)を用いたミキサ回路
によれば、ミキサ回路に使用するFETとして、ソース
接地された第1のFETと、ソース接地された第2のF
ETとを備えている。また、第1のFETのゲートが片
端に接続され、かつ、第2のFETのゲートがもう一方
の片端に接続された伝送ラインを備え、この伝送ライン
は、一端にLOポートが接続してあり、また、この伝送
ラインは、LOポートから入力されるLO信号の周波数
の、実質的に1/2の波長に相当する電気長を有してい
る。Further, according to the mixer circuit using the FET (field effect transistor) of the second embodiment of the present invention, as the FET used in the mixer circuit, the first FET whose source is grounded and the source grounded FET are used. The second F
It has ET. Further, the transmission line includes a transmission line in which a gate of the first FET is connected to one end and a gate of the second FET is connected to the other end, and the transmission line has an LO port connected to one end. This transmission line has an electrical length substantially corresponding to a half wavelength of the frequency of the LO signal input from the LO port.
【0025】また、第1のFETのゲートおよび第2の
FETのゲートに対しては、ゲートバイアス電圧印加用
回路が接続してあり、第1のFETのドレインおよび第
2のFETのドレインに対しては、IFポートと、ドレ
インバイアス電圧印加用回路とが接続してあり、このI
Fポートから第1のFETのドレインおよび第2のFE
Tのドレインまでの電気長を実質的に等しくしてある。A gate bias voltage application circuit is connected to the gate of the first FET and the gate of the second FET, and the gate of the first FET and the drain of the second FET are connected to each other. In this case, the IF port and the circuit for applying the drain bias voltage are connected.
From the F port to the drain of the first FET and the second FE
The electrical length of the T to the drain is substantially equal.
【0026】さらに、第1のFETのドレインと、第2
のFETのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第1のFETの
ドレインおよび第2のFETのドレインから実質的に電
気長が等しい位置にRFポートが接続してある。Further, the drain of the first FET and the second
Is connected using a power combiner, and an RF port is provided at a position where the electrical length is substantially equal from the drain of the first FET and the drain of the second FET in the power combiner. Connected.
【0027】このようにFETミキサ回路(第2の実施
形態)を構成すると、第1の実施形態のFETミキサ回
路と同様に、伝送ラインの効果により、並列関係にある
第1のFETのドレインと、第2のFETのドレインと
の電力合成器における接続点がLO信号に対して仮想的
な短絡点となって、LO信号の基本波は打ち消し合って
消える(キャンセルされる。)。その一方、第1のFE
Tおよび第2のFETでそれぞれ発生するLO信号の基
本波の2倍の周波数を有する第2次高調波は、第1のF
ETのドレインおよび第2のFETのドレインから、そ
れぞれ電力合成器に入力された時点において、位相が同
相関係にあるため位相的に打ち消し合うことがなく、高
い出力の、高い周波数のLO信号として使用することが
できる。When the FET mixer circuit (second embodiment) is configured in this manner, the drain of the first FET in a parallel relationship is connected to the drain of the first FET due to the effect of the transmission line, similarly to the FET mixer circuit of the first embodiment. The connection point of the power combiner with the drain of the second FET becomes a virtual short-circuit point for the LO signal, and the fundamental waves of the LO signal cancel each other out (canceled). Meanwhile, the first FE
The second harmonic having twice the frequency of the fundamental of the LO signal generated by the T and the second FET, respectively, is the first F
Since the phases are in phase with each other when they are input to the power combiner from the drain of the ET and the drain of the second FET, respectively, they are used as high output, high frequency LO signals without canceling out in phase. can do.
【0028】そして、また、第2の実施形態のFETミ
キサ回路によれば、IFポートが、FETのドレイン側
に設けてあり、かかるFETのドレインに対してIF信
号を入力しているためFETのS12(FETのドレイン
からゲートへの帰還)が小さいことより、IF信号のL
Oポートへのリークが抑制されるという効果も得られ
る。よって、これらのポート間の分離が図られ、IF信
号が減少することなく、IF信号と、LO信号の第2次
高調波とを、より効率的にミキシングすることができ
る。Further, according to the FET mixer circuit of the second embodiment, the IF port is provided on the drain side of the FET, and the IF signal is input to the drain of the FET. Since S 12 (feedback from the drain to the gate of the FET) is small, the L level of the IF signal is low.
The effect of suppressing leakage to the O port is also obtained. Therefore, separation between these ports is achieved, and the IF signal and the second harmonic of the LO signal can be more efficiently mixed without reducing the IF signal.
【0029】また、この発明における第3の実施形態の
FET(電界効果型トランジスタ)を用いたミキサ回路
によれば、ミキサ回路に使用するFETとして、ソース
接地された第1のFETと、ソース接地された第2のF
ETとを備えている。また、第1のFETのゲートが片
端に接続され、かつ、第2のFETのゲートがもう一方
の片端に接続された伝送ラインを備え、この伝送ライン
は、一端にLOポートが接続してあり、また、この伝送
ラインは、LOポートから入力されるLO信号の周波数
に対して、実質的に1/2の周波数における波長に相当
する電気長を有している。Further, according to the mixer circuit using the FET (field effect transistor) of the third embodiment of the present invention, as the FET used in the mixer circuit, the first source-grounded FET and the source-grounded FET are used. The second F
It has ET. Further, the transmission line includes a transmission line in which a gate of the first FET is connected to one end and a gate of the second FET is connected to the other end, and the transmission line has an LO port connected to one end. The transmission line has an electrical length corresponding to a wavelength substantially at half the frequency of the LO signal input from the LO port.
【0030】そして、第1のFETのゲートおよび第2
のFETのゲートに対して、ゲートバイアス電圧印加用
回路が接続してあり、第1のFETのドレインおよび第
2のFETのドレインに対して、ドレインバイアス電圧
印加用回路が接続してあり、第1のFETのソースおよ
び第2のFETのソースに対して、IFポートが接続し
てあり、このIFポートから第1のFETのソースおよ
び第2のFETのソースまでの電気長を実質的に等しく
してある。The gate of the first FET and the second
A gate bias voltage applying circuit is connected to the gate of the FET, and a drain bias voltage applying circuit is connected to the drain of the first FET and the drain of the second FET. An IF port is connected to the source of the first FET and the source of the second FET, and the electrical length from the IF port to the source of the first FET and the source of the second FET is substantially equal. I have.
【0031】さらに、第1のFETのドレインと、第2
のFETのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第1のFETの
ドレインおよび第2のFETのドレインから実質的に電
気長が等しい位置にRFポートが接続してある。Further, the drain of the first FET and the second
Is connected using a power combiner, and an RF port is provided at a position where the electrical length is substantially equal from the drain of the first FET and the drain of the second FET in the power combiner. Connected.
【0032】このようにFETミキサ回路(第3の実施
形態)を構成すると、第1の実施形態および第2の実施
形態のFETミキサ回路と同様に、伝送ラインの効果に
より、並列関係にある第1のFETのドレインと、第2
のFETのドレインとの接続点がLO信号に対して仮想
的な短絡点となって、LO信号の基本波は打ち消し合っ
て消える(キャンセルされる。)。その一方、第1のF
ETおよび第2のFETでそれぞれ発生するLO信号の
基本波の2倍の周波数を有する第2次高調波は、第1の
FETのドレインおよび第2のFETのドレインから、
それぞれ電力合成器に入力された時点において、位相が
同相関係にあるため位相的に打ち消し合うことがなく、
高い出力の、高い周波数のLO信号として使用すること
ができる。When the FET mixer circuit (third embodiment) is configured in this manner, similar to the FET mixer circuits of the first embodiment and the second embodiment, due to the effect of the transmission line, the second mixer is in a parallel relationship. The drain of the first FET and the second
Is a virtual short-circuit point for the LO signal, and the fundamental waves of the LO signal cancel each other out (canceled). On the other hand, the first F
A second harmonic having a frequency twice the fundamental of the LO signal generated by the ET and the second FET, respectively, is generated from the drain of the first FET and the drain of the second FET.
At the time when each is input to the power combiner, the phases are in phase, so they do not cancel each other out in phase,
It can be used as a high power, high frequency LO signal.
【0033】そして、また、第3の実施形態のFETミ
キサ回路によれば、LOポートを第1および第2のFE
Tのゲートに対して設け、かかる第1および第2のFE
TのゲートにLO信号を入力し、また、IFポートを第
1および第2のFETのソースに対して設け、かかる第
1および第2のFETのソースにIF信号を入力し、さ
らに、RFポートを第1および第2のFETのドレイン
に対して設け、かかる第1および第2のFETのドレイ
ンから、RF信号を取り出している。すなわち、3端子
FETのそれぞれの端子(ゲート、ソース、ドレイン)
に対して、LOポート、IFポートおよびRFポートを
それぞれ設けてあるため、IF信号がLOポートやRF
ポートへリ−クされるおそれがなく、IF信号と、LO
信号の第2次高調波とをより効率的にミキシングするこ
とができるとともに、それぞれのポート間のアイソレー
ション(分離)を確実なものとすることができる。Further, according to the FET mixer circuit of the third embodiment, the LO port is connected to the first and second FEs.
The first and second FEs provided for the gate of T
An LO signal is input to the gate of T, and an IF port is provided for the sources of the first and second FETs, and an IF signal is input to the sources of the first and second FETs. Is provided for the drains of the first and second FETs, and the RF signal is extracted from the drains of the first and second FETs. That is, each terminal (gate, source, drain) of the three-terminal FET
Since the LO port, the IF port, and the RF port are provided for the
There is no risk of leakage to the port,
The signal can be more efficiently mixed with the second harmonic of the signal, and the isolation between the ports can be ensured.
【0034】また、このようにFETミキサ回路(第3
の実施形態)を構成すると、LOポートと、IFポート
と、RFポートとが、それぞれ物理的に離れた位置に配
置することが可能となり、これらのLOポート等以外の
他の回路要素を含めて、FETミキサ回路全体の設計性
および配置性がより良好となる。Further, as described above, the FET mixer circuit (third
Of the present embodiment), the LO port, the IF port, and the RF port can be disposed at physically separated positions, and include other circuit elements other than the LO port and the like. In addition, the design and arrangement of the entire FET mixer circuit are improved.
【0035】また、この発明のFETミキサ回路(第3
の実施形態)において、第1のFETのソースおよび第
2のFETのソースに対して、それぞれソース接地回路
を設けることが好ましい。The FET mixer circuit of the present invention (third
In the embodiment, it is preferable to provide a common source circuit for the source of the first FET and the source of the second FET.
【0036】このように第1のFETのソース側および
第2のFETのソース側に、それぞれソース接地回路を
設けてFETミキサ回路(第3の実施形態)を構成する
と、これらのソース接地回路をハイパス構成または帯域
阻止フィルタとすることにより、接地に関してIF周波
数においては開放とする一方、他の周波数に対しては、
短絡させることができる。As described above, when the FET mixer circuit (third embodiment) is configured by providing the common source circuits on the source side of the first FET and the source side of the second FET, these common source circuits are formed. By using a high-pass configuration or band-stop filter, the ground is open at the IF frequency, while the other frequencies are open.
Can be short-circuited.
【0037】よって、IF信号が第1および第2のFE
Tのソースから、グランド(接地)に流れるおそれが少
なくなり、結果として、RF信号をRFポートからより
効率良く出力することができる。Therefore, if the IF signal is the first and second FE
The risk of flowing from the source of T to ground (ground) is reduced, and as a result, an RF signal can be output more efficiently from the RF port.
【0038】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、電力合成器は、ウィルキン
ソン形電力合成器であることが好ましい。電力合成器と
してのウィルキンソン形電力合成器は、逆相の周波数の
信号成分どうしを正確に打ち消し合う(キャンセル)こ
とが可能であり、また、これらの回路自体の構成も簡単
なため、FETミキサ回路自体をより小面積とすること
ができるためである。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), the power combiner is preferably a Wilkinson type power combiner. The Wilkinson-type power combiner as a power combiner can accurately cancel out (cancel) signal components of opposite phases, and has a simple configuration of these circuits themselves. This is because the area itself can be made smaller.
【0039】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、LO信号が入力される第1
のFETのゲートおよび第2のFETのゲートに対し
て、それぞれLO信号入力整合回路を設けてあることが
好ましい。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), the first input of the LO signal is
It is preferable that an LO signal input matching circuit is provided for each of the gate of the FET and the gate of the second FET.
【0040】このように第1のFETのゲート側および
第2のFETのゲート側に、それぞれLO信号入力整合
回路を設けてあると、LOポートと、第1のFET、第
2のFET、および伝送ラインとのインピーダンスマッ
チングがそれぞれ図られ、第1のFETのゲートおよび
第2のFETのゲートに対し、それぞれLOポートから
LO信号をより効率よく入力することができる。As described above, when the LO signal input matching circuits are provided on the gate side of the first FET and the gate side of the second FET, respectively, the LO port, the first FET, the second FET, and Impedance matching with the transmission line is achieved, and the LO signal can be more efficiently input from the LO port to the gate of the first FET and the gate of the second FET.
【0041】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、IFポートに対して、IF
信号入力整合回路を設けることが好ましい。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), the IF port
It is preferable to provide a signal input matching circuit.
【0042】このようにIF信号入力整合回路をIFポ
ートに対して設けてあると、IFポートと、第1のFE
T、第2のFET、および伝送ラインとのインピーダン
スマッチングがそれぞれ図られ、第1のFETのゲート
および第2のFETのゲートに対し、それぞれIFポー
トから、IF信号をより効率よく入力することができ
る。As described above, when the IF signal input matching circuit is provided for the IF port, the IF port and the first FE
T, the second FET, and the impedance matching with the transmission line are achieved, respectively, and the IF signal can be more efficiently input from the IF port to the gate of the first FET and the gate of the second FET, respectively. it can.
【0043】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、IFポートに対して、ロー
パス構成のIF信号入力整合回路を設けることが好まし
い。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), it is preferable to provide an IF signal input matching circuit having a low-pass configuration for the IF port.
【0044】このようにローパス構成のIF信号入力整
合回路をIFポートに対して設けてあると、高周波のL
O信号が、IFポートにリーク(漏洩)するおそれが少
なくなり、また、第1のFETのゲートおよび第2のF
ETのゲートに対し、それぞれ、比較的低周波のIF信
号をより効率よく入力することができる。When the low-pass IF signal input matching circuit is provided for the IF port, the high frequency L
O signal is less likely to leak to the IF port, and the gate of the first FET and the second F
A relatively low frequency IF signal can be more efficiently input to each of the ET gates.
【0045】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、RFポートに対して、RF
信号出力整合回路を設けることが好ましい。The FET mixer circuit of the present invention (first embodiment)
3 to 3), the RF port is
It is preferable to provide a signal output matching circuit.
【0046】このようにRF信号出力整合回路を、RF
ポートに対して設けてあると、RFポートと、第1およ
び第2のFETとの間のインピーダンスマッチングがそ
れぞれ図られ、第1および第2のFETのドレインから
RF信号をより効率よくRFポートに対して出力するこ
とができる。As described above, the RF signal output matching circuit is
If provided for the port, impedance matching between the RF port and the first and second FETs is achieved, respectively, and the RF signal from the drains of the first and second FETs is more efficiently transmitted to the RF port. Can be output.
【0047】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、RFポートに対して設けた
RF信号出力整合回路をハイパス構成とすることが好ま
しい。Further, the FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), the RF signal output matching circuit provided for the RF port preferably has a high-pass configuration.
【0048】このようにRF信号出力整合回路をハイパ
ス構成とすると、RFポートと、第1および第2のFE
Tとのインピーダンスマッチングがそれぞれ図られると
ともに、比較的低周波のIF信号がRFポートに対して
出力されたとしても、このIF信号を、かかるハイパス
構成のRF信号出力整合回路により遮断することができ
る。よって、RFポートに対して、第1および第2のF
ETのドレインから、それぞれ、RF信号をより効率よ
く出力することができる。When the RF signal output matching circuit has a high-pass configuration, the RF port, the first and second FEs
The impedance matching with T is achieved, and even if a relatively low frequency IF signal is output to the RF port, the IF signal can be cut off by the RF signal output matching circuit having the high-pass configuration. . Thus, for the RF port, the first and second F
RF signals can be output more efficiently from the drains of the ETs.
【0049】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、ゲートバイアス電圧印加用
回路に対して、ゲートバイアス電圧印加のための高周波
遮断用回路を設けることが好ましい。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), it is preferable to provide a high-frequency cutoff circuit for applying a gate bias voltage to the circuit for applying a gate bias voltage.
【0050】このように高周波遮断用回路を、ゲートバ
イアス電圧印加用回路に対して、電力合成器で合成され
た第2次高調波に基づくRF信号が、バイアス電圧印加
用回路に対して入力されるのを効率良く防止することが
できる。As described above, the RF signal based on the second harmonic synthesized by the power combiner is input to the bias voltage applying circuit by the high frequency cutoff circuit and the gate bias voltage applying circuit. Can be efficiently prevented.
【0051】また、この発明のFETミキサ回路(第1
〜3の実施形態)において、ドレインバイアス電圧印加
用回路に対して、ドレインバイアス電圧印加のための高
周波遮断用回路を設けることが好ましい。The FET mixer circuit of the present invention (first embodiment)
In the third to third embodiments), it is preferable to provide a high-frequency cutoff circuit for applying the drain bias voltage to the drain bias voltage application circuit.
【0052】このように高周波遮断用回路をドレインバ
イアス電圧印加用回路に対して設けることにより、IF
ポートから出力されたIF信号が、ドレインバイアス電
圧印加用回路に入力されるのを効率良く防止することが
できる。By providing the high-frequency cutoff circuit for the drain bias voltage application circuit as described above, the IF
It is possible to efficiently prevent the IF signal output from the port from being input to the drain bias voltage application circuit.
【0053】[0053]
【発明の実施の形態】以下、図1〜図5を参照して、こ
の発明の第1〜第3の実施形態のFETミキサ回路につ
き説明する。但し、図1〜図5は、この発明が理解でき
る程度にFETミキサ回路やその構成回路の一部を概略
的に示してあるにすぎない。よって、言うまでもなく、
この発明のFETミキサ回路は、これらの実施形態に理
由なく限定されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, with reference to FIGS. 1 to 5, FET mixer circuits according to first to third embodiments of the present invention will be described. However, FIGS. 1 to 5 schematically show only a part of the FET mixer circuit and its constituent circuits so that the present invention can be understood. So, needless to say,
The FET mixer circuit of the present invention is not limited to these embodiments without any reason.
【0054】まず、図1は、この発明の第1の実施形態
のFETミキサ回路100を示しており、信号入力部
と、FET部と、信号出力部とを備えている。これらの
信号入力部と、FET部と、信号出力部との位置関係
を、それぞれ、図中、X、YおよびZの矢印で大まかに
表している。FIG. 1 shows an FET mixer circuit 100 according to a first embodiment of the present invention, which comprises a signal input section, an FET section, and a signal output section. The positional relationship among the signal input unit, the FET unit, and the signal output unit is roughly represented by X, Y, and Z arrows in the figure.
【0055】そして、信号入力部Xは、LOポート11
0、IFポート112および遅延回路としての伝送ライ
ン106(図中、左側の点線で囲んで示してある。)等
の構成を備えている。また、好ましくは、この、伝送ラ
インとして、マイクロストリップライン、コプレーナ線
路その他のラインを用いるのが良い。The signal input section X is connected to the LO port 11
0, an IF port 112, and a transmission line 106 as a delay circuit (indicated by a dotted line on the left side in the figure). Preferably, a microstrip line, a coplanar line, or another line is used as the transmission line.
【0056】また、FET部Yは、第1のFET(電界
効果型トランジスタ)102および第2のFET104
を有している。FET102および104におけるそれ
ぞれのゲート102aおよび104aに対して、一つの
ゲートバイアス電圧印加用回路126が接続されてい
る。また、FET102および104におけるそれぞれ
のドレイン102bおよび104bに対して、一つのド
レインバイアス電圧印加用回路130が接続されてい
る。尚、第1および第2のFET102および104の
それぞれのソース102cおよび104cはグランド1
40に接続されている。The FET section Y includes a first FET (field effect transistor) 102 and a second FET 104
have. One gate bias voltage application circuit 126 is connected to each of the gates 102a and 104a in the FETs 102 and 104. One drain bias voltage application circuit 130 is connected to each of the drains 102b and 104b in the FETs 102 and 104. The sources 102c and 104c of the first and second FETs 102 and 104 are connected to the ground 1
40.
【0057】また、信号出力部Zは、RFポート114
および電力合成器(同相のディバイダとも称する。)と
してのウィルキンソン(Wilkinson)形電力合
成器(以下、電力合成器)108(図中、右側の点線で
囲んで示してある。)等の構成を備えている。The signal output section Z is connected to the RF port 114
And a power combiner (also referred to as an in-phase divider), such as a Wilkinson type power combiner (hereinafter referred to as a power combiner) 108 (shown enclosed by a dotted line on the right side in the figure). ing.
【0058】ここで、第1のFET102のゲート10
2aと、第2のFET104のゲート104aとは、伝
送ライン106により並列的に接続してある。したがっ
て、伝送ライン106の実質的な中間位置、すなわち、
伝送ライン106の片端(一端)Q1と、もう一方の片
端(他端)Q2とからそれぞれ電気長が等しい(等距離
に位置する)B点を始点として、第1のFET102を
介して、電力合成器108における第1のFETのドレ
イン102bおよび第2のFETのドレイン104bか
ら実質的に電気長が等しい位置、すなわちRFポート1
14が接続してある位置のD点に通じる一つの回路と、
同様に、伝送ライン106のB点から、第2のFET1
04を介して、電力合成器108におけるD点に通じる
もう一つの回路とが、それぞれ構成されている。Here, the gate 10 of the first FET 102
2a and the gate 104a of the second FET 104 are connected in parallel by a transmission line 106. Thus, a substantially intermediate position of the transmission line 106, ie,
From one end (one end) Q <b> 1 of the transmission line 106 and the other end (the other end) Q <b> 2, starting at a point B having the same electrical length (located at an equal distance), the power is synthesized via the first FET 102. Where the electrical lengths from the drain 102b of the first FET and the drain 104b of the second FET are substantially equal, ie, the RF port 1
One circuit leading to point D at the position where 14 is connected;
Similarly, from the point B of the transmission line 106, the second FET 1
Another circuit that leads to a point D in the power combiner 108 through the circuit 04 is formed.
【0059】そして、この伝送ライン106は、この一
端にLOポート110が接続してあり、このLOポート
110に対して、発振器(図示せず)からLO信号を供
給可能としてある。なお、この例では、LOポート11
0は、第2のFET104側の伝送ライン106の一端
に接続してあるが、第1のFET102側の伝送ライン
106の一端であっても良い。そして、LO信号は、こ
の発振器(図示せず)を用いて発生させた、高出力では
あるが周波数が比較的低い信号である。但し、この発明
のFETミキサ回路100に使用されるLO信号の周波
数としては、準ミリ波(30GHz未満)に該当する、
例えば20〜30GHzの範囲内のものが好ましいが、
ミリ波(30GHz以上)に該当する、例えば35GH
z程度の周波数を有するLO信号を使用する場合もあ
る。The transmission line 106 has an LO port 110 connected to one end thereof, and an LO signal can be supplied to the LO port 110 from an oscillator (not shown). In this example, the LO port 11
Although 0 is connected to one end of the transmission line 106 on the second FET 104 side, it may be one end of the transmission line 106 on the first FET 102 side. The LO signal is a high-output but relatively low-frequency signal generated using this oscillator (not shown). However, the frequency of the LO signal used in the FET mixer circuit 100 of the present invention corresponds to a quasi-millimeter wave (less than 30 GHz).
For example, those in the range of 20 to 30 GHz are preferable,
Corresponding to millimeter wave (30 GHz or more), for example, 35 GHz
In some cases, an LO signal having a frequency of about z is used.
【0060】また、LOポート110から入力されたL
O信号は、一方において、第1のFET102のゲート
102aに、伝送ライン106を介して入力され、他方
において、第2のFET104のゲート104aには、
伝送ライン106を経ずに入力する。すなわち、LO信
号は、2つに実質的に等分割されて、個別のFET10
2および104へ入力されるようになっている。The L input from the LO port 110
The O signal is input, on the one hand, to the gate 102a of the first FET 102 via the transmission line 106 and, on the other hand, to the gate 104a of the second FET 104,
The input is made without passing through the transmission line 106. That is, the LO signal is substantially equally divided into two, and the individual FET 10
2 and 104.
【0061】そして、このように第1のFET102の
ゲート102aに入力されたLO信号を、便宜的に、第
1のLO信号と呼び、同様に、第2のFET104のゲ
ート104aに入力されたLO信号を、便宜的に、第2
のLO信号と呼ぶ。以下、同様である。The LO signal input to the gate 102a of the first FET 102 is called a first LO signal for convenience, and similarly, the LO signal input to the gate 104a of the second FET 104. The signal is conveniently referred to as the second
LO signal. Hereinafter, the same applies.
【0062】なお、LOポート110から入力されたL
O信号が2つに実質的に等分割されて、第1のLO信号
および第2のLO信号として、第1のFET102のゲ
ート102aおよび第2のFET104のゲート104
aにそれぞれ安定して入力されるように、第1のFET
102(この場合、伝送ライン106等を含む。)と、
第2のFET104との間のインピーダンスマッチング
が図られていることが好ましい。この例では、これらの
インピーダンスマッチングを図るために、LO信号入力
整合回路116を伝送ライン106の一方の端部(片
端)Q1と、第1のFETのゲート102aとの間に設
けるとともに、別のLO信号入力整合回路118を、伝
送ライン106の他方の端部(片端)Q2、すなわち、
LOポート110と、第2のFET104のゲート10
4aとの間に設けてある。The L input from the LO port 110
The O signal is substantially equally divided into two, and is divided into a first LO signal and a second LO signal as a gate 102a of the first FET 102 and a gate 104 of the second FET 104.
a so as to be stably input to each of the first FETs
102 (in this case, including the transmission line 106);
It is preferable that impedance matching with the second FET 104 is achieved. In this example, an LO signal input matching circuit 116 is provided between one end (one end) Q1 of the transmission line 106 and the gate 102a of the first FET in order to achieve the impedance matching. The LO signal input matching circuit 118 is connected to the other end (one end) Q2 of the transmission line 106,
LO port 110 and gate 10 of second FET 104
4a.
【0063】そして、伝送ライン106は、LOポート
110から入力されるLO信号の周波数における、実質
的に1/2波長に相当する電気長を有している。具体的
に、LO信号の周波数をfLOとすると、その1/2の周
波数(fLO/2)に相当する実効的な波長(λ)に等し
い電気長を伝送ライン106は有している。したがっ
て、LOポート110から入力されたLO信号のうち第
1のLO信号については、第2のLO信号と異なり、伝
送ライン106を通過するための時間を要する。The transmission line 106 has an electrical length substantially corresponding to a half wavelength at the frequency of the LO signal input from the LO port 110. Specifically, assuming that the frequency of the LO signal is f LO , the transmission line 106 has an electrical length equal to an effective wavelength (λ) corresponding to half the frequency (f LO / 2). Therefore, the first LO signal among the LO signals input from the LO port 110 requires time to pass through the transmission line 106, unlike the second LO signal.
【0064】そのため、この第1のLO信号が第1のF
ET102のゲート102aに入力される時刻と、伝送
ライン106を通過しないで第2のLO信号が、第2の
FET104のゲート104aに入力された時刻とを比
較すると、第1のLO信号は実質的に1/2波長分に相
当する時間だけ遅れることとなる。このことは、第1の
FET102のゲート102aにおける第1のLO信号
の波形と、第2のFET104のゲート104aの第2
のLO信号の波形とは、いわゆる逆相関係にあることを
意味する。Therefore, the first LO signal is supplied to the first F
Comparing the time inputted to the gate 102a of the ET 102 with the time inputted to the gate 104a of the second FET 104 without passing through the transmission line 106, the first LO signal is substantially Is delayed by a time corresponding to 波長 wavelength. This is because the waveform of the first LO signal at the gate 102a of the first FET 102 and the second waveform of the gate 104a of the second FET 104
The waveform of the LO signal means that there is a so-called reverse phase relationship.
【0065】この点、図4を参照してより詳細に説明す
る。横軸には、時間(相対値)を取ってあり、縦軸に
は、振幅(相対値)を取ってある。そして、第1のFE
T102のゲート102aに入力された時の第1のLO
信号の波形を点線で、同様に、第2のFET104のゲ
ート104aに入力された時の第2のLO信号の波形を
実線で、それぞれ示してある。第1のLO信号の波形を
表す点線と、第2のLO信号の波形を表す実線とは、時
間軸に沿って線対称の関係にあり、これらの波形は、上
述したように逆相関係にあることがわかる。This point will be described in more detail with reference to FIG. The horizontal axis represents time (relative value), and the vertical axis represents amplitude (relative value). And the first FE
First LO when input to gate 102a of T102
The waveform of the signal is indicated by a dotted line, and similarly, the waveform of the second LO signal when input to the gate 104a of the second FET 104 is indicated by a solid line. The dotted line representing the waveform of the first LO signal and the solid line representing the waveform of the second LO signal have a line-symmetric relationship along the time axis, and these waveforms have an antiphase relationship as described above. You can see that there is.
【0066】なお、図中、記号Tは、伝送ライン106
を通過するための所要時間、したがって、第1のLO信
号の波長と第2のLO信号との波長のずれに相当する時
間を示す。In the figure, the symbol T indicates the transmission line 106
, The time corresponding to the difference between the wavelength of the first LO signal and the wavelength of the second LO signal.
【0067】よって、後述するように、逆相関係にある
第1のLO信号と、第2のLO信号とは、電力合成器と
してのウィルキンソン形電力合成器108に入力された
としても、それぞれ打ち消し合うため(キャンセル)、
LO信号そのものがRFポートに出力することはない。Therefore, as will be described later, even if the first LO signal and the second LO signal having the opposite phase relationship are input to the Wilkinson type power combiner 108 as the power combiner, they are canceled out. To fit (cancel),
The LO signal itself does not output to the RF port.
【0068】ここで、図5を用いて、電力合成器として
のウィルキンソン形電力合成器について簡単に説明す
る。かかるウィルキンソン形電力合成器400は、第1
の電気長θの1/4波長インピーダンス変成器402
と、抵抗404と、第2の電気長θの1/4波長インピ
ーダンス変成器406とから基本的に構成されている。
この電力合成器400の二つのインピーダンス変成器4
02および406との出力側の共通接続点は、RFポー
ト114に結合され、インピーダンス変成器402と、
抵抗404との接続点は、ドレイン102bに結合さ
れ、およびインピーダンス変成器406と、抵抗404
との接続点は、ドレイン104bに結合されされる。Here, a Wilkinson type power combiner as a power combiner will be briefly described with reference to FIG. The Wilkinson power combiner 400 has a first
イ ン ピ ー ダ ン ス wavelength impedance transformer 402 of the electrical length θ
, A resistor 404, and a イ ン ピ ー ダ ン ス wavelength impedance transformer 406 having a second electrical length θ.
Two impedance transformers 4 of this power combiner 400
02 and 406 are coupled to the RF port 114 at the output and coupled to the impedance transformer 402,
The connection point with the resistor 404 is coupled to the drain 102b, and the impedance transformer 406 and the resistor 404
Is connected to the drain 104b.
【0069】尚、第1のFET102のドレイン102
bにおけるインピーダンスをZL1とし、第2のFET1
04のドレイン104bにおけるインピーダンスをZL2
とし、第1の電気長θの1/4波長インピーダンス変成
器402のインピーダンスをZ1 とし、第2の電気長θ
の1/4波長インピーダンス変成器406のインピーダ
ンスをZ2 としたとき、合成された特性インピーダンス
Z0 は以下の関係にある。The drain 102 of the first FET 102
The impedance at b is Z L1 and the second FET 1
04 at the drain 104b, Z L2
The impedance of the quarter-wave impedance transformer 402 of the first electrical length θ is Z 1, and the second electrical length θ
Assuming that the impedance of the 波長 wavelength impedance transformer 406 is Z 2 , the combined characteristic impedance Z 0 has the following relationship.
【0070】 Z1 =(2Z0 )3/4 ZL1 1/4 (1) Z2 =(2Z0 )3/4 ZL2 1/4 (2) 次に、図1に戻り、LO信号とミキシングされるIF信
号(中間周波数信号)の、FETミキサ回路100への
入力について説明する。IF信号発生器(図示せず)で
発振されるIF信号は、LO信号と比較すると、一般に
かなり低周波であり、例えば、1〜5GHz程度の周波
数を有している。Z 1 = (2Z 0 ) 3/4 Z L1 1/4 (1) Z 2 = (2Z 0 ) 3/4 Z L2 1/4 (2) Next, returning to FIG. The input of the IF signal (intermediate frequency signal) to be mixed to the FET mixer circuit 100 will be described. The IF signal oscillated by the IF signal generator (not shown) generally has a considerably lower frequency than the LO signal, and has a frequency of about 1 to 5 GHz, for example.
【0071】そのため、このFETミキサ回路100の
例では、IFポート112と、伝送ライン106との間
に、ローパス構成のIF信号入力整合回路120が設け
てある。そして、このIF信号入力整合回路120を通
過したIF信号は、伝送ライン106の片端Q1と、も
う一方の片端Q2とからそれぞれ電気長が等しい位置
(図1中、記号Bで表してある。)に入力される。Therefore, in the example of the FET mixer circuit 100, a low-pass IF signal input matching circuit 120 is provided between the IF port 112 and the transmission line 106. The IF signal that has passed through the IF signal input matching circuit 120 has the same electrical length from one end Q1 of the transmission line 106 to the other end Q2 (indicated by the symbol B in FIG. 1). Is input to
【0072】よって、IF信号発生器(図示せず)にお
いて発生したIF信号がIFポート112に入力される
と、かかるローパス構成のIF信号入力整合回路120
を介して、伝送ライン106に入力される。そして、ロ
ーパス構成のIF信号入力整合回路120により、IF
ポート112と、第1のFET102、第2のFET1
04および伝送ライン106とのそれぞれの間のインピ
ーダンスマッチングが図られるとともに、IF信号の周
波数のうち高調波成分がカットされ、この例では、例え
ば1〜5GHz程度の範囲の所望の周波数成分に制御さ
れる。また、このIF信号入力整合回路120により、
LOポート110から入力されたLO信号のうち第1の
FET102に入力されるはずの第1のLO信号が、I
Fポート112にリーク(漏洩)しないようにしてあ
る。Therefore, when an IF signal generated by an IF signal generator (not shown) is input to the IF port 112, the IF signal input matching circuit 120 having such a low-pass configuration.
Through the transmission line 106. Then, the IF signal input matching circuit 120 having a low-pass configuration
Port 112, first FET 102, second FET 1
04 and the transmission line 106, impedance matching is achieved, and the harmonic component of the frequency of the IF signal is cut off. In this example, the signal is controlled to a desired frequency component in a range of about 1 to 5 GHz, for example. You. Further, the IF signal input matching circuit 120
Of the LO signals input from the LO port 110, the first LO signal that should be input to the first FET 102 is I
Leakage (leakage) to the F port 112 is prevented.
【0073】したがって、入力されたIF信号は、実質
的に2つに等分割され、第1のIF信号および第2のI
F信号として、それぞれ、第1のFET102のゲート
102aおよび第2のFET104のゲート104aに
入力される。そして、IF信号が入力されたB点から、
第1のFET102のゲート102aおよび第2のFE
T104のゲート104aまでの電気長がそれぞれ実質
的に等しいため、後述するように、かかるIF信号と、
LO信号の第2次高調波とを効率よくミキシングするこ
とができる。Therefore, the input IF signal is substantially equally divided into two, and the first IF signal and the second I
The F signal is input to the gate 102a of the first FET 102 and the gate 104a of the second FET 104, respectively. Then, from the point B where the IF signal is input,
The gate 102a of the first FET 102 and the second FE
Since the electrical lengths of the T104 up to the gate 104a are substantially equal to each other, as described later, such an IF signal and
The second harmonic of the LO signal can be efficiently mixed.
【0074】次に、第1のFET102および第2のF
ET104における、LO信号の第2次高調波と、上述
したIF信号とのミキシングについて説明する。すなわ
ち、アップコンバータの場合、FETにおける周波数ミ
キシング効果により、前述したLO信号の周波数と、I
F信号の周波数との和の周波数を有するRF信号が発生
する。Next, the first FET 102 and the second F
The mixing of the second harmonic of the LO signal and the above-described IF signal in the ET 104 will be described. That is, in the case of an up-converter, the frequency of the LO signal and the I
An RF signal having a frequency equal to the sum of the frequency of the F signal is generated.
【0075】よって、第1のFET102においては、
第1のLO信号と、第1のIF信号とがミキシングさ
れ、第1のRF信号が発生する。同様に、第2のFET
104においては、第2のLO信号と、第2のIF信号
とがミキシングされ、第2のRF信号が発生する。Therefore, in the first FET 102,
The first LO signal and the first IF signal are mixed to generate a first RF signal. Similarly, the second FET
At 104, the second LO signal and the second IF signal are mixed to generate a second RF signal.
【0076】そして、電力合成器108において、逆相
の高周波成分どうしは打ち消し合い(キャンセル)、同
相の高周波成分どおしのみを合成することができるよう
になっている。よって、このFETミキサ回路100に
おいては、図1に示す電力合成器108における接続点
DがLO信号の基本波に対して仮想的な短絡点となる。
すなわち、LO信号の基本波は、第1のFETのドレイ
ンおよび第2のFETのドレインから、それぞれ電力合
成器に入力された時点において、伝送ラインを通過した
ものとそうでないものとで、それぞれの位相が逆相関係
にあるため位相的に打ち消し合うことができる。In the power combiner 108, high-frequency components having opposite phases are canceled (canceled), and only high-frequency components having the same phase can be combined. Therefore, in the FET mixer circuit 100, the connection point D in the power combiner 108 shown in FIG. 1 becomes a virtual short-circuit point with respect to the fundamental wave of the LO signal.
That is, when the fundamental wave of the LO signal is input to the power combiner from the drain of the first FET and the drain of the second FET, respectively, the fundamental wave of the LO signal has passed through the transmission line, and the other has not. Since the phases are in opposite phases, they can be canceled out in terms of phase.
【0077】なお、かかる接続点Dは、このFETミキ
サ回路100の例では、この点Dから電力合成器108
の片端(一端)Q3までおよびもう一方の片端(他端)
Q4までのそれぞれの電気長が実質的に等しくなる位置
であり、また、前述したように、第1のFET102の
ドレイン102bおよび第2のFET104のドレイン
104bからも電気長が実質的に等しい位置としてあ
る。In the example of the FET mixer circuit 100, the connection point D is connected from this point D to the power combiner 108.
Up to one end (one end) Q3 and the other end (other end)
This is a position where the electric lengths up to Q4 are substantially equal, and as described above, the electric lengths are substantially equal from the drain 102b of the first FET 102 and the drain 104b of the second FET 104. is there.
【0078】その一方、第1のFET102および第2
のFET104において、これらの第1および第2のF
ET102および104に、LO信号のような高周波が
入力されると、これらのFET102および104の非
線形特性のために、LO信号の入力(ゲート)側の反射
係数がこのLO信号の入力に起因して変調され、LO信
号における基本波の2倍の波長を有する第2次高調波が
発生することが知られている。On the other hand, the first FET 102 and the second
In the FET 104 of FIG.
When a high frequency such as a LO signal is input to the ETs 102 and 104, the reflection coefficient on the input (gate) side of the LO signal is caused by the input of the LO signal due to the nonlinear characteristics of the FETs 102 and 104. It is known that a second harmonic that is modulated and has twice the wavelength of the fundamental in the LO signal is generated.
【0079】具体的に、ω1とω2の2つの周波数成分
が、非線形半導体素子に入力されると、以下の式(3)
にのっとった周波数の第2次高調波(ω1、1 )が発生す
ることが知られている。Specifically, when two frequency components ω1 and ω2 are input to the nonlinear semiconductor element, the following equation (3) is obtained.
It is known that the second harmonic (ω 1,1 ) of the frequency according to the above is generated.
【0080】 ωm、n =|mω1+nω2| (m、n=0、±1、±2…) (3) そして、これらのFET102および104における、
LO信号の入力(ゲート)側の反射係数が変調されやす
いように、ゲートバイアス電圧およびドレインバイアス
電圧が調節されている。すなわち、これらのFET10
2および104の動作点が、それぞれの飽和領域に位置
するようにこれらのバイアス電圧が調節されている。Ω m, n = | mω1 + nω2 | (m, n = 0, ± 1, ± 2...) (3) Then, in these FETs 102 and 104,
The gate bias voltage and the drain bias voltage are adjusted so that the reflection coefficient on the input (gate) side of the LO signal is easily modulated. That is, these FETs 10
These bias voltages are adjusted so that the operating points 2 and 104 are located in the respective saturation regions.
【0081】なお、FETの飽和領域とは、FETのV
DS−ID 特性において、ドレイン・ソース間電圧VDSの
値を増加しても、ドレイン電流値ID がほとんど変化し
ない状態(平坦)となる場合の、かかるドレイン・ソー
ス間電圧の一定範囲をいう。Note that the saturation region of the FET is the V
In the DS- ID characteristic, a certain range of the drain-source voltage when the drain current value ID is hardly changed (flat) even when the value of the drain-source voltage VDS is increased is set. Say.
【0082】したがって、この例のFETミキサ回路
(第1の実施形態)100の第1のFET102および
第2のFET104において、第1のLO信号から第1
の第2次高調波が、そして同様に、第2のLO信号から
第2の第2次高調波がそれぞれ発生する。Therefore, in the first FET 102 and the second FET 104 of the FET mixer circuit (first embodiment) 100 of this example, the first
, And similarly, a second second harmonic from the second LO signal.
【0083】よって、第1のFET102においては、
第1の第2次高調波と第1のIF信号とが、第2のFE
T104においては、第2の第2次高調波と第2のIF
信号とが、それぞれミキシングされて第2次高調波に基
づいた第1および第2のRF信号が発生する。Therefore, in the first FET 102,
The first second harmonic and the first IF signal form a second FE
At T104, the second second harmonic and the second IF
The signals are respectively mixed to generate first and second RF signals based on the second harmonic.
【0084】但し、前述したように、IF信号は、両側
波帯に分かれるため、LO信号の周波数をLOとし、I
F信号の周波数をIFとすると、第2次高調波に基づい
た第1および第2のRF信号の周波数は、2LO±IF
となる。However, as described above, since the IF signal is divided into two sidebands, the frequency of the LO signal is set to LO,
If the frequency of the F signal is IF, the frequencies of the first and second RF signals based on the second harmonic are 2LO ± IF
Becomes
【0085】そして、これらの第1の第2次高調波およ
び第2の第2次高調波は、それぞれLO信号における基
本波の2倍の波長を有しているため、第1の第2次高調
波の波形と、第2の第2次高調波の波形とが、完全に一
致し同相の関係となっている。Since the first second harmonic and the second second harmonic each have twice the wavelength of the fundamental wave in the LO signal, the first second harmonic and the second The waveform of the harmonic and the waveform of the second second harmonic are completely matched and in phase.
【0086】したがって、これらの第2次高調波に基づ
いた第1および第2のRF信号は、電力合成器108に
おいてそれぞれ効率的に合成され、第2次高調波に基づ
いたRF信号として、電力合成器108における接続点
Dに設けてあるRFポート114から取り出すことがで
きる。Accordingly, the first and second RF signals based on these second harmonics are efficiently combined in the power combiner 108, respectively, and are converted into RF signals based on the second harmonics. It can be extracted from the RF port 114 provided at the connection point D in the synthesizer 108.
【0087】なお、かかる接続点Dは、前述したよう
に、このFETミキサ回路100の例では、電力合成器
108の片端Q3からもう一方の片端Q4までの電気長
の実質的に中間位置に該当するため、RFポート114
から第1のFET102のドレイン102bおよび第2
のFET104のドレイン104bまでの電気長がそれ
ぞれ等しくなり、RFポート114に入力されるまでに
第2次高調波に基づいた第1および第2のRF信号の位
相がずれるおそれがない。As described above, in the example of the FET mixer circuit 100, the connection point D substantially corresponds to an intermediate position of the electric length from one end Q3 of the power combiner 108 to the other end Q4. RF port 114
From the drain 102b of the first FET 102 and the second
The electrical lengths up to the drain 104b of the FET 104 become equal to each other, and there is no risk that the phases of the first and second RF signals based on the second harmonic will be shifted before being input to the RF port 114.
【0088】また、このように電力合成器108を利用
してRF信号を取り出すと、第1のFET102のドレ
イン102bおよび第2のFET104のドレイン10
4bから、RFポート114への伝送ラインをそれぞれ
別途設ける必要がなくなる点でも良い。When the RF signal is extracted using the power combiner 108, the drain 102b of the first FET 102 and the drain 102b of the second FET 104
4b, the transmission line to the RF port 114 need not be separately provided.
【0089】その他、この発明のFETミキサ回路(第
1の実施形態)100の例では、第1のFET102の
ゲート102a側に設けてあるLO信号入力整合回路1
16と、伝送ライン106との間の接続点Cには、高周
波遮断用回路(ゲートバイアス電圧印加用)124およ
びコンデンサ138が順次に接続してあり、コンデンサ
138の他端をグランド140に接続してある。In addition, in the example of the FET mixer circuit (first embodiment) 100 of the present invention, the LO signal input matching circuit 1 provided on the gate 102a side of the first FET 102
A high frequency cutoff circuit (for applying a gate bias voltage) 124 and a capacitor 138 are sequentially connected to a connection point C between the transmission line 106 and the transmission line 106, and the other end of the capacitor 138 is connected to the ground 140. It is.
【0090】したがって、この高周波遮断用回路124
は、チョークインダクタンスとしての機能を果たし、第
1のFET102で発生した第1の第2次高調波および
第2のFET104で発生した第2の第2次高調波が、
それぞれ、ゲートバイアス電圧印加用回路126にリー
ク(漏洩)されるのを防止している。Therefore, this high-frequency cutoff circuit 124
Performs a function as a choke inductance, and the first second harmonic generated by the first FET 102 and the second second harmonic generated by the second FET 104
Each is prevented from leaking to the gate bias voltage application circuit 126.
【0091】また、このゲートバイアス電圧印加用回路
126は、高周波遮断用回路124を介して、接続点C
に接続してあり、直流(DC)である所定のゲートバイ
アス電圧を、第1のFET102のゲート102aおよ
び第2のFET104のゲート104aに印加して、L
O信号における第2次高調波が発生しやすいようにして
いる。すなわち、これらのFET102および104の
飽和領域でこれらのFET102および104を、それ
ぞれ動作させている。The gate bias voltage application circuit 126 is connected to the connection point C via the high frequency cutoff circuit 124.
A predetermined gate bias voltage, which is direct current (DC), is applied to the gate 102a of the first FET 102 and the gate 104a of the second FET 104,
The second harmonic in the O signal is easily generated. That is, these FETs 102 and 104 are operated in the saturation region of these FETs 102 and 104, respectively.
【0092】なお、この例では、一つのゲートバイアス
電圧印加用回路126により、第1のFET102のゲ
ート102aおよび第2のFET104のゲート104
aに対してゲートバイアス電圧を印加しているが、必要
があれば、二つのゲートバイアス電圧印加用回路を設け
て、第1のFET102のゲート102aおよび第2の
FET104のゲート104aに対し、それぞれ別のゲ
ートバイアス電圧印加用回路からゲートバイアス電圧を
印加することも可能である。In this example, the gate 102a of the first FET 102 and the gate 104a of the second
Although a gate bias voltage is applied to a, two gate bias voltage applying circuits are provided if necessary, and a gate bias voltage is applied to the gate 102a of the first FET 102 and the gate 104a of the second FET 104, respectively. It is also possible to apply a gate bias voltage from another gate bias voltage application circuit.
【0093】また、この発明のFETミキサ回路(第1
の実施形態)100の例では、RF信号出力整合回路1
22と、接続点Dとの間の接続点Eに対して、高周波遮
断用回路(ドレインバイアス電圧印加用)128および
コンデンサ138が接続されていて、さらにコンデンサ
138の他端をグランド140に接続してある。したが
って、この高周波遮断用回路128は、チョークインダ
クタンスとしての機能を果たし、電力合成器108で合
成された、第2次高調波に基づくRF信号が、ドレイン
バイアス電圧印加用回路130にリーク(漏洩)される
のを防止している。The FET mixer circuit of the present invention (first embodiment)
Embodiment) In the example of 100, the RF signal output matching circuit 1
A high-frequency cutoff circuit (for applying a drain bias voltage) 128 and a capacitor 138 are connected to a connection point E between the node 22 and the connection point D, and the other end of the capacitor 138 is connected to the ground 140. It is. Therefore, the high-frequency cutoff circuit 128 functions as a choke inductance, and the RF signal based on the second harmonic synthesized by the power combiner 108 leaks to the drain bias voltage application circuit 130. Is prevented.
【0094】なお、この例では、一つのドレインバイア
ス電圧印加用回路130により、第1のFET102の
ドレイン102bおよび第2のFET104のドレイン
104bに対してドレインバイアス電圧を印加している
が、必要があれば、二つのドレインバイアス電圧印加用
回路を設けて、第1のFET102のドレイン102b
および第2のFET104のドレイン104bに対し、
それぞれ別のドレインバイアス電圧印加用回路からドレ
インバイアス電圧を印加することも可能である。In this example, the drain bias voltage is applied to the drain 102b of the first FET 102 and the drain 104b of the second FET 104 by one drain bias voltage application circuit 130. If so, two drain bias voltage applying circuits are provided, and the drain 102b of the first FET 102 is provided.
And the drain 104b of the second FET 104
It is also possible to apply a drain bias voltage from separate drain bias voltage applying circuits.
【0095】また、このドレインバイアス電圧印加用回
路130は、高周波遮断用回路(ドレインバイアス電圧
印加用)128を介して、接続点Eに接続してあり、直
流(DC)である所定のバイアス電圧を、第1のFET
102のドレイン102bおよび第2のFET104の
ドレイン104bにそれぞれ印加して、上述したゲート
バイアス電圧印加用回路126とともに、LO信号にお
ける第2次高調波が発生しやすいようにしている。すな
わち、これらのFET102および104の飽和領域で
これらのFET102および104を、動作させてい
る。The drain bias voltage application circuit 130 is connected to a connection point E via a high-frequency cutoff circuit (drain bias voltage application) 128 and has a predetermined bias voltage of direct current (DC). Is the first FET
The voltage is applied to the drain 102b of the second FET 102 and the drain 104b of the second FET 104, respectively, so that the second harmonic in the LO signal is easily generated together with the gate bias voltage application circuit 126 described above. That is, these FETs 102 and 104 are operated in the saturation region of these FETs 102 and 104.
【0096】次に、この発明の第2の実施形態のFET
ミキサ回路について説明する。すなわち、図2は、この
発明の第2の実施形態のFETミキサ回路200を示し
ている。なお、かかる第2の実施形態のFETミキサ回
路200の説明に当たり、第1の実施形態のFETミキ
サ回路100と共通する構成については適宜省略し、異
なる構成部分を中心に説明する。また、第2の実施形態
のFETミキサ回路200において、第1の実施形態の
FETミキサ回路100と共通する構成については、同
一の番号を付してある。Next, the FET according to the second embodiment of the present invention will be described.
The mixer circuit will be described. That is, FIG. 2 shows an FET mixer circuit 200 according to the second embodiment of the present invention. In the description of the FET mixer circuit 200 of the second embodiment, components common to the FET mixer circuit 100 of the first embodiment will be omitted as appropriate, and different components will be mainly described. In the FET mixer circuit 200 according to the second embodiment, the same components as those in the FET mixer circuit 100 according to the first embodiment are denoted by the same reference numerals.
【0097】そして、この第2の実施形態のFETミキ
サ回路200は、LOポート110および伝送ライン1
06等から構成される信号入力部Xと、第1のFET
(電界効果型トランジスタ)102および第2のFET
104から構成されるFET部Yと、RFポート114
および電力合成器108等から構成される信号出力部Z
とから構成されており、基本的な構成は第1の実施形態
のFETミキサ回路100と同様である。The FET mixer circuit 200 according to the second embodiment includes the LO port 110 and the transmission line 1.
06 and the like, and a first FET
(Field Effect Transistor) 102 and Second FET
FET unit Y composed of an RF port
Output section Z composed of a power combiner 108 and the like
The basic configuration is the same as that of the FET mixer circuit 100 of the first embodiment.
【0098】したがって、第1の実施形態のFETミキ
サ回路100と同様に、第2の実施形態のFETミキサ
回路200においても、第1のFET102のゲート1
02aと、第2のFET104のゲート104aとは、
伝送ライン106により並列的に接続してある。Therefore, similarly to the FET mixer circuit 100 of the first embodiment, in the FET mixer circuit 200 of the second embodiment, the gate 1 of the first FET 102
02a and the gate 104a of the second FET 104
They are connected in parallel by a transmission line 106.
【0099】そして、この伝送ライン106の一端に
は、LOポート110が設けてあり、このLOポート1
10から、発振器(図示せず)で発生させた、高出力で
はあるが、周波数が比較的低い、例えば20〜30GH
zのLO信号を、第1のFET102のゲート102a
には、伝送ライン106を介した配線を通じて、および
第2のFET104のゲート104aには、直接的に配
線を通じて、2つに実質的に等分割して入力することが
できるようになっている。At one end of the transmission line 106, an LO port 110 is provided.
10 is a high power but relatively low frequency generated by an oscillator (not shown), for example 20-30 GH
z LO signal to the gate 102a of the first FET 102
In this case, the data can be input to the gate of the second FET 104 through the wiring via the transmission line 106 and the gate 104a of the second FET 104 can be divided into two substantially equally through the wiring.
【0100】また、第1の実施形態のFETミキサ回路
100と同様に、この第2の実施形態のFETミキサ回
路200においても、LO信号が実質的に2つに等分割
されて、第1のLO信号および第2のLO信号として、
第1のFET102のゲート102aおよび第2のFE
T104のゲート104aに対して、それぞれが安定し
て入力されるように、第1のFET102(この場合、
伝送ライン106等を含む。)と、第2のFET104
との間のインピーダンスマッチングが図られている。そ
のため、LO信号入力整合回路116、118が、それ
ぞれ、第1のFET102のゲート102aおよび第2
のFET104のゲート104aの直前に設けてある。Further, similarly to the FET mixer circuit 100 of the first embodiment, in the FET mixer circuit 200 of the second embodiment, the LO signal is substantially equally divided into two and the first As the LO signal and the second LO signal,
The gate 102a of the first FET 102 and the second FE
The first FET 102 (in this case,
It includes a transmission line 106 and the like. ) And the second FET 104
And impedance matching is achieved. Therefore, the LO signal input matching circuits 116 and 118 are connected to the gate 102a of the first FET 102 and the second
Is provided immediately before the gate 104a of the FET 104.
【0101】そして、この場合の構成でも、伝送ライン
106は、LOポート110から入力されるLO信号の
周波数に対して、実質的に1/2の波長に相当する電気
長を有している。したがって、既に第1の実施形態のF
ETミキサ回路100の説明で述べた理由により、第2
のFET104のゲート104aに入力する第2のLO
信号と比較して、第1のLO信号は、第1のFET10
2のゲート102aに実質的に1/2波長分だけ遅れて
入力する。このため、第1のLO信号と、第2のLO信
号とは、互いに逆相関係となる。Also in this case, the transmission line 106 has an electrical length substantially corresponding to a half wavelength with respect to the frequency of the LO signal input from the LO port 110. Therefore, F of the first embodiment has already been set.
For the reason described in the description of the ET mixer circuit 100, the second
Of the second LO input to the gate 104a of the FET 104 of FIG.
The first LO signal is compared to the first FET 10
The signal is input to the second gate 102a with a delay substantially by 波長 wavelength. For this reason, the first LO signal and the second LO signal have an anti-phase relationship with each other.
【0102】よって、これらのLO信号の基本波に基づ
いた第1のLO信号と、第2のLO信号とを用いて、第
1のFET102および第2のFET104においてI
F信号(中間周波数信号)とをミキシングしても、電力
合成器108において、それぞれが打ち消し合う(キャ
ンセル)ためLO信号そのものがRFポートに出力する
ことはなく、合成信号をRF信号としてRFポート11
4から取り出すことはできない。すなわち、図2に示す
電力合成器108における接続点DがLO信号の基本波
に対して仮想的な短絡点となる。Therefore, using the first LO signal based on the fundamental wave of these LO signals and the second LO signal, the first FET 102 and the second FET 104
Even if the F signal (intermediate frequency signal) is mixed, the LO signal itself is not output to the RF port because the power combiner 108 cancels out each other (cancellation).
4 cannot be taken out. That is, the connection point D in the power combiner 108 shown in FIG. 2 is a virtual short-circuit point with respect to the fundamental wave of the LO signal.
【0103】しかしながら、この第2の実施形態のFE
Tミキサ回路200の第1のFET102および第2の
FET104においても、第1の実施形態のFETミキ
サ回路100と同様に、これらの第1および第2のFE
T102および104に、LO信号のような高周波成分
が入力されると、これらのFET102および104の
非線形特性により、LO信号の入力(ゲート)側の反射
係数がこのLO信号の入力に起因して変調され、LO信
号における基本波の2倍の波長を有する、第1および第
2の第2次高調波がそれぞれ発生する。よって、この第
2の実施形態のFETミキサ回路200においても、か
かる同相の関係を有する第1の第2次高調波および第2
の第2次高調波を用いることができる。However, the FE of the second embodiment
Also in the first FET 102 and the second FET 104 of the T mixer circuit 200, similarly to the FET mixer circuit 100 of the first embodiment, these first and second FEs are used.
When a high-frequency component such as an LO signal is input to T102 and 104, the reflection coefficient on the input (gate) side of the LO signal is modulated by the input of the LO signal due to the nonlinear characteristics of the FETs 102 and 104. As a result, first and second second harmonics, each having a wavelength twice the fundamental wave in the LO signal, are generated. Therefore, also in the FET mixer circuit 200 of the second embodiment, the first second harmonic and the second
Of the second harmonic can be used.
【0104】ここで、この第2の実施形態のFETミキ
サ回路200においては、IF信号(中間周波数信号)
のFETミキサ回路への入力の方法が、第1の実施形態
のFETミキサ回路100とは大きく異なっている。す
なわち、第1の実施形態のFETミキサ回路100にお
いては、伝送ライン106に対してIFポート112を
接続してIF信号を入力する代わりに、この第2の実施
形態のFETミキサ回路200においては、第1のFE
T102のドレイン102bおよび第2のFET104
のドレイン104bに対して、IF信号入力整合回路2
20を介してIFポート212を設けて、IF信号を入
力する構成としてある。Here, in the FET mixer circuit 200 of the second embodiment, an IF signal (intermediate frequency signal)
The method of input to the FET mixer circuit of the first embodiment is greatly different from that of the FET mixer circuit 100 of the first embodiment. That is, in the FET mixer circuit 100 of the first embodiment, instead of connecting the IF port 112 to the transmission line 106 to input an IF signal, the FET mixer circuit 200 of the second embodiment First FE
T102 drain 102b and second FET 104
Signal input matching circuit 2
An IF port 212 is provided through the interface 20 to input an IF signal.
【0105】そして、第1のFET102のドレイン1
02bおよび第2のFET104のドレイン104b
と、電力合成器108との間に、それぞれ接続点F、H
を設け、さらに、かかる接続点FおよびHの間の配線の
実質的に中間位置である接続点Gから、IF信号を入力
するようにしてある。The drain 1 of the first FET 102
02b and the drain 104b of the second FET 104
And the power combiner 108 between the connection points F and H, respectively.
And an IF signal is inputted from a connection point G which is a substantially intermediate position of the wiring between the connection points F and H.
【0106】なお、IF信号を入力するためのIFポー
ト212およびIF信号入力整合回路220の構成自体
は、基本的に、第1の実施形態のFETミキサ回路10
0におけるIFポート112およびIF信号入力整合回
路120の構成と同様であるため、ここでは説明を省略
する。Note that the configuration itself of the IF port 212 for inputting an IF signal and the IF signal input matching circuit 220 is basically the same as that of the FET mixer circuit 10 of the first embodiment.
Since the configuration is the same as the configuration of the IF port 112 and the IF signal input matching circuit 120 at 0, the description is omitted here.
【0107】そして、IFポート212から入力され、
IF信号入力整合回路220を通過したIF信号は、接
続点Gで正確に2分割され、第1のIF信号および第2
のIF信号として、それぞれ、第1のFET102のド
レイン102bおよび第2のFET104のドレイン1
04bに入力される。よって、かかる第1および第2の
IF信号と、上述した第2次高調波に基づいた第1およ
び第2のLO信号とを、それぞれ第1のFET102お
よび第2のFET104内において効率よくミキシング
して、第2次高調波に基づいた第1および第2のRF信
号を発生させることができる。Then, the data is input from the IF port 212,
The IF signal that has passed through the IF signal input matching circuit 220 is exactly divided into two at the connection point G, and the first IF signal and the second
Of the drain 102b of the first FET 102 and the drain 1 of the second FET 104, respectively.
04b. Therefore, the first and second IF signals and the first and second LO signals based on the second harmonic described above are efficiently mixed in the first FET 102 and the second FET 104, respectively. Thus, the first and second RF signals based on the second harmonic can be generated.
【0108】すなわち、この第2の実施形態のFETミ
キサ回路200においても、第2次高調波に基づいた第
1および第2のRF信号を電力合成器108においてそ
れぞれを効率的に合成し、第2次高調波に基づいたRF
信号として、電力合成器108の接続点Dに設けてある
RFポート114から取り出すことができる。That is, also in the FET mixer circuit 200 of the second embodiment, the first and second RF signals based on the second harmonic are efficiently combined in the power combiner 108, respectively. RF based on second harmonic
The signal can be extracted from the RF port 114 provided at the connection point D of the power combiner 108.
【0109】また、この第2の実施形態のFETミキサ
回路200においては、IFポート212が、第1およ
び第2のFET102および104のドレイン側102
b、104bに対して設けてあるため、IF信号がLO
ポート110へリーク(漏洩)されるおそれがない。よ
って、IF信号をより有効に利用することができ、IF
信号とLO信号の第2次高調波とを、より効率的にミキ
シングすることができる。In the FET mixer circuit 200 according to the second embodiment, the IF port 212 is connected to the drain side 102 of the first and second FETs 102 and 104.
b, 104b, the IF signal
There is no risk of leaking to port 110. Therefore, the IF signal can be used more effectively,
The signal and the second harmonic of the LO signal can be more efficiently mixed.
【0110】その他、この第2の実施形態のFETミキ
サ回路200において、第1の実施形態のFETミキサ
回路100の説明で既に述べた理由と同様の理由で、第
1のFET102のゲート102a側に設けてあるLO
信号入力整合回路116と、伝送ライン106との間の
接続点Cには、高周波遮断用回路124、コンデンサ1
38、グランド140およびゲートバイアス電圧印加用
回路126が接続してあり、また、RF信号出力整合回
路122と、電力合成器108の接続点Dとの間の接続
点Eに対して、高周波遮断用回路128、コンデンサ1
38、グランド140およびドレインバイアス電圧印加
用回路130が接続してある。In addition, in the FET mixer circuit 200 according to the second embodiment, for the same reason as already described in the description of the FET mixer circuit 100 according to the first embodiment, the FET mixer circuit 200 is connected to the gate 102a side of the first FET 102. LO provided
At a connection point C between the signal input matching circuit 116 and the transmission line 106, a high frequency cutoff circuit 124, a capacitor 1
38, a ground 140 and a circuit 126 for applying a gate bias voltage are connected. A connection point E between the RF signal output matching circuit 122 and the connection point D of the power combiner 108 is Circuit 128, capacitor 1
38, a ground 140 and a circuit 130 for applying a drain bias voltage are connected.
【0111】次に、この発明の第3の実施形態のFET
ミキサ回路を説明する。すなわち、図3は、この発明の
第3の実施形態のFETミキサ回路300を示してい
る。なお、かかる第3の実施形態のFETミキサ回路3
00の説明に当たり、第1の実施形態のFETミキサ回
路100および第2の実施形態のFETミキサ回路20
0と共通する構成については適宜省略し、これらと異な
る構成部分について中心に説明する。また、第3の実施
形態のFETミキサ回路300において、第1の実施形
態のFETミキサ回路100あるいは第2の実施形態の
FETミキサ回路200と共通する構成については、同
一の番号を付してある。Next, an FET according to a third embodiment of the present invention will be described.
The mixer circuit will be described. That is, FIG. 3 shows an FET mixer circuit 300 according to the third embodiment of the present invention. The FET mixer circuit 3 of the third embodiment
00, the FET mixer circuit 100 of the first embodiment and the FET mixer circuit 20 of the second embodiment
Components common to those of 0 are omitted as appropriate, and components different from these components will be mainly described. Further, in the FET mixer circuit 300 of the third embodiment, the same reference numerals are given to configurations common to the FET mixer circuit 100 of the first embodiment or the FET mixer circuit 200 of the second embodiment. .
【0112】そして、この第3の実施形態のFETミキ
サ回路300は、LOポート110および伝送ライン1
06等から構成される信号入力部Xと、第1のFET1
02および第2のFET104から構成されるFET部
Yと、RFポート114および電力合成器108等から
構成される信号出力部Zとから構成されており、基本的
な構成は第1の実施形態および第2の実施形態のFET
ミキサ回路100、200と同様である。The FET mixer circuit 300 according to the third embodiment includes the LO port 110 and the transmission line 1.
06, etc., and a first FET 1
02 and a second FET 104, and a signal output unit Z including an RF port 114 and a power combiner 108. The basic configuration is the same as that of the first embodiment. FET of the second embodiment
This is the same as the mixer circuits 100 and 200.
【0113】したがって、この第3の実施形態のFET
ミキサ回路300においても、第1のFET102のゲ
ート102aと、第2のFET104のゲート104a
とは、伝送ライン106により、並列的に接続してあ
る。そして、この伝送ライン106の一端には、LOポ
ート110が設けてあり、このLOポート110から、
発振器(図示せず)を用いて発生させた、高出力ではあ
るが周波数が比較的低いLO信号を、第1のFET10
2のゲート102aには、伝送ライン106を介し配線
を通じて、および第2のFET104のゲート104a
には、直接的に配線を通じて、2つに等分割して入力す
ることができるようになっている。Therefore, the FET of the third embodiment
Also in the mixer circuit 300, the gate 102a of the first FET 102 and the gate 104a of the second FET 104
Are connected in parallel by the transmission line 106. An LO port 110 is provided at one end of the transmission line 106. From the LO port 110,
A high power but relatively low frequency LO signal generated using an oscillator (not shown) is
The gate 102a of the second FET 104 is connected to the gate 102a of the second
Can be directly divided into two and input directly through wiring.
【0114】また、第1の実施形態のFETミキサ回路
100の説明で述べた理由と同様の理由により、この第
3の実施形態のFETミキサ回路300においても、L
O信号入力整合回路116および118が、それぞれ、
第1のFET102のゲート102aおよび第2のFE
T104のゲート104aの直前に設けてある。For the same reason as described in the description of the FET mixer circuit 100 of the first embodiment, the FET mixer circuit 300 of the third embodiment also has a low level.
O signal input matching circuits 116 and 118
The gate 102a of the first FET 102 and the second FE
It is provided immediately before the gate 104a of T104.
【0115】そして、この場合の構成でも、伝送ライン
106は、LOポート110から入力されるLO信号の
周波数の実質的に1/2の波長に相当する電気長を有し
ている。従って、既に第1の実施形態のFETミキサ回
路100の説明で述べた理由により、第2のFET10
4のゲート104aに入力する第2のLO信号と比較し
て、第1のLO信号は、第1のFET102のゲート1
02aに実質的に1/2波長分だけ遅れて入力する。よ
って、第1のLO信号と、第2のLO信号とは、互いに
逆相関係となる。Also in this case, the transmission line 106 has an electrical length substantially equivalent to a half wavelength of the frequency of the LO signal input from the LO port 110. Therefore, for the reason already described in the description of the FET mixer circuit 100 of the first embodiment, the second FET 10
4 is input to the gate 1 of the first FET 102 in comparison with the second LO signal input to the gate 104a of the first FET 102.
02a is delayed substantially by 波長 wavelength. Therefore, the first LO signal and the second LO signal have an anti-phase relationship with each other.
【0116】よって、これらのLO信号の基本波に基づ
いた第1のLO信号と、第2のLO信号とを用いて、第
1のFET102および第2のFET104においてI
F信号(中間周波数信号)をミキシングしても、電力合
成器108において打ち消し合う(キャンセル)ため、
LO信号そのものがRFポートに出力することはなく、
合成信号をRF信号としてRFポート114から取り出
すことはできない。すなわち、図3に示す電力合成器1
08における接続点DがLO信号の基本波に対して仮想
的な短絡点となる。Therefore, the first FET 102 and the second FET 104 use the first LO signal based on the fundamental wave of these LO signals and the second LO signal to generate
Even if the F signal (intermediate frequency signal) is mixed, it is canceled (canceled) in the power combiner 108,
The LO signal itself does not output to the RF port,
The combined signal cannot be extracted from the RF port 114 as an RF signal. That is, the power combiner 1 shown in FIG.
The connection point D at 08 becomes a virtual short-circuit point for the fundamental wave of the LO signal.
【0117】その一方、この第3の実施形態におけるF
ETミキサ回路300の第1のFET102および第2
のFET104においても、第1の実施形態のFETミ
キサ回路100と同様に、これらの第1および第2のF
ET102および104に、LO信号のような高周波が
入力されると、これらのFET102および104の非
線形特性により、LO信号の入力(ゲート)側の反射係
数がこのLO信号の入力に起因して変調され、LO信号
における基本波の2倍の波長を有する第2次高調波(第
1および第2の第2次高調波)が、それぞれのFET1
02および104において発生する。On the other hand, F in the third embodiment
First FET 102 and second FET 102 of ET mixer circuit 300
In the FET 104 of the first embodiment, similarly to the FET mixer circuit 100 of the first embodiment, the first and second F
When a high frequency such as a LO signal is input to the ETs 102 and 104, the reflection coefficient on the input (gate) side of the LO signal is modulated by the input of the LO signal due to the non-linear characteristics of the FETs 102 and 104. , The second harmonic having a wavelength twice the fundamental wave in the LO signal (first and second second harmonics)
Occurs at 02 and 104.
【0118】したがって、この第3の実施形態のFET
ミキサ回路300においても、かかる同相の関係を有す
る第1の第2次高調波および第2の第2次高調波を用い
て、第1のFETのソース102cおよび第2のFET
のソース104cに入力されたIF信号と、それぞれミ
キシングすることができる。Therefore, the FET of the third embodiment
Also in the mixer circuit 300, the source 102c of the first FET and the second FET are used by using the first second harmonic and the second second harmonic having the same in-phase relationship.
Can be mixed with the IF signal input to the source 104c.
【0119】ここで、この第3の実施形態のFETミキ
サ回路300においては、IF信号(中間周波数信号)
のFETミキサ回路への入力の方法が、第1の実施形態
のFETミキサ回路100および第2の実施形態のFE
Tミキサ回路200とは大きく異なっている。すなわ
ち、第1の実施形態のFETミキサ回路100では、第
1のFET102のゲート102aおよび第2のFET
104のゲート104aに対してIF信号を入力する構
成としてあり、また、第2の実施形態のFETミキサ回
路200では、第1のFET102のドレイン102b
および第2のFET104のドレイン104bに対して
IF信号を入力する構成としてあるが、この第3の実施
形態のFETミキサ回路300では、第1のFET10
2のソース102cおよび第2のFET104のソース
104cに対してIF信号をそれぞれ入力する構成とし
てある。Here, in the FET mixer circuit 300 of the third embodiment, an IF signal (intermediate frequency signal)
The method of input to the FET mixer circuit of the first embodiment is the same as that of the FET mixer circuit 100 of the first embodiment and the FE of the second embodiment.
This is significantly different from the T mixer circuit 200. That is, in the FET mixer circuit 100 of the first embodiment, the gate 102a of the first FET 102 and the second FET
In the FET mixer circuit 200 according to the second embodiment, a drain 102b of the first FET 102 is provided.
And an IF signal is input to the drain 104b of the second FET 104. In the FET mixer circuit 300 of the third embodiment, the first FET 10
An IF signal is input to the second source 102c and the source 104c of the second FET 104, respectively.
【0120】すなわち、第1のFET102のソース1
02cおよび第2のFET104のソース104cに対
して、IF信号入力整合回路322およびIFポート3
14をこの順に接続してある。なお、この例では、IF
信号入力整合回路322およびIFポート314をそれ
ぞれ一つ設けてあり、接続点Iを介して、第1のFET
102のソース102cおよび第2のFET104のソ
ース104cに対して、それぞれIF信号を入力するこ
とができるようにしてある。That is, the source 1 of the first FET 102
02c and the source 104c of the second FET 104, the IF signal input matching circuit 322 and the IF port 3
14 are connected in this order. In this example, the IF
One signal input matching circuit 322 and one IF port 314 are provided, and the first FET
An IF signal can be input to each of the source 102c of 102 and the source 104c of the second FET 104.
【0121】そして、このIFポート314から第1の
FET102のソース102cおよび第2のFET10
4のソース104cまでの電気長を実質的に等しくして
ある。したがって、IFポート314から入力されたI
F信号は、IF信号入力整合回路322を通過した後、
接続点Iで2等分され、それぞれ第1のIF信号および
第2のIF信号として、第1のFET102のソ−ス1
02cおよび第2のFET104のソース104cに入
力される。よって、かかる第1および第2のIF信号
と、上述した第2次高調波に基づいた第1および第2の
LO信号とを、それぞれ第1のFET102および第2
のFET104内において効率よくミキシングして、第
2次高調波に基づいた第1および第2のRF信号を発生
させることができる。Then, the source 102c of the first FET 102 and the second FET 10
The electrical lengths up to the fourth source 104c are substantially equal. Therefore, I input from IF port 314
After the F signal passes through the IF signal input matching circuit 322,
The signal is divided into two equal parts at the connection point I, and the first IF signal and the second IF signal are used as the source 1 of the first FET 102, respectively.
02c and the source 104c of the second FET 104. Therefore, the first and second IF signals and the first and second LO signals based on the second harmonic described above are respectively converted into the first FET 102 and the second
, The first and second RF signals based on the second harmonic can be generated.
【0122】一方、第1のFET102のソース102
cおよび第2のFET104のソース104cと、分岐
点Iの途中に、さらに接続点JおよびKがそれぞれ設け
てあり、これらの接続点JおよびKにソース接地回路3
10、320、コンデンサ138およびグランド(接
地)140が設けてある。On the other hand, the source 102 of the first FET 102
c and the source 104c of the second FET 104 and the junctions J and K are further provided in the middle of the branch point I, respectively.
10, 320, a capacitor 138 and a ground (ground) 140 are provided.
【0123】したがって、このように第1のFET10
2のソース102cおよび第2のFET104のソース
104cに対して、それぞれソース接地回路310およ
び320を設けてFETミキサ回路300を構成する
と、これらのソース接地回路310および320をハイ
パス構成または帯域阻止フィルタ(構成)とすることに
より、IF信号の周波数においては開放(IF信号がリ
ークしない)とする一方、他の周波数に対しては、その
周波数を有する信号をグランド140に短絡させること
ができる。よって、IF信号が第1および第2のFET
のソース102cおよび104cに入力されずに、グラ
ンド140に流れるおそれが少なくなり、結果として、
RF信号をRFポート114からより効率良く出力する
ことができる。Therefore, the first FET 10
When the grounded source circuits 310 and 320 are provided for the source 102c of the second FET 104 and the source 104c of the second FET 104, respectively, and the FET mixer circuit 300 is formed, these grounded source circuits 310 and 320 are formed in a high-pass configuration or a band rejection filter ( With this configuration, the signal can be opened (the IF signal does not leak) at the frequency of the IF signal, and the signal having that frequency can be short-circuited to the ground 140 for the other frequencies. Therefore, if the IF signal is the first and second FETs
Is less likely to flow into the ground 140 without being input to the sources 102c and 104c of the
An RF signal can be output from the RF port 114 more efficiently.
【0124】すなわち、以上のとおり、この第3の実施
形態のFETミキサ回路300においても、第2次高調
波に基づいた第1および第2のRF信号を電力合成器1
08においてそれぞれを効率的に合成し、第2次高調波
に基づいたRF信号として、電力合成器108の接続点
Dに設けてあるRFポート114から取り出すことがで
きる。That is, as described above, also in the FET mixer circuit 300 of the third embodiment, the first and second RF signals based on the second harmonic are converted into the power combiner 1
At 08, the respective signals can be efficiently combined and extracted as an RF signal based on the second harmonic from the RF port 114 provided at the connection point D of the power combiner 108.
【0125】また、この第3の実施形態のFETミキサ
回路300においては、LOポート110は、第1およ
び第2のFET102および104のゲート102a、
104aに対して設けてあり、IFポート212は、第
1および第2のFET102および104のソース10
2c、104cに対して設けてあり、RFポート114
は、第1および第2のFET102および104のドレ
イン102b、104bに対して設けてある。したがっ
て、各ポートがFETにより分離されているので、LO
信号と、IF信号と、RF信号とが、それぞれリーク
(漏洩)されるおそれがない。すなわち、IF信号と、
LO信号の第2次高調波とを、より効率的にミキシング
することができる。Further, in the FET mixer circuit 300 according to the third embodiment, the LO port 110 is connected to the gates 102a of the first and second FETs 102 and 104,
104a, the IF port 212 is connected to the source 10 of the first and second FETs 102 and 104.
2c, 104c, and the RF port 114
Is provided for the drains 102b and 104b of the first and second FETs 102 and 104. Therefore, since each port is separated by the FET, the LO
There is no possibility that the signal, the IF signal, and the RF signal are leaked. That is, an IF signal,
The second harmonic of the LO signal can be more efficiently mixed.
【0126】さらに、この第3の実施形態のFETミキ
サ回路300の構成においては、LOポート110と、
IFポート314と、RFポート114とは、それぞ
れ、第1および第2のFET102および104のそれ
ぞれのゲート102a、104aと、ソース102c、
104cとドレイン102b、104bとに割り振られ
ているため、回路設計の自由度も飛躍的に増大する。Further, in the configuration of the FET mixer circuit 300 of the third embodiment, the LO port 110,
IF port 314 and RF port 114 are respectively connected to gate 102a, 104a and source 102c, of first and second FETs 102 and 104, respectively.
Since the circuit is assigned to the drain 104c and the drains 102b and 104b, the degree of freedom in circuit design also increases dramatically.
【0127】その他、この第3の実施形態のFETミキ
サ回路300において、第1の実施形態のFETミキサ
回路100の説明で既に述べた理由と同様の理由で、第
1のFET102のゲート102a側に設けてあるLO
信号入力整合回路116と、伝送ライン106との間の
接続点Cには、一つの高周波遮断用回路124、コンデ
ンサ138、グランド140およびゲートバイアス電圧
印加用回路126が接続してあり、また、RF信号出力
整合回路122と、電力合成器108の接続点Dとの間
の接続点Eに対して、一つの高周波遮断用回路128、
コンデンサ138、グランド140およびドレインバイ
アス電圧印加用回路130が接続してある。In addition, in the FET mixer circuit 300 according to the third embodiment, for the same reason as already described in the description of the FET mixer circuit 100 according to the first embodiment, the FET mixer circuit 300 is connected to the gate 102a side of the first FET 102. LO provided
At a connection point C between the signal input matching circuit 116 and the transmission line 106, one high-frequency cutoff circuit 124, a capacitor 138, a ground 140, and a gate bias voltage application circuit 126 are connected. For a connection point E between the signal output matching circuit 122 and a connection point D of the power combiner 108, one high-frequency cutoff circuit 128,
The capacitor 138, the ground 140, and the drain bias voltage application circuit 130 are connected.
【0128】尚、上述した構成例では、遅延回路として
伝送ラインを用いているが、この伝送ラインに代わり、
180°ハイブリッドを用いても、この発明のFETミ
キサ回路を構成できる。In the above configuration example, a transmission line is used as a delay circuit, but instead of this transmission line,
Even if a 180 ° hybrid is used, the FET mixer circuit of the present invention can be configured.
【0129】[0129]
【発明の効果】この発明の第1〜3の実施形態のFET
(電界効果型トランジスタ)ミキサ回路によれば、第1
のFETのゲートと、第2のFETのゲートとを、遅延
回路としての伝送ラインを用いて並列に接続する等によ
り、高出力ではあるが、周波数が比較的低いLO信号を
用いて、高出力であって、周波数が高いRF信号をRF
ポートから取り出すことができるようになった。The FET according to the first to third embodiments of the present invention
According to the (field-effect transistor) mixer circuit, the first
The gate of the FET and the gate of the second FET are connected in parallel using a transmission line as a delay circuit, etc., so that a high-output but relatively low-frequency LO signal is used to generate a high output. And a high frequency RF signal
You can now take it out of the port.
【0130】よって、第1〜第3の実施形態のFETミ
キサ回路によれば、一般的なミリ波発振器を用いて発振
される、出力は高いが周波数が低いLO信号であって
も、逓倍器を設けることなくIF信号とミキシングする
ことができるようになり、回路設計の自由度が大きい、
小面積のFETミキサ回路を提供することが可能となっ
た。Therefore, according to the FET mixer circuits of the first to third embodiments, even if the output is a high-frequency but low-frequency LO signal, the frequency doubler is oscillated using a general millimeter-wave oscillator. Can be mixed with the IF signal without providing the
It has become possible to provide a small area FET mixer circuit.
【図1】この発明のFETミキサ回路(第1の実施形
態)を説明するための図である。FIG. 1 is a diagram for explaining an FET mixer circuit (first embodiment) of the present invention.
【図2】この発明のFETミキサ回路(第2の実施形
態)を説明するための図である。FIG. 2 is a diagram for explaining an FET mixer circuit (second embodiment) of the present invention.
【図3】この発明のFETミキサ回路(第3の実施形
態)を説明するための図である。FIG. 3 is a diagram for explaining an FET mixer circuit (third embodiment) of the present invention.
【図4】この発明のFETミキサ回路におけるLO信号
を説明するための図である。FIG. 4 is a diagram for explaining an LO signal in the FET mixer circuit of the present invention.
【図5】ウイルキンソン形電力合成器を説明するための
図である。FIG. 5 is a diagram for explaining a Wilkinson power combiner.
【図6】従来のFETミキサ回路を説明するための図で
ある。FIG. 6 is a diagram for explaining a conventional FET mixer circuit.
10、100、200、300:FETミキサ回路 12、102、104:FET(電界効果型トランジス
タ) 12a、102a、104a:ゲ−ト 12b、102b、104b:ドレイン 12c、102c、104c:ソース 14、116、118:LO信号入力整合回路 16、122:RF信号出力整合回路 18、120、220、322:IF信号入力整合回路 20、124:高周波遮断用回路(ゲートバイアス電圧
印加用) 22、126:ゲートバイアス電圧印加用回路 26:RF阻止フィルタ 28、128:高周波遮断用回路(ドレインバイアス電
圧印加用) 30、130:ドレインバイアス電圧印加用回路 32、110:LOポート 34、112、212、314:IFポート 36、114:RFポート 38a、38b、38c、138:コンデンサ 40、140:グランド 106:伝送ライン 108:電力合成器(ウイルキンソン形電力合成器) 310、320:ソース接地回路 400:ウィルキンソン形電力合成器 402、406:1/4波長インピーダンス変成器 404:抵抗10, 100, 200, 300: FET mixer circuit 12, 102, 104: FET (field effect transistor) 12a, 102a, 104a: Gate 12b, 102b, 104b: Drain 12c, 102c, 104c: Source 14, 116 , 118: LO signal input matching circuit 16, 122: RF signal output matching circuit 18, 120, 220, 322: IF signal input matching circuit 20, 124: High frequency cutoff circuit (for applying gate bias voltage) 22, 126: Gate Bias voltage application circuit 26: RF blocking filter 28, 128: High frequency cutoff circuit (for drain bias voltage application) 30, 130: Drain bias voltage application circuit 32, 110: LO port 34, 112, 212, 314: IF Ports 36 and 114: RF ports 38a and 38 b, 38c, 138: Capacitors 40, 140: Ground 106: Transmission line 108: Power combiner (Wilkinson type power combiner) 310, 320: Common source circuit 400: Wilkinson type power combiner 402, 406: 1/4 wavelength Impedance transformer 404: resistance
Claims (28)
いたミキサ回路において、 ソース接地された第1のFETと、ソース接地された第
2のFETとを備え、 前記第1のFETのゲートが片端に接続され、かつ、前
記第2のFETのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にLOポート
が接続してあり、該伝送ラインは、該LOポートから入
力されるLO信号の周波数に対して、実質的に1/2の
波長に相当する電気長を有しており、該伝送ラインの前
記第1のFETのゲートおよび前記第2のFETのゲー
トから実質的に電気長が等しい位置にIFポートが接続
してあり、 前記第1のFETのゲートおよび前記第2のFETのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、 前記第1のFETのドレインおよび前記第2のFETの
ドレインに対して、ドレインバイアス電圧印加用回路が
接続してあり、 さらに、該第1のFETのドレインと、該第2のFET
のドレインとは、電力合成器を用いて接続してあるとと
もに、該電力合成器における前記第1のFETのドレイ
ンおよび前記第2のFETのドレインから実質的に電気
長が等しい位置にRFポートが接続してあることを特徴
とするFETミキサ回路。1. A mixer circuit using an FET (field effect transistor), comprising: a first FET whose source is grounded; and a second FET whose source is grounded, wherein the gate of the first FET has one end. And a transmission line having the gate of the second FET connected to the other end, the transmission line having an LO port connected to one end, and the transmission line being connected to the LO port. Has an electrical length substantially corresponding to a half wavelength with respect to the frequency of the LO signal input from A gate bias voltage applying circuit is connected to the gate of the first FET and the gate of the second FET; With respect to the drain of the first drain and the second FET of the FET, the drain bias voltage application circuit Yes to connect, further, the drain of said first FET, said second FET
Is connected using a power combiner, and an RF port is provided at a position where the electrical length is substantially equal from the drain of the first FET and the drain of the second FET in the power combiner. An FET mixer circuit, which is connected.
いて、前記電力合成器は、ウィルキンソン形電力合成器
であることを特徴とするFETミキサ回路。2. The FET mixer circuit according to claim 1, wherein said power combiner is a Wilkinson type power combiner.
回路において、LO信号が入力される前記第1のFET
のゲート側および前記第2のFETのゲート側に、それ
ぞれLO信号入力整合回路を設けてあることを特徴とす
るFETミキサ回路。3. The FET mixer circuit according to claim 1, wherein said first FET receives a LO signal.
And an LO signal input matching circuit provided on the gate side of the second FET and on the gate side of the second FET, respectively.
ETミキサ回路において、前記IFポートに対して、I
F信号入力整合回路を設けてあることを特徴とするFE
Tミキサ回路。4. The F according to claim 1, wherein
In the ET mixer circuit, for the IF port, I
FE characterized by having an F signal input matching circuit
T mixer circuit.
いて、前記IF信号入力整合回路を、ローパス構成とし
てあることを特徴とするFETミキサ回路。5. The FET mixer circuit according to claim 4, wherein said IF signal input matching circuit has a low-pass configuration.
ETミキサ回路において、前記RFポートに対して、R
F信号出力整合回路を設けてあることを特徴とするFE
Tミキサ回路。6. The F according to claim 1, wherein
In the ET mixer circuit, R
FE characterized by having an F signal output matching circuit
T mixer circuit.
いて、前記RF信号出力整合回路を、ハイパス構成とし
てあることを特徴とするFETミキサ回路。7. The FET mixer circuit according to claim 6, wherein said RF signal output matching circuit has a high-pass configuration.
ETミキサ回路において、前記ゲートバイアス電圧印加
用回路に対して、高周波遮断用回路が設けてあることを
特徴とするFETミキサ回路。8. The F according to claim 1, wherein
In the ET mixer circuit, a high frequency cutoff circuit is provided for the gate bias voltage application circuit.
ETミキサ回路において、前記ドレインバイアス電圧印
加用回路に対して、高周波遮断用回路が設けてあること
を特徴とするFETミキサ回路。9. The F according to claim 1, wherein
In the ET mixer circuit, a high-frequency cutoff circuit is provided for the drain bias voltage application circuit.
2のFETとを備え、 前記第1のFETのゲートが片端に接続され、かつ、前
記第2のFETのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にLOポート
が接続してあり、また、該伝送ラインは、該LOポート
から入力されるLO信号の周波数に対して、実質的に1
/2の波長に相当する電気長を有しており、 前記第1のFETのゲートおよび前記第2のFETのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、 前記第1のFETのドレインおよび前記第2のFETの
ドレインに対して、IFポートと、ドレインバイアス電
圧印加用回路とが接続してあり、該IFポートから前記
第1のFETのドレインおよび前記第2のFETのドレ
インまでの電気長を実質的に等しくしてあり、 さらに、前記第1のFETのドレインと、前記第2のF
ETのドレインとは、電力合成器を用いて接続してある
とともに、該電力合成器における前記第1のFETのド
レインおよび前記第2のFETのドレインから実質的に
電気長が等しい位置にRFポートが接続してあることを
特徴とするFETミキサ回路。10. A mixer circuit using an FET, comprising: a first FET whose source is grounded; and a second FET whose source is grounded, wherein the gate of the first FET is connected to one end, and A transmission line having a gate connected to the other end of the second FET, the transmission line having an LO port connected to one end, and the transmission line being input from the LO port; For the frequency of the LO signal, substantially 1
And a gate bias voltage application circuit is connected to the gate of the first FET and the gate of the second FET, and An IF port and a drain bias voltage application circuit are connected to the drain of the FET and the drain of the second FET, and the drain of the first FET and the drain of the second FET are connected from the IF port. The electrical lengths to the drain are substantially equal; and the drain of the first FET and the second F
The RF port is connected to the drain of the ET using a power combiner and at a position in the power combiner where the electrical lengths are substantially equal from the drain of the first FET and the drain of the second FET. A FET mixer circuit characterized in that:
において、前記電力合成器は、ウィルキンソン形電力合
成器であることを特徴とするFETミキサ回路。11. The FET mixer circuit according to claim 10, wherein said power combiner is a Wilkinson-type power combiner.
ミキサ回路において、LO信号が入力される前記第1の
FETのゲート側および前記第2のFETのゲート側
に、それぞれLO信号入力整合回路を設けてあることを
特徴とするFETミキサ回路。12. The FET according to claim 10, wherein:
In the mixer circuit, an LO signal input matching circuit is provided on each of the gate side of the first FET to which the LO signal is input and the gate side of the second FET.
載のFETミキサ回路において、前記IFポートに対し
て、IF信号入力整合回路を設けてあることを特徴とす
るFETミキサ回路。13. The FET mixer circuit according to claim 10, wherein an IF signal input matching circuit is provided for the IF port.
において、前記IF信号入力整合回路を、ローパス構成
としてあることを特徴とするFETミキサ回路。14. The FET mixer circuit according to claim 13, wherein the IF signal input matching circuit has a low-pass configuration.
載のFETミキサ回路において、前記RFポートに対し
て、RF信号出力整合回路を設けてあることを特徴とす
るFETミキサ回路。15. The FET mixer circuit according to claim 10, wherein an RF signal output matching circuit is provided for the RF port.
において、前記RF信号出力整合回路を、ハイパス構成
としてあることを特徴とするFETミキサ回路。16. The FET mixer circuit according to claim 15, wherein said RF signal output matching circuit has a high-pass configuration.
載のFETミキサ回路において、前記ゲートバイアス電
圧印加用回路に対して、高周波遮断用回路が設けてある
ことを特徴とするFETミキサ回路。17. The FET mixer circuit according to claim 10, wherein a high-frequency cutoff circuit is provided for the gate bias voltage application circuit. .
載のFETミキサ回路において、前記ドレインバイアス
電圧印加用回路に対して、高周波遮断用回路が設けてあ
ることを特徴とするFETミキサ回路。18. The FET mixer circuit according to claim 10, wherein a high-frequency cutoff circuit is provided for the drain bias voltage application circuit. .
2のFETとを備え、 前記第1のFETのゲートが片端に接続され、かつ、前
記第2のFETのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にLOポート
が接続してあり、また、該伝送ラインは、該LOポート
から入力されるLO信号の周波数に対して、実質的に1
/2の波長に相当する電気長を有しており、 前記第1のFETのゲートおよび前記第2のFETのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、 前記第1のFETのドレインおよび前記第2のFETの
ドレインに対して、ドレインバイアス電圧印加用回路を
接続してあり、 前記第1のFETのソースおよび前記第2のFETのソ
ースに対して、IFポートを接続してあり、該IFポー
トから前記第1のFETのソ−スおよび前記第2のFE
Tのソ−スまでの電気長を実質的に等しくしてあり、 さらに、前記第1のFETのドレインと、前記第2のF
ETのドレインとは、電力合成器を用いて接続してある
とともに、該電力合成器における前記第1のFETのド
レインおよび前記第2のFETのドレインから実質的に
電気長が等しい位置にRFポートが接続してあることを
特徴とするFETミキサ回路。19. A mixer circuit using an FET, comprising: a first FET whose source is grounded; and a second FET whose source is grounded, wherein the gate of the first FET is connected to one end, and A transmission line having a gate connected to the other end of the second FET, the transmission line having an LO port connected to one end, and the transmission line being input from the LO port; For the frequency of the LO signal, substantially 1
And a gate bias voltage application circuit is connected to the gate of the first FET and the gate of the second FET, and A drain bias voltage application circuit is connected to a drain of the FET and a drain of the second FET, and an IF port is connected to a source of the first FET and a source of the second FET. The source of the first FET and the second FE from the IF port.
The electrical length of the T to the source is substantially equal; and the drain of the first FET and the second F
The RF port is connected to the drain of the ET by using a power combiner, and at a position in the power combiner where the electrical length is substantially equal from the drain of the first FET and the drain of the second FET. A FET mixer circuit characterized in that:
において、前記第1のFETのソ−スおよび前記第2の
FETのソ−スに対して、それぞれソ−ス接地回路が設
けてあることを特徴とするFETミキサ回路。20. The FET mixer circuit according to claim 19, wherein a source ground circuit is provided for each of the source of the first FET and the source of the second FET. FET mixer circuit characterized by the above-mentioned.
ミキサ回路において、前記電力合成器は、ウィルキンソ
ン形電力合成器であることを特徴とするFETミキサ回
路。21. An FET according to claim 19 or 20.
In the mixer circuit, the power combiner is a Wilkinson type power combiner.
載のFETミキサ回路において、LO信号が入力される
前記第1のFETのゲート側および前記第2のFETの
ゲート側に、それぞれLO信号入力整合回路を設けてあ
ることを特徴とするFETミキサ回路。22. The FET mixer circuit according to claim 19, wherein an LO signal is input to a gate side of the first FET and a gate side of the second FET, respectively. An FET mixer circuit provided with a signal input matching circuit.
載のFETミキサ回路において、前記IFポートに対し
て、IF信号入力整合回路を設けてあることを特徴とす
るFETミキサ回路。23. The FET mixer circuit according to claim 19, wherein an IF signal input matching circuit is provided for the IF port.
において、前記IF信号入力整合回路を、ローパス構成
としてあることを特徴とするFETミキサ回路。24. The FET mixer circuit according to claim 23, wherein said IF signal input matching circuit has a low-pass configuration.
載のFETミキサ回路において、前記RFポートに対し
て、RF信号出力整合回路を設けてあることを特徴とす
るFETミキサ回路。25. The FET mixer circuit according to claim 19, wherein an RF signal output matching circuit is provided for the RF port.
において、前記RF信号出力整合回路を、ハイパス構成
としてあることを特徴とするFETミキサ回路。26. The FET mixer circuit according to claim 25, wherein said RF signal output matching circuit has a high-pass configuration.
載のFETミキサ回路において、前記ゲートバイアス電
圧印加用回路に対して、高周波遮断用回路が設けてある
ことを特徴とするFETミキサ回路。27. The FET mixer circuit according to claim 19, wherein a high-frequency cutoff circuit is provided for the gate bias voltage application circuit. .
載のFETミキサ回路において、前記ドレインバイアス
電圧印加用回路に対して、高周波遮断用回路が設けてあ
ることを特徴とするFETミキサ回路。28. The FET mixer circuit according to claim 19, wherein a high-frequency cutoff circuit is provided for the drain bias voltage application circuit. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28078297A JPH11122045A (en) | 1997-10-14 | 1997-10-14 | Fet mixer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28078297A JPH11122045A (en) | 1997-10-14 | 1997-10-14 | Fet mixer circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11122045A true JPH11122045A (en) | 1999-04-30 |
Family
ID=17629889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28078297A Withdrawn JPH11122045A (en) | 1997-10-14 | 1997-10-14 | Fet mixer circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11122045A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017046246A (en) * | 2015-08-27 | 2017-03-02 | 住友電気工業株式会社 | Electronic circuit |
CN113114114A (en) * | 2021-04-07 | 2021-07-13 | 电子科技大学 | Grid FET mixer |
-
1997
- 1997-10-14 JP JP28078297A patent/JPH11122045A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017046246A (en) * | 2015-08-27 | 2017-03-02 | 住友電気工業株式会社 | Electronic circuit |
CN113114114A (en) * | 2021-04-07 | 2021-07-13 | 电子科技大学 | Grid FET mixer |
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Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |