JPH11119997A

JPH11119997A - Ｌｉｗ命令実行方法、スカラプロセッサ及びｌｉｗプロセッサ

Info

Publication number: JPH11119997A
Application number: JP28474397A
Authority: JP
Inventors: Atsushi Sakurai; 厚桜井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-17
Filing date: 1997-10-17
Publication date: 1999-04-30

Abstract

(57)【要約】【課題】ＬＩＷ命令実行方法に関し、ＬＩＷ命令の互換
性を確保することができるＬＩＷプロセッサ及びスカラ
プロセッサをシリーズ品として構成することができるよ
うにする。【解決手段】ＬＩＷ命令１１内のマイクロ命令１２、１
３に命令の並列性を示すタグ１４、１５を付加してＬＩ
Ｗ命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＩＷ（Ｌong Ｉ
nstruction Ｗord）命令実行方法、マイクロ命令を１個
づつ実行するスカラプロセッサ及び複数のマイクロ命令
を並列実行するＬＩＷプロセッサに関する。

【０００２】

【従来の技術】図１３は従来のＬＩＷプロセッサの一例
を示す概念図である。図１３中、１はＬＩＷ命令、２、
３はＬＩＷ命令１を構成するマイクロ命令、４はマイク
ロ命令２について演算実行又はアドレス生成を行う演算
器、５はマイクロ命令３について演算実行を行う演算
器、６は演算器４からの演算結果又はデータメモリから
のロード結果及び演算器５からの演算結果をＬＩＷ命令
１の実行結果として格納するレジスタである。

【０００３】即ち、図１３に示す従来のＬＩＷプロセッ
サは、２マイクロ命令からなるＬＩＷ命令内の２マイク
ロ命令を並列実行できるように構成されたものであり、
マイクロ命令２についての演算実行又はアドレス生成を
演算器４で行うと共に、マイクロ命令３についての演算
実行を演算器５で行い、演算器４からの演算結果又はデ
ータメモリからのロード結果及び演算器５からの演算結
果をＬＩＷ命令１の実行結果として同時にレジスタ６に
格納するというものである。

【０００４】

【発明が解決しようとする課題】図１３に示す従来のＬ
ＩＷプロセッサにおいては、マイクロ命令２、３はそれ
ぞれ演算器４、５に対応づけられており、このため、例
えば、ＬＩＷ命令１を従来のスカラプロセッサで実行し
ようとすると、意図しない実行結果が発生してしまう場
合がある。

【０００５】例えば、マイクロ命令２が「ｒ０＋ｒ１→
ｒ２」、マイクロ命令３が「ｒ２−ｒ３→ｒ４」である
場合において、これを図１３に示す従来のＬＩＷプロセ
ッサで実行する場合には、マイクロ命令３における「ｒ
２」は、マイクロ命令２の実行前のレジスタｒ２の値で
ある。

【０００６】しかし、これを従来のスカラプロセッサで
実行する場合において、マイクロ命令２→マイクロ命令
３の順序でＬＩＷ命令１を実行した場合、マイクロ命令
３における「ｒ２」は、マイクロ命令２の実行後のレジ
スタｒ２の値となってしまい、マイクロ命令３の実行後
のレジスタｒ４の値は、図１３に示す従来のＬＩＷプロ
セッサでマイクロ命令３を実行した場合のレジスタｒ４
の値と異なってしまう。

【０００７】また、例えば、４マイクロ命令からなるＬ
ＩＷ命令内の４マイクロ命令を並列実行することができ
るＬＩＷプロセッサを開発した場合、４マイクロ命令か
らなるＬＩＷ命令を命令発行数を２とする図１３に示す
従来のＬＩＷプロセッサで実行すると、意図しない実行
結果が発生してしまう場合があることは、２マイクロ命
令からなるＬＩＷ命令をスカラプロセッサで実行する場
合と同様である。

【０００８】このように図１３に示す従来のＬＩＷプロ
セッサは、上位機種との間に命令の互換性がなく、性能
向上のために上位機種を開発すると、命令フォーマット
が異なるために既存のプログラムが動作しなくなるばか
りか、コンパイラ等の言語も開発し直しとなってしまう
と共に、スカラプロセッサとの間にも命令の互換性がな
いという問題点があった。

【０００９】また、図１３に示す従来のＬＩＷプロセッ
サにおいては、ハザードが存在する場合、パイプライン
・インタロックをＮＯＰ（無操作）命令を実行すること
により行っていた。

【００１０】たとえば、Ａマイクロ命令とＢマイクロ命
令との間に依存関係がある場合、図１４に示すように、
先行して実行するＬＩＷ命令８を「Ａマイクロ命令＋Ｎ
ＯＰマイクロ命令」とし、ＬＩＷ命令８の後に実行する
ＬＩＷ命令９を「ＮＯＰマイクロ命令＋Ｂマイクロ命
令」として、Ａマイクロ命令及びＢマイクロ命令を実行
していた。

【００１１】この結果、ＬＩＷ命令８、９を従来のスラ
カプロセッサで実行しようとすると、命令デコーダにお
いて、マイクロ命令２→ＮＯＰ命令→ＮＯＰ命令→マイ
クロ命令３の順に命令をデコードしなければならず、命
令実行効率が悪くなるという問題点があった。

【００１２】本発明は、かかる点に鑑み、ＬＩＷ命令の
互換性を確保することができるＬＩＷプロセッサ及びス
カラプロセッサ、あるいは、ＬＩＷ命令の互換性を確保
することができる命令発行数を異にする複数機種のＬＩ
Ｗプロセッサ、あるいは、ＬＩＷ命令の互換性を確保す
ることができる命令発行数を異にする複数機種のＬＩＷ
プロセッサ及びスカラプロセッサをシリーズ品として構
成することができるようにしたＬＩＷ命令実行方法を提
供することを第１の目的とする。

【００１３】また、本発明は、ＬＩＷプロセッサとの間
におけるＬＩＷ命令の互換性を確保することができるよ
うにしたスカラプロセッサを提供することを第２の目的
とし、ＬＩＷプロセッサとの間における命令の互換性を
確保することができ、しかも、命令実行効率を高めるこ
とができるようにしたスカラプロセッサを提供すること
を第３の目的とする。

【００１４】更に、本発明は、最上位機種との間におけ
るＬＩＷ命令の互換性を確保することができるようにし
たＬＩＷプロセッサを提供することを第４の目的とす
る。

【００１５】

【課題を解決するための手段】本発明中、第１の発明
は、ＬＩＷ命令実行方法の発明であり、ＬＩＷ命令内の
マイクロ命令に命令の並列性を示すタグを付加してＬＩ
Ｗ命令を実行するというものである。

【００１６】本発明中、第１の発明によれば、ＬＩＷ命
令内のマイクロ命令に命令の並列性を示すタグを付加す
るとしているので、下位機種のＬＩＷプロセッサ及びス
カラプロセッサは、命令の並列性を示すタグを認識する
ことにより、ＬＩＷ命令内のマイクロ命令の実行順序及
びＬＩＷ命令のつなぎ目を知ることができる。

【００１７】したがって、ＬＩＷ命令の互換性を確保す
ることができるＬＩＷプロセッサ及びスカラプロセッ
サ、あるいは、ＬＩＷ命令の互換性を確保できる命令発
行数を異にする複数機種のＬＩＷプロセッサ、あるい
は、ＬＩＷ命令の互換性を確保することができる命令発
行数を異にする複数機種のＬＩＷプロセッサ及びスカラ
プロセッサをシリーズ品として構成することができる。

【００１８】本発明中、第２の発明は、スカラプロセッ
サの発明であり、命令の並列性を示すタグを付加したマ
イクロ命令からなるＬＩＷ命令内のマイクロ命令を命令
の並列性を示すタグを認識して１個づつ実行し、ＬＩＷ
命令内の全マイクロ命令の実行結果を同時にレジスタに
書き込む手段を備えているというものである。

【００１９】本発明中、第２の発明によれば、ＬＩＷ命
令の実行結果をレジスタに書き込むまでの間、ＬＩＷ命
令の並列性を維持することができるので、ＬＩＷプロセ
ッサとの間におけるＬＩＷ命令の互換性を確保すること
ができるスカラプロセッサを構成することができる。

【００２０】本発明中、第３の発明は、第２の発明にお
いて、ＬＩＷ命令内のマイクロ命令がＮＯＰ命令である
か否かを判断し、ＮＯＰ命令以外のマイクロ命令のみを
命令デコーダに供給する手段を備えているというもので
ある。

【００２１】本発明中、第３の発明によれば、ＬＩＷ命
令の実行結果をレジスタに書き込むまでの間、ＬＩＷ命
令の並列性を維持することができるので、ＬＩＷプロセ
ッサとの間におけるＬＩＷ命令の互換性を確保すること
ができ、しかも、ＮＯＰ動作を行う必要がないので、命
令実行効率を高めることができる。

【００２２】本発明中、第４の発明は、ＬＩＷプロセッ
サの発明であり、命令の並列性を示すタグを付加したマ
イクロ命令からなるＬＩＷ命令内のマイクロ命令を命令
の並列性を示すタグを認識して一部づつ、かつ、複数個
づつ並列実行し、ＬＩＷ命令内の全マイクロ命令の実行
結果を同時にレジスタに書き込む手段を備えているとい
うものである。

【００２３】本発明中、第４の発明によれば、ＬＩＷ命
令の実行結果をレジスタに書き込むまでの間、ＬＩＷ命
令の並列性を維持することができるので、最上位機種と
の間におけるＬＩＷ命令の互換性を確保することができ
るＬＩＷプロセッサを構成することができる。

【００２４】

【発明の実施の形態】

本発明のスカラプロセッサの第１実施形態・・図１〜図
３本発明のスカラプロセッサの第１実施形態は、図１に示
すような命令発行数を２とするＬＩＷプロセッサを上位
機種とするシリーズ品の下位機種となるものである。

【００２５】図１中、１１は２マイクロ命令からなるＬ
ＩＷ命令であり、１２はＬＩＷ命令１１中、左側に存在
するマイクロ命令（以下、Ｌマイクロ命令という）、１
３はＬＩＷ命令中、右側に存在するマイクロ命令（以
下、Ｒマイクロ命令という）である。

【００２６】また、１４はＬマイクロ命令１２に付加さ
れたタグ（以下、Ｌタグという）であり、Ｌマイクロ命
令１２がＬＩＷ命令１１内の左側に存在し、Ｒマイクロ
命令１３と並列性を有するマイクロ命令であることを示
すものである。

【００２７】また、１５はＲマイクロ命令１３に付加さ
れたタグ（以下、Ｒタグという）であり、Ｒマイクロ命
令１３がＬＩＷ命令１１内の右側に存在し、Ｌマイクロ
命令１２と並列関係にあるマイクロ命令であることを示
すものである。

【００２８】また、１６はＬマイクロ命令１２について
演算実行又はアドレス生成を行う演算器、１７はＲマイ
クロ命令１３について演算実行を行う演算器、１８は演
算器１６の演算結果又はデータメモリからのロード結果
及び演算器１７の演算結果をＬＩＷ命令１１の実行結果
として格納するレジスタである。

【００２９】即ち、図１に示すＬＩＷプロセッサは、２
マイクロ命令からなるＬＩＷ命令内の２マイクロ命令を
並列実行できるように構成されたものであり、Ｌマイク
ロ命令１２についての演算実行又はアドレス生成を演算
器１６で行うと共に、Ｒマイクロ命令１３についての演
算実行を演算器１７で行い、演算器１６の演算結果又は
データメモリからのロード結果及び演算器１７の演算結
果をＬＩＷ命令１１の実行結果として同時にレジスタ１
８に格納するというものである。

【００３０】図２は本発明のスカラプロセッサの第１実
施形態の要部を示す回路図であり、図２中、２０はパイ
プライン制御を行うパイプライン制御系、２１はパイプ
ライン制御系２０に制御されて命令の実行を行う命令実
行系である。

【００３１】パイプライン制御系２０において、２２は
外部の命令メモリから読み出した命令を格納する命令レ
ジスタであり、２３は１マイクロ命令を格納するマイク
ロ命令格納部、２４はマイクロ命令格納部２３に格納さ
れるマイクロ命令に付加されているタグを格納するタグ
格納部である。

【００３２】また、２５は命令レジスタ２２のマイクロ
命令格納部２３に格納されたマイクロ命令をデコードす
る命令デコーダ、２６は命令レジスタ２２のタグ格納部
２４に格納されたタグをデコードするタグデコーダであ
る。

【００３３】また、ＬＤはタグデコーダ２６から出力さ
れるＬタグ１４をデコードしてなるＬタグデコード信
号、ＲＤはタグデコーダ２６から出力されるＲタグ１５
をデコードしてなるＲタグデコード信号である。

【００３４】また、２７はタグデコーダ２６から出力さ
れるＬタグデコード信号ＬＤ、Ｒタグデコード信号ＲＤ
及び命令デコーダ２５から出力される命令デコード信号
をラッチするパイプライン・レジスタ、ＬＥはパイプラ
イン・レジスタ２７から出力される、Ｌタグデコード信
号ＬＤを１サイクル遅延してなる実行制御信号、ＲＥは
パイプライン・レジスタ２７から出力される、Ｒタグデ
コード信号ＲＤを１サイクル遅延してなる実行制御信号
である。

【００３５】また、２８は実行制御信号ＬＥ、ＲＥを格
納するパイプライン・レジスタ、ＬＭはパイプライン・
レジスタ２８から出力される、実行制御信号ＬＥを１サ
イクル遅延してなるメモリ・アクセス制御信号、ＲＭは
パイプライン・レジスタ２８から出力される、実行制御
信号ＲＥを１サイクル遅延してなるメモリ・アクセス制
御信号である。

【００３６】また、２９はメモリ・アクセス制御信号Ｌ
Ｍ、ＲＭを格納するパイプライン・レジスタ、ＬＷＲは
パイプライン・レジスタ２９から出力される、メモリ・
アクセス制御信号ＬＭを１サイクル遅延してなる書き込
み保留制御信号、ＲＷはパイプライン・レジスタ２９か
ら出力される、メモリ・アクセス制御信号ＲＭを１サイ
クル遅延してなる書き込み制御信号である。

【００３７】また、３０は書き込み保留制御信号ＬＷＲ
を格納するパイプライン・レジスタ、ＬＷはパイプライ
ン・レジスタ３０から出力される、書き込み保留制御信
号ＬＷＲを１サイクル遅延してなる書き込み制御信号で
ある。

【００３８】また、命令実行系２１において、３１はマ
イクロ命令について演算実行又はアドレス生成を行う演
算器、３２は演算器３１から出力される演算結果又はア
ドレスを格納する演算器出力バッファである。

【００３９】また、３３は演算器出力バッファ３２に格
納されている演算器３１の演算結果又は演算器出力バッ
ファ３２に格納されているアドレスに基づいてメモリ・
アクセスされた外部のデータメモリ３４からのロード結
果をマイクロ命令の実行結果として格納する実行結果用
バッファである。

【００４０】また、３５は実行結果用バッファ３３から
出力される実行結果を書き込み保留制御信号ＬＷＲに制
御されて格納するレジスタライトバッファ、３６はレジ
スタライトバッファ３５から出力される実行結果を書き
込み制御信号ＬＷに制御されて格納するレジスタ、３７
は実行結果用バッファ３３から出力される実行結果を書
き込み制御信号ＲＷに制御されて格納するレジスタであ
る。

【００４１】なお、Ｆは命令フェッチ・ステージ、Ｄは
命令デコード・ステージ、Ｅは実行・ステージ、Ｍはメ
モリ・アクセス・ステージ、ＷＲは書き込み保留・ステ
ージ、Ｗはレジスタ書き込み・ステージを示している。

【００４２】図３は本発明のスカラプロセッサの第１実
施形態の動作を説明するためのタイミングチャートであ
り、図３（Ａ）はＬマイクロ命令１２及びＲマイクロ命
令１３のパイプライン上の処理状態、図３（Ｂ）はＬマ
イクロ命令１２についてのＬＬタグデコード信号ＬＤ、
実行制御信号ＬＥ、メモリ・アクセス制御信号ＬＭ、書
き込み保留制御信号ＬＷＲ及び書き込み制御信号ＬＷ、
図３（Ｃ）はＲマイクロ命令１３についてのＲタグデコ
ード信号ＲＤ、実行制御信号ＲＥ、メモリ・アクセス制
御信号ＲＭ及び書き込み制御信号ＲＷを示している。

【００４３】即ち、本発明のスカラプロセッサの第１実
施形態においては、まず、サイクル１において、Ｌマイ
クロ命令１２及びＬタグ１４が命令メモリから読み出さ
れ、Ｌマイクロ命令１２は命令レジスタ２２のマイクロ
命令格納部２３に格納され、Ｌタグ１４は命令レジスタ
２２のタグ格納部２４に格納される。

【００４４】次に、サイクル２になると、命令デコーダ
２５において、Ｌマイクロ命令１２がデコードされ、命
令デコード信号がパイプライン・レジスタ２７に格納さ
れると共に、タグデコーダ２６において、Ｌタグ１４が
デコードされ、Ｌタグデコード信号ＬＤがパイプライン
・レジスタ２７に格納される。

【００４５】また、サイクル２においては、Ｒマイクロ
命令１３及びＲタグ１５が命令メモリから読み出され、
Ｒマイクロ命令１３は命令レジスタ２２のマイクロ命令
格納部２３に格納され、Ｒタグ１５は命令レジスタ２２
のタグ格納部２４に格納される。

【００４６】次に、サイクル３になると、パイプライン
・レジスタ２７から実行制御信号ＬＥが出力されるの
で、演算器３１において、Ｌマイクロ命令１２について
の演算実行又はアドレス生成が行われ、演算結果又は生
成されたアドレスが演算器出力バッファ３２に格納され
る。

【００４７】また、サイクル３においては、命令デコー
ダ２５において、Ｒマイクロ命令１３がデコードされ、
命令デコード信号がパイプライン・レジスタ２７に格納
されると共に、タグデコーダ２６において、Ｒタグ１５
がデコードされ、Ｒタグデコード信号ＲＤがパイプライ
ン・レジスタ２７に格納される。

【００４８】次に、サイクル４になると、パイプライン
・レジスタ２８からメモリ・アクセス制御信号ＬＭが出
力されるので、演算器出力バッファ３２の格納内容が演
算結果の場合には、その演算結果がＬマイクロ命令１２
の実行結果として実行結果用バッファ３３に格納され、
演算器出力バッファ３２の格納内容がアドレスの場合に
は、データメモリ３４に対するアクセスが行われ、デー
タメモリ３４からのロード結果がＬマイクロ命令１２の
実行結果として実行結果用バッファ３３に格納される。

【００４９】また、サイクル４においては、パイプライ
ン・レジスタ２７から実行制御信号ＲＥが出力されるの
で、演算器３１において、Ｒマイクロ命令１３について
演算実行又はアドレス生成が行われ、演算結果又は生成
されたアドレスが演算記出力バッファ３２に格納され
る。

【００５０】次に、サイクル５になると、パイプライン
・レジスタ２９から書き込み保留制御信号ＬＷＲが出力
されるので、実行結果用バッファ３３に格納されている
Ｌマイクロ命令１２の実行結果がレジスタライトバッフ
ァ３５に格納される。

【００５１】また、サイクル５においては、パイプライ
ン・レジスタ２８からメモリ・アクセス制御信号ＲＭが
出力されるので、演算器出力バッファ３２の格納内容が
演算結果の場合には、その演算結果がＲマイクロ命令１
３の実行結果として実行結果用バッファ３３に格納さ
れ、演算器出力バッファ３２の格納内容がアドレスの場
合には、データメモリ３４に対するアクセスが行われ、
データメモリ３４からのロード結果がＲマイクロ命令１
３の実行結果として実行結果用バッファ３３に格納され
る。

【００５２】次に、サイクル６になると、パイプライン
・レジスタ３０から書き込み制御信号ＬＷが出力される
と共に、パイプライン・レジスタ２９から書き込み制御
信号ＲＷが出力されるので、レジスタライトバッファ３
５に格納されているＬマイクロ命令１２の実行結果がレ
ジスタ３６に格納されると共に、実行結果用バッファ３
３に格納されているＲマイクロ命令１３の実行結果がレ
ジスタ３７に格納される。

【００５３】なお、本発明のスカラプロセッサの第１実
施形態においては、実行制御信号ＬＥは、演算器出力バ
ッファ３２の格納内容を演算器３１に与えるバイパスを
無効とするバイパス無効信号として使用される。

【００５４】このように、本発明のスカラプロセッサの
第１実施形態によれば、ＬＩＷ命令１１を構成するＬマ
イクロ命令１２及びＲマイクロ命令１３は、パイプライ
ン制御されて順に実行されるが、Ｌマイクロ命令１２の
実行結果及びＲマイクロ命令１３の演算結果は、それぞ
れ、レジスタ３６、３７に同時に書き込まれるので、Ｌ
ＩＷ命令１１を構成するＬマイクロ命令１２とＲマイク
ロ命令１３との並列性を維持することができ、したがっ
て、上位機種である図１に示すＬＩＷプロセッサとの間
におけるＬＩＷ命令１１の互換性を確保することができ
る。

【００５５】本発明のＬＩＷプロセッサの一実施形態・
・図４〜図６本発明のＬＩＷプロセッサの第１実施形態は、図４に示
すような命令発行数を４とするＬＩＷプロセッサを最上
位機種とするシリーズ品の中位機種となるものである。

【００５６】図４中、３９は４マイクロ命令からなるＬ
ＩＷ命令であり、４０はＬＩＷ命令３９中、１番左側に
存在するマイクロ命令（以下、ＬＬマイクロ命令とい
う）、４１はＬＩＷ命令３９中、ＬＬマイクロ命令４０
の右側に存在するマイクロ命令（以下、ＬＲマイクロ命
令という）である。

【００５７】また、４２はＬＩＷ命令３９中、１番右側
に存在するマイクロ命令の左側に存在するマイクロ命令
（以下、ＲＬマイクロ命令という）、４３はＬＩＷ命令
３９中、１番右側に存在するマイクロ命令（以下、ＲＲ
マイクロ命令という）である。

【００５８】また、４４はＬＬマイクロ命令４０に付加
されたタグ（以下、ＬＬタグという）であり、ＬＬマイ
クロ命令４０がＬＩＷ命令３９内の１番左側に存在し、
ＬＲマイクロ命令４１、ＲＬマイクロ命令４２及びＲＲ
マイクロ命令４３と並列性を有するマイクロ命令である
ことを示している。

【００５９】また、４５はＬＲマイクロ命令４１に付加
されたタグ（以下、ＬＲタグという）であり、ＬＲマイ
クロ命令４１がＬＬマイクロ命令４０の右側に存在し、
ＬＬマイクロ命令４０、ＲＬマイクロ命令４２及びＲＲ
マイクロ命令４３と並列性を有するマイクロ命令である
ことを示している。

【００６０】また、４６はＲＬマイクロ命令４２に付加
されたタグ（以下、ＲＬタグという）であり、ＲＬマイ
クロ命令４２がＬＲマイクロ命令４１の右側に存在し、
ＬＬマイクロ命令４０、ＬＲマイクロ命令４１及びＲＲ
マイクロ命令４３と並列性を有するマイクロ命令である
ことを示している。

【００６１】また、４７はＲＲマイクロ命令４３に付加
されたタグ（以下、ＲＲタグという）であり、ＲＲマイ
クロ命令４３がＲＬマイクロ命令４２の右側に存在し、
ＬＬマイクロ命令４０、ＬＲマイクロ命令４１及びＲＬ
マイクロ命令４２と並列性を有するマイクロ命令である
ことを示している。

【００６２】また、４８はＬＬマイクロ命令４０につい
て演算実行又はアドレス生成を行う演算器、４９はＬＲ
マイクロ命令４１について演算実行を行う演算器、５０
はＲＬマイクロ命令４２について演算実行を行う演算
器、５１はＲＲマイクロ命令４３について演算実行を行
う演算器である。

【００６３】また、５２は演算器４８からの演算結果又
はデータメモリからのロード結果及び演算器４９、５
０、５１からの演算結果をＬＩＷ命令３９の実行結果と
して格納するレジスタである。

【００６４】即ち、図４に示すＬＩＷプロセッサは、４
マイクロ命令からなるＬＩＷ命令内の４マイクロ命令を
並列実行できるように構成されたものであり、ＬＬマイ
クロ命令４０についての演算実行又はアドレス生成及び
ＬＲマイクロ命令４１、ＲＬマイクロ命令４２、ＲＲマ
イクロ命令４３についての演算実行をそれぞれ演算器４
８、４９、５０、５１で並列的に行い、演算器４８から
の演算結果又はデータメモリからのロード結果及び演算
器４９、５０、５１からの演算結果をＬＩＷ命令３９の
実行結果として同時にレジスタ５２に格納するというも
のである。

【００６５】図５は本発明のＬＩＷプロセッサの一実施
形態の要部を示す回路図であり、図５中、５４はパイプ
ライン制御を行うパイプライン制御系、５５はパイプラ
イン制御系５４に制御されて命令の実行を行う命令実行
系である。

【００６６】パイプライン制御系５４において、５６は
命令メモリから読み出した命令を格納する命令レジスタ
であり、５７はＬＬマイクロ命令４０又はＲＬマイクロ
命令４２を格納するマイクロ命令格納部、５８はＬＲマ
イクロ命令４１又はＲＲマイクロ命令４３を格納するマ
イクロ命令格納部、５９はマイクロ命令格納部５７に格
納されるＬＬマイクロ命令４０に付加されているＬＬタ
グ４４又はＲＬマイクロ命令４２に付加されているＲＬ
タグ４６を格納するタグ格納部である。

【００６７】また、６０は命令レジスタ５６のマイクロ
命令格納部５７に格納されたマイクロ命令をデコードす
る命令デコーダ、６１は命令レジスタ５６のマイクロ命
令格納部５８に格納されたマイクロ命令をデコードする
命令デコーダ、６２は命令レジスタ５６のタグ格納部５
９に格納されたタグをデコードするタグデコーダであ
る。

【００６８】また、ＬＬＤはタグデコーダ６２から出力
されるＬＬタグ４４をデコードしてなるＬＬタグデコー
ド信号、ＲＬＤはタグデコーダ６２から出力されるＲＬ
タグ４６をデコードしてなるＲＬタグデコード信号であ
る。

【００６９】また、６３はＬＬタグデコード信号ＬＬＤ
又はＲＬタグデコード信号ＲＬＤ及び命令デコーダ６
０、６１から出力される命令デコード信号をラッチする
パイプライン・レジスタ、ＬＬＥはパイプライン・レジ
スタ６３から出力される、ＬＬタグデコード信号ＬＬＤ
を１サイクル遅延してなる実行制御信号、ＲＬＥはパイ
プライン・レジスタ６３から出力される、ＲＬタグデコ
ード信号ＲＬＤを１サイクル遅延してなる実行制御信号
である。

【００７０】また、６４は実行制御信号ＬＬＤ、ＲＬＤ
を格納するパイプライン・レジスタ、ＬＬＭはパイプラ
イン・レジスタ６４から出力される、実行制御信号ＬＬ
Ｅを１サイクル遅延してなるメモリ・アクセス制御信
号、ＲＬＭはパイプライン・レジスタ６４から出力され
る、実行制御信号ＲＬＥを１サイクル遅延してなるメモ
リ・アクセス制御信号である。

【００７１】また、６５はメモリ・アクセス制御信号Ｌ
ＬＭ、ＲＬＭを格納するパイプライン・レジスタ、ＬＬ
ＷＲはパイプライン・レジスタ６５から出力される、メ
モリ・アクセス制御信号ＬＬＭを１サイクル遅延してな
る書き込み保留制御信号、ＲＬＷはパイプライン・レジ
スタ６５から出力される、メモリ・アクセス制御信号Ｒ
ＬＭを１サイクル遅延してなる書き込み制御信号であ
る。

【００７２】また、６６は書き込み保留制御信号ＬＬＷ
Ｒを格納するパイプライン・レジスタ、ＬＬＷはパイプ
ライン・レジスタ６６から出力される、書き込み保留制
御信号ＬＬＷＲを１サイクル遅延してなる書き込み制御
信号である。

【００７３】また、命令実行系５５において、６７はＬ
Ｌマイクロ命令４０についての演算実行又はアドレス生
成及びＲＬマイクロ命令４２についての演算実行を行う
演算器、６８は演算器６７から出力される演算結果又は
アドレスを格納する演算器出力バッファである。

【００７４】また、６９はＬＲマイクロ命令４１又はＲ
Ｒマイクロ命令４３についての演算実行を行う演算器、
７０は演算器６９から出力される演算結果を格納する演
算器出力バッファである。

【００７５】また、７１は演算器出力バッファ６８に格
納されている演算器６７からの演算結果又は演算器出力
バッファ６８に格納されているアドレスに基づいてメモ
リ・アクセスされた外部のデータメモリ７２からのロー
ド結果及び演算器出力バッファ７０に格納されている演
算器６９の演算結果を格納する実行結果用バッファであ
る。

【００７６】また、７３は実行結果用バッファ７１から
出力される実行結果を書き込み保留制御信号ＬＬＷＲに
制御されて格納するレジスタライトバッファ、７４はレ
ジスタライトバッファ７３から出力される実行結果を書
き込み制御信号ＬＬＷに制御されて格納するレジスタ、
７５は実行結果用バッファ７１から出力される実行結果
を書き込み制御信号ＲＬＷに制御されて格納するレジス
タである。

【００７７】図６は本発明のＬＩＷプロセッサの一実施
形態の動作を説明するためのタイミングチャートであ
り、図６（Ａ）はＬＬマイクロ命令４０、ＬＲマイクロ
命令４１、ＲＬマイクロ命令４２、ＲＲマイクロ命令４
３についてのパイプライン上の状態、図６（Ｂ）はＬＬ
マイクロ命令４０についてのＬＬタグデコード信号ＬＬ
Ｄ、実行制御信号ＬＬＥ、メモリ・アクセス制御信号Ｌ
ＬＭ、書き込み保留制御信号ＬＬＷＲ、書き込み制御信
号ＬＬＷ、図６（Ｃ）はＲＬマイクロ命令４２について
のＲＬタグデコード信号ＲＬＤ、実行制御信号ＲＬＥ、
メモリ・アクセス制御信号ＲＬＭ、書き込み制御信号Ｒ
ＬＷを示している。

【００７８】即ち、本発明のＬＩＷプロセッサの一実施
形態においては、まず、サイクル１において、ＬＬマイ
クロ命令４０、ＬＲマイクロ命令４１及びＬＬタグ４４
が命令メモリから読み出され、ＬＬマイクロ命令４０は
命令レジスタ５６のマイクロ命令格納部５７に格納さ
れ、ＬＲマイクロ命令４１は命令レジスタ５６のマイク
ロ命令格納部５８に格納され、ＬＬタグ４４は命令レジ
スタ５６のタグ格納部５９に格納される。

【００７９】次に、サイクル２になると、命令デコーダ
６０において、ＬＬマイクロ命令４０がデコードされ、
その命令デコード信号がパイプライン・レジスタ６３に
格納され、命令デコーダ６１において、ＬＲマイクロ命
令４１がデコードされ、その命令デコード信号がパイプ
ライン・レジスタ６３に格納され、タグデコーダ６２に
おいて、ＬＬタグ４４がデコードされ、ＬＬタグデコー
ド信号ＬＬＤがパイプライン・レジスタ６３に格納され
る。

【００８０】また、サイクル２においては、ＲＬマイク
ロ命令４２、ＲＲマイクロ命令４３及びＲＬタグ４６が
命令メモリから読み出され、ＲＬマイクロ命令４２は命
令レジスタ５６のマイクロ命令格納部５７に格納され、
ＲＲマイクロ命令４３は命令レジスタ５６のマイクロ命
令格納部５８に格納され、ＲＬタグ４６は命令レジスタ
５６のタグ格納部６２に格納される。

【００８１】次に、サイクル３になると、パイプライン
・レジスタ６３から実行制御信号ＬＬＥが出力されるの
で、演算器６７において、ＬＬマイクロ命令４０につい
ての演算実行又はアドレス生成が行われ、演算結果又は
生成されたアドレスが演算器出力バッファ６８に格納さ
れ、その演算器６９において、ＬＲマイクロ命令４１に
ついて演算実行が行われ、その演算結果が演算器出力バ
ッファ７０に格納される。

【００８２】また、サイクル３においては、命令デコー
ダ６１において、ＲＬマイクロ命令４２がデコードさ
れ、その命令デコード信号がパイプライン・レジスタ６
３に格納され、命令デコーダ６１において、ＲＲマイク
ロ命令４３がデコードされ、その命令デコード信号がパ
イプライン・レジスタ６３に格納され、タグデコーダ６
２において、ＲＬタグ４６がデコードされ、ＲＬタグデ
コード信号ＲＬＤがパイプライン・レジスタ６３に格納
される。

【００８３】次に、サイクル４になると、パイプライン
・レジスタ６４からメモリ・アクセス制御信号ＬＬＭが
出力されるので、演算器出力バッファ６８の格納内容が
演算結果の場合には、その演算結果がＬＬマイクロ命令
４０の実行結果として実行結果用バッファ７１に格納さ
れ、演算器出力バッファ６８の格納内容がアドレスの場
合には、データメモリ７２に対するアクセスが行われ、
データメモリ７２からのロード結果がＬＬマイクロ命令
４０の実行結果として実行結果用バッファ７１に格納さ
れると共に、演算器出力バッファ７０に格納されている
演算器６９からの演算結果がＬＲマイクロ命令４１の実
行結果として実行結果用バッファ７１に格納される。

【００８４】また、サイクル４においては、パイプライ
ン・レジスタ６３から実行制御信号ＲＬＥが出力される
ので、演算器６７において、ＲＬマイクロ命令４２につ
いての演算実行が行われ、その演算結果が演算器出力バ
ッファ６８に格納されると共に、演算器６９において、
ＲＲマイクロ命令４３についての演算実行が行われ、そ
の演算結果が演算器出力バッファ７０に格納される。

【００８５】次に、サイクル５になると、パイプライン
・レジスタ６５から書き込み保留制御信号ＬＬＷＲが出
力されるので、実行結果用バッファ７１に格納されてい
るＬＬマイクロ命令４０の実行結果及びＬＲマイクロ命
令４１の実行結果がレジスタライトバッファ７３に格納
される。

【００８６】また、サイクル５においては、パイプライ
ン・レジスタ６４からメモリ・アクセス制御信号ＲＬＭ
が出力されるので、演算器出力バッファ６８に格納され
ている演算器６７の演算結果がＲＬマイクロ命令４２の
実行結果として実行結果用バッファ７１に格納されると
共に、演算器出力バッファ７０に格納されている演算器
６９の演算結果がＲＲマイクロ命令４３の実行結果とし
て実行結果用バッファ７１に格納される。

【００８７】次に、サイクル６になると、パイプライン
・レジスタ６６から書き込み制御信号ＬＬＷが出力され
ると共に、パイプライン・レジスタ６５から書き込み制
御信号ＲＬＷが出力されるので、レジスタライトバッフ
ァ７３に格納されているＬＬマイクロ命令４０の実行結
果及びＬＲマイクロ命令４１の実行結果がレジスタ７４
に格納されると共に、実行結果用バッファ７１に格納さ
れているＲＬマイクロ命令４２の実行結果及びＲＲマイ
クロ命令４３の実行結果がレジスタ７５に格納される。

【００８８】なお、本発明のＬＩＷプロセッサの一実施
形態においては、実行制御信号ＬＬＥは、演算器出力バ
ッファ６８の格納内容を演算器６７に与えるバイパス及
び演算器出力バッファ７０の格納内容を演算器６９に与
えるバイパスを無効とするバイパス無効信号として使用
される。

【００８９】このように、本発明のＬＩＷプロセッサの
一実施形態によれば、ＬＩＷ命令３９を構成するＬＬマ
イクロ命令４０及びＬＲマイクロ命令４１と、ＲＬマイ
クロ命令４２及びＲＲマイクロ命令４３とは、それぞ
れ、パイプライン制御されて並列実行されるが、ＬＬマ
イクロ命令４０及びＬＲマイクロ命令４１の実行結果
と、ＲＬマイクロ命令４２及びＲＲマイクロ命令４３の
実行結果は、それぞれ、レジスタ７４、７５に同時に書
き込まれるので、ＬＩＷ命令３９を構成するＬＬマイク
ロ命令４０と、ＬＲマイクロ命令４１と、ＲＬマイクロ
命令４２と、ＲＲマイクロ命令４３との並列性を維持す
ることができ、したがって、最上位機種である図４に示
すＬＩＷプロセッサとの間におけるＬＩＷ命令３９の互
換性を確保することができる。

【００９０】本発明のスカラプロセッサの第２実施形態
・・図７〜図９図７及び図８は本発明のスカラプロセッサの第２実施形
態の要部を分図して示す回路図であり、本発明のスカラ
プロセッサの第２実施形態は、図４に示す命令発行数を
４とするＬＩＷプロセッサを最上位機種とするシリーズ
品の最下位機種となるものである。

【００９１】図７、図８において、７６はパイプライン
制御を行うパイプライン制御系、７７はパイプライン制
御系７６に制御されて命令の実行を行う命令実行系であ
る。

【００９２】パイプライン制御系７６において、７８は
命令メモリから読み出した命令を格納する命令レジスタ
であり、７９は１マイクロ命令を格納するマイクロ命令
格納部、８０はマイクロ命令格納部７９に格納されるマ
イクロ命令に付加されているタグを格納するタグ格納部
である。

【００９３】また、８１は命令レジスタ７８のマイクロ
命令格納部７９に格納されたマイクロ命令をデコードす
る命令デコーダ、８２は命令レジスタ７８のタグ格納部
８０に格納されたタグをデコードするタグデコーダであ
る。

【００９４】また、ＬＬＤはタグデコーダ８２から出力
されるＬＬタグ４４をデコードしてなるＬＬタグデコー
ド信号、ＬＲＤはタグデコーダ８２から出力されるＬＲ
タグ４５をデコードしてなるＬＲタグデコード信号、Ｒ
ＬＤはタグデコーダ８２から出力されるＲＬタグ４６を
デコードしてなるＲＬタグデコード信号、ＲＲＤはタグ
デコーダ８２から出力されるＲＲタグ４７をデコードし
てなるＲＲタグデコード信号である。

【００９５】また、８３はタグデコーダ８２から出力さ
れるＬＬタグデコード信号ＬＬＤ、ＬＲタグデコード信
号ＬＲＤ、ＲＬタグデコード信号ＲＬＤ、ＲＲタグデコ
ード信号ＲＲＤ及び命令デコーダ８１から出力される命
令デコード信号をラッチするパイプライン・レジスタで
ある。

【００９６】また、ＬＬＥはパイプライン・レジスタ８
３から出力される、ＬＬタグデコード信号ＬＬＤを１サ
イクル遅延してなる実行制御信号、ＬＲＥはパイプライ
ン・レジスタ８３から出力される、ＬＲタグデコード信
号ＲＬＤを１サイクル遅延してなる実行制御信号であ
る。

【００９７】また、ＲＬＥはパイプライン・レジスタ８
３から出力される、ＲＬタグデコード信号ＲＬＤを１サ
イクル遅延してなる実行制御信号、ＲＲＥはパイプライ
ン・レジスタ８３から出力される、ＲＲタグデコード信
号ＲＲＤを１サイクル遅延してなる実行制御信号であ
る。

【００９８】また、８４は実行制御信号ＬＬＥ、ＬＲ
Ｅ、ＲＬＥ、ＲＲＥを格納するパイプライン・レジス
タ、ＬＬＭはパイプライン・レジスタ８４から出力され
る、実行制御信号ＬＬＥを１サイクル遅延してなるメモ
リ・アクセス制御信号、ＬＲＭはパイプライン・レジス
タ８４から出力される、実行制御信号ＬＲＥを１サイク
ル遅延してなるメモリ・アクセス制御信号である。

【００９９】また、ＲＬＭはパイプライン・レジスタ８
４から出力される、実行制御信号ＲＬＥを１サイクル遅
延してなるメモリ・アクセス制御信号、ＲＲＭはパイプ
ライン・レジスタ８４から出力される、実行制御信号Ｒ
ＲＥを１サイクル遅延してなるメモリ・アクセス制御信
号である。

【０１００】また、８５はメモリ・アクセス制御信号Ｌ
ＬＭ、ＬＲＭ、ＲＬＭ、ＲＲＭを格納するパイプライン
・レジスタ、ＬＬＷＲ１はパイプライン・レジスタ８５
から出力される、メモリ・アクセス制御信号ＬＬＭを１
サイクル遅延してなる書き込み保留制御信号、ＬＲＷＲ
１はパイプライン・レジスタ８５から出力される、メモ
リ・アクセス制御信号ＬＲＭを１サイクル遅延してなる
書き込み保留制御信号である。

【０１０１】また、ＲＬＷＲはパイプライン・レジスタ
８５から出力される、メモリ・アクセス制御信号ＲＬＭ
を１サイクル遅延してなる書き込み保留制御信号、ＲＲ
Ｗはパイプライン・レジスタ８５から出力される、メモ
リ・アクセス制御信号ＲＲＭを１サイクル遅延してなる
書き込み制御信号である。

【０１０２】また、８６は書き込み保留制御信号ＬＬＷ
Ｒ１、ＬＲＷＲ１、ＲＬＷＲを格納するパイプライン・
レジスタ、ＬＬＷＲ２はパイプライン・レジスタ８６か
ら出力される、書き込み保留制御信号ＬＬＷＲ１を１サ
イクル遅延してなる書き込み保留制御信号である。

【０１０３】また、ＬＲＷＲ２はパイプライン・レジス
タ８６から出力される、書き込み保留制御信号ＬＬＷＲ
１を１サイクル遅延してなる書き込み保留制御信号、Ｒ
ＬＷはパイプライン・レジスタ８６から出力される、書
き込み保留制御信号ＲＬＷＲを１サイクル遅延してなる
書き込み制御信号である。

【０１０４】また、８７は書き込み保留制御信号ＬＬＷ
Ｒ２、ＬＲＷＲ２を格納するパイプライン・レジスタ、
ＬＬＷＲ３はパイプライン・レジスタ８７から出力され
る、書き込み保留制御信号ＬＬＷＲ２を１サイクル遅延
してなる書き込み保留制御信号、ＬＲＷはパイプライン
・レジスタ８７から出力される、書き込み保留制御信号
ＬＲＷＲ２を１サイクル遅延してなる書き込み制御信号
である。

【０１０５】また、８８は書き込み保留制御信号ＬＬＷ
Ｒ３を格納するパイプライン・レジスタ、ＬＬＷはパイ
プライン・レジスタ８８から出力される、書き込み保留
制御信号ＬＬＷＲ３を１サイクル遅延してなる書き込み
制御信号である。

【０１０６】また、命令実行系７７において、８９はマ
イクロ命令について演算実行又はアドレス生成を行う演
算器、９０は演算器８９から出力される演算結果又はア
ドレスを格納する演算器出力バッファである。

【０１０７】また、９１は演算器出力バッファ９０に格
納されている演算器８９の演算結果又は演算器出力バッ
ファ９０に格納されているアドレスに基づいてメモリ・
アクセスされた外部のデータメモリ９２からのロード結
果を格納するマイクロ命令の実行結果として格納する実
行結果用バッファである。

【０１０８】また、９３は実行結果用バッファ９１から
出力される実行結果を書き込み保留制御信号ＬＬＷＲ１
に制御されて格納するレジスタライトバッファ、９４は
レジスタライトバッファ９３から出力される実行結果を
書き込み制御信号ＬＬＷに制御されて格納するレジスタ
である。

【０１０９】また、９５は実行結果用バッファ９１から
出力される実行結果を書き込み保留制御信号ＬＲＷＲ１
に制御されて格納するレジスタライトバッファ、９６は
レジスタライトバッファ９５から出力される実行結果を
書き込み制御信号ＬＲＷに制御されて格納するレジスタ
である。

【０１１０】また、９７は実行結果用バッファ９１から
出力される実行結果を書き込み保留制御信号ＲＬＷＲに
制御されて格納するレジスタライトバッファ、９８はレ
ジスタライトバッファ９７から出力される実行結果を書
き込み制御信号ＲＬＷに制御されて格納するレジスタで
ある。

【０１１１】また、９９は実行結果用バッファ９１から
出力される実行結果を書き込み制御信号ＲＲＷに制御さ
れて格納するレジスタである。

【０１１２】図９は本発明のスカラプロセッサの第２実
施形態の動作を説明するためのタイミングチャートであ
り、図９（Ａ）はＬＬマイクロ命令４０、ＬＲマイクロ
命令４１、ＲＬマイクロ命令４２、ＲＲマイクロ命令４
３についてのパイプライン上の状態を示している。

【０１１３】また、図９（Ｂ）はＬＬマイクロ命令４０
についてのＬＬタグデコード信号ＬＬＤ、実行制御信号
ＬＬＥ、メモリ・アクセス制御信号ＬＬＭ、書き込み保
留制御信号ＬＬＷＲ１、ＬＬＷＲ２、ＬＬＷＲ３、書き
込み制御信号ＬＬＷを示している。

【０１１４】また、図９（Ｃ）はＬＲマイクロ命令４１
についてのＬＲタグデコード信号ＬＲＤ、実行制御信号
ＬＲＥ、メモリ・アクセス制御信号ＬＲＭ、書き込み保
留制御信号ＬＲＷＲ１、ＬＲＷＲ２、書き込み制御信号
ＬＲＷを示している。

【０１１５】また、図９（Ｄ）はＲＬマイクロ命令４２
についてのＲＬタグデコード信号ＲＬＤ、実行制御信号
ＲＬＥ、メモリ・アクセス制御信号ＲＬＭ、書き込み保
留制御信号ＲＬＷＲ、書き込み制御信号ＲＬＷを示して
いる。

【０１１６】また、図９（Ｅ）はＲＲマイクロ命令４３
についてのＲＲタグデコード信号ＲＲＤ、実行制御信号
ＲＲＥ、メモリ・アクセス制御信号ＲＲＭ、書き込み制
御信号ＲＲＷを示している。

【０１１７】即ち、本発明のスカラプロセッサの第２実
施形態においては、まず、サイクル１において、ＬＬマ
イクロ命令４０及びＬＬタグ４４が命令メモリから読み
出され、ＬＬマイクロ命令４０は命令レジスタ７８のマ
イクロ命令格納部７９に格納され、ＬＬタグ４４は命令
レジスタ７８のタグ格納部８０に格納される。

【０１１８】次に、サイクル２になると、命令デコーダ
８１において、ＬＬマイクロ命令４０がデコードされ、
命令デコード信号がパイプライン・レジスタ８３に格納
され、タグデコーダ８２において、ＬＬタグ４４がデコ
ードされ、ＬＬタグデコード信号ＬＬＤがパイプライン
・レジスタ８３に格納される。

【０１１９】また、サイクル２においては、ＬＲマイク
ロ命令４１及びＬＲタグ４５が命令メモリから読み出さ
れ、ＬＲマイクロ命令４１は命令レジスタ７８のマイク
ロ命令格納部７９に格納され、ＬＲタグ４５は命令レジ
スタ７８のタグ格納部８０に格納される。

【０１２０】次に、サイクル３になると、パイプライン
・レジスタ８３から実行制御信号ＬＬＥが出力されるの
で、演算器８９において、ＬＬマイクロ命令４０につい
ての演算実行又はアドレス生成が行われ、演算結果又は
生成されたアドレスが演算器出力バッファ９０に格納さ
れる。

【０１２１】また、サイクル３においては、命令デコー
ダ８１において、ＬＲマイクロ命令４１がデコードさ
れ、命令デコード信号がパイプライン・レジスタ８３に
格納され、タグデコーダ８２において、ＬＲタグ４５が
デコードされ、ＬＲタグデコード信号ＬＲＤがパイプラ
イン・レジスタ８３に格納される。

【０１２２】また、サイクル３においては、ＲＬマイク
ロ命令４２及びＲＬタグ４６が命令メモリから読み出さ
れ、ＲＬマイクロ命令４２は命令レジスタ７８のマイク
ロ命令格納部７９に格納され、ＲＬタグ４６は命令レジ
スタ７８のタグ格納部８０に格納される。

【０１２３】次に、サイクル４になると、パイプライン
・レジスタ８４からメモリ・アクセス制御信号ＬＬＭが
出力されるので、演算器出力バッファ９０の格納内容が
演算結果の場合には、その演算結果がＬＬマイクロ命令
４０の実行結果として実行結果用バッファ９１に格納さ
れ、演算器出力バッファ９０の格納内容がアドレスの場
合には、データメモリ９２に対するアクセスが行われ、
データメモリ９２からのロード結果がＬＬマイクロ命令
４０の実行結果として実行結果用バッファ９１に格納さ
れる。

【０１２４】また、サイクル４においては、パイプライ
ン・レジスタ８３から実行制御信号ＬＲＥが出力される
ので、演算器８９において、ＬＲマイクロ命令４１につ
いての演算実行が行われ、演算結果が演算器出力バッフ
ァ９０に格納される。

【０１２５】また、サイクル４においては、命令デコー
ダ８１において、ＲＬマイクロ命令４２がデコードさ
れ、命令デコード信号がパイプライン・レジスタ８３に
格納されると共に、タグデコーダ８２において、ＲＬタ
グ４６がデコードされ、ＲＬタグデコード信号ＲＬＤが
パイプライン・レジスタ８３に格納される。

【０１２６】また、サイクル４においては、ＲＲマイク
ロ命令４３及びＲＲタグ４７が命令メモリから読み出さ
れ、ＲＲマイクロ命令４３は命令レジスタ７８のマイク
ロ命令格納部７９に格納され、ＲＲタグ４７は命令レジ
スタ７８のタグ格納部８０に格納される。

【０１２７】次に、サイクル５になると、パイプライン
・レジスタ８５から書き込み保留制御信号ＬＬＷＲ１が
出力されるので、実行結果用バッファ９１に格納されて
いるＬＬマイクロ命令４０の実行結果がレジスタライト
バッファ９３に格納される。

【０１２８】また、サイクル５においては、パイプライ
ン・レジスタ８４からメモリ・アクセス制御信号ＬＲＭ
が出力されるので、演算器出力バッファ９０に格納され
ている演算器８９の演算結果がＬＲマイクロ命令４１の
実行結果として実行結果用バッファ９１に格納される。

【０１２９】また、サイクル５においては、パイプライ
ン・レジスタ８３から実行制御信号ＲＬＥが出力される
ので、演算器８９において、ＲＬマイクロ命令４２につ
いての演算実行が行われ、演算結果が演算器出力バッフ
ァ９０に格納される。

【０１３０】また、サイクル５においては、命令デコー
ダ８１において、ＲＲマイクロ命令４３がデコードさ
れ、命令デコード信号がパイプライン・レジスタ８３に
格納され、タグデコーダ８２において、ＲＲタグ４７が
デコードされ、ＲＲタグデコード信号ＲＲＤがパイプラ
イン・レジスタ８３に格納される。

【０１３１】次に、サイクル６になると、パイプライン
・レジスタ８５から書き込み保留制御信号ＬＲＷＲ１が
出力されるので、実行結果用バッファ９１に格納されて
いるＬＲマイクロ命令４１の実行結果がレジスタライト
バッファ９５に格納される。

【０１３２】また、サイクル６においては、パイプライ
ン・レジスタ８４からメモリ・アクセス制御信号ＲＬＭ
が出力されるので、演算器出力バッファ９０に格納され
ている演算器８９の演算結果がＲＬマイクロ命令４２の
実行結果として実行結果用バッファ９１に格納される。

【０１３３】また、サイクル６においては、パイプライ
ン・レジスタ８３から実行制御信号ＲＲＥが出力される
ので、演算器８９において、ＲＲマイクロ命令４３につ
いての演算実行が行われ、演算結果が演算器出力バッフ
ァ９０に格納される。

【０１３４】次に、サイクル７になると、パイプライン
・レジスタ８５から書き込み保留制御信号ＲＬＷＲが出
力されるので、実行結果用バッファ９１に格納されてい
るＲＬマイクロ命令４２の実行結果がレジスタライトバ
ッファ９７に格納される。

【０１３５】また、サイクル７においては、パイプライ
ン・レジスタ８４からメモリ・アクセス制御信号ＲＲＭ
が出力されるので、演算器出力バッファ９０に格納され
ている演算器８９の演算結果がＲＲマイクロ命令４３の
実行結果として実行結果用バッファ９１に格納される。

【０１３６】次に、サイクル８になると、パイプライン
・レジスタ８８、８７、８６、８５から書き込み制御信
号ＬＬＷ、ＬＲＷ、ＲＬＷ、ＲＲＷが出力されるので、
レジスタライトバッファ９３、９５、９７及び実行結果
用バッファ９１に格納されているＬＬマイクロ命令４０
の実行結果、ＬＲマイクロ命令４１の実行結果、ＲＬマ
イクロ命令４２の実行結果、ＲＲマイクロ命令４３の実
行結果がそれぞれレジスタ９４、９６、９８、９９に同
時に格納される。

【０１３７】なお、本発明のスカラプロセッサの第２実
施形態においては、実行制御信号ＬＬＥ、ＬＲＥ、ＲＬ
Ｅが演算器出力バッファ９０の格納内容を演算器８９に
与えるバイパスを無効とするバイパス無効信号として使
用される。

【０１３８】このように、本発明のスカラプロセッサの
第２実施形態によれば、ＬＩＷ命令３９を構成するＬＬ
マイクロ命令４０、ＬＲマイクロ命令４１、ＲＬマイク
ロ命令４２及びＲＲマイクロ命令４３は、パイプライン
制御されて順に実行されるが、ＬＬマイクロ命令４０、
ＬＲマイクロ命令４１、ＲＬマイクロ命令４２及びＲＲ
マイクロ命令４３の実行結果は、それぞれ、レジスタ９
４、９６、９８、９９に同時に書き込まれるので、ＬＩ
Ｗ命令３９を構成するＬＬマイクロ命令４０、ＬＲマイ
クロ命令４１、ＲＬマイクロ命令４２及びＲＲマイクロ
命令４３の並列性を維持することができ、したがって、
最上位機種である図４に示すＬＩＷプロセッサとの間に
おけるＬＩＷ命令３９の互換性を確保することができ
る。

【０１３９】本発明のスカラプロセッサの第３実施形態
・・図１０〜図１２図１０は本発明のスカラプロセッサ
の第３実施形態の要部を命令メモリと共に示す回路図で
ある。図１０中、１０１は命令メモリ、１０２は本発明
のスカラプロセッサの第３実施形態であり、本発明のス
カラプロセッサの第３実施形態１０２は、図１に示すＬ
ＩＷプロセッサの下位機種となるものである。

【０１４０】命令メモリ１０１は、命令の並列性を示す
タグを付加された２個のマイクロ命令からなるＬＩＷ命
令、即ち、Ｌタグを付加されたＬマイクロ命令及びＲタ
グを付加されたＲマイクロ命令からなるＬＩＷ命令を格
納するものである。

【０１４１】また、本発明のスカラプロセッサの第３実
施形態１０２において、１０３は命令メモリ１０１から
読み出された命令を格納する命令レジスタであり、１０
４はＬタグ格納部、１０５はＬマイクロ命令格納部、１
０６はＲタグ格納部、１０７はＲマイクロ命令格納部で
ある。

【０１４２】また、１０８は命令レジスタ１０３に格納
されたＬＩＷ命令のうち、Ｌマイクロ命令をプリデコー
ドし、Ｌマイクロ命令がＮＯＰ命令であるか否かを判断
するプリデコーダである。

【０１４３】また、１０９はプリデコーダ１０８の出力
によってオン、オフが制御されるスイッチ手段であり、
Ｌマイクロ命令がＮＯＰ命令以外の場合にはオンとさ
れ、Ｌタグ及びＬマイクロ命令を通過させ、Ｌマイクロ
命令がＮＯＰ命令の場合にはオフとされ、Ｌタグ及びＬ
マイクロ命令を通過させないというものである。

【０１４４】また、１１０は命令レジスタ１０３に格納
されたＬＩＷ命令のうち、Ｒマイクロ命令をプリデコー
ドし、Ｒマイクロ命令がＮＯＰ命令であるか否かを判断
するプリデコーダである。

【０１４５】また、１１１はプリデコーダ１１０の出力
によってオン、オフが制御されるスイッチ手段であり、
Ｒマイクロ命令がＮＯＰ命令以外の場合にはオンとさ
れ、Ｒタグ及びＲマイクロ命令を通過させ、Ｒマイクロ
命令がＮＯＰ命令の場合にはオフとされ、Ｒタグ及びＲ
マイクロ命令を通過させないというものである。

【０１４６】また、１１２はスイッチ手段１０９、１１
１を通過してくるマイクロ命令の順に、かつ、同一ワー
ド内ではＬタグを付加されたＬマイクロ命令、Ｒタグを
付加されたＲマイクロ命令の順に選択するセレクタ、１
１３はセレクタ１１２から出力されるタグ及びマイクロ
命令を格納する命令キューである。

【０１４７】また、本発明のスカラプロセッサの第３実
施形態においては、ＮＯＰ命令を命令キュー１１３に伝
送しない場合において、ＮＯＰ命令がＲマイクロ命令の
場合には、同一ワード内のＬマイクロ命令に付加されて
いるＬタグをＲタグに変更して命令キュー１１３に格納
するように制御される。その他については、図２に示す
本発明のスカラプロセッサの第１実施形態と同様に構成
されている。

【０１４８】図１１は本発明のスカラプロセッサの第３
実施形態の動作を説明するための図であり、命令メモリ
１０１に格納されているマイクロ命令と、命令キュー１
１３に格納されるマイクロ命令との関係を示しており、
命令メモリ１０１のアドレスＸにＬタグが付加されたＡ
マイクロ命令及びＲタグが付加されたＢマイクロ命令が
格納され、アドレスＸ＋２にＬタグが付加されたＣマイ
クロ命令及びＲタグが付加されたＤマイクロ命令が格納
されている場合を例にしている。

【０１４９】この場合、まず、Ｌタグが付加されたＡマ
イクロ命令及びＲタグが付加されたＢマイクロ命令が命
令レジスタ１０３に格納され、これらＡマイクロ命令、
Ｂマイクロ命令がプリデコード１０８、１１０でプリデ
コードされ、これらＡマイクロ命令、Ｂマイクロ命令の
命令キュー１１３への伝送、非伝送が行われる。

【０１５０】次に、Ｌタグが付加されたＣマイクロ命令
及びＲタグが付加されたＤマイクロ命令が命令レジスタ
１０３に格納され、これらＣマイクロ命令、Ｄマイクロ
命令がプリデコード１０８、１１０でプリデコードさ
れ、これらＡマイクロ命令、Ｂマイクロ命令の命令キュ
ー１１３への伝送、非伝送が行われる。

【０１５１】ここに、図１１（Ａ）に示すように、Ａマ
イクロ命令及びＤマイクロ命令がＮＯＰ命令以外の命
令、Ｂマイクロ命令及びＣマイクロ命令がＮＯＰ命令の
場合には、Ｌタグが付加されたＡマイクロ命令及びＲタ
グが付加されたＤマイクロ命令が命令キュー１１３に順
に格納され、Ｂマイクロ命令及びＣマイクロ命令は、命
令キュー１１３には格納されない。なお、この場合、Ａ
マイクロ命令のＬタグはＲタグに変更されて命令キュー
１１３に格納され、このＲタグはアドレス更新タグとし
ても使用されることになる。

【０１５２】また、図１１（Ｂ）に示すように、Ｂマイ
クロ命令及びＤマイクロ命令がＮＯＰ命令以外の命令、
Ａマイクロ命令及びＣマイクロ命令がＮＯＰ命令の場合
には、Ｒタグが付加されたＢマイクロ命令及びＲタグが
付加されたＤマイクロ命令が順に命令キュー１１３に格
納され、Ａマイクロ命令及びＣマイクロ命令は、命令キ
ュー１１３には格納されない。

【０１５３】また、図１１（Ｃ）に示すように、Ｂマイ
クロ命令及びＣマイクロ命令がＮＯＰ命令以外の命令、
Ａマイクロ命令及びＤマイクロ命令がＮＯＰ命令の場合
には、Ｒタグが付加されたＢマイクロ命令及びＬタグが
付加されたＣマイクロ命令が順に命令キュー１１３に格
納され、Ａマイクロ命令及びＤマイクロ命令は、命令キ
ュー１１３には格納されない。なお、この場合、Ｃマイ
クロ命令のＬタグはＲタグに変更されて命令キュー１１
３に格納され、このＲタグはアドレス更新タグとしても
使用されることになる。

【０１５４】また、図１１（Ｄ）に示すように、Ａマイ
クロ命令及びＣマイクロ命令がＮＯＰ命令以外の命令、
Ｂマイクロ命令及びＤマイクロ命令がＮＯＰ命令の場合
には、Ｌタグが付加されたＡマイクロ命令及びＬタグが
付加されたＣマイクロ命令が順に命令キュー１１３に格
納され、Ｂマイクロ命令及びＤマイクロ命令は、命令キ
ュー１１３には格納されない。なお、この場合、Ａマイ
クロ命令のＬタグ及びＣマイクロ命令のＬタグはＲタグ
に変更されて命令キュー１１３に格納され、このＲタグ
はアドレス更新タグとしても使用されることになる。

【０１５５】なお、従来のスカラプロセッサによれば、
命令キュー１１３には、図１２に示すように、ＮＯＰ命
令か否かに関わらず、Ａマイクロ命令、Ｂマイクロ命
令、Ｃマイクロ命令及びＤマイクロ命令が順に格納され
ることになる。

【０１５６】したがって、本発明のスカラプロセッサの
第３実施形態によれば、本発明のスカラプロセッサの第
１実施形態と同様に、ＬＩＷ命令１１を構成するＬマイ
クロ命令１２とＲマイクロ命令１３との並列性を維持
し、上位機種である図１に示すＬＩＷプロセッサとの間
におけるＬＩＷ命令１１の互換性を確保することがで
き、しかも、ＮＯＰ命令を命令デコーダ２５に供給しな
いようにすることができるので、命令実行効率を高める
ことができる。

【０１５７】なお、本発明のスカラプロセッサの第３実
施形態によれば、命令レジスタ１０３は、２マイクロ命
令及び対応するタグを格納するようにした場合について
説明したが、１マイクロ命令及び対応するタグのみを格
納するように構成し、プリデコーダ等も１個を設けるよ
うに構成しても良い。

【０１５８】

【発明の効果】本発明中、第１の発明（請求項１記載の
ＬＩＷ命令実行方法）によれば、ＬＩＷ命令内のマイク
ロ命令に命令の並列性を示すタグを付加するとしている
ので、ＬＩＷ命令の互換性を確保できるＬＩＷプロセッ
サ及びスカラプロセッサ、あるいは、ＬＩＷ命令の互換
性を確保できる命令発行数を異にする複数機種のＬＩＷ
プロセッサ、あるいは、ＬＩＷ命令の互換性を確保でき
る命令発行数を異にする複数機種のＬＩＷプロセッサ及
びスカラプロセッサをシリーズ品として構成することが
できる。

【０１５９】本発明中、第２の発明（請求項２記載のス
カラプロセッサ）によれば、ＬＩＷ命令の実行結果をレ
ジスタに書き込むまでの間、ＬＩＷ命令の並列性を維持
することができるので、ＬＩＷプロセッサとの間におけ
るＬＩＷ命令の互換性を確保することができるスカラプ
ロセッサを構成することができる。

【０１６０】本発明中、第３の発明（請求項３記載のス
カラプロセッサ）によれば、ＬＩＷ命令の実行結果をレ
ジスタに書き込むまでの間、ＬＩＷ命令の並列性を維持
することができるので、ＬＩＷプロセッサとの間におけ
るＬＩＷ命令の互換性を確保することができ、しかも、
ＮＯＰ動作を行う必要がないので、命令実行効率を高め
ることができる。

【０１６１】本発明中、第４の発明（請求項４記載のＬ
ＩＷプロセッサ）は、ＬＩＷ命令の実行結果をレジスタ
に書き込むまでの間、ＬＩＷ命令の並列性を維持するこ
とができるので、最上位機種との間におけるＬＩＷ命令
の互換性を確保することができるＬＩＷプロセッサを構
成することができる。

【図面の簡単な説明】

【図１】本発明のスカラプロセッサの第１実施形態の上
位機種であるＬＩＷプロセッサを示す概念図である。

【図２】本発明のスカラプロセッサの第１実施形態の要
部を示す回路図である。

【図３】本発明のスカラプロセッサの第１実施形態の動
作を説明するためのタイミングチャートである。

【図４】本発明のＬＩＷプロセッサの一実施形態の上位
機種であるＬＩＷプロセッサを示す概念図である。

【図５】本発明のＬＩＷプロセッサの一実施形態の要部
を示す回路図である。

【図６】本発明のＬＩＷプロセッサの一実施形態の動作
を説明するためのタイミングチャートである。

【図７】本発明のスカラプロセッサの第２実施形態の要
部を分図して示す回路図である。

【図８】本発明のスカラプロセッサの第２実施形態の要
部を分図して示す回路図である。

【図９】本発明のスカラプロセッサの第２実施形態の動
作を説明するためのタイミングチャートである。

【図１０】本発明のスカラプロセッサの第３実施形態の
要部を命令メモリと共に示す回路図である。

【図１１】本発明のスカラプロセッサの第３実施形態の
動作を説明するための図である。

【図１２】従来のスカラプロセッサの動作を説明するた
めの図である。

【図１３】従来のＬＩＷプロセッサの一例を示す概念図
である。

【図１４】従来のスカラプロセッサが有する問題点を説
明するための図である。

【符号の説明】

１６、１７演算器

Claims

【特許請求の範囲】

【請求項１】ＬＩＷ命令内のマイクロ命令に命令の並列
性を示すタグを付加して前記ＬＩＷ命令を実行すること
を特徴とするＬＩＷ命令実行方法。
【請求項２】命令の並列性を示すタグを付加したマイク
ロ命令からなるＬＩＷ命令内のマイクロ命令を前記タグ
を認識して１個づつ実行し、前記ＬＩＷ命令内の全マイ
クロ命令の実行結果を同時にレジスタに書き込む手段を
備えていることを特徴とするスカラプロセッサ。
【請求項３】前記ＬＩＷ命令内のマイクロ命令がＮＯＰ
命令であるか否かを判断し、ＮＯＰ命令以外のマイクロ
命令のみを命令デコーダに供給する手段を備えているこ
とを特徴とする請求項２記載のスカラプロセッサ。
【請求項４】命令の並列性を示すタグを付加したマイク
ロ命令からなるＬＩＷ命令内のマイクロ命令を前記タグ
を認識して一部づつ、かつ、複数個づつ並列実行し、前
記ＬＩＷ命令内の全マイクロ命令の実行結果を同時にレ
ジスタに書き込む手段を備えていることを特徴とするＬ
ＩＷプロセッサ。