JPH11119866A - 電力供給回路 - Google Patents
電力供給回路Info
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- JPH11119866A JPH11119866A JP9282125A JP28212597A JPH11119866A JP H11119866 A JPH11119866 A JP H11119866A JP 9282125 A JP9282125 A JP 9282125A JP 28212597 A JP28212597 A JP 28212597A JP H11119866 A JPH11119866 A JP H11119866A
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- power
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Abstract
(57)【要約】
【課題】 予め定められた電力供給能力を有する主電源
から各負荷回路への電力供給時に、負荷回路を構成する
ＣＰＵの処理速度を遅くせずに各負荷回路へ十分な電力
を供給する。 【解決手段】 負荷回路３を構成するＣＰＵ３１は、主
電源１から電力が供給されると、負荷回路２に対し主電
源１からの電力供給を間欠的に行い、負荷回路２が主電
源１から電力供給されている間、負荷回路４に対し補助
電源５から電力供給を行う。また、負荷回路２に対して
主電源１から電力供給を行わない間は、スイッチＳＷの
接点を閉結して負荷回路４及び補助電源５に対し主電源
１から電力供給を行う。
から各負荷回路への電力供給時に、負荷回路を構成する
ＣＰＵの処理速度を遅くせずに各負荷回路へ十分な電力
を供給する。 【解決手段】 負荷回路３を構成するＣＰＵ３１は、主
電源１から電力が供給されると、負荷回路２に対し主電
源１からの電力供給を間欠的に行い、負荷回路２が主電
源１から電力供給されている間、負荷回路４に対し補助
電源５から電力供給を行う。また、負荷回路２に対して
主電源１から電力供給を行わない間は、スイッチＳＷの
接点を閉結して負荷回路４及び補助電源５に対し主電源
１から電力供給を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、主電源及び補助電
源（副電源）により負荷回路に電力を供給する電力供給
回路に関する。
源（副電源）により負荷回路に電力を供給する電力供給
回路に関する。
【０００２】
【従来の技術】負荷回路に対し主電源及び補助電源から
電力を供給するこの種の電力供給回路として、例えば図
４に示すような回路がある。図４に示す回路において、
１は主電源、５はバッテリやスーパーキャパシタなどの
補助電源（副電源）、２〜４は主電源１から電力が供給
されて動作する負荷回路を示す。
電力を供給するこの種の電力供給回路として、例えば図
４に示すような回路がある。図４に示す回路において、
１は主電源、５はバッテリやスーパーキャパシタなどの
補助電源（副電源）、２〜４は主電源１から電力が供給
されて動作する負荷回路を示す。
【０００３】図４に示す従来回路では、ＣＰＵ３１など
からなる負荷回路３に対しては主電源１からの電力が直
接供給される。主電源１から電源供給されたＣＰＵ３１
は、主電源１から負荷回路２への電力の供給制御を行
う。また、主電源１から負荷回路４に対しても常時電力
が供給され、主電源１からの電力供給が遮断されたとき
には補助電源（副電源）５から負荷回路４へ電力が供給
される。
からなる負荷回路３に対しては主電源１からの電力が直
接供給される。主電源１から電源供給されたＣＰＵ３１
は、主電源１から負荷回路２への電力の供給制御を行
う。また、主電源１から負荷回路４に対しても常時電力
が供給され、主電源１からの電力供給が遮断されたとき
には補助電源（副電源）５から負荷回路４へ電力が供給
される。
【０００４】
【発明が解決しようとする課題】ところで、各負荷回路
２〜４ではそれぞれが動作可能なように予め各個に所要
電力が定められている。このような場合、主電源１側か
ら各負荷回路２〜４の所要電力どおりの電力供給が行わ
れるように主電源１の電源回路を設計すると、主電源１
の電源回路のコストアップを招くという問題が生じる。
このため、従来ではＣＰＵ３１へのクロック信号の周波
数を遅くして負荷回路３の消費電力を低減することによ
り、主電源１の電力供給能力の低減を図っているが、こ
のようにＣＰＵ３１へのクロック周波数を遅くすると、
ＣＰＵの処理速度が遅くなるという欠点があった。した
がって本発明は、予め定められた電力供給能力を有する
主電源から各負荷回路への電力供給時に、負荷回路を構
成するＣＰＵの処理速度を遅くせずに各負荷回路へ十分
な電力を供給することを目的とする。
２〜４ではそれぞれが動作可能なように予め各個に所要
電力が定められている。このような場合、主電源１側か
ら各負荷回路２〜４の所要電力どおりの電力供給が行わ
れるように主電源１の電源回路を設計すると、主電源１
の電源回路のコストアップを招くという問題が生じる。
このため、従来ではＣＰＵ３１へのクロック信号の周波
数を遅くして負荷回路３の消費電力を低減することによ
り、主電源１の電力供給能力の低減を図っているが、こ
のようにＣＰＵ３１へのクロック周波数を遅くすると、
ＣＰＵの処理速度が遅くなるという欠点があった。した
がって本発明は、予め定められた電力供給能力を有する
主電源から各負荷回路への電力供給時に、負荷回路を構
成するＣＰＵの処理速度を遅くせずに各負荷回路へ十分
な電力を供給することを目的とする。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために本発明は、主電源と、主電源により電力が供給
される副電源と、主電源及び副電源から電力が供給され
る複数の負荷回路とを備え、複数の負荷回路のうち１つ
の負荷回路はＣＰＵを含み、ＣＰＵは主電源に直接接続
される電力供給回路において、ＣＰＵは主電源から電力
が供給されると、ＣＰＵを含まない一方の負荷回路に対
し主電源から電力供給を間欠的に行い、上記一方の負荷
回路が主電源から電力供給されている間、ＣＰＵを含ま
ない他方の負荷回路に対し副電源から電力供給を行うよ
うに制御するものである。また、ＣＰＵは、一方の負荷
回路に対し主電源から電力供給が行われない間は、他方
の負荷回路及び副電源に対し主電源から電力供給を行う
ように制御するものである。また、副電源の電圧レベル
を検出するレベル検知部を備え、ＣＰＵは、レベル検知
部により検知された副電源の電圧レベルが所定レベル以
上の場合に副電源から他方の負荷回路に対し電力供給を
行うように制御するものである。
るために本発明は、主電源と、主電源により電力が供給
される副電源と、主電源及び副電源から電力が供給され
る複数の負荷回路とを備え、複数の負荷回路のうち１つ
の負荷回路はＣＰＵを含み、ＣＰＵは主電源に直接接続
される電力供給回路において、ＣＰＵは主電源から電力
が供給されると、ＣＰＵを含まない一方の負荷回路に対
し主電源から電力供給を間欠的に行い、上記一方の負荷
回路が主電源から電力供給されている間、ＣＰＵを含ま
ない他方の負荷回路に対し副電源から電力供給を行うよ
うに制御するものである。また、ＣＰＵは、一方の負荷
回路に対し主電源から電力供給が行われない間は、他方
の負荷回路及び副電源に対し主電源から電力供給を行う
ように制御するものである。また、副電源の電圧レベル
を検出するレベル検知部を備え、ＣＰＵは、レベル検知
部により検知された副電源の電圧レベルが所定レベル以
上の場合に副電源から他方の負荷回路に対し電力供給を
行うように制御するものである。
【０００６】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は、本発明に係る電力供給回路の構
成を示すブロック図である。同図において、１は主電
源、５は補助電源（副電源）、２〜４は負荷回路であ
る。ここで、ＣＰＵ３１などから構成される負荷回路３
に対しては主電源１から電力が常時供給される。主電源
１から直接電源供給されているＣＰＵ３１は、主電源１
から負荷回路２への電力供給を制御する。
して説明する。図１は、本発明に係る電力供給回路の構
成を示すブロック図である。同図において、１は主電
源、５は補助電源（副電源）、２〜４は負荷回路であ
る。ここで、ＣＰＵ３１などから構成される負荷回路３
に対しては主電源１から電力が常時供給される。主電源
１から直接電源供給されているＣＰＵ３１は、主電源１
から負荷回路２への電力供給を制御する。
【０００７】また、負荷回路４に対しては、主電源１か
らスイッチＳＷ及びダイオードＤを介して電力供給が行
われる。ここで負荷回路４に対して主電源１から電力供
給を行う場合、ＣＰＵ３１はスイッチＳＷを駆動してそ
の接点を閉結する。すると、主電源１からの電力がスイ
ッチＳＷ及びダイオードＤを介して負荷回路４に供給さ
れるとともに、補助電源５に対しても供給される。
らスイッチＳＷ及びダイオードＤを介して電力供給が行
われる。ここで負荷回路４に対して主電源１から電力供
給を行う場合、ＣＰＵ３１はスイッチＳＷを駆動してそ
の接点を閉結する。すると、主電源１からの電力がスイ
ッチＳＷ及びダイオードＤを介して負荷回路４に供給さ
れるとともに、補助電源５に対しても供給される。
【０００８】この場合、ＣＰＵ３１は所定時間経過する
とレベル検知部６により検知された補助電源５のレベル
を入力し、その入力レベルが所定レベル以上の場合はス
イッチＳＷを駆動してその接点を開放する。これによ
り、負荷回路４には補助電源５からのみ電力が供給され
る。こうして補助電源５から負荷回路４に電力供給が行
われていると補助電源５の電力が低下するため、ＣＰＵ
３１は一定時間経過後に、今度はスイッチＳＷの接点を
閉結して主電源１から負荷回路４及び補助電源５に電力
を供給させるように制御する。
とレベル検知部６により検知された補助電源５のレベル
を入力し、その入力レベルが所定レベル以上の場合はス
イッチＳＷを駆動してその接点を開放する。これによ
り、負荷回路４には補助電源５からのみ電力が供給され
る。こうして補助電源５から負荷回路４に電力供給が行
われていると補助電源５の電力が低下するため、ＣＰＵ
３１は一定時間経過後に、今度はスイッチＳＷの接点を
閉結して主電源１から負荷回路４及び補助電源５に電力
を供給させるように制御する。
【０００９】図２は、主電源１から各負荷回路２〜４へ
の電力供給の状況を示す図であり、縦軸は負荷電力、横
軸は時間を表す。ここで、縦軸に示す負荷電力として、
電力の大きいものから順に、負荷回路２〜４の最大負荷
電力Ｗ１、主電源１の最大電源供給能力（最大電力供給
能力）Ｗ２となっており、従って本装置では、負荷回路
の最大負荷電力Ｗ１より少ない電力供給能力を有する主
電源１から各負荷回路に電力供給を行って各回路を的確
に動作させるものである。なお、Ｗ３はスイッチＳＷオ
フ時の主電源１の負荷電力（負荷回路への供給電力）、
Ｗ４はスイッチＳＷオン時の主電源１の負荷電力（負荷
回路への供給電力）である。
の電力供給の状況を示す図であり、縦軸は負荷電力、横
軸は時間を表す。ここで、縦軸に示す負荷電力として、
電力の大きいものから順に、負荷回路２〜４の最大負荷
電力Ｗ１、主電源１の最大電源供給能力（最大電力供給
能力）Ｗ２となっており、従って本装置では、負荷回路
の最大負荷電力Ｗ１より少ない電力供給能力を有する主
電源１から各負荷回路に電力供給を行って各回路を的確
に動作させるものである。なお、Ｗ３はスイッチＳＷオ
フ時の主電源１の負荷電力（負荷回路への供給電力）、
Ｗ４はスイッチＳＷオン時の主電源１の負荷電力（負荷
回路への供給電力）である。
【００１０】図２を参照しながら本電力供給回路の動作
を説明する。負荷回路３を構成するＣＰＵ３１は、上述
したように、主電源１から直接電力供給され、主電源１
から負荷回路２への電力供給の制御、スイッチＳＷのオ
ン・オフによる主電源１から負荷回路４への電力供給の
制御、及び補助電源５の電圧レベルの監視を行ってい
る。ここで、主電源１から負荷回路側への電源投入が行
われると、主電源１から電源供給されたＣＰＵ３１は、
主電源１から負荷回路２への電源供給を制限するように
制御する。さらにスイッチＳＷをオンさせて、補助電源
５に主電源１から電力を供給するとともに、負荷回路４
に対しても主電源１からの電力を供給する。
を説明する。負荷回路３を構成するＣＰＵ３１は、上述
したように、主電源１から直接電力供給され、主電源１
から負荷回路２への電力供給の制御、スイッチＳＷのオ
ン・オフによる主電源１から負荷回路４への電力供給の
制御、及び補助電源５の電圧レベルの監視を行ってい
る。ここで、主電源１から負荷回路側への電源投入が行
われると、主電源１から電源供給されたＣＰＵ３１は、
主電源１から負荷回路２への電源供給を制限するように
制御する。さらにスイッチＳＷをオンさせて、補助電源
５に主電源１から電力を供給するとともに、負荷回路４
に対しても主電源１からの電力を供給する。
【００１１】このとき、主電源１からは、負荷回路２へ
電力供給が行われないため、主電源１から負荷回路側へ
の電力Ｗ４は低電力である。そして一定時間経過後の時
点になると、ＣＰＵ３１はスイッチＳＷをオフして負
荷回路４に対し補助電源５から電力を供給する。また、
このときＣＰＵ３１は主電源１から負荷回路２へ電力を
供給させ、負荷回路２を動作させるようにする。ここ
で、負荷回路２の消費電力は他の負荷回路の消費電力に
比べて大きいため、負荷回路全体としての消費電力Ｗ３
は高電力となり、主電源１の最大供給電力Ｗ２に近づ
く。
電力供給が行われないため、主電源１から負荷回路側へ
の電力Ｗ４は低電力である。そして一定時間経過後の時
点になると、ＣＰＵ３１はスイッチＳＷをオフして負
荷回路４に対し補助電源５から電力を供給する。また、
このときＣＰＵ３１は主電源１から負荷回路２へ電力を
供給させ、負荷回路２を動作させるようにする。ここ
で、負荷回路２の消費電力は他の負荷回路の消費電力に
比べて大きいため、負荷回路全体としての消費電力Ｗ３
は高電力となり、主電源１の最大供給電力Ｗ２に近づ
く。
【００１２】そして所定時間の間、主電源１から負荷回
路２への電力供給、及び補助電源５から負荷回路４への
電力供給を行った後、時点になると今度は、一定時間
の間（即ち、時点になるまで）、主電源１から負荷回
路２への電力供給を停止し、さらにスイッチＳＷをオン
して負荷回路４及び補助電源５に主電源１から電力を供
給する。こうした動作を繰り返すことにより、負荷回路
２〜４全体の最大負荷電力Ｗ１より少ない電力供給能力
Ｗ２を有する主電源１から各負荷回路に的確に電力供給
を行い、各負荷回路を確実に動作させることができる。
路２への電力供給、及び補助電源５から負荷回路４への
電力供給を行った後、時点になると今度は、一定時間
の間（即ち、時点になるまで）、主電源１から負荷回
路２への電力供給を停止し、さらにスイッチＳＷをオン
して負荷回路４及び補助電源５に主電源１から電力を供
給する。こうした動作を繰り返すことにより、負荷回路
２〜４全体の最大負荷電力Ｗ１より少ない電力供給能力
Ｗ２を有する主電源１から各負荷回路に的確に電力供給
を行い、各負荷回路を確実に動作させることができる。
【００１３】図３は負荷回路３を構成するＣＰＵ３１の
動作を示すフローチャートである。このフローチャート
に基づき本発明の要部動作を詳細に説明する。主電源１
からの電力が供給されると、主電源１に直接接続されて
電力が供給される負荷回路３のＣＰＵ３１は起動され、
ステップＳ１でスイッチＳＷをオンしてその接点を閉結
する。その結果、負荷回路４及び補助電源５に対し主電
源１から電力が供給される。次に、ＣＰＵ３１は消費電
力の大きい負荷回路２に対し主電源１からへの電力供給
を停止するように制御してステップＳ２で負荷回路２の
動作を停止させる。
動作を示すフローチャートである。このフローチャート
に基づき本発明の要部動作を詳細に説明する。主電源１
からの電力が供給されると、主電源１に直接接続されて
電力が供給される負荷回路３のＣＰＵ３１は起動され、
ステップＳ１でスイッチＳＷをオンしてその接点を閉結
する。その結果、負荷回路４及び補助電源５に対し主電
源１から電力が供給される。次に、ＣＰＵ３１は消費電
力の大きい負荷回路２に対し主電源１からへの電力供給
を停止するように制御してステップＳ２で負荷回路２の
動作を停止させる。
【００１４】続いて、図示省略したスイッチＳＷのオン
タイマをステップＳ３でスタートさせ、そのオンタイマ
のタイムアップをステップＳ４で判断する。そして、一
定時間が経過してオンタイマがタイムアップすると、主
電源１から電力供給されている補助電源５の電圧レベル
をレベル検知部６を介して入力し、そのレベルが所定レ
ベル以上であってＯＫかどうかをステップＳ５で判断す
る。ここで、補助電源５のレベルが所定レベルに達しな
い場合はステップＳ１へ戻り、主電源１から補助電源５
への電力供給を継続する。
タイマをステップＳ３でスタートさせ、そのオンタイマ
のタイムアップをステップＳ４で判断する。そして、一
定時間が経過してオンタイマがタイムアップすると、主
電源１から電力供給されている補助電源５の電圧レベル
をレベル検知部６を介して入力し、そのレベルが所定レ
ベル以上であってＯＫかどうかをステップＳ５で判断す
る。ここで、補助電源５のレベルが所定レベルに達しな
い場合はステップＳ１へ戻り、主電源１から補助電源５
への電力供給を継続する。
【００１５】こうして主電源１から補助電源５への電力
供給が行われた後、補助電源５の電圧レベルが所定レベ
ル以上となりＯＫとなれば、ステップＳ６でステップＳ
Ｗをオフしてその接点を開放する。すると、負荷回路４
には主電源１からの電力供給が停止し、代わって補助電
源５からの電力が供給される。また、このときＣＰＵ３
１は主電源１から負荷回路２へ電力を供給させ、ステッ
プＳ７で負荷回路２を動作させる。
供給が行われた後、補助電源５の電圧レベルが所定レベ
ル以上となりＯＫとなれば、ステップＳ６でステップＳ
Ｗをオフしてその接点を開放する。すると、負荷回路４
には主電源１からの電力供給が停止し、代わって補助電
源５からの電力が供給される。また、このときＣＰＵ３
１は主電源１から負荷回路２へ電力を供給させ、ステッ
プＳ７で負荷回路２を動作させる。
【００１６】続いて、図示省略したスイッチＳＷのオフ
タイマをステップＳ８でスタートさせる。そして、補助
電源５の電圧レベルが所定レベル以上のＯＫか、或いは
上記オフタイマのタイムアップをそれぞれステップＳ９
及びステップＳ１０で判断する。ここで、所定時間のオ
フタイマがタイムアップする前に、補助電源５の残容量
が無くなることによりその電圧レベルが所定レベル以下
となりステップＳ９の判定が「Ｎ」となると、ステップ
Ｓ１へ戻ってスイッチＳＷをオンし、主電源１から負荷
回路４及び補助電源５にそれぞれ電力を供給させる。
タイマをステップＳ８でスタートさせる。そして、補助
電源５の電圧レベルが所定レベル以上のＯＫか、或いは
上記オフタイマのタイムアップをそれぞれステップＳ９
及びステップＳ１０で判断する。ここで、所定時間のオ
フタイマがタイムアップする前に、補助電源５の残容量
が無くなることによりその電圧レベルが所定レベル以下
となりステップＳ９の判定が「Ｎ」となると、ステップ
Ｓ１へ戻ってスイッチＳＷをオンし、主電源１から負荷
回路４及び補助電源５にそれぞれ電力を供給させる。
【００１７】また、補助電源５の電圧レベルが所定レベ
ル以上を維持したまま、オフタイマがタイムアップしス
テップＳ１０の判定が「Ｙ」となると、同様にステップ
Ｓ１へ戻ってスイッチＳＷをオンし、主電源１から負荷
回路４及び補助電源５にそれぞれ電力を供給させる。ま
た、この際には負荷回路２への電力供給を停止し、負荷
回路２の動作を停止させる。このようにして、負荷回路
２〜４全体の最大負荷電力Ｗ１より少ない電力供給能力
Ｗ２を有する主電源１から各負荷回路２〜４を動作させ
るに必要な電力を供給することができる。したがって、
負荷回路の消費電力の低減を図るためにＣＰＵ３１のク
ロック信号の周波数を低減するようなことが回避され、
ＣＰＵの処理速度を確保することができる。
ル以上を維持したまま、オフタイマがタイムアップしス
テップＳ１０の判定が「Ｙ」となると、同様にステップ
Ｓ１へ戻ってスイッチＳＷをオンし、主電源１から負荷
回路４及び補助電源５にそれぞれ電力を供給させる。ま
た、この際には負荷回路２への電力供給を停止し、負荷
回路２の動作を停止させる。このようにして、負荷回路
２〜４全体の最大負荷電力Ｗ１より少ない電力供給能力
Ｗ２を有する主電源１から各負荷回路２〜４を動作させ
るに必要な電力を供給することができる。したがって、
負荷回路の消費電力の低減を図るためにＣＰＵ３１のク
ロック信号の周波数を低減するようなことが回避され、
ＣＰＵの処理速度を確保することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵは主電源から電力が供給されると、一方の負荷回路
に対し主電源から電力供給を間欠的に行い、上記一方の
負荷回路が主電源から電力供給されている間、他方の負
荷回路に対し副電源から電力供給を行うように制御した
ので、少ない電力の主電源により各負荷回路に電力を供
給して各負荷回路を動作させることが可能になるととも
に、負荷回路の消費電力の低減を図るためにＣＰＵのク
ロック周波数を低減するようなことが回避され、したが
ってＣＰＵの処理速度の低下を防止できる。また、ＣＰ
Ｕは、一方の負荷回路に対し主電源から電力供給が行わ
れない間は、他方の負荷回路及び副電源に対し主電源か
ら電力供給を行うように制御するようにしたので、他方
の負荷回路に電力供給を行う副電源の電力を確保でき
る。また、副電源の電圧レベルを検出するレベル検知部
を備え、ＣＰＵは、レベル検知部により検知された副電
源の電圧レベルが所定レベル以上の場合に副電源から他
方の負荷回路に対し電力供給を行うように制御するよう
にしたので、常時所定の電力を必要とする負荷回路に対
し的確な電力を供給できる。
ＰＵは主電源から電力が供給されると、一方の負荷回路
に対し主電源から電力供給を間欠的に行い、上記一方の
負荷回路が主電源から電力供給されている間、他方の負
荷回路に対し副電源から電力供給を行うように制御した
ので、少ない電力の主電源により各負荷回路に電力を供
給して各負荷回路を動作させることが可能になるととも
に、負荷回路の消費電力の低減を図るためにＣＰＵのク
ロック周波数を低減するようなことが回避され、したが
ってＣＰＵの処理速度の低下を防止できる。また、ＣＰ
Ｕは、一方の負荷回路に対し主電源から電力供給が行わ
れない間は、他方の負荷回路及び副電源に対し主電源か
ら電力供給を行うように制御するようにしたので、他方
の負荷回路に電力供給を行う副電源の電力を確保でき
る。また、副電源の電圧レベルを検出するレベル検知部
を備え、ＣＰＵは、レベル検知部により検知された副電
源の電圧レベルが所定レベル以上の場合に副電源から他
方の負荷回路に対し電力供給を行うように制御するよう
にしたので、常時所定の電力を必要とする負荷回路に対
し的確な電力を供給できる。
【図１】 本発明に係る電力供給回路の構成を示すブロ
ック図である。
ック図である。
【図２】 図１に示す回路の電力供給状況を示す図であ
る。
る。
【図３】 図１に示す回路内のＣＰＵの要部動作を示す
フローチャートである。
フローチャートである。
【図４】 従来の電力供給回路の構成を示す図である。
１…主電源、２〜４…負荷回路、５…補助電源（副電
源）、６…レベル検知部、３１…ＣＰＵ、ＳＷ…スイッ
チ、Ｄ…ダイオード。
源）、６…レベル検知部、３１…ＣＰＵ、ＳＷ…スイッ
チ、Ｄ…ダイオード。
Claims (3)
- 【請求項１】 主電源と、前記主電源により電力が供給
される副電源と、前記主電源及び副電源から電力が供給
される複数の負荷回路とを備え、前記複数の負荷回路の
うち１つの負荷回路はＣＰＵを含み、前記ＣＰＵは前記
主電源に直接接続される電力供給回路において、 前記ＣＰＵは前記主電源から電力が供給されると、前記
ＣＰＵを含まない一方の負荷回路に対し前記主電源から
電力供給を間欠的に行い、前記一方の負荷回路が前記主
電源から電力供給されている間、前記ＣＰＵを含まない
他方の負荷回路に対し前記副電源から電力供給を行うよ
うに制御することを特徴とする電力供給回路。 - 【請求項２】 請求項１において、 前記ＣＰＵは、前記一方の負荷回路に対し前記主電源か
ら電力供給が行われない間は、前記他方の負荷回路及び
副電源に対し前記主電源から電力供給を行うように制御
することを特徴とする電力供給回路。 - 【請求項３】 請求項２において、 前記副電源の電圧レベルを検出するレベル検知部を備
え、前記ＣＰＵは、レベル検知部により検知された副電
源の電圧レベルが所定レベル以上の場合に副電源から前
記他方の負荷回路に対し電力供給を行うように制御する
ことを特徴とする電力供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28212597A JP3428398B2 (ja) | 1997-10-15 | 1997-10-15 | 電力供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28212597A JP3428398B2 (ja) | 1997-10-15 | 1997-10-15 | 電力供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11119866A true JPH11119866A (ja) | 1999-04-30 |
| JP3428398B2 JP3428398B2 (ja) | 2003-07-22 |
Family
ID=17648454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28212597A Expired - Fee Related JP3428398B2 (ja) | 1997-10-15 | 1997-10-15 | 電力供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3428398B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150281A (ja) * | 2001-10-30 | 2003-05-23 | Internatl Business Mach Corp <Ibm> | 電気機器、コンピュータ装置、および電力供給方法 |
-
1997
- 1997-10-15 JP JP28212597A patent/JP3428398B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150281A (ja) * | 2001-10-30 | 2003-05-23 | Internatl Business Mach Corp <Ibm> | 電気機器、コンピュータ装置、および電力供給方法 |
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|---|---|
| JP3428398B2 (ja) | 2003-07-22 |
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