JPH11112529A - 通信制御装置、方法および通信制御システム - Google Patents

Abstract

(57)【要約】 【課題】 複数のシリアルポート間のデータ転送を装置
の負荷制御などに使用しているマイクロプロセッサの関
与無しに行うことができる通信制御装置を提供する。 【解決手段】 通信専用ＩＣ８１２はデュアルポートＲ
ＡＭ９２０、ＵＡＲＴ部９３０を有し、デュアルポート
ＲＡＭ９２０には非共有データブロック領域９２１と共
有データブロック領域９２４が設けられており、それぞ
れ各チャネルのＴｘデータ、Ｒｘデータを格納する。チ
ャネル１に接続された機器からホストを介さずにチャネ
ル２およびチャネル３に接続された機器にデータを送信
する場合、チャネル１に接続された機器からのデータを
共有データブロック領域９２４のＣＨ１共有受信領域で
受信すると、自動的にＣＨ２、ＣＨ３共有送信領域にデ
ータが転送される。その後、チャネル２、チャネル３に
接続された機器の共有受信領域への送信処理が自動的に
行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の装置間で通
信によりデータの授受を行う通信制御装置、方法および
通信制御システムに関する。

【０００２】

【従来の技術】従来、複数の装置間で通信によりデータ
の授受を行うものとして、例えば複写装置と付加装置と
からなる複写システムが知られている。この場合、付加
装置は循環式原稿給送装置（ＲＤＦ）やソータなどであ
る。

【０００３】複写装置および付加装置はそれぞれ複写装
置および付加装置固有の制御を行う機器制御部を有し、
各装置間の機器制御部はシリアル通信などで接続されて
いる。

【０００４】複写システムは、マイクロプロセッサのシ
リアルポートやデータバスに接続されたシリアルコント
ロールＩＣを介して動作開始命令や動作完了通知などの
制御データを授受しながらシステム制御を行う。また、
マイクロプロセッサにおけるシリアルデータの送受信処
理による負荷を軽減するために、内蔵の通信制御専用Ｃ
ＰＵで複数のシリアルコントローラを制御する通信制御
用コントローラと呼ばれるチップを導入した複写システ
ムも知られている。

【０００５】このような複写システムでは、複写装置お
よび各付加装置間は送受信効率アップのためにポイント
ツーポイントで接続されていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の通信制御装置では、各装置間はポイントツーポイン
ト形式で通信可能に接続されているので、特定のシリア
ルポートに接続された装置とのデータ授受を効率よく行
えるが、そのデータを他のシリアルポートに接続された
機器に転送するためには、複写装置内のマイクロプロセ
ッサが関与してシリアルポート間のデータ転送を行わな
ければならず、マイクロプロセッサがモータなどの装置
内の負荷を制御している場合、モータなど装置内の負荷
制御に影響を与えてしまうおそれがあった。

【０００７】また一方、各装置間で等価的にデータの授
受を行うので、シリアル形式でなくバス形式をとる機器
の場合、バスに接続された全ての機器のデータを授受す
ることになり、データ授受のスループットが落ち、複写
装置のようなリアルタイム性が重視されるものには向か
なかった。

【０００８】そこで、本発明は複数のシリアルポート間
のデータ転送を、装置内の負荷制御などに使用している
マイクロプロセッサの関与無しに行うことができる通信
制御装置、方法および通信制御システムを提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載の通信制御装置は、第１機
器を制御する第１機器制御手段によってアクセスされる
データ、および第２機器を制御する第２機器制御手段に
よってアクセスされるデータの通信を、第１通信チャネ
ルを介して前記第１機器との間で行う通信制御装置にお
いて、前記第１通信チャネルから受信したデータを第１
データ記憶領域に記憶するデータ受信手段と、該第１デ
ータ記憶領域に記憶されたデータを第２データ記憶領域
に転送するデータ転送手段と、該第２データ記憶領域に
転送されたデータを、第２通信チャネルを介して前記第
１機器に対してカスケード接続された第３機器に送信す
るデータ送信手段とを備え、前記第１および第２機器制
御手段を介在させることなく、前記第１機器と前記第３
機器との間でデータの通信を行うことを特徴とする。

【００１０】請求項２に記載の通信制御装置は、請求項
１に係る通信制御装置において前記カスケード接続され
た第３機器との通信に使用される第１および第２データ
記憶領域の他に、前記第２機器制御手段によってアクセ
スされるデータの通信だけに使用される第３データ記憶
領域を有することを特徴とする。

【００１１】請求項３に記載の通信制御装置は、請求項
２に係る通信制御装置において前記第２機器制御手段に
よってアクセスされたことを記憶するアクセス情報記憶
手段を備えたことを特徴とする。

【００１２】請求項４に記載の通信制御装置は、請求項
１に係る通信制御装置において通信を行う際の同期手順
を記憶する同期手順記憶手段を備えたことを特徴とす
る。

【００１３】請求項５に記載の通信制御装置では、請求
項２に係る通信制御装置において前記第１および第２デ
ータ記憶領域は前記第３データ記憶領域に対して選択的
に使用されることを特徴とする。

【００１４】請求項６に記載の通信制御方法は、第１機
器を制御する第１機器制御手段によってアクセスされる
データ、および第２機器を制御する第２機器制御手段に
よってアクセスされるデータの通信を、第１通信チャネ
ルを介して前記第１機器との間で行う通信制御方法にお
いて、前記第１通信チャネルから受信したデータを第１
データ記憶領域に記憶し、該第１データ記憶領域に記憶
されたデータを第２データ記憶領域に転送し、該第２デ
ータ記憶領域に転送されたデータを、第２通信チャネル
を介して前記第１機器に対してカスケード接続された第
３機器に送信し、前記第１および第２機器制御手段を介
在させることなく、前記第１機器と前記第３機器との間
でデータの通信を行うことを特徴とする。

【００１５】請求項７に記載の通信制御システムは、第
１機器を制御する第１機器制御手段によってアクセスさ
れるデータの通信を第１通信チャネルを介して第２機器
と間で行う第１通信制御装置と、前記第２機器を制御す
る第２機器制御手段によってアクセスされるデータの通
信を前記第１通信チャネルを介して前記第１機器との間
で行う第２通信制御装置とを有する通信制御システムに
おいて、前記第２通信制御装置は、前記第１通信チャネ
ルから受信したデータを第１データ記憶領域に記憶する
データ受信手段と、該第１データ記憶領域に記憶された
データを第２データ記憶領域に転送するデータ転送手段
と、該第２データ記憶領域に転送されたデータを、第２
通信チャネルを介して前記第１機器に対してカスケード
接続された第３機器に送信するデータ送信手段とを備
え、前記第１および第２機器制御手段を介在させること
なく、前記第１機器と前記第３機器との間でデータの通
信を行うことを特徴とする。

【００１６】

【発明の実施の形態】本発明の通信制御装置、方法およ
び通信制御システムの実施の形態について説明する。本
実施の形態における通信制御装置は複写装置に適用され
る。

【００１７】図１は実施の形態における複写装置の内部
構成を示す図である。図において、１００は複写装置本
体、３００は原稿の自動給送を行う循環式原稿給送装置
（以下、ＲＤＦと称する）、４００は記録済みの用紙を
複数のビンに収納する仕分け装置（以下、ソータと称す
る）である。ＲＤＦ３００およびソータ４００，５００
は複写装置本体１００に対し自在に組み合わせて使用可
能である。複写装置本体１００、ＲＤＦ３００およびソ
ータ４００の構成は、特開平１−２８８９５０号公報な
どでよく知られているので、その詳細な説明を省略す
る。

【００１８】図２は複写装置本体１００に設けられた操
作パネルの配置構成を示す図である。操作パネル４６０
はキー群およびディスプレイ群を有する。

【００１９】図３は通信制御装置を中心とするシステム
の構成を示す図である。マスター側のホストＣＰＵに接
続された通信制御装置（ＩＰＣ）には３チャネルのシリ
アルポートが設けられており、各シリアルポートにはス
レーブ側のホストＣＰＵに接続されたＩＰＣがそれぞれ
接続されている。本実施形態ではマスター側は複写装置
本体１００に相当し、スレーブ側はＲＤＦ３００、ソー
タ４００，５００に相当する。図３において機器１のマ
スター側のＩＰＣに対し、機器４および機器５のスレー
ブ側のＩＰＣはカスケード接続されている。

【００２０】［制御装置８００］図４は複写装置本体１
００内の制御装置８００の構成を示すブロック図であ
る。制御装置８００は通信制御装置（ＩＰＣ）８１２を
介してＲＤＦ３００およびソータ４００に接続されてい
る。さらに、ソータ４００にはソータ５００がＩＰＣ４
５１を介してカスケード接続されている。図において、
８０１は演算制御を行う中央処理装置（ＣＰＵ）であ
る。８０３は制御プログラムが予め格納された読み取り
専用メモリ（ＲＯＭ）であり、ＣＰＵ８０１はＲＯＭ８
０３に格納された制御プログラムにしたがってバスを介
して接続された各構成装置を制御する。

【００２１】８０５は入力データの記憶や作業用記憶領
域などに用いられる主記憶装置としてのランダムアクセ
スメモリ（ＲＡＭ）である。８０７はモータなどの出力
負荷８１３にＣＰＵ８０１の制御信号を出力する出力イ
ンターフェース（Ｉ／Ｏ）である。８０９はセンサなど
の入力負荷８１４からの信号を入力してＣＰＵ８０１に
送出する入力インターフェース、８１１は操作パネル４
６０のキー８１５やディスプレイ８１６の入出力を制御
するインターフェースである。

【００２２】８１２は通信制御装置（通信専用ＩＣ、Ｉ
ＰＣ）である。図５は通信専用ＩＣ（ＩＰＣ）８１２の
構成を示すブロック図である。尚、ＩＰＣ３５１，４５
１，５５１についても図５の構成と同じである。通信専
用ＩＣ８１２はデュアルポートＲＡＭ９２０、複数の相
手との通信が可能なＵＡＲＴ部９３０、コントロール部
９１０などから構成される。通信専用ＩＣ８１２には、
ＣＰＵ８０１がデュアルポートＲＡＭ９２０のデータを
変更すると、コントロール部９１０がデュアルポートＲ
ＡＭ９２０の変更データをＵＡＲＴ部９３０を介して送
信する機能、およびＵＡＲＴ部９３０を介して受信した
データを、コントロール部９１０でのエラーチェックな
どの処理後、デュアルポートＲＡＭ９２０に設定する機
能が設けられている。尚、ＩＰＣ４５１のＵＡＲＴ部の
２つのチャネルおよび後述するデュアルポートＲＡＭの
共有データ領域を使用して、ＩＰＣ４５１にカスケード
接続されているＩＰＣ５５１は、ＩＰＣ８１２と双方向
に通信可能である。

【００２３】ＲＤＦ３００およびソータ４００は通信専
用ＩＣ８１２と同じ機能を有する通信専用ＩＣ３５１、
４５１をそれぞれ有する。通信専用ＩＣ８１２のデュア
ルポートＲＡＭ９２０には、ソータ４００およびＲＤＦ
３００から送られた動作状況等の最新のコンディション
データが保存されている。ＣＰＵ８０１はデュアルポー
トＲＡＭ９２０をアクセスすることでソータ４００、Ｒ
ＤＦ３００の制御状態を把握することが可能となる。ま
た、デュアルポートＲＡＭ９２０にはＩＰＣ４５１を介
してソータ５００から送られたコンディションデータも
保存されており、ＣＰＵ８０１は同様にソータ５００の
制御状態を把握できる。

【００２４】また、ＣＰＵ８０１がソータ４００および
ＲＤＦ３００を制御するためのデータをデュアルポート
ＲＡＭ９２０に設定すると、制御データはＵＡＲＴ部９
３０およびＴＸラインを介してソータ４００およびＲＤ
Ｆ３００のそれぞれの通信専用ＩＣ４５１、３５１に送
信される。制御プログラムをそれぞれ内蔵するＣＰＵ４
５０、３５０は通信専用ＩＣ４５１、３５１のデュアル
ポートＲＡＭの制御データをアクセスし、制御データに
応じた前述の制御動作を開始する。同様に、ＣＰＵ８０
１はソータ５００を制御するためのデータをデュアルポ
ートＲＡＭ９２０に設定すると、制御データはＵＡＲＴ
部９３０およびＴＸラインを介してＩＰＣ４５１に送信
され、さらにＩＰＣ４５１にカスケード接続されたＩＰ
Ｃ５５１に送信される。ソータ５００のＣＰＵ５５０は
ＩＰＣ５５１のデュアルポートＲＡＭの制御データをア
クセスし、制御データに応じた制御動作を開始する。

【００２５】［通信専用ＩＣ（ＩＰＣ）８１２］通信専
用ＩＣ（以下、ＩＰＣ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｒ
ｏｔｏｃｏｌ Ｃｏｎｔｒｏｌｌｅｒと称す）８１２
は、図に示すようにＣＰＵ・ＲＯＭ・ＲＡＭ・３ｃｈ非
同期シリアルインターフェース・ＢＵＳインターフェー
スを１チップに集積し、自動的にＲＡＭ上のデータを送
信し、受信データをＲＡＭ上に展開する機能を有する高
機能通信制御ＩＣである。

【００２６】ＩＰＣ８１２は、前述したように内部制御
用のコントロール部９１０、デュアルポートＲＡＭ９２
０、実際の通信制御を実行するＵＡＲＴ部９３０、およ
び外部（ホスト）と接続するためのＢＵＳインターフェ
ース部９４０から構成されている。尚、前述したように
ＩＰＣ３５１、４５１、５５１においても同様の構成を
有する。

【００２７】［コントロール部９１０］コントロール部
９１０は内部制御を実行するためのＲＯＭ，ＲＡＭが内
蔵されたシングルチップＣＰＵ９１１、タイミング制御
を司るタイマ９１２、および外部メモリ用のポート９１
３から構成されている。

【００２８】［デュアルポートＲＡＭ９２０］デュアル
ポートＲＡＭ９２０は、データブロック領域９２１、９
２４、アクセスフラグ領域９２２およびコミュニケーシ
ョンレジスタ領域９２３に分類される。

【００２９】データブロック領域には非共有データブロ
ック領域９２１と共有データブロック領域９２４があ
り、それぞれ後述する各チャネルのＴｘデータ、Ｒｘデ
ータを格納するための３２バイト単位のＲＡＭ領域に分
けて使用される。各ブロックとも外部（ホスト）側から
と内部（ローカル）側からの同時アクセス（読み出し・
書き込み）が可能であるが、同一メモリセル（同一バイ
ト）をアクセスした場合、一方がライト動作だとリード
内容は不定となる。

【００３０】図６は各チャネルで使用するデータブロッ
クの構成を示す図である。各チャネルで使用するデータ
ブロックが３チャネルモードであるとき、および１チャ
ネルモードときの割当ては図示の通りである。共有領域
ではデータブロック間のデータ受け渡しが行われる。

【００３１】例えば、チャネル１に接続された機器から
ホストを介さずにチャネル２およびチャネル３に接続さ
れた機器にデータを送信する場合について説明する。図
３０はホストを介さずに機器にデータを送信する共有デ
ータ送信処理手順を示すフローチャートである。チャネ
ル１に接続された機器からのデータをＣＨ１共有受信領
域（本実施形態ではブロック９）で受信すると（ステッ
プＳ６１）、自動的にＣＨ２、ＣＨ３共有送信領域（本
実施形態ではブロック１１およびブロック１５）にデー
タが転送される（ステップＳ６２〜Ｓ６３、Ｓ６５〜Ｓ
６６）。

【００３２】その後、ＢＳ１１、ＢＳ１５が“１”にセ
ットされ（ステップＳ６４、Ｓ６７）、チャネル２、チ
ャネル３に接続された機器の共有受信領域への送信処理
が自動的に行われる。

【００３３】ここで、相手側に接続された他の機器があ
る場合、この処理が開いた側で繰り返される。本実施形
態ではチャネル１からチャネル２、チャネル３へのデー
タ送信だけを示したが、他のチャネル間でホストを介さ
ずにデータの送受信を行う場合も同様に行うことが可能
である。また同様に、チャネル１に接続された第１機器
からチャネル２に接続された第２機器へ、さらに第２機
器からカスケード接続された第３機器にデータ転送する
ことも可能である。

【００３４】アクセスフラグ領域９２２はデータブロッ
クの各メモリ番地に対応して１ビットずつ用意されたア
クセスフラグで構成されており、データブロックの最下
位アドレスがアクセスフラグの最下位ビットに対応して
順次上位にビットが割り当てられている。

【００３５】各アクセスフラグは、対応するメモリ番地
がリードされると“０”にセットされ、ライトされると
“１”にセットされる。アクセスフラグは８ビット単位
でリードされるが、この領域はリードオンリであるの
で、この空間をアクセスしてもアクセスフラグの内容は
変化しない。図７はアクセスフラグ領域を示す図であ
る。

【００３６】コミュニケーションレジスタ領域９２３
は、ＩＰＣモード設定レジスタ／ＩＰＣエラーレジス
タ、ＩＰＣ同期レジスタから構成されており、ＩＰＣモ
ード設定レジスタ／ＩＰＣエラーレジスタはシステムバ
ス上に同一アドレス４バイト分を共有し、前者は書き込
み専用でＩＰＣモード設定（ＵＡＲＴモード設定・ＵＡ
ＲＴボーレート設定・動作モード設定）時に使用され、
後者は読み出し専用でＩＰＣに発生したエラー（エラー
チャネル・エラーの種類）判別に使用される。図８はデ
ュアルポートＲＡＭ９２０全体のメモリマッピングを示
す図である。

【００３７】ＩＰＣ同期レジスタはホストＣＰＵとロー
カルＣＰＵのハンドシェイクのためのレジスタであり、
ブロックセマフォフラグ１８ビット（ＢＳ０〜ＢＳ１
７）およびレディフラグ１ビット（ＩＰＣ＿ＲＤＹ）か
ら構成されている。図９はＩＰＣ同期レジスタの構成を
示す図である。ＢＳ０〜ＢＳ１７は各ＵＡＲＴ部の送信
・受信動作と関連しており、ＢＳ０，２，４，６，７，
８，１０，１１，１２，１４，１５，１６は各ＵＡＲＴ
部の送信制御用のセマフォフラグであり、“１”にセッ
トすることで各ＵＡＲＴの送信が開始され、送信終了後
ローカルＣＰＵにより“０”にリセットされる。ＢＳ
１，３，５，９，１３，１７は各ＵＡＲＴ部の受信制御
用のセマフォフラグであり、各ＵＡＲＴ部において受信
が完了する度にローカルＣＰＵにより“１”にセットさ
れる。

【００３８】［ＵＡＲＴ部９３０］ＵＡＲＴ部は３チャ
ネルのＵＡＲＴを内蔵しており、それぞれの機能は全て
等価である。また、３チャネルのＵＡＲＴはボーレート
ジェネレータをそれぞれ内蔵しているので、完全に独立
して動作させることが可能である。各チャネルは３つの
外部端子ＴｘＤ（送信出力）、ＲｘＤ（受信入力）、コ
ントロール出力と、内部レジスタＴｘＢ（送信バッファ
レジスタ）、ＲｘＢ（受信バッファレジスタ）、ＳＴＡ
ＴＵＳ（ステータスレジスタ）、ＭＯＤＥ（モードレジ
スタ）、ＣＯＮＴＲＯＬ（制御レジスタ）、ＢＡＵＤＲ
ＡＴＥ（ボーレートジェネレータ）を有し、また、３チ
ャネル共用のＣＬＫ端子（ボーレート外部クロック入
力）を有する。

【００３９】前記コントロール出力はチャネル１から順
にＩＮＴＲ、ＲｘＲＤＹ、ＬＩＮＥＥＲＲとなってい
る。ＩＮＴＲはＵＡＲＴエラーが発生した場合、割込み
要求を出力し、このとき、エラーレジスタを読み出すこ
とによりエラーを起こしたチャネルおよびその内容を知
ることができる。

【００４０】図１０はＲｘＲＤＹとブロックセマフォと
の関係を示すタイミングチャートである。図示するよう
に、ＲｘＲＤＹはパケットの受信が完了し、受信用デー
タブロックのＢＳがセットされると同時に“Ｌ”を出力
する。全チャネルの受信ブロックのＢＳが全て“０”に
なると、ＲｘＲＤＹは“Ｈ”に戻るようになっている。

【００４１】ＬＩＮＥＥＲＲは通信回線エラー出力であ
り、チャネル１，２，３のいずれかで回線エラー（パリ
ティー、フレーミング）が発生したときに約６ｕｓのパ
ルスを出力するようになっている。

【００４２】［ＢＵＳインターフェース９４０］ホスト
側とＩＰＣを結ぶＢＵＳインターフェースは （１）アドレス８ライン （２）データ８ライン （３）制御用ＣＳ，ＷＲ，ＲＤ それぞれ１ラインから構成されている。

【００４３】［システムソフトウェア］ＩＰＣのシステ
ムソフトウェアについて説明する。このソフトウェア
は、ＩＰＣの内部制御およびＵＡＲＴによるパケット通
信、ホストＣＰＵとの情報交換、および同期を取るため
ものである。ＩＰＣはＵＡＲＴを介して他のＩＰＣとの
通信においてエラーの回復、初期化を行い、正しいデー
タだけをデュアルポートＲＡＭに格納し、ホストＣＰＵ
に渡す機能を有する。

【００４４】［パワーオンリセット］電源投入後、各種
ポート、タイマ、レジスタなどの初期化を行い、ホスト
コンピュータからのモード設定の終了後、ＵＡＲＴを起
動して通信処理に入る。

【００４５】［モード設定］モード指定には、次の３種
類がある。

【００４６】（１）ＵＡＲＴモード指定 ＩＰＣＭ１，２，３へのパラメータの設定でデータ長、
パリティ、ストップビットを決定する。図１１はパラメ
ータとモードの関係を示す図である。

【００４７】（２）ＵＡＲＴボーレート指定 同様に、ＩＰＣＭ１，２，３へのパラメータの設定でボ
ーレートを決定する。図１２はシステムクロック＝９．
２１６Ｍｚにおけるパラメータとボーレートの関係を示
す図である。

【００４８】（３）ＩＰＣ動作モード指定 ＩＰＣＭにＩＰＣ動作モードコマンドがセットされる
と、ＩＰＣＭ１にセットされているパラメータにより動
作モードを設定し、データブロック全域を“００Ｈ”で
クリアする。図１３は指定パラメータの値を示す図であ
る。１チャネル動作を指定すると、データブロックの
０，１，２をＴｘ用、３，４，５をＲｘ用として使用す
る。動作モードを指定すると、動作モードにより該当す
るＴｘ用データブロックのＢＳフラグをセットする。モ
ード指定後にイニシャル通信を完了した場合、リセット
する。

【００４９】［通信］ＩＰＣのパケット通信について説
明する。図１４はパケットの構造を示す図である。パケ
ットはヘッダ部Ｈ、アドレス部Ａ、データ部Ｄｎ、チェ
ックサム部ＣＫで構成されている。図１５はヘッダ部Ｈ
の構成を示す図である。ヘッダ部Ｈは上位４ビット（図
中、Ｂ７〜Ｂ４）でパケットの種類を示し、最終パケッ
トＰE、再送要求コードＰR、イニシャル通信要求コード
ＰS、継続パケットＰ、アイドルパケットＰｉ、キャン
セルコードＰｃの６種を有する。図１６はパケットの種
類を示す図である。

【００５０】下位４ビット（図１５中、Ｂ３からＢ０）
でデータ長を示し、データ長は０〜１６バイトである。
アドレス部Ａはアドレスデータに続いて送出されるデー
タ部（Ｄ０）のアドレスを示す。データ部Ｄｎは最大１
６バイトのデータを含むことができる。チェックサム部
ＣＫはパケットの最後に付加されるものであり、その内
容はヘッダ部から最後のデータまでを加算し（桁上げ無
視）、加算した結果を反転したものである。

【００５１】［パケット内容］それぞれのパケットにつ
いて説明する。図１７はパケット種類と制御コードの関
係を示す図である。始めに、継続パケットＰはこのパケ
ットの後にも送出すべきパケットがあることを示す。パ
ケット長は４〜１９バイトである。最終パケットＰEは
このパケットの後にはデータパケットが無いことを示
し、パケット長は４〜１９バイトである。アイドルパケ
ットＰｉは送信アドレスのメモリチェックサムＤ０だけ
を含み、４バイトで構成されている。再送要求コードＰ
Rはパケットの再送要求で１バイトで構成される。

【００５２】イニシャル通信要求コードＰSは全データ
の転送要求で１バイトで構成される。キャンセルコード
ＰCはＰRに対する応答であり、送信中または送信したパ
ケットのキャンセルを示し、１バイトで構成される。

【００５３】［通信インターバル］図１８は通信時のイ
ンターバルを示す図である。データ間インターバルＴＤ
ｉｎｔは１００ｕｓから３３０ｕｓであり、パケット間
インターバルＴＰｉｎｔは７００ｕｓ（９６ｋｂｐｓ
時）、または２０００ｕｓ（４８ｋｂｐｓ未満）であ
る。

【００５４】［通信タイミング］ １．イニシャル通信（電源投入時） 図１９はイニシャル通信を示すタイミングチャートであ
る。同図中のタイミングで自局ＩＰＣが立ち上がると、
Ｔｘｉｎｔの間隔でＰｓを送信し始める。同図中のタイ
ミングで相手局ＩＰＣが立ち上がることで、Ｐｓを受信
しかつＰｓを送信することにより通常通信となる（図に
おいて、ＴＸｉｎｔ＝４ｍｓである）。

【００５５】２．通常通信 図２０は通常通信を示すタイミングチャートである。通
常通信では、３ｃｈ独立で通信制御が行われている。イ
ベント（ホストからの送信請求、または相手局からの受
信）が無いとき、Ｔｘｉｎｔの間隔でＰｉの送受信が行
われており、イベントが発生すると（同図中、ａ：ホス
トからの送信要求、ｂ：相手局からの受信）、前述した
通りＰまたはＰEの送受信が実行される。（図におい
て、Ｔｘｉｎｔ＝４ｍｓ，Ｒｘｉｎｔ＝１２ｍｓであ
る）。

【００５６】［通信エラー発生と回復］ＩＰＣは、各チ
ャネル毎に受信データエラーが生じた場合、自動回復処
理を行う機能を有している。エラーの種類の中には、回
線に起因するものとしてパリティーエラー、チェックサ
ムエラー、フレーミングエラーがあり、その他、通信過
多によるデータ損失、相手側ＩＰＣのリセット、電源オ
フ等がある。

【００５７】図２１は通信エラー発生と自動回復処理を
示すタイミングチャートである。ＰE，Ｐｉパケット受
信（同図中）では、エラーが発生するとそのパケットの
再送を要求するＰRを送出し、相手からのＰｃ応答と再
送パケットを待つ（同図Ａ）。

【００５８】リセットなどでデータを喪失し、Ｐパケッ
ト（同図中）でエラーが発生した場合は、Ｐを送信して
速やかに通信データの回復を行う（同図中Ｂ）。

【００５９】エラー回復処理を行っても通信エラーが回
復しない場合、ＩＰＣはエラーの生じたチャネルをＥＲ
Ｒレジスタに、そのエラーの種類をＥＲＲｎ（ｎ＝１，
２，３、ｎはエラーチャネルに該当する）にそれぞれセ
ットし、同時に外部に割り込み要求を発生する。

【００６０】図２２はＥＰＲレジスタの構造を示す図で
ある。ＥＲＲレジスタでは、エラーしたチャネルに該当
するビットを“１”にする（ＥＵ１：チャネル１、ＥＵ
２：チャネル２、ＥＵ３：チャネル３）。ＥＲＲｎで
は、エラーチャネルに該当するレジスタのエラー種類に
該当するビットをセットする（ＲＸＰＲ３：同一パケッ
トを３回再送、ＴＸＰＲ３：パケット受信中に同一パケ
ットにおいて３回送信、ＴＯＵＴ：受信データエラー、
ＰＩＥＲ：相手局Ｔｘ用データブロックのチェックサム
と自局Ｒｘ用データブロックのチェックサムが不一
致）。

【００６１】１．Ｐｉパケットによるメモリチェックサ
ムの照合とエラー 前述した通り、Ｐｉパケットにはメモリチェックサム
（Ｄ０）があり、Ｐｉパケットを受信したときには、そ
のパケットのＤ０と自局受信ブロックのメモリチェック
サムＤ０を比較し、同一であることを確認する。違って
いた場合、Ｐｓを送信し、イニシャル通信を促すことで
相手局Ｔｘ用データブロックと自局Ｒｘ用データブロッ
クのデータの一致を保つ。

【００６２】２．受信データの遅延タイムアウト 受信が１２ｍｓ以上されなかった場合、タイムアウトエ
ラーとしてイニシャル通信要求Ｐｓを送り、相手の復帰
を待つ。

【００６３】３．通信条件 データ転送は、ホストＣＰＵより送信ブロックのＢＳが
セットされたことを確認した場合、あるいはホスト側よ
りデータの更新が行われたにもかかわらず、ＢＳフラグ
が約１００ｍｓ間セットされない場合に開始される（転
送完了２ｍｓ後にＢＳをリセットする）。

【００６４】また、何らかの原因によりデータにエラー
が生じ、イニシャル通信要求が発生した場合、または受
信した場合に行われる。

【００６５】前記条件時、即ち送信要求が発生すると、
ＩＰＣはＴｘブロック内の更新されたデータのある位置
を検出し、更新された最上位アドレスから最下位アドレ
スまでの範囲をパケットとして送出することで通信処理
の効率化を図っている。

【００６６】図２３はデータ通信処理の効率化を示す図
である。更新されたデータ（図中、斜線部）を検出し
（アクセスフラグの変化により検出）、検出されたデー
タは０８Ｈから１３Ｈまでの１２バイトをデータとする
ＰEパケットとして送出される。検出されたデータ範囲
が１６バイトを越えた場合、１６バイトデータのＰパケ
ットと残りのデータを含むＰEパケットとして送出され
る。また、パケット内のデータは必ず最上位アドレスか
ら送信されるように構成されている。

【００６７】［応用例］ホスト側からのＩＰＣのアクセ
スについて説明する。ハードウェア上は、外部メモリデ
バイス（ＲＡＭ等）をアクセスする場合と同様に構成さ
れるので、特に詳細に説明しない。ソフトウェアについ
ては順を追って説明する。

【００６８】［初期化］図２４はＩＰＣイニシャライズ
処理手順を示すフローチャートである。コミュニケーシ
ョンレジスタ領域内のレディフラグ（ＩＰＣ＿ＲＤＹ）
が“１”であることを確認してＵＡＲＴモード指定、Ｕ
ＡＲＴボーレート指定、ＩＰＣ動作モード指定を行う
（ステップＳ１〜Ｓ６）。前述した通り、３ｃｈ使用時
にはＵＡＲＴモード、ＵＡＲＴボーレートのいずれも独
立に設定可能である。モード指定が終了し、使用チャネ
ルのＴＸ用ＢＳが“０”になることで初期化を終了する
（ステップＳ７、Ｓ８）。以後、３チャネルモード時で
は３チャネルとも等価であるので、チャネル１使用時に
ついてだけ説明する。

【００６９】［送信処理］ホスト側で送信を行いたいデ
ータが生じた場合、ＢＳ０が“０”、即ち前回の送信処
理がＩＰＣの方で完了していることを確認した後、この
データをＴＸブロック内の所望のアドレスに書き込み、
ＢＳ０を“１”にセットすることで送信処理が自動的に
行われる。

【００７０】図２５はデータ送信処理手順を示すフロー
チャートである。複写機本体から付加装置に対して動作
の開始指令を送信する場合を示す。この場合、動作を開
始させるために“動作モード”、“動作パラメータ”、
“動作開始指令”の３バイトのデータが必要であるとす
る。

【００７１】始めに、ＢＳ０が“０”であるか否かを確
認し（ステップＳ１１）、肯定であれば、“動作パラメ
ータ”をＩＰＣのＴＸブロックの０６Ｈに、“動作モー
ド”をＴＸブロックの０５Ｈに、“動作開始指令”をＴ
Ｘブロックの０４Ｈにそれぞれ格納し（ステップＳ１
２）、送信を開始するためにＢＳ０をセットする（ステ
ップＳ１３）。この場合、ＢＳ０をセットしなくても、
前述した通り約１００ｍｓ後に送信が開始される。

【００７２】前述した通り、ＴＸブロックのデータは上
位アドレスから送信されるので、相手局（付加装置）に
は“動作パラメータ”、“動作モード”、“動作開始指
令”の順にデータが届くことになる。送信側では送信デ
ータの優先順位を考慮してデータのＴＸブロック内の配
置を決定しておけばよく、実際の送信処理の時に煩わし
い送信データの優先処理等を行う必要がない。したがっ
て、データ量が多くより複雑になるほど、従来の通信Ｉ
Ｃに比べて通信処理にかかるソフトウェアの負担を小さ
くすることができる。

【００７３】本実施形態ではチャネル１の場合だけを説
明したが、３チャネル独立であるので、同時に３チャネ
ル分の送信を実行する場合でもソフトウェア上では、他
のチャネルとは無関係に処理を行うことができ、効率
化、簡便化を図ることができる。

【００７４】ホスト側からチャネル１につながる全ての
チャネルにデータを送信する場合、ＢＳ６が“０”すな
わち前回の送信処理がＩＰＣの方で完了していることを
確認した後、このデータをＣＨ１共有送信領域（本実施
形態ではブロック６）に書き込み、ＢＳ６を“１”にセ
ットすることで送信処理が自動的に行われる。他チャネ
ルに対して共有データ送信をする場合も同様の操作を行
う。相手局にデータが届いた後の他チャネルへの送信に
ついても同様である。

【００７５】［受信処理］ホスト側で受信データを読み
込みたい場合、ＲＡＭなどから読み込む場合と同様にア
クセスすることでデータを読み込むことができる。但
し、前述した通り、デュアルポートＲＡＭへのＩＰＣ側
からの書き込みとホスト側からの読み込みが衝突した場
合、読み込みデータの値が不定となるが、ＲＡＭデータ
の二度読みを行うことで前述した問題を解決できる。

【００７６】図２６はデータ受信処理手順を示すフロー
チャートである。例えば、所望のアドレスの内容をアキ
ュムレータにロードし（ステップＳ２１）、さらに、続
けて同アドレスの内容を他のレジスタにロードし（ステ
ップＳ２２）、アキュムレータの内容と比較する（ステ
ップＳ２３）。比較の結果、等しい場合、このアキュム
レータの内容を受信データとして確定し（ステップＳ２
５）、違っていた場合、もう一度、アキュムレータにロ
ードした内容を受信データとして確定することができる
（ステップＳ２４、Ｓ２５）。

【００７７】また、別の方法として、ＢＳ１が“１”に
セットされたことを確認した後にデータを読み込むこと
でデュアルポートＲＡＭにおける衝突を回避することが
できる。但し、読み込んだ後にホスト側でＢＳ１を
“０”にリセットすることが必要になる。図２７は別の
データ受信処理手順を示すフローチャートである。ホス
ト側から共有領域で受信したデータを読み込みたい場
合、上記と同様な方法で共有受信ブロックの内容を読み
込む（ステップＳ３１〜Ｓ３４）。

【００７８】［エラー処理］“ＩＮＴＲ”端子、または
エラーレジスタにエラーステータスがセットされた場
合、ホスト側のシステム構成にしたがって自由に処理を
行うことができる。

【００７９】図２８はマスター側エラー処理手順を示す
フローチャートである。システム上のマスター機器（複
写機本体）側では、エラー発生後、２００ｍｓの間にＩ
ＰＣによってエラーが自動復帰されない場合、システム
エラーとし、ディスプレイ上にその旨を表示する（ステ
ップＳ４１〜Ｓ４４）。また、図示しないが、１秒間に
３回以上エラーが発生した場合もシステムエラーとして
いる。

【００８０】図２９はスレーブ側エラー処理手順を示す
フローチャートである。送信側の通信ラインが断線した
場合、原則としてＩＰＣはエラーステータスをセットし
ない。故に、マスター機器の送信ラインが断線した場
合、この機器にはエラーステータスが発生しない。但
し、受信側ではタイムアウトエラーとしてエラーが発生
するので、システムの構成上、スレーブ側（本実施形態
ではＲＤＦ、ソータ等）でタイムアウトエラーが発生
し、所定時間内（機器動作中は２００ｍｓ、非動作中は
５０００ｍｓ）にＩＰＣがエラーより自動復帰しない場
合、ＩＰＣの通信ボーレートを切り換えることによっ
て、マスター機器（本実施形態では複写機本体）にエラ
ーを発生させてシステムエラー表示を行う（ステップＳ
５１〜Ｓ５９）。但し、前述した主従関係は、通信処理
上の主従関係ではなく、あくまでもエラー処理上のもの
である。

【００８１】尚、上記実施の形態では、複写装置とその
付加装置から構成されるシステムを例にとって説明した
が、本発明はこれに限定されるものではなく、複数の装
置間でデータの通信を行うすべてのシステムに適用可能
なものである。

【００８２】

【発明の効果】本発明の請求項１に記載の通信制御装置
によれば、第１機器を制御する第１機器制御手段によっ
てアクセスされるデータ、および第２機器を制御する第
２機器制御手段によってアクセスされるデータの通信
を、第１通信チャネルを介して前記第１機器との間で行
う際、データ受信手段により前記第１通信チャネルから
受信したデータを第１データ記憶領域に記憶し、データ
転送手段により該第１データ記憶領域に記憶されたデー
タを第２データ記憶領域に転送し、該第２データ記憶領
域に転送されたデータを、データ送信手段により第２通
信チャネルを介して前記第１機器に対してカスケード接
続された第３機器に送信し、前記第１および第２機器制
御手段を介在させることなく、前記第１機器と前記第３
機器との間でデータの通信を行うので、複数のシリアル
ポート間のデータ転送を、装置の負荷制御などに使用し
ているマイクロプロセッサの関与無しに行うことができ
る。これにより、装置内の負荷制御への影響をなくすこ
とができる。

【００８３】また、特定のシリアルポートに接続された
装置間のデータ授受は従来の方式で行われるので、効率
が落ちることなく、複写装置のようにリアルタイム性が
重視される装置に有効である。尚、請求項６に記載の通
信制御方法および請求項７に記載の通信制御システムに
おいても同様の効果を得ることができる。

【００８４】請求項２に記載の通信制御装置によれば、
前記カスケード接続された第３機器との通信に使用され
る第１および第２データ記憶領域の他に、前記第２機器
制御手段によってアクセスされるデータの通信だけに使
用される第３データ記憶領域を有するので、通信モード
に適した使用を可能にする。

【００８５】請求項３に記載の通信制御装置によれば、
前記第２機器制御手段によってアクセスされたことを記
憶するアクセス情報記憶手段を備えたので、アクセス情
報に基づいて通信を開始できる。

【００８６】請求項４に記載の通信制御装置によれば、
通信を行う際の同期手順を記憶する同期手順記憶手段を
備えたので、送信処理などを自動的に行うことができ
る。

【００８７】請求項５に記載の通信制御装置によれば、
前記第１および第２データ記憶領域は前記第３データ記
憶領域に対して選択的に使用されるので、通信モードに
適したデータ記憶領域を使用することができる。

【図面の簡単な説明】

【図１】実施の形態における複写装置の内部構成を示す
図である。

【図２】複写装置本体１００に設けられた操作パネルの
配置構成を示す図である。

【図３】通信制御装置を中心とするシステムの構成を示
す図である。

【図４】複写装置本体１００内の制御装置８００の構成
を示すブロック図である。

【図５】通信専用ＩＣ８１２の構成を示すブロック図で
ある。

【図６】各チャネルで使用するデータブロックの構成を
示す図である。

【図７】アクセスフラグ領域を示す図である。

【図８】デュアルポートＲＡＭ９２０全体のメモリマッ
ピングを示す図である。

【図９】ＩＰＣ同期レジスタの構成を示す図である。

【図１０】ＲｘＲＤＹとブロックセマフォとの関係を示
すタイミングチャートである。

【図１１】パラメータとモードの関係を示す図である。

【図１２】システムクロック＝９．２１６Ｍｚにおける
パラメータとボーレートの関係を示す図である。

【図１３】指定パラメータの値を示す図である。

【図１４】パケットの構造を示す図である。

【図１５】ヘッダ部Ｈの構成を示す図である。

【図１６】パケットの種類を示す図である。

【図１７】パケット種類と制御コードの関係を示す図で
ある。

【図１８】通信時のインターバルを示す図である。

【図１９】イニシャル通信を示すタイミングチャートで
ある。

【図２０】通常通信を示すタイミングチャートである。

【図２１】通信エラー発生と自動回復処理を示すタイミ
ングチャートである。

【図２２】ＥＰＲレジスタの構造を示す図である。

【図２３】データ通信処理の効率化を示す図である。

【図２４】ＩＰＣイニシャライズ処理手順を示すフロー
チャートである。

【図２５】データ送信処理手順を示すフローチャートで
ある。

【図２６】データ受信処理手順を示すフローチャートで
ある。

【図２７】別のデータ受信処理手順を示すフローチャー
トである。

【図２８】マスター側エラー処理手順を示すフローチャ
ートである。

【図２９】スレーブ側エラー処理手順を示すフローチャ
ートである。

【図３０】ホストを介さずに機器にデータを送信する共
有データ送信処理手順を示すフローチャートである。

【符号の説明】

３００ ＲＤＦ ４００、５００ ソータ ８００ 制御装置 ８０１ ＣＰＵ ８０３ ＲＯＭ ８１２、３５１、４５１、５５１ 通信専用ＩＣ（ＩＰ
Ｃ、通信制御装置） ９２０ デュアルポートＲＡＭ ９２１ 非共有データブロック領域 ９２４ 共有データブロック領域 ９３０ ＵＡＲＴ部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１機器を制御する第１機器制御手段に
   よってアクセスされるデータ、および第２機器を制御す
   る第２機器制御手段によってアクセスされるデータの通
   信を、第１通信チャネルを介して前記第１機器との間で
   行う通信制御装置において、 前記第１通信チャネルから受信したデータを第１データ
   記憶領域に記憶するデータ受信手段と、 該第１データ記憶領域に記憶されたデータを第２データ
   記憶領域に転送するデータ転送手段と、 該第２データ記憶領域に転送されたデータを、第２通信
   チャネルを介して前記第１機器に対してカスケード接続
   された第３機器に送信するデータ送信手段とを備え、 前記第１および第２機器制御手段を介在させることな
   く、前記第１機器と前記第３機器との間でデータの通信
   を行うことを特徴とする通信制御装置。
2. 【請求項２】 前記カスケード接続された第３機器との
   通信に使用される第１および第２データ記憶領域の他
   に、前記第２機器制御手段によってアクセスされるデー
   タの通信だけに使用される第３データ記憶領域を有する
   ことを特徴とする請求項１記載の通信制御装置。
3. 【請求項３】 前記第２機器制御手段によってアクセス
   されたことを記憶するアクセス情報記憶手段を備えたこ
   とを特徴とする請求項２記載の通信制御装置。
4. 【請求項４】 通信を行う際の同期手順を記憶する同期
   手順記憶手段を備えたことを特徴とする請求項１記載の
   通信制御装置。
5. 【請求項５】 前記第１および第２データ記憶領域は前
   記第３データ記憶領域に対して選択的に使用されること
   を特徴とする請求項２記載の通信制御装置。
6. 【請求項６】 第１機器を制御する第１機器制御手段に
   よってアクセスされるデータ、および第２機器を制御す
   る第２機器制御手段によってアクセスされるデータの通
   信を、第１通信チャネルを介して前記第１機器との間で
   行う通信制御方法において、 前記第１通信チャネルから受信したデータを第１データ
   記憶領域に記憶し、 該第１データ記憶領域に記憶されたデータを第２データ
   記憶領域に転送し、 該第２データ記憶領域に転送されたデータを、第２通信
   チャネルを介して前記第１機器に対してカスケード接続
   された第３機器に送信し、 前記第１および第２機器制御手段を介在させることな
   く、前記第１機器と前記第３機器との間でデータの通信
   を行うことを特徴とする通信制御方法。
7. 【請求項７】 第１機器を制御する第１機器制御手段に
   よってアクセスされるデータの通信を第１通信チャネル
   を介して第２機器と間で行う第１通信制御装置と、 前記第２機器を制御する第２機器制御手段によってアク
   セスされるデータの通信を前記第１通信チャネルを介し
   て前記第１機器との間で行う第２通信制御装置とを有す
   る通信制御システムにおいて、 前記第２通信制御装置は、 前記第１通信チャネルから受信したデータを第１データ
   記憶領域に記憶するデータ受信手段と、 該第１データ記憶領域に記憶されたデータを第２データ
   記憶領域に転送するデータ転送手段と、 該第２データ記憶領域に転送されたデータを、第２通信
   チャネルを介して前記第１機器に対してカスケード接続
   された第３機器に送信するデータ送信手段とを備え、 前記第１および第２機器制御手段を介在させることな
   く、前記第１機器と前記第３機器との間でデータの通信
   を行うことを特徴とする通信制御システム。