JPH1097203A - Display device - Google Patents
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- JPH1097203A JPH1097203A JP9147529A JP14752997A JPH1097203A JP H1097203 A JPH1097203 A JP H1097203A JP 9147529 A JP9147529 A JP 9147529A JP 14752997 A JP14752997 A JP 14752997A JP H1097203 A JPH1097203 A JP H1097203A
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- signal
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は液晶ディスプレイに
代表されるマトリクス型表示装置に係り、特に走査線、
信号線あるいはこれら配線の駆動回路出力の検査手段に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix type display device represented by a liquid crystal display, and more particularly to a scanning line,
The present invention relates to a means for inspecting a signal line or an output of a driving circuit of these lines.
【0002】[0002]
【従来の技術】従来の液晶ディスプレイにおける走査
線、信号線あるいはこれら配線の駆動回路出力の欠陥検
査方法は、各配線あるいは駆動回路出力に直接テスト用
プローブを接触させることによって行われていた。2. Description of the Related Art In a conventional liquid crystal display, a defect inspection method of a scanning line, a signal line, or a drive circuit output of these wirings has been performed by directly bringing a test probe into contact with each wiring or a drive circuit output.
【0003】しかしながら、ディスプレイが高精細化、
大容量化されるにつれて、配線間あるいは駆動回路出力
端子間のピッチが微細化し、従来の方法によっては検査
が困難となっていた。[0003] However, the display has become higher definition,
As the capacity has been increased, the pitch between wirings or between drive circuit output terminals has become finer, and it has been difficult to perform inspections by conventional methods.
【0004】[0004]
【発明が解決しようとする課題】本発明は、上記の点に
鑑みてなされたものであり、高精細、大容量のディスプ
レイの配線、駆動回路出力の検査に好適な検査手段を提
供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to provide an inspection means suitable for inspecting wiring of a high-definition, large-capacity display and output of a driving circuit. Aim.
【0005】[0005]
【課題を解決するための手段】本発明の目的は、マトリ
クス型の表示装置の各々の前記走査線又は前記信号線に
ゲートが接続され、ソース及びドレインがそれぞれ外部
電圧が供給される共通配線に接続された複数の検査用ト
ランジスタと、前記各走査線又は前記信号線と、前記共
通配線の少なくとも一方との間に挿入された容量素子を
具備する表示装置によって達成される。SUMMARY OF THE INVENTION An object of the present invention is to provide a matrix type display device in which a gate is connected to each of the scanning lines or the signal lines, and a source and a drain are connected to a common line to which an external voltage is supplied. This is achieved by a display device including a plurality of connected test transistors, a capacitor inserted between each of the scanning lines or the signal lines, and at least one of the common wirings.
【0006】この検査用トランジスタは、そのゲートが
接続された走査線又は信号線に印加される電圧の切り替
わりに応じてスイッチングされる。そしてこの検査用ト
ランジスタのソース及びドレインに接続された外部電圧
間の電圧変動を検出することによって、そのゲートに接
続された配線に印加される電圧、電流を検知することが
できる。このとき配線に短絡または開放欠陥がある場合
は、検知される電圧、電流値に変化が生じるため、不良
の有無をしることができる。The inspection transistor is switched according to switching of a voltage applied to a scanning line or a signal line to which the gate is connected. Then, by detecting a voltage change between an external voltage connected to the source and the drain of the inspection transistor, a voltage and a current applied to the wiring connected to the gate can be detected. At this time, if the wiring has a short-circuit or open defect, the detected voltage and current value change, so that it is possible to determine whether there is a defect.
【0007】また検査される配線と外部電圧を供給する
配線との間には容量素子が配置される。換言すれば、こ
の容量素子は、配線と検査用トランジスタのゲートとの
間、外部電圧を供給する配線と検査用トランジスタのソ
ースまたはドレインとの間のいずれかに挿入される。こ
の構成によれば、かりに検査用トランジスタに短絡欠陥
が発生した場合、検査される配線と外部電圧を供給する
配線とは容量素子により絶縁されているため、特別の補
修工程を要することなく通常の表示動作を行うことがで
きる。A capacitor is arranged between a wiring to be inspected and a wiring for supplying an external voltage. In other words, this capacitance element is inserted between the wiring and the gate of the inspection transistor, or between the wiring for supplying an external voltage and the source or drain of the inspection transistor. According to this configuration, when a short-circuit defect occurs in the inspection transistor, the wiring to be inspected and the wiring for supplying an external voltage are insulated by the capacitance element, so that a normal repair process is not required. A display operation can be performed.
【0008】またこの発明を駆動回路をモノリシック形
成したマトリクス型表示装置に適用することも可能であ
る。例えば信号線を駆動する駆動回路はシフトレジスタ
などのタイミング制御回路及びサンプリング回路から構
成される直並列変換回路を有するが、このタイミング制
御回路の出力を検査するために、タイミング制御回路の
各々の並列出力にゲートが接続され、ソース及びドレイ
ンがそれぞれ外部電圧が供給される共通配線に接続され
た複数の検査用トランジスタを配置し、各信号線と共通
配線の少なくとも一方との間に容量素子を挿入する。Further, the present invention can be applied to a matrix type display device in which a driving circuit is formed monolithically. For example, a driving circuit for driving a signal line has a serial-parallel conversion circuit including a timing control circuit such as a shift register and a sampling circuit. In order to check the output of the timing control circuit, each parallel circuit of the timing control circuit is tested. A gate is connected to the output, and a plurality of inspection transistors are connected to a common line whose source and drain are each supplied with an external voltage, and a capacitive element is inserted between each signal line and at least one of the common lines. I do.
【0009】この構成により、駆動回路出力の検査が容
易となり、かつかりに検査用トランジスタに欠陥が発生
した場合にも、特別の補修を要することなく通常の表示
動作をさせることが可能となる。According to this configuration, the output of the drive circuit can be easily inspected, and even if a defect occurs in the inspection transistor, a normal display operation can be performed without requiring any special repair.
【0010】[0010]
(実施例1)以下に、本発明の第1実施例に係る液晶デ
ィスプレイを図面を参照して説明する。本実施例は、本
発明を走査線の断線・短絡検査に適用した例である。Embodiment 1 Hereinafter, a liquid crystal display according to a first embodiment of the present invention will be described with reference to the drawings. This embodiment is an example in which the present invention is applied to a disconnection / short circuit inspection of a scanning line.
【0011】この液晶ディスプレイは、図1に示すマト
リクス表示部103を含む。マトリクス表示部は、互い
に交差して配置された複数の走査線(G1〜G4)及び
複数の信号線(D1〜D4)、走査線及び信号線の各交
点に接続された薄膜トランジスタ(T11〜T44)及
び各々の薄膜トランジスタに接続された画素電極(P1
1〜P44)により構成される。画素電極(P11〜P
44)は、液晶層を介して図示しない対向電極と容量結
合し、画素容量を形成する。This liquid crystal display includes a matrix display section 103 shown in FIG. The matrix display unit includes a plurality of scanning lines (G1 to G4) and a plurality of signal lines (D1 to D4) arranged crossing each other, and thin film transistors (T11 to T44) connected to respective intersections of the scanning lines and the signal lines. And a pixel electrode (P1) connected to each thin film transistor.
1 to P44). Pixel electrodes (P11-P
44) is capacitively coupled to a counter electrode (not shown) via a liquid crystal layer to form a pixel capacitance.
【0012】走査線駆動回路101は、いわゆるシフト
レジスタによって構成され、クロックCKに同期して走
査パルスを生成し、走査線G1〜G4に線順次に出力す
る。走査線の他端は、それぞれキャパシタCq1〜Cq
4を介して、n型TFTTq1〜Tq2のゲートに接続
される。TFTTq1〜Tq2のソースは基準電圧配線
GND(例えばアース電位)に共通接続される。一方T
FTTq1〜Tq2のドレインは共通に端子SEN1及
び抵抗Rqsを介して電源VCCに接続される。またT
FTTq1〜Tq2の各々のゲートは、抵抗Rq1〜R
q4を介してソースに接続される。The scanning line driving circuit 101 is constituted by a so-called shift register, generates scanning pulses in synchronization with a clock CK, and outputs the scanning pulses to the scanning lines G1 to G4 in a line-sequential manner. The other ends of the scanning lines are connected to capacitors Cq1 to Cq, respectively.
4 are connected to the gates of the n-type TFTs Tq1 to Tq2. The sources of the TFTs Tq1 and Tq2 are commonly connected to a reference voltage line GND (for example, a ground potential). On the other hand, T
The drains of the FTTq1 and Tq2 are commonly connected to a power supply VCC via a terminal SEN1 and a resistor Rqs. Also T
The gates of FTTq1 to Tq2 are connected to resistors Rq1 to Rq
Connected to the source via q4.
【0013】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。まず走査線駆動回路101に制
御線STを介し所定の信号が入力されることによって、
走査線駆動回路101は検査モードに設定される。この
とき走査線駆動回路101から走査線G1〜G4に順次
走査パルスが出力される。G1に走査パルスが印加され
たとき、走査線G1に断線・短絡等の不良がない場合
は、このパルスはキャパシタCq1を介してTFTTq
1のゲートに印加される。その結果TFTTq1はON
となり、端子SEN1の電圧は電源電圧VCCから抵抗
Rqsによる損失分電圧降下した値LOWとなる。Next, a description will be given of a method for inspecting a disconnection / short-circuit of a scanning line using the above configuration. First, when a predetermined signal is input to the scanning line driving circuit 101 via the control line ST,
The scanning line driving circuit 101 is set to the inspection mode. At this time, scanning pulses are sequentially output from the scanning line driving circuit 101 to the scanning lines G1 to G4. When a scan pulse is applied to G1 and there is no defect such as disconnection or short circuit in scan line G1, this pulse is applied to TFT Tq via capacitor Cq1.
1 gate. As a result, TFTTq1 is ON
, And the voltage at the terminal SEN1 becomes a value LOW which is a voltage drop from the power supply voltage VCC by a loss due to the resistance Rqs.
【0014】このとき、もし走査線が断線していると、
走査パルスはTFTTq1には達せず、TFTTq1が
OFFのままとなり端子SEN1の電圧はHIGHとな
る。一方、走査線が他の配線と短絡していると、不完全
な走査パルスがTFTq1に達する場合がある。この場
合短絡欠陥の検出は、不完全な走査パルス到達時のSE
N1の出力を、正常な走査パルス到達時にSEN1より
検出される電圧又は電流と比較することによりなされ
る。あるいは抵抗Rqsの値を調節してSEN1の出力
感度を調節することによっても同様の目的が達成され
る。引き続き走査線G2〜G4についても順次走査パル
スを印加することにより、全走査線の検査が完了する。At this time, if the scanning line is broken,
The scanning pulse does not reach the TFT Tq1, the TFT Tq1 remains OFF, and the voltage of the terminal SEN1 becomes HIGH. On the other hand, if the scanning line is short-circuited with another wiring, an incomplete scanning pulse may reach the TFT q1. In this case, the detection of the short-circuit defect is determined by the SE when the incomplete scan pulse arrives.
This is done by comparing the output of N1 with the voltage or current detected by SEN1 when a normal scan pulse arrives. Alternatively, the same object can be achieved by adjusting the value of the resistor Rqs to adjust the output sensitivity of the SEN1. Subsequently, by sequentially applying scanning pulses also to the scanning lines G2 to G4, the inspection of all the scanning lines is completed.
【0015】(実施例2)図2は本発明の第2実施例の
液晶ディスプレイを示す。本実施例は、実施例1と同様
の構成の検査回路を走査線駆動回路の出力検査に適用し
た例である。走査線駆動回路出力とマトリクス表示部の
走査線との間には、TFTTW1〜TW4を含むスイッ
チ回路106が挿入される。スイッチ回路106は、駆
動回路出力の検査時に走査線を駆動回路から切り離す役
割を果たす。これにより走査線の一部に欠陥があった場
合でも、欠陥の影響を受けることなく駆動回路出力の検
査を行うことができる。駆動回路出力の検査前に走査線
に欠陥がないことが予め判明している場合は、特にスイ
ッチ回路106は必要とされない。(Embodiment 2) FIG. 2 shows a liquid crystal display according to a second embodiment of the present invention. This embodiment is an example in which the inspection circuit having the same configuration as that of the first embodiment is applied to the output inspection of the scanning line driving circuit. A switching circuit 106 including TFTs TW1 to TW4 is inserted between the output of the scanning line driving circuit and the scanning line of the matrix display unit. The switch circuit 106 plays a role of disconnecting the scan line from the drive circuit when checking the output of the drive circuit. Thus, even when a part of the scanning line has a defect, the output of the driving circuit can be inspected without being affected by the defect. If it is known beforehand that there is no defect in the scanning line before checking the output of the driving circuit, the switching circuit 106 is not particularly required.
【0016】本実施例の駆動回路出力の検査は、走査線
駆動回路101の出力をTFTTs1〜Ts2のゲート
に順次印加し、SEN2の出力を測定することによって
なされる。Inspection of the output of the driving circuit of this embodiment is performed by sequentially applying the output of the scanning line driving circuit 101 to the gates of the TFTs Ts1 to Ts2 and measuring the output of SEN2.
【0017】(実施例3)図3は、本発明の第3実施例
の液晶ディスプレイを示す。本実施例は、実施例1と同
様の構成の検査回路を信号線の断線・短絡検査に適用し
た例である。信号線駆動回路102は、シフトレジスタ
からなるパルス発生回路107及びサンプリング回路1
08を含む。パルス発生回路107は出力S1〜S4に
順次パルスを出力する。サンプリング回路108に含ま
れるTFTTv1〜Tv4は、パルス発生回路107の
出力に応じて、外部から入力される映像信号Video
をサンプリングし、信号線D1〜D4に出力する。信号
線D1〜D4の他方の端には、実施例1と同様の回路構
成を有する検査回路部が接続される。(Embodiment 3) FIG. 3 shows a liquid crystal display according to a third embodiment of the present invention. This embodiment is an example in which the inspection circuit having the same configuration as that of the first embodiment is applied to disconnection / short circuit inspection of a signal line. The signal line driving circuit 102 includes a pulse generation circuit 107 including a shift register and a sampling circuit 1.
08. The pulse generation circuit 107 sequentially outputs pulses to the outputs S1 to S4. The TFTs Tv <b> 1 to Tv <b> 4 included in the sampling circuit 108 output a video signal Video input from outside according to the output of the pulse generation circuit 107.
Is sampled and output to the signal lines D1 to D4. An inspection circuit unit having a circuit configuration similar to that of the first embodiment is connected to the other ends of the signal lines D1 to D4.
【0018】本実施例においても信号線D1〜D4の電
圧をTFTTt1〜Tt4のゲートに入力することによ
って信号線の断線・短絡欠陥等に起因する不良を検出す
ることができる。Also in this embodiment, by inputting the voltages of the signal lines D1 to D4 to the gates of the TFTs Tt1 to Tt4, it is possible to detect a defect caused by a disconnection or short-circuit defect of the signal line.
【0019】(実施例4)図4は、本発明の第4実施例
の液晶ディスプレイを示す。本実施例は、実施例1と同
様の構成の検査回路を信号線駆動回路の出力検査に適用
した例であり、検査回路は信号線駆動回路に含まれるパ
ルス発生回路107とサンプリング回路108との間に
配置される。パルス発生回路107の出力はTFTTt
1〜TFTTt4のゲートに入力され、SEN4の出力
を研修することによりパルス発生回路の動作状態を検査
することができる。本実施例においては、マトリクス表
示部の信号線と検査回路とはサンプリング回路108に
含まれるTFTTv1〜Tv4によって分離可能である
ので、実施例2のスイッチ回路106に相当する回路を
新たに追加する必要はない。(Embodiment 4) FIG. 4 shows a liquid crystal display according to a fourth embodiment of the present invention. This embodiment is an example in which a test circuit having the same configuration as that of the first embodiment is applied to the output test of the signal line drive circuit. The test circuit includes a pulse generation circuit 107 and a sampling circuit 108 included in the signal line drive circuit. Placed between. The output of the pulse generation circuit 107 is TFTTt
1 to TFTTt4, the operating state of the pulse generation circuit can be inspected by training the output of SEN4. In the present embodiment, since the signal lines of the matrix display unit and the inspection circuit can be separated by the TFTs Tv1 to Tv4 included in the sampling circuit 108, it is necessary to newly add a circuit corresponding to the switch circuit 106 of the second embodiment. There is no.
【0020】(実施例5)図5は、本発明の第5実施例
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものである。(Embodiment 5) FIG. 5 shows a liquid crystal display according to a fifth embodiment of the present invention. In this embodiment, the present invention is applied to inspection for disconnection / short circuit of a scanning line.
【0021】図5に示すように、検査用TFTTy1〜
Ty4(いずれもn型TFT)のゲートはそれぞれ各走
査線G1〜G4の一端に接続され、ソースはそれぞれキ
ャパシタCy1〜Cy4に接続される。これらキャパシ
タCy1〜Cy4の他端は、端子SEN5を介して基準
電圧GNDに接続される。またTFTTy1〜Ty4の
ドレインは、基準電圧VCCに共通接続される。As shown in FIG. 5, the inspection TFTs Ty1
The gate of Ty4 (all n-type TFTs) is connected to one end of each of the scanning lines G1 to G4, and the sources are connected to the capacitors Cy1 to Cy4, respectively. The other ends of these capacitors Cy1 to Cy4 are connected to a reference voltage GND via a terminal SEN5. The drains of the TFTs Ty1 to Ty4 are commonly connected to a reference voltage VCC.
【0022】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。まず走査線駆動回路101に制
御線STを介し所定の信号が入力されることによって、
走査線駆動回路101は検査モードに設定される。この
とき走査線駆動回路101から走査線G1〜G4に順次
走査パルスが出力される。G1に走査パルスが印加され
たとき、走査線G1に断線・短絡がない場合は、TFT
Ty1のゲートに走査パルスが印加され、TFTTy1
は導通状態となる。従って基準電圧VCCがキャパシタ
Cy1を介してSEN5に印加され、端子SEN5から
検出される電圧はHIGHとなる。Next, a method for inspecting a disconnection / short circuit of a scanning line using the above configuration will be described. First, when a predetermined signal is input to the scanning line driving circuit 101 via the control line ST,
The scanning line driving circuit 101 is set to the inspection mode. At this time, scanning pulses are sequentially output from the scanning line driving circuit 101 to the scanning lines G1 to G4. When a scanning pulse is applied to G1 and there is no disconnection or short circuit in scanning line G1, TFT
A scanning pulse is applied to the gate of Ty1 and TFT Ty1
Becomes conductive. Therefore, the reference voltage VCC is applied to SEN5 via the capacitor Cy1, and the voltage detected from the terminal SEN5 becomes HIGH.
【0023】一方走査線G1が断線あるいは他の配線と
短絡して、走査パルスがTFTTy1のゲートに達しな
い場合は、端子SEN5から検出される電圧はLOWの
ままである。On the other hand, when the scanning line G1 is disconnected or short-circuited with another wiring and the scanning pulse does not reach the gate of the TFT Ty1, the voltage detected from the terminal SEN5 remains LOW.
【0024】また走査線G1が他の配線と短絡し、不完
全な走査パルスがTFTTy1のゲートに印加された場
合、その振幅に応じた振幅のパルスが端子SEN5に出
力される。従って端子SEN5の出力電圧あるいは出力
電流を測定することにより、走査線の断線・短絡を検査
することができる。When the scanning line G1 is short-circuited with another wiring and an incomplete scanning pulse is applied to the gate of the TFT Ty1, a pulse having an amplitude corresponding to the amplitude is output to the terminal SEN5. Therefore, by measuring the output voltage or output current of the terminal SEN5, disconnection and short circuit of the scanning line can be inspected.
【0025】同様に、走査線G2〜G4に順次走査パル
スを印加することにより、全走査線の欠陥検査が完了す
る。また上記の検査回路を実施例3のごとく信号線の断
線・短絡検査に適用することも可能である。Similarly, by sequentially applying scanning pulses to the scanning lines G2 to G4, the defect inspection of all the scanning lines is completed. Further, the inspection circuit described above can also be applied to disconnection / short circuit inspection of signal lines as in the third embodiment.
【0026】(実施例6)図6は、本発明の第6実施例
の液晶ディスプレイを示す。本実施例は、実施例5と同
様の検査回路を走査線駆動回路の出力検査に適用した例
である。(Embodiment 6) FIG. 6 shows a liquid crystal display according to a sixth embodiment of the present invention. This embodiment is an example in which the same inspection circuit as that of the fifth embodiment is applied to the output inspection of the scanning line driving circuit.
【0027】すなわち、検査回路を構成するn型TFT
Tr1〜Tr4とマトリクス表示部の走査線との間に
は、実施例2と同様にスイッチ部を構成するTFTTw
1〜Tw4が配置されている。このスイッチ部により、
駆動回路出力の検査時はマトリクス表示部の走査線は駆
動回路出力と電気的に分離される。従って走査線の欠陥
による影響を受けることなく、駆動回路出力の検査を正
確に行うことができる。That is, an n-type TFT constituting an inspection circuit
Between the Tr1 to Tr4 and the scanning line of the matrix display unit, a TFT Tw forming a switch unit as in the second embodiment.
1 to Tw4 are arranged. With this switch,
At the time of inspection of the drive circuit output, the scanning lines of the matrix display section are electrically separated from the drive circuit output. Therefore, it is possible to accurately inspect the output of the driving circuit without being affected by the defect of the scanning line.
【0028】また信号線駆動回路に同様の検査回路を設
けることにより、信号線駆動回路出力の検査を行うこと
ができる。図5、図6に示す構成においては、キャパシ
タCy1〜Cy4はソースフォロア的に機能する。従っ
てTFTTy1〜Ty4のゲート電位変化に応じて、端
子SEN5,SEN6の出力は敏感に変化する。それゆ
え、端子SEN5,6の出力を測定することにより、駆
動回路の致命的な欠陥のみならず、救済可能な小欠陥あ
るいは破損仕掛かっている個所があること等を判断する
ことができる。By providing a similar inspection circuit in the signal line drive circuit, the output of the signal line drive circuit can be inspected. In the configuration shown in FIGS. 5 and 6, the capacitors Cy1 to Cy4 function as a source follower. Therefore, the outputs of the terminals SEN5 and SEN6 change sensitively according to the change in the gate potential of the TFTs Ty1 to Ty4. Therefore, by measuring the outputs of the terminals SEN5 and SEN6, it is possible to determine not only a fatal defect of the drive circuit but also a small defect that can be rescued or a part that is damaged.
【0029】(実施例7)図7は、本発明の第7実施例
の液晶ディスプレイを示す。本実施例は、本発明を走査
線の断線・短絡検査に適用したものであり、特に検査用
TFTとしてn型TFT及びp型TFTを対にして用い
ることにより走査線の検査を行うものである。(Embodiment 7) FIG. 7 shows a liquid crystal display according to a seventh embodiment of the present invention. In the present embodiment, the present invention is applied to a disconnection / short circuit inspection of a scanning line, and particularly, a scanning line is inspected by using an n-type TFT and a p-type TFT as a pair of inspection TFTs. .
【0030】本実施例においては、走査線駆動回路10
1は、制御線CHの信号切替により、正極性のパルスま
たは負極性のパルスを切り替えて出力する。n型TFT
Tn1〜Tn4及びp型TFTTp1〜Tp4のゲート
は、それぞれ図示するように第一実施例と同様にキャパ
シタを介して走査線G1〜G4の一端に接続される。n
型TFTTn1〜Tn4のソースは、基準電圧GNDに
共通接続される。またドレインは端子SENa及び抵抗
Rnを介して基準電圧VCCに接続される。一方、p型
TFTTp1〜Tp4のソースは基準電圧VCCに接続
され、ドレインは端子SENb及び抵抗Rpを介して基
準電圧GNDに接続される。In this embodiment, the scanning line driving circuit 10
1 outputs a pulse of positive polarity or a pulse of negative polarity by switching the signal of the control line CH. n-type TFT
The gates of Tn1 to Tn4 and the p-type TFTs Tp1 to Tp4 are connected to one ends of the scanning lines G1 to G4 via capacitors as in the first embodiment, respectively, as shown in the drawing. n
Sources of the type TFTs Tn1 to Tn4 are commonly connected to a reference voltage GND. The drain is connected to the reference voltage VCC via the terminal SENa and the resistor Rn. On the other hand, the sources of the p-type TFTs Tp1 to Tp4 are connected to the reference voltage VCC, and the drains are connected to the reference voltage GND via the terminal SENb and the resistor Rp.
【0031】次に上記の構成を用いた走査線の断線・短
絡検査方法を説明する。走査線駆動回路101は、制御
線STからの入力信号に応じて検査モードに設定され
る。このとき、走査線駆動回路101は走査線G1〜G
4に順次走査パルスを出力する。尚前述したとおり、制
御線CHからの入力信号によって、走査パルスの極性は
切り替えることができる。Next, a method for inspecting a disconnection or short circuit of a scanning line using the above configuration will be described. The scanning line driving circuit 101 is set to the inspection mode according to an input signal from the control line ST. At this time, the scanning line driving circuit 101 scans the scanning lines G1 to G
4 sequentially outputs scanning pulses. As described above, the polarity of the scanning pulse can be switched by the input signal from the control line CH.
【0032】(1)走査線が正常な場合 図8は、表示パネルが正常な状態における検査回路入力
及び出力信号のタイミングチャートを示す。まず走査線
G1にパルスが印加されていない状態では、TFTTn
1〜Tn4はオフであり、端子SENaの出力はHIG
Hとなる。一方この状態でTFTTp1〜Tp4はオフ
であるから端子SENbの出力はLOWとなる。(1) When Scanning Line is Normal FIG. 8 is a timing chart of the test circuit input and output signals when the display panel is normal. First, when no pulse is applied to the scanning line G1, the TFT Tn
1 to Tn4 are off, and the output of the terminal SENa is HIG
H. On the other hand, in this state, since the TFTs Tp1 to Tp4 are off, the output of the terminal SENb becomes LOW.
【0033】次に走査線G1に正極性のパルスが印加さ
れると、TFTTn1はオンとなり、端子SENaの出
力はLOWになる。一方TFTTp1はオフのままであ
るから、端子SENbはLOWのままである。以下、順
次走査線G2〜G4に正極性のパルスが印可されると、
TFTTn2〜Tn4は順次オンとなり、その際端子S
ENaの出力はLOWとなる。Next, when a positive pulse is applied to the scanning line G1, the TFT Tn1 is turned on, and the output of the terminal SENa becomes LOW. On the other hand, since the TFT Tp1 remains off, the terminal SENb remains LOW. Hereinafter, when positive polarity pulses are sequentially applied to the scanning lines G2 to G4,
The TFTs Tn2 to Tn4 are sequentially turned on, and the terminals S
The output of ENa becomes LOW.
【0034】次に、走査線G1に負極性のパルスが印可
されると、TFTTp1はオンとなり、端子SENbの
出力はHIGHとなる。一方TFTTn1はオフのまま
であり、端子SENaの出力はHIGHのままである。
以下順次、走査線G2〜G4に負極性のパルスが印加さ
れると、TFTTp2〜Tp4は順次オンとなり、その
際端子SENbの出力はLOWとなる。Next, when a pulse of negative polarity is applied to the scanning line G1, the TFT Tp1 is turned on, and the output of the terminal SENb becomes HIGH. On the other hand, the TFT Tn1 remains off, and the output of the terminal SENa remains HIGH.
Thereafter, when a negative pulse is sequentially applied to the scanning lines G2 to G4, the TFTs Tp2 to Tp4 are sequentially turned on, and at that time, the output of the terminal SENb becomes LOW.
【0035】(2)走査線が異常な場合 図9は、走査線G3の電位が短絡欠陥により電位HIG
Hに固定された状態における検査回路の入出力を示す。
この状態ではTFTTn3は常時ONとなるため、端子
SENaはLOWを維持する。従って走査線G1〜G4
に正極性の走査パルスを印加しても、端子SENaの出
力は図8に示す正常状態の場合と同じとなるため、異常
を検出することができない。(2) When the scanning line is abnormal FIG. 9 shows that the potential of the scanning line G3 is the potential HIG due to a short-circuit defect.
The input / output of the inspection circuit in the state where it is fixed at H is shown.
In this state, the TFT Tn3 is always turned on, so that the terminal SENa maintains LOW. Therefore, the scanning lines G1 to G4
Even if a positive-polarity scan pulse is applied, the output of the terminal SENa becomes the same as that in the normal state shown in FIG. 8, so that no abnormality can be detected.
【0036】次いで走査線G1〜G4に負極性の走査パ
ルスを印加すると、走査線G3に走査パルスが印加され
る期間、G3は電位HIGHに固定されているため、T
FTTp3はオフのままとなる。従って端子SENbの
出力はLOWとなり、走査線G3に短絡欠陥などの異常
があることが検出できる。Next, when a scanning pulse of a negative polarity is applied to the scanning lines G1 to G4, G3 is fixed at the potential HIGH during the period in which the scanning pulse is applied to the scanning line G3.
FTTp3 remains off. Therefore, the output of the terminal SENb becomes LOW, and it can be detected that the scanning line G3 has an abnormality such as a short-circuit defect.
【0037】また、走査線のひとつが断線などにより電
位LOWに固定された場合は、走査線G1〜G4に正極
性の走査パルスを印加したとき、端子SENaがLOW
状態となるので、欠陥の有無を検出することができる。
また、不完全なパルスあるいは振幅が小さいパルスがT
FTTn1〜Tn4、Tp1〜Tp4に印加された場合
は、端子SENa、SENbの出力電圧または電流を測
定することにより、不良の有無を検出することができ
る。When one of the scanning lines is fixed at the potential LOW due to a disconnection or the like, when a positive scanning pulse is applied to the scanning lines G1 to G4, the terminal SENa becomes LOW.
In this state, the presence or absence of a defect can be detected.
In addition, an incomplete pulse or a pulse with a small amplitude is T
When applied to FTTn1 to Tn4 and Tp1 to Tp4, the presence or absence of a defect can be detected by measuring the output voltage or current at the terminals SENa and SENb.
【0038】(3)TFTTn1〜Tn4またはTFT
Tp1〜Tp4が異常なとき まず、TFTTn1〜Tn4のいずれかが破損して短絡
している場合、破損したTFTは常にオン状態となるた
め、端子SENaの出力は常にLOWとなる。従って、
端子SENbの出力により走査線の異常を検出すること
ができる。TFTTp1〜Tp4のいずれかが短絡して
いる場合は、同様に端子SENaの出力により走査線の
異常を検出することができる。(3) TFT Tn1 to Tn4 or TFT
When Tp1 to Tp4 are Abnormal First, if any of the TFTs Tn1 to Tn4 is damaged and short-circuited, the damaged TFT is always on, and the output of the terminal SENa is always LOW. Therefore,
An abnormality of the scanning line can be detected from the output of the terminal SENb. When any one of the TFTs Tp1 to Tp4 is short-circuited, an abnormality of the scanning line can be detected from the output of the terminal SENa.
【0039】つぎに、TFTTn1〜Tn4のいずれか
に開放欠陥が生じている場合を想定する。例えばTFT
Tn1に欠陥があるとき、端子SENaは電位HIGH
に固定され、走査線G1が断線しているときと同様の異
常が検出される。このとき、端子SENbにより走査線
G1が正常であることが検知されれば、TFTTn1が
破損していると判定される。Next, it is assumed that an open defect has occurred in any of the TFTs Tn1 to Tn4. For example, TFT
When Tn1 has a defect, the terminal SENa is at the potential HIGH.
, And the same abnormality as when the scanning line G1 is disconnected is detected. At this time, if the terminal SENb detects that the scanning line G1 is normal, it is determined that the TFT Tn1 is damaged.
【0040】同様に、TFTTp1〜Tp4のいずれか
に開放欠陥が生じている場合も、端子SENa及びSE
Nbの出力を調べることにより、異常の生じた部位を反
転することが可能となる。また上記の検査回路を信号線
に対して具備することにより、信号線の断線・短絡検査
を行うことができる。Similarly, if any of the TFTs Tp1 to Tp4 has an open defect, the terminals SENa and SE
By examining the output of Nb, it is possible to invert the portion where the abnormality has occurred. In addition, by providing the above inspection circuit for the signal line, disconnection / short circuit inspection of the signal line can be performed.
【0041】(実施例8)図10は、本発明の第8実施
例の液晶ディスプレイを示す。図10は、実施例7と同
様の構成の検査回路を走査線駆動回路及び信号線駆動回
路の出力検査に適用した例である。即ち、検査回路部1
14Gとマトリクス表示部の走査線GG1〜GG4との
間には、TFTTw1〜Tw4からなるスイッチ回路1
06が配置される。このスイッチ回路106は、実施例
2のスイッチ回路と同様に走査線駆動回路出力の検査時
に検査回路部と走査線との電気的接続を切り離す役割を
果たす。また信号線駆動回路のパルス発生回路107と
サンプリング回路Tv1〜Tv4の間には、同じく実施
例7と同様の回路構成の検査回路が挿入されている。(Embodiment 8) FIG. 10 shows a liquid crystal display according to an eighth embodiment of the present invention. FIG. 10 is an example in which the inspection circuit having the same configuration as that of the seventh embodiment is applied to the output inspection of the scanning line driving circuit and the signal line driving circuit. That is, the inspection circuit unit 1
A switching circuit 1 composed of TFTs Tw1 to Tw4 is provided between 14G and the scanning lines GG1 to GG4 of the matrix display unit.
06 is arranged. The switch circuit 106 plays a role of disconnecting the electrical connection between the inspection circuit unit and the scanning line at the time of inspecting the output of the scanning line driving circuit, similarly to the switching circuit of the second embodiment. An inspection circuit having the same circuit configuration as that of the seventh embodiment is inserted between the pulse generation circuit 107 of the signal line driving circuit and the sampling circuits Tv1 to Tv4.
【0042】本実施例においても、実施例7における走
査線の検査方法と同様にして、走査線駆動回路101の
出力G1〜G4を正負極性で切り替えて順次検査用トラ
ンジスタTFTTn1〜Tn4及びTFTTp1〜Tp
4のゲートに入力し、端子SENa及び端子SENbの
出力を検出することにより、走査線駆動回路出力及び検
査回路部の不良を判定することができる。In this embodiment, similarly to the scanning line inspection method in the seventh embodiment, the outputs G1 to G4 of the scanning line driving circuit 101 are switched between positive and negative polarities, and the inspection transistors TFTTn1 to Tn4 and TFTs Tp1 to Tp1 are sequentially switched.
4, the output of the terminal SENa and the output of the terminal SENb are detected, so that the output of the scanning line driver circuit and the defect of the inspection circuit portion can be determined.
【0043】(実施例9)図11は、本発明の第9実施
例の液晶ディスプレイを示す。本実施例は、実施例1及
び実施例2の検査回路を組み合わせたものであり、図示
するように、走査線駆動回路の出力側及びこれと反対側
の走査線端部に検査回路を配置したものである。走査線
駆動回路の出力検査時には、制御線SW1に信号HIG
Hを入力して駆動回路と走査線を切り離し、実施例2の
方法にしたがって駆動回路101の出力を検査する。走
査線検査時は制御線SW1に信号LOWを入力して駆動
回路の出力を走査線G1〜G4に接続し、実施例1の方
法にしたがって走査線を検査する。(Embodiment 9) FIG. 11 shows a liquid crystal display according to a ninth embodiment of the present invention. This embodiment is a combination of the inspection circuits of the first embodiment and the second embodiment. As shown in the drawing, the inspection circuits are arranged on the output side of the scanning line driving circuit and the scanning line end opposite to the output side. Things. At the time of output inspection of the scanning line driving circuit, the signal HIG is applied to the control line SW1.
By inputting H, the driving circuit and the scanning line are separated, and the output of the driving circuit 101 is inspected according to the method of the second embodiment. At the time of scanning line inspection, a signal LOW is input to the control line SW1, the output of the driving circuit is connected to the scanning lines G1 to G4, and the scanning lines are inspected according to the method of the first embodiment.
【0044】(実施例10)図12は、本発明の第10
実施例の液晶ディスプレイを示す。本実施例は、実施例
5の検査回路と実施例6の検査回路を組み合わせて用い
たものである。この回路構成においても、実施例9と同
様に、スイッチ回路106の切替により駆動回路出力の
検査と走査線の検査を行うことができる。(Embodiment 10) FIG. 12 shows a tenth embodiment of the present invention.
1 shows a liquid crystal display of an embodiment. This embodiment uses a combination of the inspection circuit of the fifth embodiment and the inspection circuit of the sixth embodiment. Also in this circuit configuration, as in the ninth embodiment, the switching of the switch circuit 106 allows the inspection of the driving circuit output and the scanning line inspection.
【0045】(実施例11)図13は、本発明の第11
実施例の液晶ディスプレイを示す。本実施例は、実施例
5の検査回路において、端子SENaの位置を変更した
ものである。端子SENaは、検査用TFTに接続され
た複数のキャパシタCy1〜Cy4が共通に電位VCC
に接続される電源ライン上に配置される。この構成を用
いて、実施例5と同様に走査線の異常を検出することが
できる。また図14は、実施例6の検査回路において、
端子SENaの位置を変更したものである。この構成を
用いて、実施例6と同様に走査線駆動回路出力の異常を
検出することができる。(Embodiment 11) FIG. 13 shows an eleventh embodiment of the present invention.
1 shows a liquid crystal display of an embodiment. In the present embodiment, the position of the terminal SENa is changed in the inspection circuit of the fifth embodiment. The terminal SENa is connected to the plurality of capacitors Cy1 to Cy4 connected to the inspection TFT by the potential VCC.
Is arranged on a power supply line connected to the power supply. Using this configuration, it is possible to detect an abnormality in the scanning line as in the fifth embodiment. FIG. 14 shows the inspection circuit of the sixth embodiment.
The position of the terminal SENa is changed. Using this configuration, it is possible to detect an abnormality in the output of the scanning line driving circuit as in the sixth embodiment.
【0046】(実施例12)図15は、本発明の第12
実施例を示す。本実施例は、特に信号線駆動回路出力の
検査に本発明を適用したものであり、図15は信号線駆
動回路の部分回路図を示す。本実施例は、パルス発生回
路107から出力される各々の出力S1〜S4により、
それぞれ二本の信号線を駆動するものである。例えば、
出力S1はサンプルホールド回路108を構成するサン
プリングスイッチTv11及びTv12のゲートに入力
される。一方TFTTv11及びTFTTv12のドレ
インは、それぞれ異なる映像信号バスに接続されてい
る。したがってTFTTv1及びTv2は同一タイミン
グで映像信号をサンプリングするが、信号線D1、D2
には独立の情報が書き込まれる。(Embodiment 12) FIG. 15 shows a twelfth embodiment of the present invention.
An example will be described. In the present embodiment, the present invention is applied particularly to the inspection of the output of the signal line driving circuit. FIG. 15 is a partial circuit diagram of the signal line driving circuit. In this embodiment, the outputs S1 to S4 output from the pulse generation circuit 107
Each of them drives two signal lines. For example,
The output S1 is input to the gates of the sampling switches Tv11 and Tv12 forming the sample and hold circuit 108. On the other hand, the drains of TFTTv11 and TFTTv12 are respectively connected to different video signal buses. Therefore, the TFTs Tv1 and Tv2 sample the video signal at the same timing, but the signal lines D1, D2
Is written with independent information.
【0047】またパルス発生回路の出力S1〜S4に対
し、実施例2と同様に検査用TFTTt1〜Tt4が配
置されており、さらにサンプリング回路108の出力に
対して検査用TFTTt11〜Tt42が配置されてい
る。この構成において、サンプリングスイッチTv11
〜Tv42から信号が出力されると、実施例1の方法に
したがってサンプリングスイッチ出力の検査がなされ
る。このとき、二本の映像信号バスに互いに異なる位相
で信号を入力すれば、各々のサンプリングスイッチの出
力を時分割に検出することが可能となる。Inspection TFTs Tt1 to Tt4 are arranged for the outputs S1 to S4 of the pulse generation circuit as in the second embodiment, and inspection TFTs Tt11 to Tt42 are arranged for the output of the sampling circuit 108. I have. In this configuration, the sampling switch Tv11
When the signal is output from .about.Tv42, the output of the sampling switch is checked according to the method of the first embodiment. At this time, if signals are input to the two video signal buses with different phases, it is possible to detect the output of each sampling switch in a time-division manner.
【0048】図16は、サンプリングスイッチ出力の検
査回路構成を変更したものである。即ち図15の構成に
おいては、各々のサンプリングスイッチ出力に対応して
検査用TFTTt11〜Tt42が並列に配置されてい
るが、図16の構成においては、隣接する検査用TFT
(例えばTt11とTt12)とは互いに直列接続され
ている。この構成によれば、サンプリングスイッチTv
11とTv12の出力を一括して検査TFTにより検出
することとなる。FIG. 16 shows a modification of the inspection circuit configuration of the sampling switch output. That is, in the configuration of FIG. 15, the inspection TFTs Tt11 to Tt42 are arranged in parallel corresponding to the respective sampling switch outputs, but in the configuration of FIG.
(For example, Tt11 and Tt12) are connected to each other in series. According to this configuration, the sampling switch Tv
11 and Tv12 are collectively detected by the inspection TFT.
【0049】尚上記の構成は、同一タイミングでサンプ
リング動作するサンプリングスイッチが2個の場合を例
示するものであるが、本発明はこれに限られるものでは
なく、さらに多数のサンプリングスイッチを同一タイミ
ングで駆動してもよい。このとき、映像信号バスのは同
時に駆動されるサンプリングスイッチの個数に対応して
増設される。Although the above-described configuration exemplifies a case in which there are two sampling switches that perform a sampling operation at the same timing, the present invention is not limited to this. It may be driven. At this time, the number of video signal buses is increased corresponding to the number of sampling switches driven simultaneously.
【0050】以上の各実施例においては、4×4マトリ
クスの液晶ディスプレイを例にあげて説明したが、本発
明の適用範囲はこれに限られるものではなく、N×M型
のマトリクス型表示装置に適用可能であることはいうま
でもない。また各実施例の検査回路は、適宜組み合わせ
て用いることができる。また同一機能の検査回路を複数
系統設けてもよい。In each of the above embodiments, a 4 × 4 matrix liquid crystal display has been described as an example. However, the application range of the present invention is not limited to this, and an N × M matrix type display device may be used. It is needless to say that the present invention is applicable. Further, the inspection circuits of the respective embodiments can be used in appropriate combinations. Further, a plurality of inspection circuits having the same function may be provided.
【0051】また検査回路を構成するTFT、抵抗素子
及び駆動回路を構成するシフトレジスタ、サンプリング
スイッチ等の素子は、ポリシリコンTFTによりマトリ
クス表示部の画素TFTと同一基板上に共通工程で作製
することができる。Elements such as a TFT constituting a test circuit, a resistance element, a shift register constituting a driving circuit, and a sampling switch are to be formed by polysilicon TFTs on the same substrate as pixel TFTs of a matrix display section in a common process. Can be.
【0052】[0052]
【発明の効果】本発明によれば、液晶ディスプレイの大
容量化、高精細化に対応して配線または駆動回路出力の
検査を容易に行うことができる。According to the present invention, it is possible to easily inspect the wiring or the output of the driving circuit in response to the increase in the capacity and definition of the liquid crystal display.
【図1】本発明の第1実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 1 shows an equivalent circuit diagram of a liquid crystal display according to a first embodiment of the present invention.
【図2】本発明の第2実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 2 shows an equivalent circuit diagram of a liquid crystal display according to a second embodiment of the present invention.
【図3】本発明の第3実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 3 shows an equivalent circuit diagram of a liquid crystal display according to a third embodiment of the present invention.
【図4】本発明の第4実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 4 shows an equivalent circuit diagram of a liquid crystal display according to a fourth embodiment of the present invention.
【図5】本発明の第5実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 5 shows an equivalent circuit diagram of a liquid crystal display according to a fifth embodiment of the present invention.
【図6】本発明の第6実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 6 shows an equivalent circuit diagram of a liquid crystal display according to a sixth embodiment of the present invention.
【図7】本発明の第7実施例に係る液晶ディスプレイの
等価回路図を示す。FIG. 7 shows an equivalent circuit diagram of a liquid crystal display according to a seventh embodiment of the present invention.
【図8】本発明の第7実施例における検査回路の入出力
のタイミングチャートを示す。FIG. 8 is a timing chart of input and output of a test circuit according to a seventh embodiment of the present invention.
【図9】本発明の第7実施例における検査回路の入出力
のタイミングチャートを示す。FIG. 9 shows an input / output timing chart of a test circuit according to a seventh embodiment of the present invention.
【図10】本発明の第8実施例における液晶ディスプレ
イの等価回路図を示す。FIG. 10 is an equivalent circuit diagram of a liquid crystal display according to an eighth embodiment of the present invention.
【図11】本発明の第9実施例における液晶ディスプレ
イの等価回路図を示す。FIG. 11 is an equivalent circuit diagram of a liquid crystal display according to a ninth embodiment of the present invention.
【図12】本発明の第10実施例における液晶ディスプ
レイの等価回路図を示す。FIG. 12 is an equivalent circuit diagram of a liquid crystal display according to a tenth embodiment of the present invention.
【図13】本発明の第11実施例における液晶ディスプ
レイの等価回路図を示す。FIG. 13 is an equivalent circuit diagram of a liquid crystal display according to an eleventh embodiment of the present invention.
【図14】図13の液晶ディスプレイの変形例を示す。FIG. 14 shows a modification of the liquid crystal display of FIG.
【図15】本発明の第12実施例における液晶ディスプ
レイの等価回路図を示す。FIG. 15 is an equivalent circuit diagram of a liquid crystal display according to a twelfth embodiment of the present invention.
【図16】図15の液晶ディスプレイの変形例を示す。FIG. 16 shows a modification of the liquid crystal display of FIG.
101…走査線駆動回路 102…信号線駆動回路 103…マトリクス表示部 104…走査線検査部 105…走査線駆動回路検査部 106…スイッチ部 107…パルス発生回路 108…サンプリング部 109…信号線検査部 110…信号線駆動回路検査部 Reference Signs List 101 scanning line driving circuit 102 signal line driving circuit 103 matrix display unit 104 scanning line inspection unit 105 scanning line driving circuit inspection unit 106 switch unit 107 pulse generation circuit 108 sampling unit 109 signal line inspection unit 110 ... Signal line drive circuit inspection unit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI G09F 9/35 305 G09F 9/35 305 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification symbol FI G09F 9/35 305 G09F 9/35 305
Claims (17)
給される複数の走査線及び複数の信号線と、これら走査
線及び信号線の交点部分に配置された駆動用トランジス
タを介して前記信号線と接続された画素電極を含み、画
像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の検査用トランジスタと、 前記各走査線又は前記信号線と、前記共通配線の少なく
とも一方との間に挿入された容量素子を具備することを
特徴とする表示装置。A plurality of scanning lines and a plurality of signal lines formed on a substrate and having one end to which a driving signal is supplied; and a driving transistor disposed at an intersection of the scanning lines and the signal lines. A matrix display unit that includes a pixel electrode connected to the signal line and performs image display; and a gate is connected to each of the scanning lines or the signal lines.
A plurality of inspection transistors each having a source and a drain connected to a common wiring to which an external voltage is supplied; and a capacitor inserted between each of the scanning lines or the signal lines and at least one of the common wirings. A display device, comprising:
と前記検査用トランジスタのゲートとの間に挿入される
ことを特徴とする請求項1記載の表示装置。2. The display device according to claim 1, wherein the capacitance element is inserted between the scanning line or the signal line and a gate of the inspection transistor.
インと前記共通配線との間に挿入されることを特徴とす
る請求項1記載の表示装置。3. The display device according to claim 1, wherein the capacitance element is inserted between the source or the drain and the common wiring.
は、前記駆動用トランジスタと同一工程中に前記基板上
に形成されることを特徴とする請求項1記載の表示装
置。4. The display device according to claim 1, wherein the inspection transistor and the capacitor are formed on the substrate in the same step as the driving transistor.
外部電圧源との間には可変抵抗素子が挿入されることを
特徴とする請求項1記載の表示装置。5. The display device according to claim 1, wherein a variable resistance element is inserted between one end of the common wiring and the external voltage source.
を具備する走査線駆動回路と、前記走査線駆動回路から
出力される走査信号が供給される複数の走査線と、複数
の信号線と、これら走査線及び信号線の交点部分に配置
された駆動用トランジスタを介して前記信号線と接続さ
れた画素電極を含み、画像表示を行うマトリクス表示部
と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の検査用トランジスタと、 前記各走査線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。6. A scanning line driving circuit formed on a substrate and including a timing control circuit, a plurality of scanning lines to which a scanning signal output from the scanning line driving circuit is supplied, a plurality of signal lines, A matrix display unit that includes a pixel electrode connected to the signal line via a driving transistor disposed at an intersection of the scanning line and the signal line, and that performs image display; a scanning line driving circuit and the matrix display unit A plurality of test transistors, each having a gate connected to each of the scanning lines, and a source and a drain connected to a common wiring to which an external voltage is supplied, respectively; and A display device, comprising: a capacitor inserted between at least one of wirings.
ゲートとの接続部と前記マトリクス表示部との間にスイ
ッチング素子が配置されていることを特徴とする請求項
6記載の表示装置。7. The display device according to claim 6, wherein a switching element is disposed between a connection portion between the scanning line and the gate of the inspection transistor and the matrix display portion.
及び該タイミング制御回路から並列に出力される出力信
号に基づき画像信号をサンプリングする複数のサンプリ
ングスイッチを有するサンプリング回路を具備する信号
線駆動回路と、前記信号線駆動回路から主強くされる画
像信号が供給される複数の信号線と、複数の走査線と、
これら走査線及び信号線の交点部分に配置された駆動用
トランジスタを介して前記信号線と接続された画素電極
を含み、画像表示を行うマトリクス表示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の検査用
トランジスタと、 前記各信号線と、前記共通配線の少なくとも一方との間
に挿入された容量素子を具備することを特徴とする表示
装置。8. A signal line drive circuit formed on a substrate, comprising: a timing control circuit; and a sampling circuit having a plurality of sampling switches for sampling an image signal based on output signals output in parallel from the timing control circuit. A plurality of signal lines to which an image signal mainly supplied from the signal line driving circuit is supplied, a plurality of scanning lines,
A matrix display unit that includes a pixel electrode connected to the signal line via a driving transistor disposed at an intersection of the scanning line and the signal line, and that performs image display; and a timing control circuit and a sampling circuit. A plurality of test transistors arranged between the gates, a gate connected to each parallel output of the timing control circuit, and a source and a drain each connected to a common line to which an external voltage is supplied; and A display device comprising a capacitor element inserted between at least one of the common wirings.
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続された複数の第二
の検査用トランジスタを有し、前記スイッチブロック内
において前記第二の検査用トランジスタは直列接続され
ていることを特徴とする請求項8記載の表示装置。9. A plurality of second inspection circuits each having a common output of the timing control circuit connected to a switch block including a plurality of adjacent sampling switches, and having a gate connected to the output of each of the sampling switches. 9. The display device according to claim 8, further comprising a first transistor, wherein the second inspection transistor is connected in series in the switch block. 10.
チからなるスイッチブロックには共通の前記タイミング
制御回路出力が接続されるとともに、各々の前記サンプ
リングスイッチの出力にゲートが接続され、ソース及び
ドレインが外部電圧が供給される共通配線に接続された
複数の第二の検査用トランジスタを具備することを特徴
とする請求項8記載の表示装置。10. A switch block comprising a plurality of adjacent sampling switches, a common output of the timing control circuit is connected, a gate is connected to an output of each of the sampling switches, and a source and a drain are connected to an external voltage. The display device according to claim 8, further comprising a plurality of second inspection transistors connected to a common line to which is supplied.
供給される複数の走査線及び複数の信号線と、これら走
査線及び信号線の交点部分に配置された駆動用トランジ
スタを介して前記信号線と接続された画素電極を含み、
画像表示を行うマトリクス表示部と、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第一導電型検査用トランジス
タと、 各々の前記走査線又は前記信号線にゲートが接続され、
ソース及びドレインがそれぞれ外部電圧が供給される共
通配線に接続された複数の第二導電型検査用トランジス
タとを具備することを特徴とする表示装置。11. A plurality of scanning lines and a plurality of signal lines formed on a substrate, one end of which is supplied with a driving signal, and the driving transistor disposed at an intersection of the scanning lines and the signal lines. Including a pixel electrode connected to the signal line,
A matrix display unit for displaying an image, a gate connected to each of the scanning lines or the signal lines,
A plurality of first conductivity type testing transistors each having a source and a drain connected to a common wiring to which an external voltage is supplied, and a gate connected to each of the scanning lines or the signal lines;
A display device comprising: a plurality of second conductivity type testing transistors each having a source and a drain connected to a common wiring to which an external voltage is supplied.
第一導電型検査用トランジスタ又は前記第二導電型検査
用トランジスタに接続された前記共通配線の少なくとも
一方との間に挿入された容量素子を具備することを特徴
とする請求項11記載の表示装置。12. A capacitor inserted between each of the scanning lines or the signal lines and at least one of the common lines connected to the first conductivity type testing transistor or the second conductivity type testing transistor. The display device according to claim 11, further comprising an element.
び第二導電型検査用トランジスタは、前記駆動用トラン
ジスタと同一工程中に前記基板上に形成されることを特
徴とする請求項11記載の表示装置。13. The display according to claim 11, wherein the first conductivity type testing transistor and the second conductivity type testing transistor are formed on the substrate during the same step as the driving transistor. apparatus.
は第二導電型検査用トランジスタに接続された前記共通
配線のうち一方の終端部と前記外部電圧源との間には可
変抵抗素子が挿入されていることを特徴とする請求項1
1記載の表示装置。14. A variable resistance element is inserted between one end of the common wiring connected to the first conductivity type testing transistor or the second conductivity type testing transistor and the external voltage source. 2. The method according to claim 1, wherein
The display device according to 1.
路を具備する走査線駆動回路と、前記走査線駆動回路か
ら出力される走査信号が供給される複数の走査線と、複
数の信号線と、これら走査線及び信号線の各交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第一導電型検査用トランジスタと、 前記走査線駆動回路と前記マトリクス表示部との間に配
置され、各々の前記走査線にゲートが接続され、ソース
及びドレインがそれぞれ外部電圧が供給される共通配線
に接続された複数の第二導電型検査用トランジスタを具
備することを特徴とする表示装置。15. A scanning line driving circuit formed on a substrate and including a timing control circuit, a plurality of scanning lines to which a scanning signal output from the scanning line driving circuit is supplied, a plurality of signal lines, A matrix display unit that includes a pixel electrode connected to the signal line via a driving transistor disposed at each intersection of the scanning line and the signal line, and performs an image display; the scanning line driving circuit and the matrix display A plurality of first-conductivity-type testing transistors, each of which has a gate connected to each of the scanning lines, and a source and a drain each connected to a common line to which an external voltage is supplied; and A gate is connected to each of the scanning lines, and a source and a drain are respectively connected to a common line to which an external voltage is supplied, which is disposed between a driving circuit and the matrix display unit. Display device characterized by comprising a plurality of second conductivity type test transistor.
ランジスタ及び前記第二導電型検査用トランジスタのゲ
ートとの接続部と前記マトリクス表示部との間にスイッ
チング素子が配置されていることを特徴とする請求項1
5記載の表示装置。16. A switching element is provided between a connection portion between the scanning line and a gate of the first conductivity type inspection transistor and the gate of the second conductivity type inspection transistor and the matrix display portion. Claim 1.
5. The display device according to 5.
路及び該タイミング制御回路から並列に出力される出力
信号に基づき画像信号をサンプリングするサンプリング
回路を具備する信号線駆動回路と、前記信号線駆動回路
から出力される画像信号が供給される複数の信号線と、
複数の走査線と、これら走査線及び信号線の交点部分に
配置された駆動用トランジスタを介して前記信号線と接
続された画素電極を含み、画像表示を行うマトリクス表
示部と、 前記タイミング制御回路と前記サンプリング回路との間
に配置され、前記タイミング制御回路の各々の並列出力
にゲートが接続され、ソース及びドレインがそれぞれ外
部電圧が供給される共通配線に接続された複数の第一導
電型検査用トランジスタと、前記タイミング制御回路と
前記サンプリング回路との間に配置され、前記タイミン
グ制御回路の各々の並列出力にゲートが接続され、ソー
ス及びドレインがそれぞれ外部電圧が供給される共通配
線に接続された複数の第二導電型検査用トランジスタと
を具備することを特徴とする表示装置。17. A signal line driving circuit formed on a substrate, comprising a timing control circuit and a sampling circuit for sampling an image signal based on output signals output in parallel from the timing control circuit, and the signal line driving circuit A plurality of signal lines to which an image signal output from is supplied,
A matrix display unit that includes a plurality of scanning lines, a pixel electrode connected to the signal line via a driving transistor disposed at an intersection of the scanning line and the signal line, and that performs image display; and the timing control circuit. And a plurality of first conductivity type tests, wherein a gate is connected to each parallel output of the timing control circuit, and a source and a drain are respectively connected to a common line to which an external voltage is supplied. Transistor, a timing control circuit, and a sampling circuit, a gate is connected to each parallel output of the timing control circuit, and a source and a drain are connected to a common line to which an external voltage is supplied, respectively. And a plurality of second conductivity type testing transistors.
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