JPH1092928A - Electrode wiring and manufacture thereof - Google Patents
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- JPH1092928A JPH1092928A JP24741096A JP24741096A JPH1092928A JP H1092928 A JPH1092928 A JP H1092928A JP 24741096 A JP24741096 A JP 24741096A JP 24741096 A JP24741096 A JP 24741096A JP H1092928 A JPH1092928 A JP H1092928A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は電極配線及びその製
造方法に係わり、特に遮蔽層を有する電極配線及びその
製造方法に関する。The present invention relates to an electrode wiring and a method for manufacturing the same, and more particularly, to an electrode wiring having a shielding layer and a method for manufacturing the same.
【0002】[0002]
【従来の技術】LSIは、素子の微細化に伴い、大規模
化と回路の高速化を達成してきた。素子をつなぐ電極配
線としては、絶縁膜上にAlを主成分とした金属膜を形
成し、この金属膜をフォトリソグラフィ法により所定の
形状にパターニングしたものが一般的に用いられてき
た。更に回路の大規模化に対応すべく、この電極配線を
多層にする方法が行われており、近年では4層、5層に
のぼる多層電極配線も見られるようになった。2. Description of the Related Art With the miniaturization of elements, LSIs have achieved large scale and high speed circuits. As the electrode wiring connecting the elements, a metal film mainly composed of Al is formed on an insulating film, and the metal film is patterned into a predetermined shape by a photolithography method. Further, in order to cope with an increase in the scale of the circuit, a method of making this electrode wiring a multilayer has been performed. In recent years, a multilayer electrode wiring having four layers or five layers has been found.
【0003】以下、図16乃至図24を用いて、従来技
術による電極配線の形成方法を説明する。まず、図16
に示すようにシリコン基板101上に素子分離103及
びトランジスタ等の素子102を形成する。次に、図1
7に示すように基板101上にSiO2 等からなる絶縁
膜104をCVD(chemical vapor deposition )法等
を用いて厚さ800nm程度堆積する。Hereinafter, a method for forming an electrode wiring according to the prior art will be described with reference to FIGS. First, FIG.
As shown in FIG. 1, an element isolation 103 and an element 102 such as a transistor are formed on a silicon substrate 101. Next, FIG.
As shown in FIG. 7, an insulating film 104 made of SiO 2 or the like is deposited on the substrate 101 to a thickness of about 800 nm by a CVD (chemical vapor deposition) method or the like.
【0004】次に図18に示すように絶縁膜104をC
MP(chemical mechanical polishing )等を用いて平
坦化する。これは、多層配線を形成する際に、上層に行
くに従って各層の段差が蓄積し平坦な面が得られなくな
り、フォトリソグラフィ法によるパターンの形成が困難
になるのを防止する目的で行われる。[0004] Next, as shown in FIG.
Flatten using MP (chemical mechanical polishing) or the like. This is performed for the purpose of preventing the formation of a multilayer wiring, the step of each layer accumulating toward the upper layer, and a flat surface being unable to be obtained, making it difficult to form a pattern by photolithography.
【0005】次に、図19に示すようにフォトリソグラ
フィ法により所定の形状でレジストパターン105を形
成し、RIE(reactive ion etching)法等を用いてコ
ンタクト孔106を形成する。Next, as shown in FIG. 19, a resist pattern 105 is formed in a predetermined shape by photolithography, and a contact hole 106 is formed by RIE (reactive ion etching) or the like.
【0006】次に、図20に示すようにコンタクト孔1
06を埋め込むように絶縁膜104上に、例えばAlや
Cu等を主成分とする金属膜107を形成する。この金
属膜107はCVD法で形成しても良いし、スパッタ法
等で形成した後にリフロー法等でコンタクト孔106内
を完全に充填しても良い。また、コンタクト孔106の
みをCVD法などを用いて別種の金属(例えばW等)で
完全に埋め込んだ後に金属膜107を堆積しても良い。
また、金属膜107中の金属が素子や絶縁膜中に拡散し
電気特性に影響を与える場合は、金属膜107の下に拡
散防止膜を形成すればよい。Next, as shown in FIG.
On the insulating film 104, a metal film 107 mainly composed of, for example, Al or Cu is formed so as to embed 06. The metal film 107 may be formed by a CVD method, or may be formed by a sputtering method or the like and then completely fill the inside of the contact hole 106 by a reflow method or the like. Alternatively, the metal film 107 may be deposited after completely filling only the contact hole 106 with another kind of metal (for example, W or the like) using a CVD method or the like.
In the case where metal in the metal film 107 diffuses into an element or an insulating film and affects electric characteristics, a diffusion prevention film may be formed below the metal film 107.
【0007】次に、図21に示すように金属膜107上
にフォトレジストからなるレジストパターン108を形
成し、それをマスクにしてエッチングすることで金属配
線109を形成する。さらに、レジストパターン108
を除去する(図22)。Next, as shown in FIG. 21, a resist pattern 108 made of a photoresist is formed on the metal film 107, and the metal wiring 109 is formed by etching using the resist pattern 108 as a mask. Further, the resist pattern 108
Is removed (FIG. 22).
【0008】次に、図23に示すように全面に絶縁膜1
10を平坦な形状で形成する。絶縁膜110はプラズマ
CVD法などで形成した絶縁膜をCMP法などで平坦化
して形成しても良いし、SOG(spin on glass )など
の膜を組み合わせて平滑な形状にしても良い。[0008] Next, as shown in FIG.
10 is formed in a flat shape. The insulating film 110 may be formed by flattening an insulating film formed by a plasma CVD method or the like by a CMP method or a combination of films such as SOG (spin on glass) to have a smooth shape.
【0009】さらに、図17乃至図22と同様の工程を
繰り返すことにより、図24に示すように金属配線10
9と上層配線とを接続するヴィア孔111及び上層配線
112を形成する。さらに複雑な回路を構成するために
は、この様に図17乃至図22と同様の工程を所定の回
数繰り返し、多層配線を形成すればよい。Further, by repeating the same steps as those shown in FIGS. 17 to 22, the metal wiring 10 is formed as shown in FIG.
Via holes 111 and upper layer wirings 112 connecting the upper layer wiring 9 and the upper layer wiring 9 are formed. In order to form a more complicated circuit, the steps similar to those shown in FIGS. 17 to 22 may be repeated a predetermined number of times to form a multilayer wiring.
【0010】しかしながら、この様に形成された電極配
線は、電極配線が微細化され、また電極配線内を伝達さ
れる信号の周波数が上昇するに伴い、隣接電極配線間の
容量による結合などによって雑音(クロストーク)が生
じ、誤動作の原因となることが問題になってきた。However, in the electrode wiring formed in this way, as the electrode wiring is miniaturized and the frequency of a signal transmitted through the electrode wiring increases, noise due to coupling between adjacent electrode wirings due to capacitance and the like is caused. (Crosstalk) occurs, which causes a malfunction.
【0011】[0011]
【発明が解決しようとする課題】以上述べたように、電
極配線が微細化され、電極配線を伝達する信号の周波数
が上昇するに伴い、隣接電極配線間の容量による結合な
どによって雑音(クロストーク)が生じ、誤動作の原因
となることが問題になってきた。As described above, as the electrode wiring is miniaturized and the frequency of the signal transmitted through the electrode wiring is increased, noise (crosstalk) is generated due to coupling by capacitance between adjacent electrode wirings. ) Occurs, causing a malfunction.
【0012】本発明は、上記実情に鑑みてなされたもの
であり、雑音(クロストーク)が抑制され、誤動作の生
じにくい電極配線及びその製造方法を提供することを目
的とする。The present invention has been made in view of the above circumstances, and has as its object to provide an electrode wiring which suppresses noise (crosstalk) and is less likely to malfunction, and a method of manufacturing the same.
【0013】[0013]
(概要)上述した問題を解決するために本発明の第1
は、基板上に形成された第1の絶縁膜と、この第1の絶
縁膜上に形成された遮蔽層を構成する第1の導電層と、
この第1の導電層の側面を絶縁処理することにより該第
1の導電層の側面に形成された、前記第1の導電層を構
成する元素を含む第2の絶縁膜と、この第2の絶縁膜を
介して前記第1の導電層と隣接して前記第1の絶縁膜上
に電極配線として設けられた第2の導電層とを具備する
ことを特徴とする電極配線を提供する。(Summary) In order to solve the above-described problem, the first aspect of the present invention
A first insulating film formed on the substrate, a first conductive layer constituting a shielding layer formed on the first insulating film,
A second insulating film containing an element constituting the first conductive layer, formed on the side surface of the first conductive layer by insulating the side surface of the first conductive layer; An electrode wiring, comprising: a second conductive layer provided as an electrode wiring on the first insulating film adjacent to the first conductive layer via an insulating film.
【0014】かかる発明においては以下の態様が望まし
い。 (1) 前記第2の絶縁膜は、前記第1の導電層の上面
をも絶縁処理することにより該第1の導電層の上面にも
形成されており、前記第1の導電層を構成する元素を含
むこと。In this invention, the following aspects are desirable. (1) The second insulating film is also formed on the upper surface of the first conductive layer by subjecting the upper surface of the first conductive layer to insulation treatment, and constitutes the first conductive layer. Contains elements.
【0015】(2) 前記第1の導電層の下面と前記第
2の導電層の下面とは同一面内にあること。 (3) 前記第1の導電層の上面は、前記第2の導電層
の上面と同一面内かそれより高いこと。(2) The lower surface of the first conductive layer and the lower surface of the second conductive layer are in the same plane. (3) The upper surface of the first conductive layer is in the same plane as or higher than the upper surface of the second conductive layer.
【0016】(4)前記基板の上又は表面には第3の導
電層が形成され、前記第1の絶縁膜は前記第3の導電層
上に接続孔を有し、この接続孔を介して前記第2の導電
層と前記第3の導電層とが電気的に接続していること。(4) A third conductive layer is formed on or on the substrate, and the first insulating film has a connection hole on the third conductive layer. The second conductive layer and the third conductive layer are electrically connected.
【0017】(5)前記第1の導電層の表面の絶縁処理
は、前記第1の導電層の表面の酸化又は窒化処理からな
り、第2の絶縁膜は前記第1の導電層を構成する元素の
酸化物又は窒化物からなること。(5) The insulating treatment on the surface of the first conductive layer comprises an oxidation or nitridation treatment on the surface of the first conductive layer, and the second insulating film constitutes the first conductive layer. Be composed of elemental oxides or nitrides.
【0018】また本発明の第2は、基板上に形成された
第1の絶縁膜と、この第1の絶縁膜上に電極配線として
設けられた第1の導電層と、この第1の導電層の側面を
絶縁処理することにより該第1の導電層の側面に形成さ
れた、前記第1の導電層を構成する元素を含む第2の絶
縁膜と、この第2の絶縁膜を介して前記第1の導電層と
隣接して前記第1の絶縁膜上に形成された遮蔽層を構成
する第2の導電層とを具備することを特徴とする電極配
線を提供する。A second aspect of the present invention is a first insulating film formed on a substrate, a first conductive layer provided as an electrode wiring on the first insulating film, and a first conductive film provided on the first insulating film. A second insulating film containing an element constituting the first conductive layer formed on the side surface of the first conductive layer by insulating the side surface of the layer; An electrode wiring, comprising: a first conductive layer and a second conductive layer that constitutes a shielding layer formed on the first insulating film adjacent to the first conductive layer.
【0019】かかる発明においては以下の態様が望まし
い。 (1)前記第2の絶縁膜は、前記第1の導電層の上面を
も絶縁処理することにより該第1の導電層の上面にも形
成されており、前記第1の導電層を構成する元素を含む
こと。In this invention, the following aspects are desirable. (1) The second insulating film is also formed on the upper surface of the first conductive layer by insulating the upper surface of the first conductive layer to form the first conductive layer. Contains elements.
【0020】(2)前記第1の導電層の下面と前記第2
の導電層の下面とは同一面内にあること。 (3)前記第1の導電層の上面は、前記第2の導電層の
上面と同一面内かそれより低いこと。(2) The lower surface of the first conductive layer and the second conductive layer
Shall be in the same plane as the lower surface of the conductive layer. (3) The upper surface of the first conductive layer is in the same plane as or lower than the upper surface of the second conductive layer.
【0021】(4)前記基板の上又は表面には第3の導
電層が形成され、前記第1の絶縁膜は前記第3の導電層
上に接続孔を有し、この接続孔を介して前記第1の導電
層と前記第3の導電層とが電気的に接続していること。(4) A third conductive layer is formed on or on the substrate, and the first insulating film has a connection hole on the third conductive layer, and the connection hole is formed through the connection hole. The first conductive layer and the third conductive layer are electrically connected.
【0022】(5)前記第1の導電層の表面の絶縁処理
は、前記第1の導電層の表面の酸化又は窒化処理からな
り、第2の絶縁膜は前記第1の導電層を構成する元素の
酸化物又は窒化物からなること。(5) The insulating treatment on the surface of the first conductive layer comprises an oxidation or nitridation treatment on the surface of the first conductive layer, and the second insulating film constitutes the first conductive layer. Be composed of elemental oxides or nitrides.
【0023】さらに本発明の第1を製造する方法とし
て、基板上に第1の絶縁膜を形成する工程と、この第1
の絶縁膜上に遮蔽層を構成する第1の導電層を形成する
工程と、この第1の導電層を加工して、電極配線を形成
する領域に溝を形成する工程と、前記第1の導電層の表
面を絶縁処理することにより、前記第1の導電層を構成
する元素を含む第2の絶縁膜を前記第1の導電層の表面
に形成する工程と、前記溝の内部に選択的に電極配線と
なる第2の導電層を形成する工程とを含むことを特徴と
する電極配線の製造方法を提供する。Further, as a first method of the present invention, a step of forming a first insulating film on a substrate,
Forming a first conductive layer that constitutes a shielding layer on the insulating film, processing the first conductive layer to form a groove in a region where an electrode wiring is to be formed, Forming a second insulating film containing an element constituting the first conductive layer on the surface of the first conductive layer by insulating the surface of the conductive layer; Forming a second conductive layer to be an electrode wiring.
【0024】かかる発明においては以下の態様が望まし
い。 (1)前記第1の絶縁膜を形成する前に、前記基板の上
又は表面に第3の導電層を形成する工程と、前記溝の中
の所定の領域に前記第3の導電層を露出する接続孔を形
成する工程と、この接続孔及び前記溝を埋め込むように
導電性の膜を形成して前記第2の導電層を形成する工程
とを含むこと。In this invention, the following aspects are desirable. (1) forming a third conductive layer on or above the substrate before forming the first insulating film, and exposing the third conductive layer to a predetermined region in the groove Forming a second conductive layer by forming a conductive film so as to fill the connection hole and the groove.
【0025】(2)前記第2の導電層を形成する工程
は、前記溝を埋め込むように全面に導電性の膜を形成す
る工程と、この導電性の膜の表面を後退させて前記溝の
内部に選択的に該導電性の膜を残置する工程を含むこ
と。(2) The step of forming the second conductive layer includes the step of forming a conductive film on the entire surface so as to fill the groove, and the step of retreating the surface of the conductive film to form the second conductive layer. A step of selectively leaving the conductive film inside.
【0026】(3)前記第2の導電層を形成する工程
は、前記接続孔及び前記溝を埋め込むように全面に導電
性の膜を形成する工程と、この導電性の膜の表面を後退
させて前記接続孔及び前記溝の内部に選択的に該導電性
の膜を残置する工程を含むこと。(3) The step of forming the second conductive layer includes a step of forming a conductive film on the entire surface so as to fill the connection hole and the groove, and a step of retreating the surface of the conductive film. And selectively leaving the conductive film inside the connection hole and the groove.
【0027】(4)前記導電性の膜を残置する工程は、
前記溝の内部の前記第2の導電層の上面が前記第1の導
電層の上面と同一面内かそれより低くなるようにして行
うことを特徴とする請求項13乃至16記載の電極配線
の製造方法。(4) The step of leaving the conductive film includes:
17. The electrode wiring according to claim 13, wherein the upper surface of the second conductive layer inside the groove is formed so as to be in the same plane as or lower than the upper surface of the first conductive layer. Production method.
【0028】(5)前記第1の導電層を加工する工程
は、前記第1の絶縁膜に達するまで前記第1の導電層を
エッチングすることにより行うこと。 (6)前記第1の導電層の表面を絶縁処理する工程は、
前記第1の導電層の表面を酸化又は窒化する工程からな
り、第2の絶縁膜は前記第1の導電層を構成する元素の
酸化物又は窒化物からなること。(5) The step of processing the first conductive layer is performed by etching the first conductive layer until reaching the first insulating film. (6) The step of insulating the surface of the first conductive layer includes:
A step of oxidizing or nitriding a surface of the first conductive layer, wherein the second insulating film is made of an oxide or nitride of an element constituting the first conductive layer.
【0029】さらにまた本発明の第2を製造する方法と
して、基板上に第1の絶縁膜を形成する工程と、この第
1の絶縁膜上に電極配線となる第1の導電層を形成する
工程と、この第1の導電層を加工して、遮蔽層を形成す
る領域に溝を形成する工程と、前記第1の導電層の表面
を絶縁処理することにより、前記第1の導電層を構成す
る元素を含む第2の絶縁膜を前記第1の導電層の表面に
形成する工程と、前記溝の内部に選択的に遮蔽層を構成
する第2の導電層を形成する工程とを含むことを特徴と
する電極配線の製造方法を提供する。Further, as a second manufacturing method of the present invention, a step of forming a first insulating film on a substrate, and forming a first conductive layer to be an electrode wiring on the first insulating film. Forming a groove in a region where a shielding layer is to be formed by processing the first conductive layer, and insulating the surface of the first conductive layer to form the first conductive layer. Forming a second insulating film containing a constituent element on a surface of the first conductive layer; and forming a second conductive layer selectively forming a shielding layer inside the groove. A method for manufacturing an electrode wiring is provided.
【0030】かかる発明においては以下の態様が望まし
い。 (1)前記第1の絶縁膜を形成する前に、前記基板の上
又は表面に第3の導電層を形成する工程と、前記溝の中
の所定の領域に前記第3の導電層を露出する接続孔を形
成する工程と、この接続孔を埋め込むように導電性の膜
を形成して前記第1の導電層を形成する工程とを含むこ
と。In this invention, the following aspects are desirable. (1) forming a third conductive layer on or above the substrate before forming the first insulating film, and exposing the third conductive layer to a predetermined region in the groove Forming a first conductive layer by forming a conductive film so as to fill the connection hole.
【0031】(2)前記第2の導電層を形成する工程
は、前記溝を埋め込むように全面に導電性の膜を形成す
る工程と、この導電性の膜の表面を後退させて前記溝の
内部に選択的に該導電性の膜を残置する工程を含むこ
と。(2) The step of forming the second conductive layer includes the step of forming a conductive film on the entire surface so as to fill the groove, and the step of recessing the surface of the conductive film by retreating the surface of the conductive film. A step of selectively leaving the conductive film inside.
【0032】(3)前記導電性の膜を残置する工程は、
前記溝の内部の前記第2の導電層の上面が前記第1の導
電層の上面と同一面内かそれより高くなるようにして行
うこと。(3) The step of leaving the conductive film includes:
The method is performed such that the upper surface of the second conductive layer inside the groove is flush with or higher than the upper surface of the first conductive layer.
【0033】(4)前記第1の導電層の表面を絶縁処理
する工程は、前記第1の導電層の表面を酸化又は窒化す
る工程からなり、第2の絶縁膜は前記第1の導電層を構
成する元素の酸化物又は窒化物からなること。(4) The step of insulating the surface of the first conductive layer comprises the step of oxidizing or nitriding the surface of the first conductive layer, and the second insulating film is formed of the first conductive layer. Consisting of oxides or nitrides of the elements constituting
【0034】なお、本発明において、電極配線とは電極
若しくは配線、又は電極及び配線が混在した構造を指
す。 (作用)本発明によれば、第1の絶縁膜上に遮蔽層又は
電極配線として形成された第1の導電層の少なくとも側
面を絶縁処理することにより、該第1の導電層の側面に
前記第1の導電層を構成する元素を含む第2の絶縁膜を
形成し、この第2の絶縁膜を介して前記第1の導電層と
対向して前記第1の絶縁膜上に、遮蔽層に対しては電極
配線を、電極配線に対しては遮蔽層をそれぞれ設けるの
で、隣接電極配線間の結合による雑音が信号に混入する
のを防止して回路の安定した動作を確保することができ
るとともに、遮蔽層と電極配線間の絶縁膜を自己整合的
に容易に形成することができ、微細な電極配線を形成す
ることが可能である。In the present invention, the electrode wiring means an electrode or a wiring, or a structure in which the electrode and the wiring are mixed. (Function) According to the present invention, at least a side surface of a first conductive layer formed as a shielding layer or an electrode wiring on a first insulating film is insulated, so that the side surface of the first conductive layer is A second insulating film containing an element constituting the first conductive layer is formed, and a shielding layer is formed on the first insulating film so as to face the first conductive layer via the second insulating film. Therefore, since the electrode wiring is provided and the shielding layer is provided for the electrode wiring, it is possible to prevent noise due to the coupling between the adjacent electrode wirings from being mixed into the signal and to secure a stable operation of the circuit. In addition, an insulating film between the shielding layer and the electrode wiring can be easily formed in a self-aligned manner, and a fine electrode wiring can be formed.
【0035】[0035]
【発明の実施の形態】以下、本発明による電極配線の実
施の形態を図面を参照しながら説明する。 (第1の実施形態)図1乃至図8は、本発明の第1の実
施形態を説明するための工程断面図である。本実施形態
は、遮蔽層表面を絶縁処理することにより該表面に絶縁
膜を形成し、この絶縁膜を介して前記遮蔽層と対向して
電極配線を設けることが特徴である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the electrode wiring according to the present invention will be described with reference to the drawings. (First Embodiment) FIGS. 1 to 8 are process sectional views for explaining a first embodiment of the present invention. The present embodiment is characterized in that an insulating film is formed on the surface of a shielding layer by performing an insulating treatment, and an electrode wiring is provided facing the shielding layer via the insulating film.
【0036】まず、図1に示すようにシリコン基板1上
にゲート電極、ソース・ドレイン領域を含む素子2、及
び素子分離絶縁膜3を形成し、全面にシリコン酸化膜等
からなる絶縁膜4を平坦な形状で形成する。次に、図2
に示すように絶縁膜4の上に電極配線層の遮蔽層となる
金属層5をスパッタリング法やCVD法等を用いて堆積
する。First, as shown in FIG. 1, a gate electrode, an element 2 including source / drain regions, and an element isolation insulating film 3 are formed on a silicon substrate 1, and an insulating film 4 made of a silicon oxide film or the like is formed on the entire surface. It is formed in a flat shape. Next, FIG.
As shown in (1), a metal layer 5 serving as a shielding layer for an electrode wiring layer is deposited on the insulating film 4 by using a sputtering method, a CVD method, or the like.
【0037】金属層5は、酸化により形成される金属酸
化物が絶縁性を示すものであればよく、例えば、Al等
を主成分とする材料を用いることが可能である。また、
シリコン膜、特に2×1020cm-3以上の導電性不純物
(リン、ヒ素、ボロン等)を含むシリコン膜であっても
良く、この場合酸化によりその表面にはシリコン酸化膜
が形成される。さらに、高融点金属(W、Mo、Ti、
Ni、Co、Ta、Nb等)のシリサイドからなる膜を
金属層5のかわりに用いても良く、この場合、酸化によ
りその表面にはシリコン酸化物からなる膜が形成され
る。The metal layer 5 may be any material as long as the metal oxide formed by oxidation has insulating properties. For example, a material mainly composed of Al or the like can be used. Also,
A silicon film, particularly a silicon film containing conductive impurities (phosphorus, arsenic, boron, or the like) of 2 × 10 20 cm −3 or more may be used. In this case, a silicon oxide film is formed on the surface by oxidation. Furthermore, high melting point metals (W, Mo, Ti,
A film made of silicide (Ni, Co, Ta, Nb, etc.) may be used instead of the metal layer 5, and in this case, a film made of silicon oxide is formed on the surface by oxidation.
【0038】次に、図3に示すように所定の領域にレジ
ストパターン6aを形成し、このレジストパターン6a
をマスクとして異方性エッチングを行うことにより、遮
蔽層7を形成する(図4)。さらに、図5に示すように
遮蔽層7の表面を酸化することにより、この遮蔽層7の
表面に絶縁膜8を形成する。遮蔽層7の材料としてAl
等を主成分とする材料を用いた場合には、絶縁膜8は酸
化アルミニウム膜となる。Next, as shown in FIG. 3, a resist pattern 6a is formed in a predetermined area.
Is used as a mask to form an anisotropic etching, thereby forming a shielding layer 7 (FIG. 4). Further, as shown in FIG. 5, by oxidizing the surface of the shielding layer 7, an insulating film 8 is formed on the surface of the shielding layer 7. Al as the material of the shielding layer 7
In the case where a material mainly containing, for example, is used, the insulating film 8 becomes an aluminum oxide film.
【0039】次に、図6に示すように隣接する遮蔽層7
間の所定位置に開口部を有するレジストパターン6bを
絶縁膜4上に形成し、このレジストパターン6bをマス
クとしてエッチングすることにより絶縁膜4にコンタク
ト孔9を形成する。Next, as shown in FIG.
A resist pattern 6b having an opening at a predetermined position therebetween is formed on the insulating film 4, and etching is performed using the resist pattern 6b as a mask to form a contact hole 9 in the insulating film 4.
【0040】引き続き、図7に示すようにレジストパタ
ーンを除去した後に、コンタクト孔9の内部及び遮蔽層
7の間を埋め込むように、電極配線層となる金属層10
をスパッタリング法又はCVD法等を用いて堆積する。
金属層10の材料として、例えば、Al、Cuや、W、
Mo、Ti等の高融点金属を主成分とする材料を用いる
ことが可能である。また、シリコン膜、特に2×1020
cm-3以上の導電性不純物(リン、ヒ素、ボロン等)を
含むシリコン膜であっても良く、さらに高融点金属
(W、Mo、Ti、Ni、Co、Ta、Nb等)のシリ
サイドからなる膜であっても良い。Subsequently, as shown in FIG. 7, after removing the resist pattern, the metal layer 10 serving as an electrode wiring layer is buried so as to fill the inside of the contact hole 9 and the space between the shielding layers 7.
Is deposited using a sputtering method or a CVD method.
As a material of the metal layer 10, for example, Al, Cu, W,
It is possible to use a material containing a high melting point metal such as Mo or Ti as a main component. In addition, a silicon film, particularly 2 × 10 20
It may be a silicon film containing a conductive impurity (phosphorus, arsenic, boron, etc.) of not less than cm -3 and further comprises a silicide of a high melting point metal (W, Mo, Ti, Ni, Co, Ta, Nb, etc.). It may be a film.
【0041】次に、図8に示すようにCMP法等を用い
て金属層10の表面の凹凸を平坦化して、コンタクト孔
9の内部及び遮蔽層7の間に金属層10を選択的に残置
することにより、電極配線層11を形成する。Next, as shown in FIG. 8, the surface of the metal layer 10 is flattened by using a CMP method or the like, and the metal layer 10 is selectively left inside the contact hole 9 and between the shielding layer 7. Thereby, the electrode wiring layer 11 is formed.
【0042】なおここで、コンタクト孔9の内部及び遮
蔽層7の間に金属層10を選択的に残置する際に、遮蔽
層7の上面に形成された絶縁膜8を除去しても良く、こ
の場合その上部に再度、層間絶縁膜等の絶縁膜を形成す
れば良い。Here, when the metal layer 10 is selectively left between the inside of the contact hole 9 and the shielding layer 7, the insulating film 8 formed on the upper surface of the shielding layer 7 may be removed. In this case, an insulating film such as an interlayer insulating film may be formed again thereon.
【0043】この後、上記した工程を複数回繰り返すこ
とにより、遮蔽層を有する多層配線を形成することが可
能である。図9は上記した実施形態の変形例を説明する
ための工程断面図である。この図9に示されるように、
電極配線層12(材料は上記した電極配線層11の材料
と同様。)の上面が遮蔽層7の上面と同一面内かそれよ
り低く位置するように、かかる電極配線層12をコンタ
クト孔9の内部及び遮蔽層7の間に選択的に埋め込んだ
ことが特徴である。この変形例によれば、電極配線層1
2が遮蔽層7によりさらに十分にカバーされるので、隣
接電極配線間の結合による雑音が信号に混入することを
より確実に防止して回路の安定した動作を確保すること
が可能である。Thereafter, by repeating the above steps a plurality of times, it is possible to form a multilayer wiring having a shielding layer. FIG. 9 is a process cross-sectional view for describing a modification of the above-described embodiment. As shown in FIG.
The electrode wiring layer 12 (the material is the same as the material of the electrode wiring layer 11 described above) is placed in the same plane as the upper surface of the shielding layer 7 or lower than the upper surface of the shielding layer 7. The feature is that it is selectively embedded between the inside and the shielding layer 7. According to this modification, the electrode wiring layer 1
2 is more sufficiently covered by the shielding layer 7, so that noise due to coupling between adjacent electrode wirings can be more reliably prevented from being mixed into the signal, and a stable operation of the circuit can be ensured.
【0044】(第2の実施形態)図10乃至図15は、
本発明の第2の実施形態を説明するための工程断面図で
ある。本実施形態は、電極配線表面を絶縁処理すること
により該表面に絶縁膜を形成し、この絶縁膜を介して前
記電極配線と対向して遮蔽層を設けることが特徴であ
る。(Second Embodiment) FIGS. 10 to 15
It is a process sectional view for explaining a 2nd embodiment of the present invention. The present embodiment is characterized in that an insulating film is formed on the surface of an electrode wiring by performing an insulating process, and a shielding layer is provided facing the electrode wiring via the insulating film.
【0045】まず、図10に示すようにシリコン基板2
1上にゲート電極、ソース・ドレイン領域を含む素子2
2、及び素子分離絶縁膜23を形成し、全面にシリコン
酸化膜等からなる絶縁膜24を平坦な形状で形成する。
次に、図11に示すように所定の領域にレジストパター
ン26aを形成し、このレジストパターン26aをマス
クとして異方性エッチングを行うことにより、絶縁膜2
4にコンタクト孔29を形成する。First, as shown in FIG.
Element 2 including a gate electrode and a source / drain region on 1
2. An element isolation insulating film 23 is formed, and an insulating film 24 made of a silicon oxide film or the like is formed on the entire surface in a flat shape.
Next, as shown in FIG. 11, a resist pattern 26a is formed in a predetermined region, and anisotropic etching is performed using the resist pattern 26a as a mask, whereby the insulating film 2 is formed.
4, a contact hole 29 is formed.
【0046】次に、図12に示すようにレジストパター
ン26aを除去した後、コンタクト孔29の内部を埋め
込むように、電極配線層となる金属層25をスパッタリ
ング法又はCVD法等を用いて堆積する。金属層25の
材料は、酸化により形成される金属酸化物が絶縁性を示
すものであればよく、例えば、Al等を主成分とする材
料を用いることが可能である。また、シリコン膜、特に
2×1020cm-3以上の導電性不純物(リン、ヒ素、ボ
ロン等)を含むシリコン膜であっても良く、この場合酸
化によりその表面にはシリコン酸化膜が形成される。さ
らに、高融点金属(W、Mo、Ti、Ni、Co、T
a、Nb等)のシリサイドからなる膜を金属層5のかわ
りに用いても良く、この場合、酸化によりその表面には
シリコン酸化物からなる膜が形成される。さらに、金属
層25上にレジストパターン26bを電極配線パターン
形状で形成する。Next, as shown in FIG. 12, after removing the resist pattern 26a, a metal layer 25 serving as an electrode wiring layer is deposited by sputtering or CVD so as to fill the inside of the contact hole 29. . The material of the metal layer 25 may be any material as long as the metal oxide formed by oxidation has an insulating property. For example, a material containing Al or the like as a main component can be used. Further, a silicon film, particularly a silicon film containing conductive impurities (phosphorus, arsenic, boron, etc.) of 2 × 10 20 cm −3 or more may be used. In this case, a silicon oxide film is formed on the surface by oxidation. You. Furthermore, high melting point metals (W, Mo, Ti, Ni, Co, T
(a, Nb, etc.) may be used instead of the metal layer 5. In this case, a film made of silicon oxide is formed on the surface by oxidation. Further, a resist pattern 26b is formed on the metal layer 25 in an electrode wiring pattern shape.
【0047】次に、図13に示すようにレジストパター
ン26bをマスクとして異方性エッチングを行うことに
より、電極配線層27を形成する。さらに、レジストパ
ターン26bを除去した後、電極配線層27の表面を酸
化することにより、この電極配線層27の表面に絶縁膜
28を形成する。電極配線層27の材料としてAl等を
主成分とする材料を用いた場合には、絶縁膜28は酸化
アルミニウム膜となる。Next, as shown in FIG. 13, the electrode wiring layer 27 is formed by performing anisotropic etching using the resist pattern 26b as a mask. Further, after removing the resist pattern 26b, the surface of the electrode wiring layer 27 is oxidized to form an insulating film 28 on the surface of the electrode wiring layer 27. When a material mainly containing Al or the like is used as the material of the electrode wiring layer 27, the insulating film 28 is an aluminum oxide film.
【0048】引き続き、図14に示すように電極配線層
27の間を埋め込むように、電極配線層の遮蔽層となる
金属層30をスパッタリング法又はCVD法等を用いて
堆積する。金属層30の材料として、例えば、Al、C
uや、W、Mo、Ti等の高融点金属を主成分とする材
料を用いることが可能である。また、シリコン膜、特に
2×1020cm-3以上の導電性不純物(リン、ヒ素、ボ
ロン等)を含むシリコン膜であっても良く、さらに高融
点金属(W、Mo、Ti、Ni、Co、Ta、Nb等)
のシリサイドからなる膜であっても良い。Subsequently, as shown in FIG. 14, a metal layer 30 serving as a shielding layer of the electrode wiring layer is deposited by a sputtering method or a CVD method so as to fill the space between the electrode wiring layers 27. As a material of the metal layer 30, for example, Al, C
It is possible to use a material mainly composed of a high melting point metal such as u, W, Mo, and Ti. Further, a silicon film, particularly a silicon film containing conductive impurities (phosphorus, arsenic, boron, or the like) of 2 × 10 20 cm −3 or more may be used. , Ta, Nb, etc.)
May be used.
【0049】次に、図15に示すようにCMP法等を用
いて金属層30の表面の凹凸を平坦化して、電極配線層
27の間に金属層30を選択的に残置することにより、
遮蔽層31を形成する。Next, as shown in FIG. 15, unevenness on the surface of the metal layer 30 is flattened using a CMP method or the like, and the metal layer 30 is selectively left between the electrode wiring layers 27.
The shielding layer 31 is formed.
【0050】ここで、電極配線層27の間に金属層30
を選択的に残置する際に、電極配線層27の上面に形成
された絶縁膜28を除去しても良く、この場合その上部
に再度、層間絶縁膜等の絶縁膜を形成すれば良い。Here, the metal layer 30 is provided between the electrode wiring layers 27.
May be removed, the insulating film 28 formed on the upper surface of the electrode wiring layer 27 may be removed. In this case, an insulating film such as an interlayer insulating film may be formed thereon again.
【0051】この後、上記した工程を複数回繰り返すこ
とにより、遮蔽層を有する多層配線を形成することが可
能である。なお、遮蔽層31の上面が電極配線層27の
上面と同一面内かそれより高く位置するように、かかる
遮蔽層31を電極配線層27の間に選択的に埋め込むこ
とが好ましい。これにより、電極配線層27が遮蔽層3
1によりさらに十分にカバーされるので、隣接電極配線
間の結合による雑音が信号に混入することをより確実に
防止して回路の安定した動作を確保することが可能であ
る。Thereafter, by repeating the above steps a plurality of times, a multilayer wiring having a shielding layer can be formed. Preferably, the shielding layer 31 is selectively buried between the electrode wiring layers 27 so that the upper surface of the shielding layer 31 is located in the same plane as or higher than the upper surface of the electrode wiring layer 27. As a result, the electrode wiring layer 27 is
1, the noise can be more reliably prevented from being mixed into the signal due to the coupling between the adjacent electrode wirings, and the stable operation of the circuit can be ensured.
【0052】なお、本発明は上記した実施形態に限定さ
れることはない。例えば、上記実施形態では、素子の上
に遮蔽層を有する配線を形成する場合について述べた
が、従来の方法により所望の層数の電極配線を形成した
後に、上述した実施形態の方法で遮蔽層を有する電極配
線を形成することができるのはいうまでもない。The present invention is not limited to the above embodiment. For example, in the above embodiment, the case where the wiring having the shielding layer is formed on the element has been described. However, after forming the desired number of electrode wirings by the conventional method, the shielding layer is formed by the method of the above embodiment. It goes without saying that an electrode wiring having the following can be formed.
【0053】また、上記した遮蔽層は、その目的から接
地して用いることが好ましい。さらに、上記実施形態方
法により形成した配線は、基本的に同軸ケーブルと同様
の構造を持つため、反射波の影響を考慮する必要があ
る。即ち、電極配線の端は、遮蔽層又は電極配線層の表
面に形成される絶縁膜の厚さ及び誘電率と遮蔽層又は電
極配線の形状から決定される特性インピーダンスと等価
な抵抗によって終端されることが好ましい。It is preferable that the above-mentioned shielding layer is grounded for the purpose. Further, since the wiring formed by the above-described embodiment method has basically the same structure as the coaxial cable, it is necessary to consider the influence of the reflected wave. That is, the end of the electrode wiring is terminated by a resistance equivalent to a characteristic impedance determined from the thickness and the dielectric constant of the insulating film formed on the surface of the shielding layer or the electrode wiring layer and the shape of the shielding layer or the electrode wiring. Is preferred.
【0054】さらにまた、遮蔽層又は電極配線層の表面
を絶縁処理する工程は、これらの層の表面を酸化する工
程に限らず、窒化する工程であっても良い。例えば、遮
蔽層又は電極配線層の材料としてAl等を主成分とする
材料を用いた場合には、窒化アルミニウム膜が前記層の
表面に形成される。また、シリコン膜、特に2×1020
cm-3以上の導電性不純物(リン、ヒ素、ボロン等)を
含むシリコン膜を用いた場合には、窒化により上記表面
にはシリコン窒化膜が形成される。さらに、高融点金属
(W、Mo等)のシリサイドからなる膜を用いた場合に
は、窒化により上記表面にはシリコン窒化物からなる膜
が形成される。その他、本発明の要旨を逸脱しない範囲
で種々変形して実施することが可能である。Further, the step of insulating the surface of the shielding layer or the electrode wiring layer is not limited to the step of oxidizing the surface of these layers, but may be the step of nitriding. For example, when a material mainly composed of Al or the like is used as a material of the shielding layer or the electrode wiring layer, an aluminum nitride film is formed on the surface of the layer. In addition, a silicon film, particularly 2 × 10 20
When a silicon film containing a conductive impurity (such as phosphorus, arsenic, and boron) of not less than cm -3 is used, a silicon nitride film is formed on the surface by nitriding. Furthermore, when a film made of silicide of a high melting point metal (W, Mo, etc.) is used, a film made of silicon nitride is formed on the surface by nitriding. In addition, various modifications can be made without departing from the scope of the present invention.
【0055】[0055]
【発明の効果】本発明によれば、隣接電極配線間の結合
による雑音が信号に混入するのを防止して回路の安定し
た動作を確保することができるとともに、遮蔽層と電極
配線間の絶縁膜を自己整合的に容易に形成することがで
き、微細な電極配線を形成することが可能である。According to the present invention, it is possible to prevent noise due to coupling between adjacent electrode wirings from being mixed into a signal, to secure a stable operation of a circuit, and to provide insulation between a shielding layer and an electrode wiring. The film can be easily formed in a self-aligned manner, and a fine electrode wiring can be formed.
【図1】 本発明の第1の実施形態を説明するための工
程断面図。FIG. 1 is a process cross-sectional view for explaining a first embodiment of the present invention.
【図2】 図1に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 2 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 1;
【図3】 図2に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 3 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 2;
【図4】 図3に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 4 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 3;
【図5】 図4に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 5 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 4;
【図6】 図5に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 6 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 5;
【図7】 図6に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 7 is a process cross-sectional view for explaining the first embodiment of the present invention following FIG. 6;
【図8】 図7に続く本発明の第1の実施形態を説明す
るための工程断面図。FIG. 8 is a process sectional view for explaining the first embodiment of the present invention following FIG. 7;
【図9】 本発明の第1の実施形態の変形例を説明する
ための工程断面図。FIG. 9 is a process cross-sectional view for explaining a modification of the first embodiment of the present invention.
【図10】 本発明の第2の実施形態を説明するための
工程断面図。FIG. 10 is a process cross-sectional view for explaining the second embodiment of the present invention.
【図11】 図10に続く本発明の第2の実施形態を説
明するための工程断面図。FIG. 11 is a process sectional view for explaining the second embodiment of the present invention following FIG. 10;
【図12】 図11に続く本発明の第2の実施形態を説
明するための工程断面図。FIG. 12 is a process sectional view for explaining the second embodiment of the present invention following FIG. 11;
【図13】 図12に続く本発明の第2の実施形態を説
明するための工程断面図。FIG. 13 is a process cross-sectional view for explaining the second embodiment of the present invention following FIG. 12;
【図14】 図13に続く本発明の第2の実施形態を説
明するための工程断面図。FIG. 14 is a process cross-sectional view for explaining the second embodiment of the present invention following FIG. 13;
【図15】 図14に続く本発明の第2の実施形態を説
明するための工程断面図。FIG. 15 is a process sectional view for explaining the second embodiment of the present invention following FIG. 14;
【図16】 従来技術による電極配線の形成方法を説明
するための工程断面図。FIG. 16 is a process cross-sectional view for explaining a conventional method of forming an electrode wiring.
【図17】 図16に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 17 is a process sectional view for describing the conventional method for forming the electrode wiring, following FIG. 16;
【図18】 図17に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 18 is a process cross-sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 17;
【図19】 図18に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 19 is a process sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 18;
【図20】 図19に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 20 is a process cross-sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 19;
【図21】 図206に続く従来技術による電極配線の
形成方法を説明するための工程断面図。FIG. 21 is a process sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 206;
【図22】 図21に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 22 is a process cross-sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 21;
【図23】 図22に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 23 is a process sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 22;
【図24】 図23に続く従来技術による電極配線の形
成方法を説明するための工程断面図。FIG. 24 is a process sectional view for explaining the conventional method of forming the electrode wiring, following FIG. 23;
1、21:シリコン基板 2、22:素子 3、23:素子分離絶縁膜 4、24:絶縁膜 5、30:遮蔽層を構成する金属層 6a、6b、26a、26b:レジストパターン 7、31:遮蔽層 8、28:絶縁膜 9、29:コンタクト孔 10、25:電極配線層を形成する金属層 11、12、27:電極配線層 1, 21: silicon substrate 2, 22: element 3, 23: element isolation insulating film 4, 24: insulating film 5, 30: metal layer 6a, 6b, 26a, 26b constituting a shielding layer: resist pattern 7, 31: Shielding layer 8, 28: Insulating film 9, 29: Contact hole 10, 25: Metal layer forming electrode wiring layer 11, 12, 27: Electrode wiring layer
Claims (24)
の第1の絶縁膜上に形成された遮蔽層を構成する第1の
導電層と、この第1の導電層の側面を絶縁処理すること
により該第1の導電層の側面に形成された、前記第1の
導電層を構成する元素を含む第2の絶縁膜と、この第2
の絶縁膜を介して前記第1の導電層と隣接して前記第1
の絶縁膜上に電極配線として設けられた第2の導電層と
を具備することを特徴とする電極配線。1. A first insulating film formed on a substrate, a first conductive layer constituting a shielding layer formed on the first insulating film, and a side surface of the first conductive layer. A second insulating film formed on a side surface of the first conductive layer by performing an insulating process and containing an element constituting the first conductive layer;
The first conductive layer adjacent to the first conductive layer via an insulating film of
And a second conductive layer provided as an electrode wiring on the insulating film.
の上面をも絶縁処理することにより該第1の導電層の上
面にも形成されており、前記第1の導電層を構成する元
素を含むことを特徴とする請求項1記載の電極配線。2. The second insulating film is also formed on the upper surface of the first conductive layer by insulating the upper surface of the first conductive layer. 2. The electrode wiring according to claim 1, further comprising a constituent element.
電層の下面とは同一面内にあることを特徴とする請求項
1又は2記載の電極配線。3. The electrode wiring according to claim 1, wherein the lower surface of the first conductive layer and the lower surface of the second conductive layer are in the same plane.
導電層の上面と同一面内かそれより高いことを特徴とす
る請求項1乃至3記載の電極配線。4. The electrode wiring according to claim 1, wherein an upper surface of said first conductive layer is in the same plane as or higher than an upper surface of said second conductive layer.
が形成され、前記第1の絶縁膜は前記第3の導電層上に
接続孔を有し、この接続孔を介して前記第2の導電層と
前記第3の導電層とが電気的に接続していることを特徴
とする請求項1乃至4記載の電極配線。5. A third conductive layer is formed on or on the substrate, the first insulating film has a connection hole on the third conductive layer, and the connection hole is formed through the connection hole. The electrode wiring according to claim 1, wherein a second conductive layer and the third conductive layer are electrically connected.
前記第1の導電層の表面の酸化又は窒化処理からなり、
第2の絶縁膜は前記第1の導電層を構成する元素の酸化
物又は窒化物からなることを特徴とする請求項1乃至5
記載の電極配線。6. The insulating treatment of the surface of the first conductive layer,
Oxidizing or nitriding the surface of the first conductive layer,
6. The method according to claim 1, wherein the second insulating film is made of an oxide or a nitride of an element constituting the first conductive layer.
The electrode wiring described.
の第1の絶縁膜上に電極配線として設けられた第1の導
電層と、この第1の導電層の側面を絶縁処理することに
より該第1の導電層の側面に形成された、前記第1の導
電層を構成する元素を含む第2の絶縁膜と、この第2の
絶縁膜を介して前記第1の導電層と隣接して前記第1の
絶縁膜上に形成された遮蔽層を構成する第2の導電層と
を具備することを特徴とする電極配線。7. A first insulating film formed on a substrate, a first conductive layer provided as an electrode wiring on the first insulating film, and a side surface of the first conductive layer is insulated. And a second insulating film containing an element constituting the first conductive layer formed on a side surface of the first conductive layer, and the first conductive layer via the second insulating film. And a second conductive layer forming a shielding layer formed on the first insulating film adjacent to the first insulating film.
の上面をも絶縁処理することにより該第1の導電層の上
面にも形成されており、前記第1の導電層を構成する元
素を含むことを特徴とする請求項7記載の電極配線。8. The second insulating film is also formed on the upper surface of the first conductive layer by insulating the upper surface of the first conductive layer. 8. The electrode wiring according to claim 7, comprising a constituent element.
電層の下面とは同一面内にあることを特徴とする請求項
7又は8記載の電極配線。9. The electrode wiring according to claim 7, wherein the lower surface of the first conductive layer and the lower surface of the second conductive layer are in the same plane.
の導電層の上面と同一面内かそれより低いことを特徴と
する請求項7乃至9記載の電極配線。10. An upper surface of the first conductive layer is provided on the second conductive layer.
10. The electrode wiring according to claim 7, wherein the electrode wiring is in the same plane as or lower than the upper surface of the conductive layer.
層が形成され、前記第1の絶縁膜は前記第3の導電層上
に接続孔を有し、この接続孔を介して前記第1の導電層
と前記第3の導電層とが電気的に接続していることを特
徴とする請求項7乃至10記載の電極配線。11. A third conductive layer is formed on or on the substrate, and the first insulating film has a connection hole on the third conductive layer, and the connection hole is formed through the connection hole. 11. The electrode wiring according to claim 7, wherein the first conductive layer and the third conductive layer are electrically connected.
は、前記第1の導電層の表面の酸化又は窒化処理からな
り、第2の絶縁膜は前記第1の導電層を構成する元素の
酸化物又は窒化物からなることを特徴とする請求項7乃
至11記載の電極配線。12. The insulating treatment of the surface of the first conductive layer comprises oxidizing or nitriding the surface of the first conductive layer, and the second insulating film is an element constituting the first conductive layer. 12. The electrode wiring according to claim 7, comprising an oxide or a nitride of the above.
と、この第1の絶縁膜上に遮蔽層を構成する第1の導電
層を形成する工程と、この第1の導電層を加工して、電
極配線を形成する領域に溝を形成する工程と、前記第1
の導電層の表面を絶縁処理することにより、前記第1の
導電層を構成する元素を含む第2の絶縁膜を前記第1の
導電層の表面に形成する工程と、前記溝の内部に選択的
に電極配線となる第2の導電層を形成する工程とを含む
ことを特徴とする電極配線の製造方法。13. A step of forming a first insulating film on a substrate, a step of forming a first conductive layer constituting a shielding layer on the first insulating film, and forming the first conductive layer on the first insulating film. Processing to form a groove in a region where an electrode wiring is to be formed;
Forming a second insulating film containing an element constituting the first conductive layer on the surface of the first conductive layer by insulating the surface of the first conductive layer; Forming a second conductive layer to be an electrode wiring.
記基板の上又は表面に第3の導電層を形成する工程と、
前記溝の中の所定の領域に前記第3の導電層を露出する
接続孔を形成する工程と、この接続孔及び前記溝を埋め
込むように導電性の膜を形成して前記第2の導電層を形
成する工程とを含むことを特徴とする請求項13記載の
電極配線の製造方法。14. forming a third conductive layer on or on the substrate before forming the first insulating film;
Forming a connection hole exposing the third conductive layer in a predetermined region in the groove; forming a conductive film so as to fill the connection hole and the groove; 14. A method for manufacturing an electrode wiring according to claim 13, further comprising the step of:
前記溝を埋め込むように全面に導電性の膜を形成する工
程と、この導電性の膜の表面を後退させて前記溝の内部
に選択的に該導電性の膜を残置する工程を含むことを特
徴とする請求項13又は14記載の電極配線の製造方
法。15. The step of forming the second conductive layer,
Forming a conductive film on the entire surface so as to fill the groove, and retreating the surface of the conductive film to selectively leave the conductive film inside the groove. The method for manufacturing an electrode wiring according to claim 13 or 14, wherein:
前記接続孔及び前記溝を埋め込むように全面に導電性の
膜を形成する工程と、この導電性の膜の表面を後退させ
て前記接続孔及び前記溝の内部に選択的に該導電性の膜
を残置する工程を含むことを特徴とする請求項13乃至
15記載の電極配線の製造方法。16. The step of forming the second conductive layer,
Forming a conductive film on the entire surface so as to fill the connection hole and the groove; and retreating the surface of the conductive film to selectively form the conductive film inside the connection hole and the groove. 16. The method for manufacturing an electrode wiring according to claim 13, further comprising:
記溝の内部の前記第2の導電層の上面が前記第1の導電
層の上面と同一面内かそれより低くなるようにして行う
ことを特徴とする請求項13乃至16記載の電極配線の
製造方法。17. The method according to claim 17, wherein the step of leaving the conductive film is performed such that an upper surface of the second conductive layer inside the groove is flush with or lower than an upper surface of the first conductive layer. 17. The method for manufacturing an electrode wiring according to claim 13, wherein the method is performed.
前記第1の絶縁膜に達するまで前記第1の導電層をエッ
チングすることにより行うことを特徴とする請求項13
乃至17記載の電極配線の製造方法。18. The step of processing the first conductive layer,
14. The method according to claim 13, wherein the etching is performed by etching the first conductive layer until reaching the first insulating film.
18. The method for manufacturing an electrode wiring according to any one of claims 17 to 17.
る工程は、前記第1の導電層の表面を酸化又は窒化する
工程からなり、第2の絶縁膜は前記第1の導電層を構成
する元素の酸化物又は窒化物からなることを特徴とする
請求項13乃至18記載の電極配線の製造方法。19. The step of insulating the surface of the first conductive layer comprises the step of oxidizing or nitriding the surface of the first conductive layer, and the second insulating film forms a layer on the first conductive layer. 19. The method for manufacturing an electrode wiring according to claim 13, comprising an oxide or a nitride of a constituent element.
と、この第1の絶縁膜上に電極配線となる第1の導電層
を形成する工程と、この第1の導電層を加工して、遮蔽
層を形成する領域に溝を形成する工程と、前記第1の導
電層の表面を絶縁処理することにより、前記第1の導電
層を構成する元素を含む第2の絶縁膜を前記第1の導電
層の表面に形成する工程と、前記溝の内部に選択的に遮
蔽層を構成する第2の導電層を形成する工程とを含むこ
とを特徴とする電極配線の製造方法。20. A step of forming a first insulating film on a substrate, a step of forming a first conductive layer serving as an electrode wiring on the first insulating film, and processing the first conductive layer Forming a groove in a region where a shielding layer is to be formed, and insulating the surface of the first conductive layer to form a second insulating film containing an element constituting the first conductive layer. A method for manufacturing an electrode wiring, comprising: forming a first conductive layer on a surface of the first conductive layer; and forming a second conductive layer selectively forming a shielding layer inside the groove.
記基板の上又は表面に第3の導電層を形成する工程と、
前記溝の中の所定の領域に前記第3の導電層を露出する
接続孔を形成する工程と、この接続孔を埋め込むように
導電性の膜を形成して前記第1の導電層を形成する工程
とを含むことを特徴とする請求項20記載の電極配線の
製造方法。21. forming a third conductive layer on or above the substrate before forming the first insulating film;
Forming a connection hole exposing the third conductive layer in a predetermined region in the groove, and forming a first conductive layer by forming a conductive film so as to fill the connection hole; 21. The method according to claim 20, further comprising the steps of:
前記溝を埋め込むように全面に導電性の膜を形成する工
程と、この導電性の膜の表面を後退させて前記溝の内部
に選択的に該導電性の膜を残置する工程を含むことを特
徴とする請求項20又は21記載の電極配線の製造方
法。22. The step of forming the second conductive layer,
Forming a conductive film on the entire surface so as to fill the groove, and retreating the surface of the conductive film to selectively leave the conductive film inside the groove. 22. The method for manufacturing an electrode wiring according to claim 20, wherein:
記溝の内部の前記第2の導電層の上面が前記第1の導電
層の上面と同一面内かそれより高くなるようにして行う
ことを特徴とする請求項20乃至22記載の電極配線の
製造方法。23. The step of leaving the conductive film, wherein the upper surface of the second conductive layer inside the groove is in the same plane as or higher than the upper surface of the first conductive layer. The method according to claim 20, wherein the method is performed.
る工程は、前記第1の導電層の表面を酸化又は窒化する
工程からなり、第2の絶縁膜は前記第1の導電層を構成
する元素の酸化物又は窒化物からなることを特徴とする
請求項20乃至23記載の電極配線の製造方法。24. The step of insulating the surface of the first conductive layer comprises the step of oxidizing or nitriding the surface of the first conductive layer, and the second insulating film forms a layer on the first conductive layer. 24. The method of manufacturing an electrode wiring according to claim 20, comprising an oxide or a nitride of a constituent element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24741096A JPH1092928A (en) | 1996-09-19 | 1996-09-19 | Electrode wiring and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24741096A JPH1092928A (en) | 1996-09-19 | 1996-09-19 | Electrode wiring and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1092928A true JPH1092928A (en) | 1998-04-10 |
Family
ID=17163030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24741096A Pending JPH1092928A (en) | 1996-09-19 | 1996-09-19 | Electrode wiring and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1092928A (en) |
-
1996
- 1996-09-19 JP JP24741096A patent/JPH1092928A/en active Pending
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