JPH1092184A - 強誘電体メモリの制御方法および制御回路 - Google Patents
強誘電体メモリの制御方法および制御回路Info
- Publication number
- JPH1092184A JPH1092184A JP8242763A JP24276396A JPH1092184A JP H1092184 A JPH1092184 A JP H1092184A JP 8242763 A JP8242763 A JP 8242763A JP 24276396 A JP24276396 A JP 24276396A JP H1092184 A JPH1092184 A JP H1092184A
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- Japan
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- power supply
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Abstract
(57)【要約】
【課題】 電源投入時に強誘電体メモリの内容を破壊し
ないような制御方法および制御回路を提供することを目
的とする。 【解決手段】 電位安定化回路３０は、電源が安定する
までの間、ワード線の電位を”Ｌ”に固定することによ
り、強誘電体記憶素子に記憶されたデータを破壊しない
ようにするものである。これにより、ワード線を”Ｌ”
に固定しＮ型ＭＯＳトランジスタがオフされるため、強
誘電体記憶素子の一端をハイインピーダンスに固定する
ことができる。
ないような制御方法および制御回路を提供することを目
的とする。 【解決手段】 電位安定化回路３０は、電源が安定する
までの間、ワード線の電位を”Ｌ”に固定することによ
り、強誘電体記憶素子に記憶されたデータを破壊しない
ようにするものである。これにより、ワード線を”Ｌ”
に固定しＮ型ＭＯＳトランジスタがオフされるため、強
誘電体記憶素子の一端をハイインピーダンスに固定する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電源投入時に強誘
電体メモリの内容を破壊しないような制御方法、制御回
路に関するものである。
電体メモリの内容を破壊しないような制御方法、制御回
路に関するものである。
【０００２】
【従来の技術】近年、強誘電体からなる記憶素子を用い
た強誘電体メモリが注目されている。
た強誘電体メモリが注目されている。
【０００３】この強誘電体メモリの大きな特徴は、ＲＡ
Ｍ（ランダム・アクセス・メモリ）として使用した場
合、書き換え・読みだし可能であり、かつ電源をオフに
しても記憶内容を保持できることにある。
Ｍ（ランダム・アクセス・メモリ）として使用した場
合、書き換え・読みだし可能であり、かつ電源をオフに
しても記憶内容を保持できることにある。
【０００４】以下、従来の強誘電体メモリの制御方法に
ついて説明する。図４は強誘電体メモリの回路図であ
り、１、２は強誘電体記憶素子、３、４は強誘電体記憶
素子１、２と接続されたＮ型ＭＯＳトランジスタ、５、
６は強誘電体記憶素子１、２に記憶するデータを入力す
るビット線、７はＭＯＳ型トランジスタ３、４を制御し
強誘電体記憶素子１、２にデータを書き込むためのワー
ド線、８は強誘電体記憶素子１、２にデータを入力する
とき基準電位を決定するセルプレート電極である。
ついて説明する。図４は強誘電体メモリの回路図であ
り、１、２は強誘電体記憶素子、３、４は強誘電体記憶
素子１、２と接続されたＮ型ＭＯＳトランジスタ、５、
６は強誘電体記憶素子１、２に記憶するデータを入力す
るビット線、７はＭＯＳ型トランジスタ３、４を制御し
強誘電体記憶素子１、２にデータを書き込むためのワー
ド線、８は強誘電体記憶素子１、２にデータを入力する
とき基準電位を決定するセルプレート電極である。
【０００５】図５は強誘電体メモリの制御回路であり、
２０はチップイネーブル線、２１はチップイネーブル線
２０の信号を反転して出力する反転回路、２２は反転回
路２１の出力と接続されているＯＲ回路、２３は反転回
路２１の出力と接続されているＡＮＤ回路である。
２０はチップイネーブル線、２１はチップイネーブル線
２０の信号を反転して出力する反転回路、２２は反転回
路２１の出力と接続されているＯＲ回路、２３は反転回
路２１の出力と接続されているＡＮＤ回路である。
【０００６】従来、図４の強誘電体メモリのワード線７
は図５の強誘電体メモリの制御回路のＯＲ回路２２の出
力によって制御され、図４のセルプレート電極８は図５
のＡＮＤ回路２３の出力によって制御されていた。
は図５の強誘電体メモリの制御回路のＯＲ回路２２の出
力によって制御され、図４のセルプレート電極８は図５
のＡＮＤ回路２３の出力によって制御されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の強誘電体メモリの制御方法では、電源投入時に電源
が不安定なため強誘電体記憶素子に逆バイアスが印加さ
れ、記憶内容が破壊されてしまうことがあった。
来の強誘電体メモリの制御方法では、電源投入時に電源
が不安定なため強誘電体記憶素子に逆バイアスが印加さ
れ、記憶内容が破壊されてしまうことがあった。
【０００８】具体的には、半導体の構造を考えた場合、
図５に示す各論理回路の入力信号線は供給電源または接
地電源と容量により接続されてしまう。このため、図６
に示すようにｔ0〜ｔ1までの電源投入時等の電源電圧が
不安定な状態では、入力信号線が供給電源または接地電
源のいずれかにより大きな容量を介して接続されている
かによって、その入力信号線の電位が決定されてしま
う。この結果、ビット線５を”Ｈ”、セルプレート電極
８を”Ｌ”として強誘電体記憶素子１、２にデータを記
憶していたにも関わらず、ビット線５が”Ｌ”、セルプ
レート電極８が”Ｈ”となってしまい、データが破壊さ
れてしまうことがあった。
図５に示す各論理回路の入力信号線は供給電源または接
地電源と容量により接続されてしまう。このため、図６
に示すようにｔ0〜ｔ1までの電源投入時等の電源電圧が
不安定な状態では、入力信号線が供給電源または接地電
源のいずれかにより大きな容量を介して接続されている
かによって、その入力信号線の電位が決定されてしま
う。この結果、ビット線５を”Ｈ”、セルプレート電極
８を”Ｌ”として強誘電体記憶素子１、２にデータを記
憶していたにも関わらず、ビット線５が”Ｌ”、セルプ
レート電極８が”Ｈ”となってしまい、データが破壊さ
れてしまうことがあった。
【０００９】本発明は、電源投入時等の電源が不安定な
状態においても、記憶データが破壊されないような強誘
電体記憶装置の制御方法および制御回路を提供すること
を目的とする。
状態においても、記憶データが破壊されないような強誘
電体記憶装置の制御方法および制御回路を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】この課題を解決するため
に本発明は、電源投入時にメモリセルの両端電極の内少
なくとも一方の電極をハイインピーダンスに制御するよ
うに構成したものである。
に本発明は、電源投入時にメモリセルの両端電極の内少
なくとも一方の電極をハイインピーダンスに制御するよ
うに構成したものである。
【００１１】
【発明の実施の形態】本願発明は、電源が安定するまで
の間、強誘電体からなる記憶素子の少なくとも一端をハ
イインピーダンスに制御することを特徴とする強誘電体
メモリの制御方法および制御回路であり、強誘電体記憶
素子のハイインピーダンスに制御された一端の電位が、
他端の電位に追従するという作用を有する。
の間、強誘電体からなる記憶素子の少なくとも一端をハ
イインピーダンスに制御することを特徴とする強誘電体
メモリの制御方法および制御回路であり、強誘電体記憶
素子のハイインピーダンスに制御された一端の電位が、
他端の電位に追従するという作用を有する。
【００１２】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）図１は、本発明の一実施の形態を示す
回路図である。同図において、３０は電位安定化回路で
あり、３２は供給電源、３３は接地電源、３４はＭＯＳ
トランジスタ、３５は供給電源３２とＭＯＳトランジス
タ３４のゲートとの間に接続されたコンデンサ、３６は
ＭＯＳトランジスタ３４のゲートと接地電源３３との間
に接続された抵抗であり、電位安定化回路３０は図４に
示すワード線７の電位を安定にするものである。なお、
図５に示す従来の強誘電体メモリの制御回路と同一の回
路については、図５と同一の符号を付してある。
を用いて説明する。 （実施の形態１）図１は、本発明の一実施の形態を示す
回路図である。同図において、３０は電位安定化回路で
あり、３２は供給電源、３３は接地電源、３４はＭＯＳ
トランジスタ、３５は供給電源３２とＭＯＳトランジス
タ３４のゲートとの間に接続されたコンデンサ、３６は
ＭＯＳトランジスタ３４のゲートと接地電源３３との間
に接続された抵抗であり、電位安定化回路３０は図４に
示すワード線７の電位を安定にするものである。なお、
図５に示す従来の強誘電体メモリの制御回路と同一の回
路については、図５と同一の符号を付してある。
【００１３】本発明の一実施の形態における電位安定化
回路３０は、電源が安定するまでの間、それぞれワード
線７の電位を”Ｌ”に固定することにより、強誘電体記
憶素子１、２に記憶されたデータを破壊しないようにす
るものである。
回路３０は、電源が安定するまでの間、それぞれワード
線７の電位を”Ｌ”に固定することにより、強誘電体記
憶素子１、２に記憶されたデータを破壊しないようにす
るものである。
【００１４】すなわち、ワード線７を”Ｌ”に固定する
ことによりＮ型ＭＯＳトランジスタ３、４がオフされる
ため、強誘電体記憶素子１、２の一端をハイインピーダ
ンスに固定することができる。
ことによりＮ型ＭＯＳトランジスタ３、４がオフされる
ため、強誘電体記憶素子１、２の一端をハイインピーダ
ンスに固定することができる。
【００１５】具体的には、電源投入時から電源が安定す
るまでの間、供給電源３２は交流的な変化を示すためコ
ンデンサ３５は短絡と考えることができ、Ｎ型ＭＯＳト
ランジスタ３４はオンし、ワード線７は接地電源３３に
より”Ｌ”に固定される。
るまでの間、供給電源３２は交流的な変化を示すためコ
ンデンサ３５は短絡と考えることができ、Ｎ型ＭＯＳト
ランジスタ３４はオンし、ワード線７は接地電源３３に
より”Ｌ”に固定される。
【００１６】その後、電源が安定すると供給電源３２は
ある一定の値をとり直流とみなせるため、コンデンサ３
５は開放と考えることができ、コンデンサ３５に蓄積さ
れた電荷は抵抗３６により接地電源３３に放電される。
これにより、電源が安定した後は、ワード線７の電位に
影響を与えることはなくなる。
ある一定の値をとり直流とみなせるため、コンデンサ３
５は開放と考えることができ、コンデンサ３５に蓄積さ
れた電荷は抵抗３６により接地電源３３に放電される。
これにより、電源が安定した後は、ワード線７の電位に
影響を与えることはなくなる。
【００１７】但し、以上のような動作を実現するために
は、コンデンサ３５、抵抗３６の値を適切に設定する必
要がある。
は、コンデンサ３５、抵抗３６の値を適切に設定する必
要がある。
【００１８】つまり、コンデンサ３５は、Ｎ型ＭＯＳト
ランジスタ３４のゲートに寄生する容量よりも大きくな
ければならない。また、コンデンサ３５の容量値と抵抗
３６の抵抗値との積である時定数は、電源投入時からＮ
型ＭＯＳトランジスタ３４がオンし、ワード線７を”
Ｌ”に固定するのに必要な時間を決定するものであるた
め、ある程度大きくする必要がある。
ランジスタ３４のゲートに寄生する容量よりも大きくな
ければならない。また、コンデンサ３５の容量値と抵抗
３６の抵抗値との積である時定数は、電源投入時からＮ
型ＭＯＳトランジスタ３４がオンし、ワード線７を”
Ｌ”に固定するのに必要な時間を決定するものであるた
め、ある程度大きくする必要がある。
【００１９】次に、具体的な動作を図１、２を用いて説
明する。図１に示す回路は遅延素子Ｄ１〜Ｄ４を用い
て、ワード線７とセルプレート電極８のタイミングを保
証（例えば、遅延時間Ｄ１のうちにアドレスを確定す
る）するものである。
明する。図１に示す回路は遅延素子Ｄ１〜Ｄ４を用い
て、ワード線７とセルプレート電極８のタイミングを保
証（例えば、遅延時間Ｄ１のうちにアドレスを確定す
る）するものである。
【００２０】ｔ0〜ｔ1までの電源が安定するまでの間、
電位安定化回路３０により、ワード線７は”Ｌ”に固定
される（図２参照）。
電位安定化回路３０により、ワード線７は”Ｌ”に固定
される（図２参照）。
【００２１】ｔ2においてチップイネーブル線２０が”
Ｌ”になると、遅延時間Ｄ１経過後のｔ3にＯＲ回路２
２によってワード線７は”Ｈ”となる。さらに、遅延時
間Ｄ３経過後のｔ4にＡＮＤ回路２３によってセルプレ
ート電極８は”Ｈ”となる。
Ｌ”になると、遅延時間Ｄ１経過後のｔ3にＯＲ回路２
２によってワード線７は”Ｈ”となる。さらに、遅延時
間Ｄ３経過後のｔ4にＡＮＤ回路２３によってセルプレ
ート電極８は”Ｈ”となる。
【００２２】次に、ｔ5においてチップイネーブル線２
０が”Ｈ”になると、遅延時間Ｄ４経過後のｔ6にセル
プレート電極８は”Ｌ”、遅延時間（Ｄ１＋Ｄ２）経過
後のｔ7にワード線７が”Ｌ”になる。
０が”Ｈ”になると、遅延時間Ｄ４経過後のｔ6にセル
プレート電極８は”Ｌ”、遅延時間（Ｄ１＋Ｄ２）経過
後のｔ7にワード線７が”Ｌ”になる。
【００２３】（実施の形態２）図３は、本発明の他の実
施の形態を示す回路図である。同図において、４０はプ
ルアップ回路であり、供給電源４１が抵抗４２を介して
チップイネーブル線２０に接続されている。
施の形態を示す回路図である。同図において、４０はプ
ルアップ回路であり、供給電源４１が抵抗４２を介して
チップイネーブル線２０に接続されている。
【００２４】プルアップ回路４０はチップイネーブル線
２０を”Ｈ”に固定し、ワード線７を”Ｌ”に固定する
ものである。
２０を”Ｈ”に固定し、ワード線７を”Ｌ”に固定する
ものである。
【００２５】すなわち、プルアップ回路４０は、電源が
安定するまでの間、チップイネーブル線を弱い”Ｈ”に
固定する。その後、電源が安定すると、プルアップ回路
４０が出力する”Ｈ”は弱いため、これに妨げられるこ
となくチップイネーブル線２０のレベルは前段の出力に
より決定される。
安定するまでの間、チップイネーブル線を弱い”Ｈ”に
固定する。その後、電源が安定すると、プルアップ回路
４０が出力する”Ｈ”は弱いため、これに妨げられるこ
となくチップイネーブル線２０のレベルは前段の出力に
より決定される。
【００２６】このため、抵抗４２の抵抗値は、大きめに
設定しプルアップ回路４０の駆動能力を小さくしておく
必要がある。
設定しプルアップ回路４０の駆動能力を小さくしておく
必要がある。
【００２７】なお、具体的な動作は、図２に示す図１の
強誘電体メモリの制御回路と同一である。
強誘電体メモリの制御回路と同一である。
【００２８】
【発明の効果】以上のように本発明によれば、電源投入
時にメモリセルの両電極間に電位差は生じないのでメモ
リセルのデータ破壊を防止できるという効果が得られ
る。
時にメモリセルの両電極間に電位差は生じないのでメモ
リセルのデータ破壊を防止できるという効果が得られ
る。
【図１】本発明の一実施の形態における強誘電体メモリ
の制御回路の回路図
の制御回路の回路図
【図２】本発明の一実施の形態における強誘電体メモリ
の制御回路のタイミングチャート
の制御回路のタイミングチャート
【図３】本発明の他の実施の形態における強誘電体メモ
リの制御回路の回路図
リの制御回路の回路図
【図４】強誘電体メモリの回路図
【図５】従来の強誘電体メモリの制御回路の回路図
【図６】従来の強誘電体メモリの制御回路のタイミング
チャート
チャート
２０ チップイネーブル線 ２１ 反転回路 ２２ ＯＲ回路 ２３ ＡＮＤ回路 ３０ 電位安定化回路 ３２ 供給電源 ３３ 接地電源 ３４ ＭＯＳトランジスタ ３５ コンデンサ ３６ 抵抗 ４０ プルアップ回路 ４１ 供給電源 ４２ 抵抗
Claims (4)
- 【請求項１】 電源が安定するまでの間、強誘電体から
なる記憶素子の少なくとも一端をハイインピーダンスに
制御することを特徴とする強誘電体メモリの制御方法。 - 【請求項２】 電源が安定するまでの間、強誘電体から
なる記憶素子の少なくとも一端をハイインピーダンスに
制御することを特徴とする強誘電体メモリの制御回路。 - 【請求項３】 強誘電体からなる記憶素子の少なくとも
一端がＭＯＳ型トランジスタを介して入力端子に接続さ
れている強誘電体メモリに対して、 電源が安定するまでの間、前記ＭＯＳ型トランジスタを
オフすることにより前記強誘電体からなる記憶素子の少
なくとも一端をハイインピーダンスに制御することを特
徴とする強誘電体メモリの制御方法。 - 【請求項４】 強誘電体からなる記憶素子の少なくとも
一端がＭＯＳ型トランジスタを介して入力端子に接続さ
れている強誘電体メモリに対して、 電源が安定するまでの間、前記ＭＯＳ型トランジスタを
オフすることにより前記強誘電体からなる記憶素子の少
なくとも一端をハイインピーダンスに制御することを特
徴とする強誘電体メモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242763A JPH1092184A (ja) | 1996-09-13 | 1996-09-13 | 強誘電体メモリの制御方法および制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242763A JPH1092184A (ja) | 1996-09-13 | 1996-09-13 | 強誘電体メモリの制御方法および制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092184A true JPH1092184A (ja) | 1998-04-10 |
Family
ID=17093920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242763A Pending JPH1092184A (ja) | 1996-09-13 | 1996-09-13 | 強誘電体メモリの制御方法および制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092184A (ja) |
-
1996
- 1996-09-13 JP JP8242763A patent/JPH1092184A/ja active Pending
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