JPH1078975A - 論理検証装置 - Google Patents

Abstract

(57)【要約】 【課題】 対象となる回路の論理検証が高速で行なえる
論理検証装置を提供すること。 【解決手段】 論理検証装置は、対象となる回路から同
期回路ブロックと非同期回路ブロックとを抽出するため
の同期回路ブロック抽出部１０２と、非同期回路ブロッ
クを複数の回路ブロックに細分化し細分化された複数の
回路ブロックに基づいて同期回路ブロックと非同期回路
ブロックとを抽出するための細分化抽出部１０５とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
論理検証を行なうための論理検証装置に関し、特に、対
象となる回路から同期回路を抽出して論理検証を行なう
論理検証装置に関する。

【０００２】

【従来の技術】近年、計算機の処理能力が向上し、半導
体集積回路の論理検証に使用される論理検証装置の高速
化、多機能化が進んでいる。その一方で、半導体集積回
路の高密度化、多機能化に伴い、その回路規模は増大す
る傾向にあり、さらに高速な論理検証装置に対する要望
が高まっている。

【０００３】図８は、従来の論理検証装置における論理
検証の処理手順を示す図である。以後、論理検証は機能
検証とタイミング検証とを含んだものとして説明する。
まず、設計レベルとしてビヘイビアまたはＲＴＬ（Regi
ster Transfer Level ）での設計を行なう（Ｓ８０
１）。ビヘイビアレベルでの設計は動作レベル設計の１
つであり、システムを回路のアーキテクチュアにとらわ
れずに、仕様・アルゴリズムとして記述して設計を行な
う手法である。また、ＲＴＬの設計は機能レベル設計の
１つであり、レジスタ（記憶素子）を明示し、レジスタ
間のデータ転送を記述して設計を行なう手法である。こ
れらビヘイビアレベルとＲＴＬの設計に使用される言語
は、一般にハードウェア記述言語と呼ばれている。

【０００４】次に、ビヘイビアレベルまたはＲＴＬで設
計されたものが機能的に正しいものであるか否かを検証
する（Ｓ８０２）。ビヘイビアレベルまたはＲＴＬに対
応した論理検証ツールを使用すれば、高速でシミュレー
ションが行なえる。

【０００５】機能的に正しいことが検証されれば、ビヘ
イビアレベルまたはＲＴＬで記述されたものを論理合成
して（Ｓ８０３）、ゲートレベルの回路に変換する（Ｓ
８０４）。通常、ビヘイビアレベルまたはＲＴＬの設計
では、同期回路の設計しか行なえない。したがって、同
期回路と非同期回路が混在する回路設計を行なう場合
は、ゲートレベルで非同期回路部分の設計を行なって、
Ｓ８０３で論理合成されたゲートレベルの同期回路と合
成を行なう必要が生ずる。

【０００６】回路設計者は、非同期回路部分をＣＡＤ
（Computer Aided Design ）等により入力し（Ｓ８０
５）、ゲートレベルの非同期回路（Ｓ８０６）をＳ８０
３で論理合成されたゲートレベルの同期回路と合成して
所望の回路図が完成する。

【０００７】この同期回路／非同期回路混在の回路に対
しては、ゲートレベルでの機能検証とタイミング検証と
が行なわれる（Ｓ８０７）。これらの検証結果が正しけ
れば、サインオフとなる（Ｓ８０８）。サインオフと
は、論理検証（機能検証とタイミング検証）が終了し、
マスクの発注が可能な状態となったことを意味する。

【０００８】

【発明が解決しようとする課題】上述した同期回路／非
同期回路混在の回路設計および論理検証において、設計
レベルがビヘイビアやＲＴＬの上位レベルの設計である
にもかかわらず、論理検証はゲートレベルで行なわなけ
ればならない。これは、ビヘイビアレベルやＲＴＬでの
設計が同期回路にしか対応できず非同期回路に対応でき
ないからである。したがって、ビヘイビアレベルやＲＴ
Ｌの設計レベルに対応した高速な論理検証ツールが使用
できず、論理検証に要する時間が長くなる。その結果、
回路規模の増大に伴って論理検証に要する時間は、ます
ます長大化するという問題点がある。

【０００９】本発明は、上記問題点を解決するためにな
されたもので、請求項１〜５の発明の目的は、対象とな
る回路の論理検証が高速で行なえる論理検証装置を提供
することである。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、対象となる回路の論理検証を行なうための論理検証
装置であって、対象となる回路から同期回路ブロックと
非同期回路ブロックとを抽出するための抽出手段と、非
同期回路ブロックを複数の回路ブロックに細分化し、細
分化された複数の回路ブロックに基づいて同期回路ブロ
ックと非同期回路ブロックとを抽出するための細分化抽
出手段とを含む。

【００１１】細分化抽出手段が、非同期回路ブロックの
中からさらに同期回路ブロックを抽出することによっ
て、論理検証に要する時間を短縮している。

【００１２】請求項２に記載の論理検証は、請求項１記
載の論理検証装置であって、論理検証装置はさらに細分
化抽出手段によって抽出された同期回路ブロックと非同
期回路ブロックとの回路接続情報に基づいて出力の遅延
値が必要な素子を特定するための要遅延値素子特定手段
を含む。

【００１３】要遅延値素子特定手段が、対象となる回路
の中から出力の遅延値が必要な素子を特定することによ
って、論理検証に要する時間を短縮している。

【００１４】請求項３に記載の論理検証装置は、請求項
１または２記載の論理検証装置であって、論理検証装置
はさらに細分化抽出手段によって抽出された同期回路ブ
ロックと非同期回路ブロックとの回路接続情報に基づい
て、タイミングチェックが必要な素子を特定するための
要タイミングチェック素子特定手段を含む。

【００１５】要タイミングチェック素子特定手段が、対
象となる回路の中からタイミングチェックが必要な素子
を特定することによって、論理検証に要する時間を短縮
している。

【００１６】請求項４に記載の論理検証装置は、請求項
３記載の論理検証装置であって、論理検証装置はさらに
タイミングチェックが必要な素子の中から外部入力信号
間のスキューの影響を受ける素子を特定しスキューの影
響を受ける素子のタイミングチェック値にスキューマー
ジンを加算するためのスキューマージン加算手段を含
む。

【００１７】スキューマージン加算手段が、ピン間スキ
ューの影響を受ける素子を特定し、この素子のタイミン
グチェック値にスキューマージンを加算することによっ
て、ピン間スキューを考慮したタイミング検証が行な
え、論理検証に要する時間を短縮できる。

【００１８】請求項５に記載の論理検証装置は、請求項
１〜４のいずれかに記載の論理検証装置であって、論理
検証装置は細分化抽出手段によって抽出された同期回路
ブロックを上位の設計レベルとして論理検証を行なう。

【００１９】非同期回路ブロックから抽出された同期回
路ブロックを上位の設計レベルで設計された回路とみな
すことによって、上位の設計レベルに対応した論理検証
ツールの使用が可能となり、論理検証に要する時間を短
縮できる。

【００２０】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１におけ
る論理検証装置の構成を示すブロック図である。論理検
証装置は、検証対象の回路接続情報が格納される対象回
路格納ファイル１０１、検証対象の回路接続情報から同
期回路ブロックと非同期回路ブロックとを抽出するため
の同期回路ブロック抽出部１０２、同期回路ブロック抽
出部１０２が抽出した非同期回路ブロックを格納するた
めの第１の非同期回路ブロック格納ファイル１０３、同
期回路ブロック抽出部１０２が抽出した同期回路ブロッ
クを格納するための第１の同期回路ブロック格納ファイ
ル１０４、同期回路ブロック抽出部１０２が抽出した非
同期回路ブロックの中からさらに同期回路ブロックと非
同期回路ブロックとを抽出するための細分化抽出部１０
５、細分化抽出部１０５が抽出した非同期回路ブロック
を格納するための第２の非同期回路ブロック格納ファイ
ル１０６、および細分化抽出部１０５が抽出した同期回
路ブロックを格納するための第２の同期回路ブロック格
納ファイル１０７を含む。

【００２１】次に実施の形態１における論理検証装置の
処理手順を図２および図３を用いて説明する。検証対象
の回路として図２に示す回路接続情報が対象回路格納フ
ァイル１０１に格納されているとする。ただし、図２は
全体の回路の一部だけを示している。

【００２２】同期回路ブロック抽出部１０２は、回路ブ
ロック２０１の中から同期回路ブロックと非同期回路ブ
ロックとを抽出する。同期回路ブロック抽出部１０２
は、たとえば、クロック信号ＣＬＫ１に同期してデータ
転送を行なう順序回路素子２２１および２２２と、これ
らの順序回路素子のデータ転送経路上にある組合せ回路
２１１および２１２とを同期回路ブロック２０２として
抽出する。同様に、同期回路ブロック抽出部１０２は、
クロック信号ＣＬＫ２に同期してデータ転送を行なう順
序回路素子２２３および２２４と、これらの順序回路素
子のデータ転送経路上にある組合せ回路２１３および２
１４とを同期回路ブロック２０３として抽出する。

【００２３】同期回路ブロック抽出部１０２は、同期回
路ブロックとして抽出できなかった部分を非同期回路ブ
ロックとする。たとえば、回路ブロック２０４内の順序
回路素子３２１および３２２はクロック信号ＣＬＫ３に
同期してデータ転送を行なっている。しかし、次段の順
序回路素子３２３はクロック信号ＣＬＫ４に同期してデ
ータ転送を行なっており、さらに次段の順序回路素子３
２４はクロック信号ＣＬＫ５に同期してデータ転送を行
なっている。また、順序回路素子３２４の出力はクロッ
ク信号ＣＬＫ３′に同期してデータ転送される順序回路
素子３２５に入力されており、その出力はクロック信号
ＣＬＫ３′に同期して順序回路素子３２６と３２７とに
より順次転送される。したがって、同期回路ブロック抽
出部１０２は、これらの順序回路素子３２１〜３２７
と、順序回路素子のデータ転送経路上にある組合せ回路
３１１〜３１６とを非同期回路ブロック２０４として抽
出する。

【００２４】同期回路ブロック抽出部１０２は、抽出し
た同期回路ブロック２０２および２０３を第１の同期回
路ブロック格納ファイル１０４に格納し、抽出した非同
期回路ブロック２０４を第１の非同期回路ブロック格納
ファイル１０３に格納する。

【００２５】次に、細分化抽出部１０５は、第１の非同
期回路ブロック格納ファイル１０３に格納された非同期
回路ブロックを読出し、この非同期回路ブロックを細分
化して同期回路ブロックを抽出する。たとえば、細分化
抽出部１０５が図３に示す非同期回路ブロック２０４を
読出したとする。まず、クロック信号ＣＬＫ３に同期し
てデータ転送を行なう順序回路素子３２１および３２２
と、これらの順序回路素子のデータ転送経路上にある組
合せ回路３１１および３１２とを同期回路ブロック３０
１として抽出する。同様に、細分化抽出部１０５は、ク
ロック信号ＣＬＫ３′に同期してデータ転送を行なう順
序回路素子３２５〜３２７と、これらの順序回路素子の
データ転送経路上にある組合せ回路３１５および３１６
とを同期回路ブロック３０２として抽出する。また、細
分化抽出部１０５は、異なるクロック信号ＣＬＫ４とＣ
ＬＫ５とに同期してそれぞれデータ転送を行なう順序回
路素子３２３および３２４と、これらの順序回路素子の
間の組合せ回路３１３とを非同期回路ブロック３０３と
して格納する。このように、細分化抽出部１０５は、ま
ず非同期回路ブロック２０４を同期回路ブロック３０１
および３０２と、非同期回路ブロック３０３とに細分化
する。

【００２６】細分化抽出部１０５は、細分化された同期
回路ブロック３０１および３０２との解析をさらに行な
う。すなわち、同期回路ブロック３０１内のクロック信
号ＣＬＫ３と同期回路ブロック３０２内のＣＬＫ３′と
は同一の信号ではないが、クロック信号ＣＬＫ３′はＣ
ＬＫ３に対して組合せ回路（ここではバッファ）３１４
のみを介した関係にあり、かつ、クロック信号ＣＬＫ
３′にはクロック信号ＣＬＫ３の論理が確実に伝搬（組
合せ回路３１４の遅延値分だけ遅れて）するので、同期
回路ブロック３０１および３０２を１つの同期回路ブロ
ックとして抽出して第２の同期回路ブロック格納ファイ
ル１０７に格納し、非同期回路ブロック３０３を第２の
非同期回路ブロック格納ファイル１０６に格納する。

【００２７】以上説明したように、実施の形態１におけ
る論理検証装置は、非同期回路ブロックを細分化するこ
とによってさらに同期回路ブロックを抽出することが可
能となる。

【００２８】前述したタイミング検証とは、設計された
論理回路にタイミングに関する問題があるか否かを検証
することであり、たとえば、順序回路素子のセットアッ
プ時間とホールド時間が満たされているか否か（メタス
テーブルが発生しないか否か）、順序回路素子のクロッ
ク信号にスパイクが発生しないか否か、あるいはレーシ
ングが発生しないか否か等を検証する。

【００２９】タイミング検証は、動的タイミング検証と
静的タイミング検証とに大きく分けられる。動的タイミ
ング検証は、実際に回路にテストパターンを入力してタ
イミング検証を行なうものである。一方、静的タイミン
グ検証は回路情報だけからタイミング検証を行なうもの
である。たとえば、同期回路の場合は順序回路素子間の
クリティカルパスの遅延値を計算してその遅延値とクロ
ック信号のタイミングにより検証が可能であるので、静
的タイミング検証を適用できる。しかし、非同期回路は
このような方式が適用できないので、実際に回路にテス
トパターンを入力して検証を行なう動的タイミング検証
を適用する必要がある。静的タイミング検証は、実際に
シミュレーションを行なわないので、動的タイミング検
証と比較して高速に検証が行なえる。

【００３０】また、機能検証として、仮想遅延、詳細遅
延、単位遅延、サイクルベース等のシミュレーションが
行なわれる。仮想遅延による機能検証は、各素子の遅延
値をファンアウト数から算出してシミュレーションを行
なうもので、配置配線前のシミュレーションに使用され
る。詳細遅延による機能検証は、配置配線後の配線容量
等を考慮して遅延値を算出してシミュレーションを行な
うものである。単位遅延による機能検証は、すべての素
子の遅延値を同一にしてシミュレーションを行なうもの
である。また、サイクルベースによる機能検証では、す
べての素子の遅延値を考慮しないでシミュレーションを
行なう。

【００３１】同期回路は、通常タイミング検証で正常と
判断されれば、同期回路に入力される信号に対して同期
回路内の各素子の論理は一様に定まるので、上述した各
機能検証のいずれを用いても同じ結果が得られる。した
がって、同期回路の場合は高速に検証できる単位遅延や
サイクルベースによる機能検証が適用できる。しかし、
非同期回路の場合は単位遅延やサイクルベースによる機
能検証を行なうと、非同期回路内の論理が逆になる可能
性があるので、低速にしか検証が行なえない仮想遅延や
詳細遅延による機能検証を行なう必要がある。

【００３２】実施の形態１における論理検証装置は、従
来非同期回路として扱われていた回路ブロックを細分化
することによって、同期回路ブロックを抽出することが
可能となるので、上述したように高速な機能検証ツール
とタイミング検証ツールとを適用することが可能とな
り、論理検証の高速化が可能となる。

【００３３】［実施の形態２］図４は、本発明の実施の
形態２における論理検証装置の構成を示すブロック図で
ある。論理検証装置は、実施の形態１で説明した第２の
非同期回路ブロック格納ファイル１０６および第２の同
期回路ブロック格納ファイル１０７、同期回路ブロック
内のタイミングチェックが必要な素子を特定するための
要タイミングチェック素子特定部４０１、同期回路ブロ
ック内の出力の遅延値が必要な素子を特定するための要
遅延値素子特定部４０２、タイミングチェックが必要な
素子を格納するための要タイミングチェック素子格納フ
ァイル４０３、ならびに出力の遅延値が必要な素子を格
納するための要遅延値素子格納ファイル４０４を含む。

【００３４】次に、実施の形態２における論理検証装置
の処理手順を図３を用いて説明する。実施の形態１にお
いて同期回路ブロックとして抽出された回路ブロック３
０１および３０２の回路接続情報が第２の同期回路ブロ
ック格納ファイル１０７に格納されている。また、非同
期回路ブロックとして抽出された回路ブロック３０３の
回路接続情報が第２の非同期回路ブロック格納ファイル
１０６に格納されている。

【００３５】要タイミングチェック素子特定部４０１
は、同期回路ブロック３０１および３０２と非同期回路
ブロック３０３との回路接続情報の中からタイミングチ
ェックが必要な順序回路素子を特定する。まず、要タイ
ミングチェック素子特定部４０１は、第２の非同期回路
ブロック格納ファイル１０６と第２の同期回路ブロック
格納ファイル１０７とから同期回路ブロック３０１およ
び３０２と、非同期回路ブロック３０３との回路接続情
報を読出す。ただし、実際には同期回路ブロック３０１
および３０２は同じ回路ブロックに含まれる。

【００３６】同期回路ブロック３０１内の順序回路素子
３２１は、同期回路ブロック３０１内では初段の順序回
路素子であるのでタイミングチェックが必要な素子とし
て特定される。順序回路素子３２２のデータ端子には、
同じクロック信号ＣＬＫ３に同期してデータ転送を行な
う順序回路素子３２１の出力が組合せ回路３１２を介し
て入力される。したがって、順序回路素子３２２のセッ
トアップ時間とホールド時間とは必ず満たされるとし
て、順序回路素子３２２はタイミングチェックが必要な
素子から除外される。

【００３７】同様にして、同期回路ブロック３０２内の
初段の順序回路素子３２５がタイミングチェックが必要
な素子として特定され、順序回路素子３２６および３２
７とがタイミングチェックが必要な素子から除外され
る。非同期回路ブロック３０３内の順序回路素子３２３
は初段の順序回路素子であるのでタイミングチェック値
が必要な素子として特定される。また、順序回路素子３
２４はクロック信号ＣＬＫ５に同期してデータ転送を行
なうが、そのデータ端子に入力される信号はクロック信
号ＣＬＫ４に同期してデータ転送を行なう順序回路素子
３２３の出力信号の組合せ回路３１３を介した信号が入
力されるので、セットアップ時間とホールド時間とが満
たされるか否かが定かでない。したがって、順序回路素
子３２４はタイミングチェックが必要な素子として特定
される。

【００３８】以上のようにして、要タイミングチェック
素子特定部４０１がタイミングチェックが必要であると
判定した順序回路素子３２１、３２３、３２４および３
２５を要タイミングチェック素子格納ファイル４０３に
格納する。

【００３９】要遅延値素子特定部４０２は、同期回路ブ
ロック３０１および３０２と非同期回路ブロック３０３
との回路接続情報の中から出力の遅延値が必要な素子を
特定する。まず、要遅延値素子特定部４０２は、第２の
非同期回路ブロック格納ファイル１０６と第２の同期回
路ブロック格納ファイル１０７とから同期回路ブロック
３０１および３０２と、非同期回路ブロック３０３との
回路接続情報を読出す。

【００４０】同期回路ブロック３０１内の順序回路素子
３２１はタイミングチェックが必要な素子であるので、
そのデータ端子に入力される組合せ回路３１１の出力の
遅延値が必要となり、組合せ回路３１１は出力の遅延値
が必要な素子として特定される。また、同期回路ブロッ
ク３０１内の最終段の順序回路素子３２２の出力信号は
他の回路ブロック３０３に入力され、その初段の順序回
路素子３２３でタイミングチェックが必要であるので、
順序回路素子３２２の出力の遅延値は必要となる。した
がって、順序回路素子３２２は出力の遅延値が必要な素
子として特定される。順序回路素子３２１と組合せ回路
３１２とは出力の遅延値が必要な素子から除外される。

【００４１】同期回路ブロック３０２内の順序回路素子
３２５はタイミングチェックが必要な素子であるので、
そのクロック端子に入力される組合せ回路３１４の出力
の遅延値が必要となり、組合せ回路３１４は出力の遅延
値が必要な素子として特定される。また、同期回路ブロ
ック３０２内の最終段の順序回路素子３２７は出力の遅
延値が必要な素子として特定される。順序回路素子３２
５および３２６と組合せ回路３１５および３１６とは出
力の遅延値が必要な素子から除外される。

【００４２】非同期回路ブロック３０３内の順序回路素
子３２４はタイミングチェックが必要な素子であるの
で、そのデータ端子に入力される組合せ回路３１３の出
力の遅延値が必要となり、組合せ回路３１３は出力の遅
延値が必要な素子として特定される。順序回路素子３２
３の出力は組合せ回路３１３を介して順序回路素子３２
４のデータ端子に入力される。したがって、順序回路素
子３２４のタイミングチェックに影響を与えるので、順
序回路素子３２３は出力の遅延値が必要な素子として特
定される。また、順序回路素子３２４の出力は他の回路
ブロックに入力され、その初段の順序回路素子３２５で
タイミングチェックが必要であるので、出力の遅延値が
必要な素子として特定される。

【００４３】以上のようにして、要遅延値素子特定部４
０２が出力の遅延値が必要であると判定した順序回路素
子３２２、３２３、３２４および３２７と組合せ回路３
１１、３１３および３１４とを要遅延値素子格納ファイ
ル４０４に格納する。

【００４４】実施の形態２における論理検証装置は、同
期回路ブロック、非同期回路ブロック内の素子の中から
タイミングチェックが必要な素子と出力の遅延値が必要
な素子とを特定する。これによって、動的タイミング検
証の際に、特定された素子以外の素子に遅延値、タイミ
ングチェック値を設定する必要がなくなり、動的タイミ
ング検証の高速化が図れる。また、特定されなかった素
子に関しては、実施の形態１で説明したように静的タイ
ミング検証で検証が行なえるので、これらの素子の動的
タイミング検証は行なう必要がない。

【００４５】［実施の形態３］図５は、本発明の実施の
形態３における論理検証装置の構成を示すブロック図で
ある。論理検証装置は、実施の形態２で説明した要タイ
ミングチェック素子格納ファイル４０３、タイミング検
証のためのタイミングチェック値を格納するためのタイ
ミングチェック値格納ファイル５０１、ピン間スキュー
のマージン値を格納するためのスキューマージン格納フ
ァイル５０２、スキューの影響を受ける素子を特定して
その素子のタイミングチェック値にスキューマージンを
加算するためのスキューマージン加算部５０３、および
スキューマージンが加算されたタイミングチェック値を
格納するためのマージン付タイミングチェック値格納フ
ァイル５０４を含む。

【００４６】まず、スキューマージン加算部５０３は、
要タイミングチェック素子格納ファイル４０３からタイ
ミングチェックが必要な素子を読出す。たとえば、検証
対象となる回路接続情報に図６に示す回路が含まれてい
た場合、実施の形態１における図１の細分化抽出部１０
５は細分化によって同期回路ブロック６０２および６０
４と非同期回路ブロック６０３とを抽出する。順序回路
素子６１１〜６１４はクロック信号ＣＬＫ６に同期して
データ転送を行なうが、順序回路素子６１２のみがリセ
ット端子を有する。外部入力ピンＲ１は、クロック信号
ＣＬＫ６と非同期として扱われるので順序回路素子６１
２は非同期回路ブロック６０３として抽出される。その
結果、順序回路素子６１１は同期回路ブロック６０２と
して抽出され、順序回路素子６１３および６１４とは同
期回路ブロック６０４として抽出される。

【００４７】実施の形態２における図４の要タイミング
チェック素子特定部４０１は、タイミングチェックが必
要な素子として順序回路素子６１１〜６１３を特定す
る。したがって、スキューマージン加算部５０３は順序
回路素子６１１〜６１３の回路接続情報を読出すことに
なる。スキューマージン加算部５０３は、タイミングチ
ェックが必要な素子の中からピン間スキューの影響を受
ける素子を特定する。

【００４８】生産されたＬＳＩのＡＣ特性、ＤＣ特性等
の試験を行なうＬＳＩテスタにおいては、通常ピン間ス
キューが存在する。ピン間スキューとは、ＬＳＩの入力
ピンに信号波形を入力する際に生ずる波形のずれによっ
て発生するタイミングのずれのことをいう。

【００４９】順序回路素子６１１のデータ端子とクロッ
ク端子とには、それぞれ外部入力信号ＤＩ１とＣＬＫ６
とが入力されるので、ピン間スキューの影響を受ける素
子として特定される。順序回路素子６１２のリセット端
子とクロック端子とには、それぞれ外部入力信号Ｒ１と
ＣＬＫ６とが入力されるので、ピン間スキューの影響を
受ける素子として特定される。また、順序回路素子６１
３は同期回路ブロック６０４の中の初段の順序回路素子
であるのでピン間スキューの影響を受ける素子として特
定される。

【００５０】スキューマージン加算部５０３は、ピン間
スキューの影響を受けると判定した素子に対しては、タ
イミングチェック値格納ファイル５０１とスキューマー
ジン値格納ファイル５０３とから、それぞれタイミング
チェック値とスキューマージンとを読出して、タイミン
グチェック値にスキューマージンを加算してその値をマ
ージン付タイミングチェック値格納ファイル５０４に格
納する。ただし、順序回路素子６１１に対してはデータ
端子とクロック端子とに入力されるタイミングチェック
値にスキューマージンが加算され、順序回路素子６１２
に対してはリセット端子とクロック端子とに入力される
タイミングチェック値にスキューマージンが加算され、
順序回路素子６１３に対してはデータ端子とクロック端
子とに入力されるタイミングチェック値にスキューマー
ジンが加算される。したがって、順序回路素子６１２の
データ端子とクロック端子とに入力されるタイミングチ
ェック値にはスキューマージンは加算されない。

【００５１】以上説明したように、実施の形態３におけ
る論理検証装置は実施の形態２で特定されたタイミング
チェックが必要な素子に対してタイミングチェック値に
スキューマージンを加算することによって、ＬＳＩテス
タのピン間スキューを考慮した論理検証が可能となる。

【００５２】［実施の形態４］図７は、本発明の実施の
形態４における論理検証装置を使用した場合の論理検証
の手順を示す図である。論理検証装置の構成およびそれ
らの機能は、図１、２および５を用いて説明した実施の
形態１〜３における論理検証装置と同じであるので詳細
な説明は繰返さない。

【００５３】まず、同期回路の場合には、設計者はビヘ
イビアレベルまたはＲＴＬでの設計が可能である（Ｓ７
０１）。これらの設計レベルでの設計が終了すれば、設
計が正しいものであるか否かを機能検証によって判定す
る。設計したものに機能的な誤りがある場合は、再度ビ
ヘイビアレベルまたはＲＴＬでの設計を行なう（Ｓ７０
２）。機能検証は、上位の設計レベルに対応した高速な
検証ツールが使用できる。

【００５４】設計したものが機能的に正しいと判断した
場合には、ビヘイビアレベルまたはＲＴＬで設計された
ものを論理合成して（Ｓ７０３）、ゲートレベルの論理
回路に変換する（Ｓ７０４）。ゲートレベルの論理回路
は、上位の設計レベル（ビヘイビアレベルまたはＲＴ
Ｌ）で設計されたものと等価であるか否かの検証がフォ
ーマルベリファイアによって可能である（Ｓ７０５）。
ゲートレベルの論理回路の機能検証は、上記Ｓ７０１〜
Ｓ７０５の処理を繰返すことによって行なえる。

【００５５】次に、ゲートレベルの論理回路のタイミン
グ検証を行なう（Ｓ７０６）。この論理回路は同期回路
であるので、高速に検証が可能な静的タイミング検証が
行なえる。実施の形態３で説明したピン間スキューを考
慮したタイミング検証を適用すれば、ＬＳＩテスタと等
価な検証が可能となる。ゲートレベルの論理回路がタイ
ミング的に問題がないと判断されれば、サインオフとな
る（Ｓ７０７）。

【００５６】また、設計する回路が同期回路と非同期回
路が混在する場合には、非同期回路ブロックをゲートレ
ベルで設計する（Ｓ７０８）。非同期回路ブロックに対
しては、実施の形態１で説明したように非同期回路ブロ
ックを細分化した後同期回路ブロックを抽出すれば（Ｓ
７１０）、その同期回路ブロックは上位の設計レベルに
移行することが可能となる。すなわち、実施の形態２で
説明したように、同期回路ブロックを特定の素子の値
（遅延値、タイミングチェック値）で規定されるように
マクロ的に表現すれば、上位のレベル（ビヘイビアレベ
ルまたはＲＴＬ）で設計されたものと同様に扱えるよう
になる。

【００５７】また、ゲートレベルに変換された同期回路
（Ｓ７０４）と、非同期回路（Ｓ７０８）とを合成して
実施の形態２と３を適用することが可能である。実施の
形態２を適用した場合、出力の遅延値が必要な素子とタ
イミングチェックが必要な素子とを特定できるのでタイ
ミング検証と機能検証とが高速に行なえる。実施の形態
３を適用した場合、さらにピン間スキューを考慮したタ
イミング検証が可能となる（Ｓ７１２）。Ｓ７１２で問
題がないと判断されればサインオフとなる（Ｓ７０
７）。

【００５８】以上説明したように、実施の形態４では実
施の形態１〜３を適宜適用することによって、論理検証
の高速化が図れ、ピン間スキューを考慮したタイミング
検証も可能となる。

【００５９】

【発明の効果】請求項１における論理検証装置によれ
ば、従来非同期回路として扱われていた回路ブロックを
細分化することによって、同期回路ブロックを抽出する
ことが可能となるので、高速な機能検証ツールとタイミ
ング検証ツールとを適用することが可能となり、論理検
証の高速化が可能となった。

【００６０】請求項２における論理検証装置によれば、
請求項１に記載の発明の効果に加え、出力の遅延値が必
要な素子を特定することにより、論理検証の高速化が可
能となった。

【００６１】請求項３における論理検証装置によれば、
請求項１または２に記載の発明の効果に加え、タイミン
グチェックが必要な素子を特定することにより、論理検
証の高速化が可能となった。

【００６２】請求項４における論理検証装置によれば、
請求項３に記載の発明の効果に加え、タイミングチェッ
クが必要な素子に対してタイミングチェック値にスキュ
ーマージンを加算することによって、ＬＳＩテスタのピ
ン間スキューを考慮した論理検証が可能となった。

【００６３】請求項５における論理検証装置によれば、
請求項１〜４に記載の発明の効果に加え、従来非同期回
路として扱われていた回路ブロックを細分化して抽出さ
れた同期回路を上位の設計レベルとして扱うことによ
り、より高速な論理検証が可能となった。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における論理検証装置
の構成を示すブロック図である。

【図２】 同期回路と非同期回路が混在する論理回路の
一例を示す図である。

【図３】 非同期回路として抽出された回路ブロックを
細分化した後の図である。

【図４】 本発明の実施の形態２における論理検証装置
の構成を示すブロック図である。

【図５】 本発明の実施の形態３における論理検証装置
の構成を示すブロック図である。

【図６】 ピン間スキューを考慮する必要がある論理回
路の一例を示す図である。

【図７】 本発明の実施の形態４における論理検証装置
を使用した場合の論理検証の手順を示す図である。

【図８】 従来の論理検証装置における論理検証の処理
手順を示す図である。

【符号の説明】

１０１ 対象回路格納ファイル、１０２ 同期回路ブロ
ック抽出部、１０３第１の非同期回路ブロック格納ファ
イル、１０４ 第１の同期回路ブロック格納ファイル、
１０５ 細分化抽出部、１０６ 第２の非同期回路ブロ
ック格納ファイル、１０７ 第２の同期回路ブロック格
納ファイル、４０１ 要タイミングチェック素子特定
部、４０２ 要遅延値素子特定部、４０３ 要タイミン
グチェック素子格納ファイル、４０４ 要遅延値素子格
納ファイル、５０１ タイミングチェック値格納ファイ
ル、５０２ スキューマージン格納ファイル、５０３
スキューマージン加算部、５０４ マージン付タイミン
グチェック値格納ファイル。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 対象となる回路の論理検証を行なうため
   の論理検証装置であって、 前記対象となる回路から同期回路ブロックと非同期回路
   ブロックとを抽出するための抽出手段と、 前記非同期回路ブロックを複数の回路ブロックに細分化
   し、該細分化された複数の回路ブロックに基づいて同期
   回路ブロックと非同期回路ブロックとを抽出するための
   細分化抽出手段とを含む論理検証装置。
2. 【請求項２】 前記論理検証装置はさらに、前記細分化
   抽出手段によって抽出された同期回路ブロックと非同期
   回路ブロックとの回路接続情報に基づいて、出力の遅延
   値が必要な素子を特定するための要遅延値素子特定手段
   を含む、請求項１記載の論理検証装置。
3. 【請求項３】 前記論理検証装置はさらに、前記細分化
   抽出手段によって抽出された同期回路ブロックと非同期
   回路ブロックとの回路接続情報に基づいて、タイミング
   チェックが必要な素子を特定するための要タイミングチ
   ェック素子特定手段を含む、請求項１または２記載の論
   理検証装置。
4. 【請求項４】 前記論理検証装置はさらに、前記タイミ
   ングチェックが必要な素子の中から外部入力信号間のス
   キューの影響を受ける素子を特定し、該スキューの影響
   を受ける素子のタイミングチェック値にスキューマージ
   ンを加算するためのスキューマージン加算手段を含む、
   請求項３記載の論理検証装置。
5. 【請求項５】 前記論理検証装置は、前記細分化抽出手
   段によって抽出された同期回路ブロックを上位の設計レ
   ベルとして論理検証を行なう、請求項１〜４のいずれか
   に記載の論理検証装置。