JPH1065463A - 電流比較回路 - Google Patents
電流比較回路Info
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- JPH1065463A JPH1065463A JP8233578A JP23357896A JPH1065463A JP H1065463 A JPH1065463 A JP H1065463A JP 8233578 A JP8233578 A JP 8233578A JP 23357896 A JP23357896 A JP 23357896A JP H1065463 A JPH1065463 A JP H1065463A
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- mos transistor
- type mos
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- input
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】同相モードの雑音に強い電流比較回路を提供す
る。 【解決手段】ソースが共通接続されて第１及び第２の電
源にそれぞれ接続されてなるＮ型ＭＯＳトランジスタ対
（ＭＮ１、ＭＮ２）及びＰ型ＭＯＳトランジスタ対（Ｍ
Ｐ１、ＭＰ２）を備え、Ｎ型ＭＯＳトランジスタ対のド
レインとＰ型ＭＯＳトランジスタ対のドレインの接続点
（節点Ｂ、Ｃ）にそれぞれ第１、第２の入力を接続し、
Ｎ型ＭＯＳトランジスタ対及びＰ型ＭＯＳトランジスタ
対のゲートを第１及び第２の基準電圧源でバイアスして
構成されてなる差動電流入力・差動電圧出力型の電流電
圧変換回路と、第１、第２の接続点を差動入力端に入力
する電圧比較回路（１１）を備える。
る。 【解決手段】ソースが共通接続されて第１及び第２の電
源にそれぞれ接続されてなるＮ型ＭＯＳトランジスタ対
（ＭＮ１、ＭＮ２）及びＰ型ＭＯＳトランジスタ対（Ｍ
Ｐ１、ＭＰ２）を備え、Ｎ型ＭＯＳトランジスタ対のド
レインとＰ型ＭＯＳトランジスタ対のドレインの接続点
（節点Ｂ、Ｃ）にそれぞれ第１、第２の入力を接続し、
Ｎ型ＭＯＳトランジスタ対及びＰ型ＭＯＳトランジスタ
対のゲートを第１及び第２の基準電圧源でバイアスして
構成されてなる差動電流入力・差動電圧出力型の電流電
圧変換回路と、第１、第２の接続点を差動入力端に入力
する電圧比較回路（１１）を備える。
Description
【０００１】
【発明の属する技術分野】本発明は電流比較回路に関す
る。
る。
【０００２】
【従来の技術】図６に、従来の電流比較回路の回路構成
の一例を示す。図６を参照して、従来の電流比較回路
は、第１の電流入力Ｉ1は第１のカレントミラー回路
（トランジスタＭＮ１１、ＭＮ１２）で折り返され第２
のカレントミラー回路（トランジスタＭＰ１１、ＭＰ１
２）の入力端に入力され、第２の電流入力Ｉ2は第３の
カレントミラー回路（トランジスタＭＮ１３、ＭＮ１
４）で折り返され、第２のカレントミラー回路の出力端
と第３のカレントミラー回路の出力端との接続点（節点
Ａ）電位が第１のインバータ（トランジスタＭＰ１３、
ＭＮ１４）に入力され第２のインバータ（トランジスタ
ＭＰ１４、ＭＭ１６）から比較結果が出力される構成と
されている。
の一例を示す。図６を参照して、従来の電流比較回路
は、第１の電流入力Ｉ1は第１のカレントミラー回路
（トランジスタＭＮ１１、ＭＮ１２）で折り返され第２
のカレントミラー回路（トランジスタＭＰ１１、ＭＰ１
２）の入力端に入力され、第２の電流入力Ｉ2は第３の
カレントミラー回路（トランジスタＭＮ１３、ＭＮ１
４）で折り返され、第２のカレントミラー回路の出力端
と第３のカレントミラー回路の出力端との接続点（節点
Ａ）電位が第１のインバータ（トランジスタＭＰ１３、
ＭＮ１４）に入力され第２のインバータ（トランジスタ
ＭＰ１４、ＭＭ１６）から比較結果が出力される構成と
されている。
【０００３】より詳細には、図６を参照して、従来の電
流比較回路は、ゲート及びドレインが共に第１の入力に
接続され、ソースが第１の電源に接続された第１１のＮ
型ＭＯＳトランジスタＭＮ１１と、ゲートが第１１のＮ
型ＭＯＳトランジスタＭＮ１１のドレインに接続され、
ソースが第１の電源に接続された第１２のＮ型ＭＯＳト
ランジスタＭＮ１２と、ゲート及びドレインが共に第１
２のＮ型ＭＯＳトランジスタＭＮ１２のドレイン接続さ
れ、ソースが第２の電源に接続された第１１のＰ型ＭＯ
ＳトランジスタＭＰ１１と、ゲート及びドレインが共に
第２の入力に接続され、ソースが第１の電源に接続され
た第１３のＮ型ＭＯＳトランジスタＭＮ１３と、ゲート
が第１３のＮ型ＭＯＳトランジスタＭＮ１３のドレイン
接続され、ソースが第１の電源に接続された第１４のＮ
型ＭＯＳトランジスタＭＮ１４と、ゲートが第１１のＰ
型ＭＯＳトランジスタＭＰ１１のドレインに接続され、
ソースが第２の電源に接続され、ドレインが第１４のＮ
型ＭＯＳトランジスタＭＮ１４のドレインに接続された
第１２のＰ型ＭＯＳトランジスタＭＰ１２と、ゲートが
第１４のＮ型ＭＯＳトランジスタＭＮ１４のドレインに
接続され、ソースが第１の電源に接続された第１５のＮ
型ＭＯＳトランジスタＭＮ１５と、ゲートが第１２のＰ
型ＭＯＳトランジスタＭＰ１２のドレインに接続され、
ソースが第２の電源に接続され、ドレインが第１５のＮ
型ＭＯＳトランジスタＭＮ１５のドレインに接続された
第１３のＰ型ＭＯＳトランジスタＭＰ１３と、ゲートが
第１５のＮ型ＭＯＳトランジスタＭＮ１５のドレインに
接続され、ソースが第１の電源に接続され、ドレインが
出力に接続された第１６のＮ型ＭＯＳトランジスタＭＮ
１６と、ゲートが第１３のＰ型ＭＯＳトランジスタＭＰ
１３のドレインに接続され、ソースが第２の電源に接続
され、ドレインが出力に接続された第１４のＰ型ＭＯＳ
トランジスタＭＰ１４と、を備えて構成されており、第
１６のＮ型ＭＯＳトランジスタＭＮ１６のドレインを出
力とする。
流比較回路は、ゲート及びドレインが共に第１の入力に
接続され、ソースが第１の電源に接続された第１１のＮ
型ＭＯＳトランジスタＭＮ１１と、ゲートが第１１のＮ
型ＭＯＳトランジスタＭＮ１１のドレインに接続され、
ソースが第１の電源に接続された第１２のＮ型ＭＯＳト
ランジスタＭＮ１２と、ゲート及びドレインが共に第１
２のＮ型ＭＯＳトランジスタＭＮ１２のドレイン接続さ
れ、ソースが第２の電源に接続された第１１のＰ型ＭＯ
ＳトランジスタＭＰ１１と、ゲート及びドレインが共に
第２の入力に接続され、ソースが第１の電源に接続され
た第１３のＮ型ＭＯＳトランジスタＭＮ１３と、ゲート
が第１３のＮ型ＭＯＳトランジスタＭＮ１３のドレイン
接続され、ソースが第１の電源に接続された第１４のＮ
型ＭＯＳトランジスタＭＮ１４と、ゲートが第１１のＰ
型ＭＯＳトランジスタＭＰ１１のドレインに接続され、
ソースが第２の電源に接続され、ドレインが第１４のＮ
型ＭＯＳトランジスタＭＮ１４のドレインに接続された
第１２のＰ型ＭＯＳトランジスタＭＰ１２と、ゲートが
第１４のＮ型ＭＯＳトランジスタＭＮ１４のドレインに
接続され、ソースが第１の電源に接続された第１５のＮ
型ＭＯＳトランジスタＭＮ１５と、ゲートが第１２のＰ
型ＭＯＳトランジスタＭＰ１２のドレインに接続され、
ソースが第２の電源に接続され、ドレインが第１５のＮ
型ＭＯＳトランジスタＭＮ１５のドレインに接続された
第１３のＰ型ＭＯＳトランジスタＭＰ１３と、ゲートが
第１５のＮ型ＭＯＳトランジスタＭＮ１５のドレインに
接続され、ソースが第１の電源に接続され、ドレインが
出力に接続された第１６のＮ型ＭＯＳトランジスタＭＮ
１６と、ゲートが第１３のＰ型ＭＯＳトランジスタＭＰ
１３のドレインに接続され、ソースが第２の電源に接続
され、ドレインが出力に接続された第１４のＰ型ＭＯＳ
トランジスタＭＰ１４と、を備えて構成されており、第
１６のＮ型ＭＯＳトランジスタＭＮ１６のドレインを出
力とする。
【０００４】次に、第１の電源の電位を接地電位、第２
の電源の電位をＶDDとして、図６に示した従来の電流比
較回路の動作について説明する。
の電源の電位をＶDDとして、図６に示した従来の電流比
較回路の動作について説明する。
【０００５】図６を参照して、Ｐ型ＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１２及びＮ型ＭＯＳトランジスタＭＮ１
１〜ＭＮ１４は電流電圧変換器を構成している。
ＭＰ１１〜ＭＰ１２及びＮ型ＭＯＳトランジスタＭＮ１
１〜ＭＮ１４は電流電圧変換器を構成している。
【０００６】第１の入力に入力した電流をＩ1、第２の
入力に入力した電流をＩ2とすると、電流Ｉ1を、Ｎ型Ｍ
ＯＳトランジスタＭＮ１１−ＭＮ１２からなる第１のカ
レントミラー回路及びＰ型ＭＯＳトランジスタＭＰ１１
−ＭＰ１２からなる第２のカレントミラー回路によりＰ
型ＭＯＳトランジスタＭＰ１２のドレイン電流に変換す
る。
入力に入力した電流をＩ2とすると、電流Ｉ1を、Ｎ型Ｍ
ＯＳトランジスタＭＮ１１−ＭＮ１２からなる第１のカ
レントミラー回路及びＰ型ＭＯＳトランジスタＭＰ１１
−ＭＰ１２からなる第２のカレントミラー回路によりＰ
型ＭＯＳトランジスタＭＰ１２のドレイン電流に変換す
る。
【０００７】また、電流Ｉ2を、Ｎ型ＭＯＳトランジス
タＭＮ１３−ＭＮ１４からなる第３のカレントミラーに
よりＮ型ＭＯＳトランジスタＭＮ１４のドレイン電流に
変換する。
タＭＮ１３−ＭＮ１４からなる第３のカレントミラーに
よりＮ型ＭＯＳトランジスタＭＮ１４のドレイン電流に
変換する。
【０００８】電流Ｉ1とＩ2とが等しい場合（Ｉ1＝Ｉ2）
を平衡状態とすると、この平衡状態において、図６中の
節点Ａの電位ＶAは、ほぼＶDD／２に等しく（ＶA≒ＶDD
／２）なるように、Ｎ型ＭＯＳトランジスタＭＮ１１〜
ＭＮ１４及びＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１
２のトランジスタサイズ（Ｗ／Ｌ；但し、Ｗはチャネル
幅、Ｌはチャネル長）が決定されている。
を平衡状態とすると、この平衡状態において、図６中の
節点Ａの電位ＶAは、ほぼＶDD／２に等しく（ＶA≒ＶDD
／２）なるように、Ｎ型ＭＯＳトランジスタＭＮ１１〜
ＭＮ１４及びＰ型ＭＯＳトランジスタＭＰ１１〜ＭＰ１
２のトランジスタサイズ（Ｗ／Ｌ；但し、Ｗはチャネル
幅、Ｌはチャネル長）が決定されている。
【０００９】ＶA≒ＶDD／２のとき、Ｐ型ＭＯＳトラン
ジスタＭＰ１３とＮ型ＭＯＳトランジスタＭＮ１５、Ｐ
型ＭＯＳトランジスタＭＰ１４とＮ型ＭＯＳトランジス
タＭＮ１６の２段のインバータで構成する電圧比較器の
出力はレベルが安定せず、不定となっている。
ジスタＭＰ１３とＮ型ＭＯＳトランジスタＭＮ１５、Ｐ
型ＭＯＳトランジスタＭＰ１４とＮ型ＭＯＳトランジス
タＭＮ１６の２段のインバータで構成する電圧比較器の
出力はレベルが安定せず、不定となっている。
【００１０】この平衡状態より第１の入力に入力する電
流Ｉ1が増加した場合（すなわちＩ1＞Ｉ2）、Ｐ型ＭＯ
ＳトランジスタＭＰ１２のソース・ドレイン間電圧が平
衡状態時よりも減少するため、節点Ａの電位ＶAは、Ｖ
DD／２よりも大きくなり（ＶA＞ＶDD／２）、２段のイ
ンバータにより増幅された信号は、ハイレベルとなる。
流Ｉ1が増加した場合（すなわちＩ1＞Ｉ2）、Ｐ型ＭＯ
ＳトランジスタＭＰ１２のソース・ドレイン間電圧が平
衡状態時よりも減少するため、節点Ａの電位ＶAは、Ｖ
DD／２よりも大きくなり（ＶA＞ＶDD／２）、２段のイ
ンバータにより増幅された信号は、ハイレベルとなる。
【００１１】逆に、平衡状態より第１の入力に入力する
電流Ｉ1が減少した場合（すなわちＩ1＜Ｉ2）、Ｐ型Ｍ
ＯＳトランジスタＭＰ１２のソース・ドレイン間電圧が
平衡状態時よりも増加するため、節点Ａの電位ＶAはＶ
DD／２よりも小さくなり（ＶA＜ＶDD／２）、２段のイ
ンバータにより増幅された信号はロウレベルとなる。以
上は例えば文献（Zhenhua Wang,“IEEE Trans. Circuit
s Sys., Vol.38, pp.660-667, JUNE 1991”）の記載が
参照される。なお、この文献においては、第２の入力に
は参照電流を与えている。
電流Ｉ1が減少した場合（すなわちＩ1＜Ｉ2）、Ｐ型Ｍ
ＯＳトランジスタＭＰ１２のソース・ドレイン間電圧が
平衡状態時よりも増加するため、節点Ａの電位ＶAはＶ
DD／２よりも小さくなり（ＶA＜ＶDD／２）、２段のイ
ンバータにより増幅された信号はロウレベルとなる。以
上は例えば文献（Zhenhua Wang,“IEEE Trans. Circuit
s Sys., Vol.38, pp.660-667, JUNE 1991”）の記載が
参照される。なお、この文献においては、第２の入力に
は参照電流を与えている。
【００１２】
【発明が解決しようとする課題】上記した従来の電流比
較回路では、電流電圧変換器の出力がシングルエンド構
成であり、電圧比較器の入力もシングルエンド構成とさ
れている。
較回路では、電流電圧変換器の出力がシングルエンド構
成であり、電圧比較器の入力もシングルエンド構成とさ
れている。
【００１３】シングルエンド入力の電圧比較器は、同相
モードの雑音に弱いため、同相モードの雑音が電圧比較
器の入力に加わった場合、電圧比較器は誤った出力をす
るという問題点を有している。
モードの雑音に弱いため、同相モードの雑音が電圧比較
器の入力に加わった場合、電圧比較器は誤った出力をす
るという問題点を有している。
【００１４】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は同相モードの雑音に
強い電流比較回路を提供することにある。
なされたものであって、その目的は同相モードの雑音に
強い電流比較回路を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の電流比較回路は、差動電流入力かつ差動電
圧出力構成の電流電圧変換器と、該電流電圧変換器の差
動電圧出力を差動電圧入力とする電圧比較器と、を備え
たことを特徴とする。
め、本発明の電流比較回路は、差動電流入力かつ差動電
圧出力構成の電流電圧変換器と、該電流電圧変換器の差
動電圧出力を差動電圧入力とする電圧比較器と、を備え
たことを特徴とする。
【００１６】本発明においては、前記電流電圧変換回路
の差動電圧をレベルシフトした電圧を前記電圧比較回路
に供給する手段を備える。
の差動電圧をレベルシフトした電圧を前記電圧比較回路
に供給する手段を備える。
【００１７】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、ソースが共通接続されて第１及び第２の電
源にそれぞれ接続されてなるＮ型ＭＯＳトランジスタ対
（図１のＭＮ１、ＭＮ２）及びＰ型ＭＯＳトランジスタ
対（ＭＰ１、ＭＰ２）を備え、Ｎ型ＭＯＳトランジスタ
対（ＭＮ１，ＭＮ２）のドレインとＰ型ＭＯＳトランジ
スタ対（ＭＰ１，ＭＰ２）のドレインの第１、第２の接
続点（図１の節点Ｂ、Ｃ）にそれぞれ第１、第２の入力
を接続し、Ｎ型ＭＯＳトランジスタ対（ＭＮ１、ＭＮ
２）及びＰ型ＭＯＳトランジスタ対（ＭＰ１、ＭＰ２）
のゲートを第１及び第２の基準電圧源でバイアスして構
成されてなる差動電流入力・差動電圧出力型の電流電圧
変換回路と、第１、第２の接続点を差動入力端に入力す
る電圧比較回路（図１の１１）と、を備えて構成されて
いる。
いて以下に説明する。本発明は、その好ましい実施の形
態において、ソースが共通接続されて第１及び第２の電
源にそれぞれ接続されてなるＮ型ＭＯＳトランジスタ対
（図１のＭＮ１、ＭＮ２）及びＰ型ＭＯＳトランジスタ
対（ＭＰ１、ＭＰ２）を備え、Ｎ型ＭＯＳトランジスタ
対（ＭＮ１，ＭＮ２）のドレインとＰ型ＭＯＳトランジ
スタ対（ＭＰ１，ＭＰ２）のドレインの第１、第２の接
続点（図１の節点Ｂ、Ｃ）にそれぞれ第１、第２の入力
を接続し、Ｎ型ＭＯＳトランジスタ対（ＭＮ１、ＭＮ
２）及びＰ型ＭＯＳトランジスタ対（ＭＰ１、ＭＰ２）
のゲートを第１及び第２の基準電圧源でバイアスして構
成されてなる差動電流入力・差動電圧出力型の電流電圧
変換回路と、第１、第２の接続点を差動入力端に入力す
る電圧比較回路（図１の１１）と、を備えて構成されて
いる。
【００１８】また、本発明は、電流電圧変換回路の差動
出力電圧をレベルシフトする回路を備えてもよい。
出力電圧をレベルシフトする回路を備えてもよい。
【００１９】上記した本発明の実施の形態をさらに詳細
に説明すべく、本発明の実施例について図面を参照して
以下に説明する。
に説明すべく、本発明の実施例について図面を参照して
以下に説明する。
【００２０】図１は、本発明の一実施例の電流比較回路
の回路構成を示す図である。図１を参照すると、本発明
の一実施例は、ドレインが第１の入力に接続され、ゲー
トが第１の基準電圧源に接続され、ソースが第１の電源
に接続された第１のＮ型ＭＯＳトランジスタＭＮ１と、
ドレインが第１の入力に接続され、ゲートが第２の基準
電圧源に接続され、ソースが第２の電源に接続された第
１のＰ型ＭＯＳトランジスタＭＰ１と、ドレインが第２
の入力に接続され、ゲートが第１の基準電圧源に接続さ
れ、ソースが第１の電源に接続された第２のＮ型ＭＯＳ
トランジスタＭＮ２と、ドレインが第２の入力に接続さ
れ、ゲートが第２の基準電圧源に接続され、ソースが前
記第２の電源に接続された第２のＰ型ＭＯＳトランジス
タＭＰ２と、正相入力端が第１の入力に接続され、逆相
入力端が第２の入力に接続された電圧比較器と、を備え
て構成され、この電圧比較器の差動出力を比較結果出力
としている。
の回路構成を示す図である。図１を参照すると、本発明
の一実施例は、ドレインが第１の入力に接続され、ゲー
トが第１の基準電圧源に接続され、ソースが第１の電源
に接続された第１のＮ型ＭＯＳトランジスタＭＮ１と、
ドレインが第１の入力に接続され、ゲートが第２の基準
電圧源に接続され、ソースが第２の電源に接続された第
１のＰ型ＭＯＳトランジスタＭＰ１と、ドレインが第２
の入力に接続され、ゲートが第１の基準電圧源に接続さ
れ、ソースが第１の電源に接続された第２のＮ型ＭＯＳ
トランジスタＭＮ２と、ドレインが第２の入力に接続さ
れ、ゲートが第２の基準電圧源に接続され、ソースが前
記第２の電源に接続された第２のＰ型ＭＯＳトランジス
タＭＰ２と、正相入力端が第１の入力に接続され、逆相
入力端が第２の入力に接続された電圧比較器と、を備え
て構成され、この電圧比較器の差動出力を比較結果出力
としている。
【００２１】次に、図１を参照して、本発明の一実施例
に係る電流比較回路の動作について説明する。第１の入
力に入力される電流をＩ1、第２の入力に入力される電
流をＩ2とする。
に係る電流比較回路の動作について説明する。第１の入
力に入力される電流をＩ1、第２の入力に入力される電
流をＩ2とする。
【００２２】ＭＯＳトランジスタの飽和領域におけるド
レイン電流の特性式は、次式（１）で表せる。
レイン電流の特性式は、次式（１）で表せる。
【００２３】
【数１】
【００２４】このため、（１）Ｎ型ＭＯＳトランジスタ
ＭＮ１とＭＮ２のトランジスタサイズ（Ｗ／Ｌ、但しＷ
はチャネル幅、Ｌはチャネル長）と、Ｐ型ＭＯＳトラン
ジスタＭＰ１とＭＰ２のトランジスタサイズをそれぞれ
等しくし、（２）Ｎ型ＭＯＳトランジスタＭＮ１とＭＮ
２のゲート・ソース間電圧と、Ｐ型ＭＯＳトランジスタ
ＭＰ１とＭＰ２のゲート・ソース間電圧をそれぞれ等し
くし、（３）第１、第２の入力電流の電流値を等しく
（すなわちＩ1＝Ｉ2）すると、Ｎ型ＭＯＳトランジスタ
ＭＮ１のドレイン・ソース間電圧ＶDSと、Ｎ型ＭＯＳト
ランジスタＭＮ２のドレイン・ソース間電圧ＶDS、及び
Ｐ型ＭＯＳトランジスタＭＰ１のドレイン・ソース間電
圧ＶDSと、Ｐ型ＭＯＳトランジスタＭＰ２のドレイン・
ソース間電圧ＶDSはそれぞれ等しくなる。
ＭＮ１とＭＮ２のトランジスタサイズ（Ｗ／Ｌ、但しＷ
はチャネル幅、Ｌはチャネル長）と、Ｐ型ＭＯＳトラン
ジスタＭＰ１とＭＰ２のトランジスタサイズをそれぞれ
等しくし、（２）Ｎ型ＭＯＳトランジスタＭＮ１とＭＮ
２のゲート・ソース間電圧と、Ｐ型ＭＯＳトランジスタ
ＭＰ１とＭＰ２のゲート・ソース間電圧をそれぞれ等し
くし、（３）第１、第２の入力電流の電流値を等しく
（すなわちＩ1＝Ｉ2）すると、Ｎ型ＭＯＳトランジスタ
ＭＮ１のドレイン・ソース間電圧ＶDSと、Ｎ型ＭＯＳト
ランジスタＭＮ２のドレイン・ソース間電圧ＶDS、及び
Ｐ型ＭＯＳトランジスタＭＰ１のドレイン・ソース間電
圧ＶDSと、Ｐ型ＭＯＳトランジスタＭＰ２のドレイン・
ソース間電圧ＶDSはそれぞれ等しくなる。
【００２５】すなわち、節点Ｂの電位をＶBと、節点Ｃ
の電位をＶCとすると、この平衡状態において、ＶBとＶ
Cとは等しくなり（等電位）、この差電位である差動出
力は、（ＶB−ＶC）＝０となる。
の電位をＶCとすると、この平衡状態において、ＶBとＶ
Cとは等しくなり（等電位）、この差電位である差動出
力は、（ＶB−ＶC）＝０となる。
【００２６】この平衡状態より、ＭＯＳトランジスタの
ドレイン電流ＩDに摂動を加えた場合、ＩDを決定してい
るパラメータのうち、ドレイン・ソース間電圧ＶDS以外
は一定であるため、ドレイン・ソース間電圧ＶDSが変化
することで、平衡状態を保つよう回路が応答する。
ドレイン電流ＩDに摂動を加えた場合、ＩDを決定してい
るパラメータのうち、ドレイン・ソース間電圧ＶDS以外
は一定であるため、ドレイン・ソース間電圧ＶDSが変化
することで、平衡状態を保つよう回路が応答する。
【００２７】すなわち、第１の入力に入力する電流Ｉ1
が平衡状態より増加した場合（すなわちＩ1＞Ｉ2）、Ｎ
型ＭＯＳトランジスタＭＮ１のドレイン・ソース間電圧
ＶDSが平衡状態よりも増加するため、（ＶB−ＶC）＞０
となり、電圧比較器の出力はハイレベルとなる。
が平衡状態より増加した場合（すなわちＩ1＞Ｉ2）、Ｎ
型ＭＯＳトランジスタＭＮ１のドレイン・ソース間電圧
ＶDSが平衡状態よりも増加するため、（ＶB−ＶC）＞０
となり、電圧比較器の出力はハイレベルとなる。
【００２８】逆に、第１の入力に入力する電流Ｉ1が平
衡状態より減少した場合（すなわちＩ1＜Ｉ2）、Ｎ型Ｍ
ＯＳトランジスタＭＮ１のドレイン・ソース間電圧ＶDS
が平衡状態時よりも減少するため、（ＶB−ＶC）＜０と
なり、電圧比較器出力はロウレベルとなる。
衡状態より減少した場合（すなわちＩ1＜Ｉ2）、Ｎ型Ｍ
ＯＳトランジスタＭＮ１のドレイン・ソース間電圧ＶDS
が平衡状態時よりも減少するため、（ＶB−ＶC）＜０と
なり、電圧比較器出力はロウレベルとなる。
【００２９】図１に示した、本実施例の電流比較回路
は、差動入力かつ差動出力の電流電圧変換器（トランジ
スタＭＮ１、ＭＮ１２、及びＭＰ１、ＭＰ２）と、電流
電圧比較器の差動出力を差動入力とする電圧比較器を備
えており、電圧比較動作を差動で行うように構成されて
いるため、同相モード信号除去比（ＣＭＲＲ；Ｃommon
Ｍode Ｒejection Ｒatio）が大きい。
は、差動入力かつ差動出力の電流電圧変換器（トランジ
スタＭＮ１、ＭＮ１２、及びＭＰ１、ＭＰ２）と、電流
電圧比較器の差動出力を差動入力とする電圧比較器を備
えており、電圧比較動作を差動で行うように構成されて
いるため、同相モード信号除去比（ＣＭＲＲ；Ｃommon
Ｍode Ｒejection Ｒatio）が大きい。
【００３０】このため、本実施例においては、同相モー
ドの雑音が電圧比較器の入力に加わった場合でも、電圧
比較器が正確に出力をするという特徴を有する。例え
ば、電圧比較器の同相モード信号除去比（ＣＭＲＲ）を
−４０ｄＢとすると、従来例と比べて１００倍も同相ノ
イズに対して、１００倍も強い電流比較回路を実現でき
る。
ドの雑音が電圧比較器の入力に加わった場合でも、電圧
比較器が正確に出力をするという特徴を有する。例え
ば、電圧比較器の同相モード信号除去比（ＣＭＲＲ）を
−４０ｄＢとすると、従来例と比べて１００倍も同相ノ
イズに対して、１００倍も強い電流比較回路を実現でき
る。
【００３１】図１に示した電流比較回路が正常に動作す
るには、各ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＰ
１、及びＭＰ２がいずれも飽和領域で動作することが条
件になる。
るには、各ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＰ
１、及びＭＰ２がいずれも飽和領域で動作することが条
件になる。
【００３２】第１の基準電圧源の電位と、第２の基準電
圧源の電位と、第１の電源の電位と、第２の電源の電位
と、各ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＰ１、及
びＭＰ２のトランジスタサイズ（Ｗ／Ｌ）及び入力電流
は、この条件を満足するように設定される。
圧源の電位と、第１の電源の電位と、第２の電源の電位
と、各ＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＰ１、及
びＭＰ２のトランジスタサイズ（Ｗ／Ｌ）及び入力電流
は、この条件を満足するように設定される。
【００３３】ところで、Ｎ型ＭＯＳトランジスタＭＮ１
とＭＮ２のトランジスタサイズと、Ｐ型ＭＯＳトランジ
スタＭＰ１とＭＰ２のトランジスタサイズをそれぞれ等
しくし、かつＮ型ＭＯＳトランジスタＭＮ１とＰ型ＭＯ
ＳトランジスタＭＰ２のトランスコンダクタンスを等し
くすると、わずかの電流差（Ｉ1−Ｉ2）でいずれかのＭ
ＯＳトランジスタが３極管領域に入ってしまうため、電
流入力範囲を広げるためには、Ｎ型ＭＯＳトランジスタ
ＭＮ１とＰ型ＭＯＳトランジスタＭＰ１のトランスコン
ダクタンスに差をつけた方がよい。但し、Ｎ型ＭＯＳト
ランジスタＭＮ１とＰ型ＭＯＳトランジスタＭＰ１のト
ランスコンダクタンスに差をつけた場合、ＶB≒０、あ
るいはＶC≒０、あるいはＶB≒０、あるいはＶC≒
ＶDD、あるいはＶB≒ＶDDとなり、電圧比較器の入力電
圧範囲を超える場合がある。
とＭＮ２のトランジスタサイズと、Ｐ型ＭＯＳトランジ
スタＭＰ１とＭＰ２のトランジスタサイズをそれぞれ等
しくし、かつＮ型ＭＯＳトランジスタＭＮ１とＰ型ＭＯ
ＳトランジスタＭＰ２のトランスコンダクタンスを等し
くすると、わずかの電流差（Ｉ1−Ｉ2）でいずれかのＭ
ＯＳトランジスタが３極管領域に入ってしまうため、電
流入力範囲を広げるためには、Ｎ型ＭＯＳトランジスタ
ＭＮ１とＰ型ＭＯＳトランジスタＭＰ１のトランスコン
ダクタンスに差をつけた方がよい。但し、Ｎ型ＭＯＳト
ランジスタＭＮ１とＰ型ＭＯＳトランジスタＭＰ１のト
ランスコンダクタンスに差をつけた場合、ＶB≒０、あ
るいはＶC≒０、あるいはＶB≒０、あるいはＶC≒
ＶDD、あるいはＶB≒ＶDDとなり、電圧比較器の入力電
圧範囲を超える場合がある。
【００３４】そこで、本発明の別の実施例として、前記
実施例１の電流電圧変換器にレベルシフト回路を付加
し、改良を加えた実施例を、図２、図３に示す。
実施例１の電流電圧変換器にレベルシフト回路を付加
し、改良を加えた実施例を、図２、図３に示す。
【００３５】図２は、本発明の第２の実施例の電流比較
回路の回路構成を示す図である。図２を参照すると、本
実施例においては、ドレインが第１の入力に接続され、
かつゲートが第１の基準電圧源に接続され、ソースが第
１の電源に接続された第１のＮ型ＭＯＳトランジスタＭ
Ｎ１と、ドレインが第１の入力に接続され、ゲートが第
２の基準電圧源に接続され、ソースが第２の電源に接続
された第１のＰ型ＭＯＳトランジスタＭＰ１と、ドレイ
ンが第２の入力に接続され、ゲートが第１の基準電圧源
に接続され、ソースが第１の電源に接続された第２のＮ
型ＭＯＳトランジスタＭＮ２と、ドレインが第２の入力
に接続され、ゲートが第２の基準電圧源に接続され、ソ
ースが第２の電源に接続された第２のＰ型ＭＯＳトラン
ジスタＭＰ２と、ゲートが第１の入力に接続され、ドレ
インが第２の電源に接続された第３のＮ型ＭＯＳトラン
ジスタＭＮ３と、ゲートが第２の入力に接続され、ドレ
インが第２の電源に接続された第４のＮ型ＭＯＳトラン
ジスタＭＮ４と、ドレインが第３のＮ型ＭＯＳトランジ
スタＭＮ３のソースに接続され、ゲートが第１の基準電
圧源に接続され、ソースが第１の電源に接続された第５
のＮ型ＭＯＳトランジスタＭＮ５と、ドレインが第４の
Ｎ型ＭＯＳトランジスタＭＮ４のソースに接続され、ゲ
ートが第１の基準電圧源に接続され、ソースが第１の電
源に接続された第６のＮ型ＭＯＳトランジスタＭＮ６
と、正相入力端（＋）が第３のＮ型ＭＯＳトランジスタ
ＭＮ３のソースに接続され、逆相入力端（−）が第４の
Ｎ型ＭＯＳトランジスタＭＮ４のソースに接続された電
圧比較器と、を備えて構成され、電圧比較器の出力を比
較結果出力とする。
回路の回路構成を示す図である。図２を参照すると、本
実施例においては、ドレインが第１の入力に接続され、
かつゲートが第１の基準電圧源に接続され、ソースが第
１の電源に接続された第１のＮ型ＭＯＳトランジスタＭ
Ｎ１と、ドレインが第１の入力に接続され、ゲートが第
２の基準電圧源に接続され、ソースが第２の電源に接続
された第１のＰ型ＭＯＳトランジスタＭＰ１と、ドレイ
ンが第２の入力に接続され、ゲートが第１の基準電圧源
に接続され、ソースが第１の電源に接続された第２のＮ
型ＭＯＳトランジスタＭＮ２と、ドレインが第２の入力
に接続され、ゲートが第２の基準電圧源に接続され、ソ
ースが第２の電源に接続された第２のＰ型ＭＯＳトラン
ジスタＭＰ２と、ゲートが第１の入力に接続され、ドレ
インが第２の電源に接続された第３のＮ型ＭＯＳトラン
ジスタＭＮ３と、ゲートが第２の入力に接続され、ドレ
インが第２の電源に接続された第４のＮ型ＭＯＳトラン
ジスタＭＮ４と、ドレインが第３のＮ型ＭＯＳトランジ
スタＭＮ３のソースに接続され、ゲートが第１の基準電
圧源に接続され、ソースが第１の電源に接続された第５
のＮ型ＭＯＳトランジスタＭＮ５と、ドレインが第４の
Ｎ型ＭＯＳトランジスタＭＮ４のソースに接続され、ゲ
ートが第１の基準電圧源に接続され、ソースが第１の電
源に接続された第６のＮ型ＭＯＳトランジスタＭＮ６
と、正相入力端（＋）が第３のＮ型ＭＯＳトランジスタ
ＭＮ３のソースに接続され、逆相入力端（−）が第４の
Ｎ型ＭＯＳトランジスタＭＮ４のソースに接続された電
圧比較器と、を備えて構成され、電圧比較器の出力を比
較結果出力とする。
【００３６】図２において、Ｎ型ＭＯＳトランジスタＭ
Ｎ３〜ＭＮ６はレベルシフト回路であり、電圧比較器へ
の入力電圧を適当な値に設定できる。
Ｎ３〜ＭＮ６はレベルシフト回路であり、電圧比較器へ
の入力電圧を適当な値に設定できる。
【００３７】図２に示した、本実施例の電流電圧変換器
の入出力特性の一例を図４に示す。図４は、平衡状態に
おけるＮ型ＭＯＳトランジスタＭＮ１のドレイン電流Ｉ
Dを１５μｍＡとし、かつＰ型ＭＯＳトランジスタＭＰ
１のトランスコンダクタンスをＮ型ＭＯＳトランジスタ
ＭＮ１のトランスコンダクタンスの１／２倍となるよう
に、第１の基準電圧源の電位と、第２の基準電圧源の電
位と、第１の電源の電位と、第２の電源の電位、各ＭＯ
ＳトランジスタＭＮ１、ＭＮ２、ＭＰ１、及びＭＰ２の
トランジスタサイズ（Ｗ／Ｌ）、及び入力電流（Ｉ1，
Ｉ2）を設定した場合における、回路シミュレーション
の結果を示す図である。
の入出力特性の一例を図４に示す。図４は、平衡状態に
おけるＮ型ＭＯＳトランジスタＭＮ１のドレイン電流Ｉ
Dを１５μｍＡとし、かつＰ型ＭＯＳトランジスタＭＰ
１のトランスコンダクタンスをＮ型ＭＯＳトランジスタ
ＭＮ１のトランスコンダクタンスの１／２倍となるよう
に、第１の基準電圧源の電位と、第２の基準電圧源の電
位と、第１の電源の電位と、第２の電源の電位、各ＭＯ
ＳトランジスタＭＮ１、ＭＮ２、ＭＰ１、及びＭＰ２の
トランジスタサイズ（Ｗ／Ｌ）、及び入力電流（Ｉ1，
Ｉ2）を設定した場合における、回路シミュレーション
の結果を示す図である。
【００３８】図４を参照すると、±１０μＡの電流入力
に対し、約±３０ｍＶの電圧出力が現れる。もちろん、
平衡状態におけるＮ型ＭＯＳトランジスタＭＮ１のドレ
イン電流ＩDと、Ｐ型ＭＯＳトランジスタＭＰ１のトラ
ンスコンダクタンスと、をＮ型ＭＯＳトランジスタＭＮ
１のトランスコンダクタンスの比と、第１の基準電圧源
の電位と、第２の基準電圧源の電位と、第１の電源の電
位と、第２の電源の電位、及び各ＭＯＳトランジスタＭ
Ｎ１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタサイ
ズ（Ｗ／Ｌ）を設定することで、各種所望の入出力特性
を得られることはいうまでもない。
に対し、約±３０ｍＶの電圧出力が現れる。もちろん、
平衡状態におけるＮ型ＭＯＳトランジスタＭＮ１のドレ
イン電流ＩDと、Ｐ型ＭＯＳトランジスタＭＰ１のトラ
ンスコンダクタンスと、をＮ型ＭＯＳトランジスタＭＮ
１のトランスコンダクタンスの比と、第１の基準電圧源
の電位と、第２の基準電圧源の電位と、第１の電源の電
位と、第２の電源の電位、及び各ＭＯＳトランジスタＭ
Ｎ１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタサイ
ズ（Ｗ／Ｌ）を設定することで、各種所望の入出力特性
を得られることはいうまでもない。
【００３９】図３は、本発明の第３の実施例の電流比較
回路の回路構成を示す図である。図３を参照すると、本
実施例の電流比較回路は、ドレインが第１の入力に接続
され、かつゲートが第１の基準電圧源に接続され、ソー
スが第１の電源に接続された第１のＮ型ＭＯＳトランジ
スタＭＮ１と、ドレインが第１の入力に接続され、かつ
ゲートが第２の基準電圧源に接続され、ソースが第２の
電源に接続された第１のＰ型ＭＯＳトランジスタＭＰ１
と、ドレインが第２の入力に接続され、ゲートが第１の
基準電圧源に接続され、ソースが第１の電源に接続され
た第２のＮ型ＭＯＳトランジスタＭＮ２と、ドレインが
第２の入力に接続され、かつゲートが第２の基準電圧源
に接続されつソースが第２の電源に接続された第２のＰ
型ＭＯＳトランジスタＭＰ２と、ゲートが第１の入力に
接続され、ドレインが第１の電源に接続された第３のＰ
型ＭＯＳトランジスタＭＰ３と、ゲートが第２の入力に
接続され、ドレインが第１の電源に接続された第４のＰ
型ＭＯＳトランジスタＭＰ４と、ドレインが第３のＰ型
ＭＯＳトランジスタＭＰ３のソースに接続され、ゲート
が第２の基準電圧源に接続され、ソースが第２の電源に
接続された第５のＰ型ＭＯＳトランジスタＭＰ５と、ド
レインが第４のＰ型ＭＯＳトランジスタＭＰ４のソース
に接続され、ゲートが第２の基準電圧源に接続され、ソ
ースが第２の電源に接続された第６のＰ型ＭＯＳトラン
ジスタＭＰ６と、正相入力端（＋）が第３のＰ型ＭＯＳ
トランジスタＭＰ３のソースに接続され、逆相入力端
（−）が第４のＰ型ＭＯＳトランジスタＮＰ４のソース
に接続された電圧比較器と、を備え構成され、電圧比較
器の出力を比較結果出力とする。
回路の回路構成を示す図である。図３を参照すると、本
実施例の電流比較回路は、ドレインが第１の入力に接続
され、かつゲートが第１の基準電圧源に接続され、ソー
スが第１の電源に接続された第１のＮ型ＭＯＳトランジ
スタＭＮ１と、ドレインが第１の入力に接続され、かつ
ゲートが第２の基準電圧源に接続され、ソースが第２の
電源に接続された第１のＰ型ＭＯＳトランジスタＭＰ１
と、ドレインが第２の入力に接続され、ゲートが第１の
基準電圧源に接続され、ソースが第１の電源に接続され
た第２のＮ型ＭＯＳトランジスタＭＮ２と、ドレインが
第２の入力に接続され、かつゲートが第２の基準電圧源
に接続されつソースが第２の電源に接続された第２のＰ
型ＭＯＳトランジスタＭＰ２と、ゲートが第１の入力に
接続され、ドレインが第１の電源に接続された第３のＰ
型ＭＯＳトランジスタＭＰ３と、ゲートが第２の入力に
接続され、ドレインが第１の電源に接続された第４のＰ
型ＭＯＳトランジスタＭＰ４と、ドレインが第３のＰ型
ＭＯＳトランジスタＭＰ３のソースに接続され、ゲート
が第２の基準電圧源に接続され、ソースが第２の電源に
接続された第５のＰ型ＭＯＳトランジスタＭＰ５と、ド
レインが第４のＰ型ＭＯＳトランジスタＭＰ４のソース
に接続され、ゲートが第２の基準電圧源に接続され、ソ
ースが第２の電源に接続された第６のＰ型ＭＯＳトラン
ジスタＭＰ６と、正相入力端（＋）が第３のＰ型ＭＯＳ
トランジスタＭＰ３のソースに接続され、逆相入力端
（−）が第４のＰ型ＭＯＳトランジスタＮＰ４のソース
に接続された電圧比較器と、を備え構成され、電圧比較
器の出力を比較結果出力とする。
【００４０】図３において、Ｐ型ＭＯＳトランジスタＭ
Ｐ４〜ＭＰ６はレベルシフト回路であり、電圧比較器へ
の入力電圧を適当な値に設定できる。
Ｐ４〜ＭＰ６はレベルシフト回路であり、電圧比較器へ
の入力電圧を適当な値に設定できる。
【００４１】図３に示した電流電圧変換器の入出力特性
の一例を図５に示す。図５は、平衡状態におけるＮ型Ｍ
ＯＳトランジスタＭＮ１のＩDを１５μＡとし、かつＰ
型ＭＯＳトランジスタＭＰ１のトランスコンダクタンス
を、Ｎ型ＭＯＳトランジスタＭＮ１のトランスコンダク
タンスの１．５倍になるように、第１の基準電圧源の電
位と、第２の基準電圧源の電位と、第１の電源の電位
と、第２の電源の電位と、各ＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタサイズ
（Ｗ／Ｌ）、及び入力電流（Ｉ1，Ｉ2）を設定した場合
の、回路シミュレーションの結果を示す図である。図５
を参照して、±１０μＡの電流入力に対し、約−４０ｍ
Ｖ〜約＋７０ｍＶの電圧出力が現れる。
の一例を図５に示す。図５は、平衡状態におけるＮ型Ｍ
ＯＳトランジスタＭＮ１のＩDを１５μＡとし、かつＰ
型ＭＯＳトランジスタＭＰ１のトランスコンダクタンス
を、Ｎ型ＭＯＳトランジスタＭＮ１のトランスコンダク
タンスの１．５倍になるように、第１の基準電圧源の電
位と、第２の基準電圧源の電位と、第１の電源の電位
と、第２の電源の電位と、各ＭＯＳトランジスタＭＮ
１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタサイズ
（Ｗ／Ｌ）、及び入力電流（Ｉ1，Ｉ2）を設定した場合
の、回路シミュレーションの結果を示す図である。図５
を参照して、±１０μＡの電流入力に対し、約−４０ｍ
Ｖ〜約＋７０ｍＶの電圧出力が現れる。
【００４２】もちろん、平衡状態におけるＮ型ＭＯＳト
ランジスタＭＮ１のＩDとＰ型ＭＯＳトランジスタＭＰ
１のトランスコンダクタンスとを、Ｎ型ＭＯＳトランジ
スタＭＮ１のトランスコンダクタンスの比と、第１の基
準電圧源の電位と、第２の基準電圧源の電位と、第１の
電源の電位と、第２の電源の電位、各ＭＯＳトランジス
タＭＮ１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタ
サイズ（Ｗ／Ｌ）を設定することで、各種所望の入出力
特性を得られることはいうまでもない。
ランジスタＭＮ１のＩDとＰ型ＭＯＳトランジスタＭＰ
１のトランスコンダクタンスとを、Ｎ型ＭＯＳトランジ
スタＭＮ１のトランスコンダクタンスの比と、第１の基
準電圧源の電位と、第２の基準電圧源の電位と、第１の
電源の電位と、第２の電源の電位、各ＭＯＳトランジス
タＭＮ１、ＭＮ２、ＭＰ１、及びＭＰ２のトランジスタ
サイズ（Ｗ／Ｌ）を設定することで、各種所望の入出力
特性を得られることはいうまでもない。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
差動入力かつ差動出力の電流電圧変換器と電流電圧変換
器の差動出力を差動入力とする電圧比較器を備えてお
り、電圧比較動作を差動で行うような構成としたことに
より、同相モード信号除去比が大きい。このため、本発
明によれば、同相モードの雑音が電圧比較器の入力に加
わった場合でも、電圧比較器が正確に出力をするという
効果を奏する。
差動入力かつ差動出力の電流電圧変換器と電流電圧変換
器の差動出力を差動入力とする電圧比較器を備えてお
り、電圧比較動作を差動で行うような構成としたことに
より、同相モード信号除去比が大きい。このため、本発
明によれば、同相モードの雑音が電圧比較器の入力に加
わった場合でも、電圧比較器が正確に出力をするという
効果を奏する。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図３】本発明の第３の実施例の回路構成を示す図であ
る。
る。
【図４】本発明の第２の実施例における電流電圧変換器
の入出力特性の一例を示す特性図である。
の入出力特性の一例を示す特性図である。
【図５】本発明の第３の実施例における電流電圧変換器
の入出力特性の一例を示す特性図である。
の入出力特性の一例を示す特性図である。
【図６】従来例の電流比較回路の回路構成を示す図であ
る。
る。
ＭＰ１ 第１のＰ型ＭＯＳトランジスタ ＭＰ２ 第２のＰ型ＭＯＳトランジスタ ＭＰ３ 第３のＰ型ＭＯＳトランジスタ ＭＰ４ 第４のＰ型ＭＯＳトランジスタ ＭＰ５ 第５のＰ型ＭＯＳトランジスタ ＭＰ６ 第６のＰ型ＭＯＳトランジスタ ＭＮ１ 第１のＮ型ＭＯＳトランジスタ ＭＮ２ 第２のＮ型ＭＯＳトランジスタ ＭＮ３ 第３のＮ型ＭＯＳトランジスタ ＭＮ４ 第４のＮ型ＭＯＳトランジスタ ＭＮ５ 第５のＮ型ＭＯＳトランジスタ ＭＮ６ 第６のＮ型ＭＯＳトランジスタ ＭＰ１１ 第１１のＰ型ＭＯＳトランジスタ ＭＰ１２ 第１２のＰ型ＭＯＳトランジスタ ＭＰ１３ 第１３のＰ型ＭＯＳトランジスタ ＭＰ１４ 第１４のＰ型ＭＯＳトランジスタ ＭＮ１１ 第１１のＮ型ＭＯＳトランジスタ ＭＮ１２ 第１２のＮ型ＭＯＳトランジスタ ＭＮ１３ 第１３のＮ型ＭＯＳトランジスタ ＭＮ１４ 第１４のＮ型ＭＯＳトランジスタ ＭＮ１５ 第１５のＮ型ＭＯＳトランジスタ ＭＮ１６ 第１６のＮ型ＭＯＳトランジスタ
Claims (6)
- 【請求項１】差動電流入力かつ差動電圧出力構成の電流
電圧変換器と、 該電流電圧変換器の差動電圧出力を差動電圧入力とする
電圧比較器と、 を備えたことを特徴とする電流比較回路。 - 【請求項２】ソースが共通接続されて第１の電源に接続
されてなるＮ型ＭＯＳトランジスタ対と、ソースが共通
接続されて第２の電源に接続されてなるＰ型ＭＯＳトラ
ンジスタ対と、を備え、前記Ｎ型ＭＯＳトランジスタ対
とＰ型ＭＯＳトランジスタ対との接続点にそれぞれ第
１、第２の電流入力端を接続すると共に、前記Ｎ型ＭＯ
Ｓトランジスタ対及びＰ型ＭＯＳトランジスタ対のゲー
トを第１及び第２の基準電圧でバイアスしてなる電流電
圧変換回路と、 前記接続点から取り出された差動電圧を差動入力端に入
力する電圧比較回路と、 を備えたことを特徴とする電流比較回路。 - 【請求項３】前記電流電圧変換回路の差動電圧をレベル
シフトした電圧を前記電圧比較回路に供給する手段を備
えたことを特徴とする請求項２記載の電流比較回路。 - 【請求項４】前記電流電圧変換器が、 ドレインが第１の入力に接続され、ゲートが第１の基準
電圧源に接続され、ソースが第１の電源に接続された第
１のＮ型ＭＯＳトランジスタと、 ドレインが前記第１の入力に接続され、ゲートが第２の
基準電圧源に接続され、ソースが第２の電源に接続され
た第１のＰ型ＭＯＳトランジスタと、 ドレインが第２の入力に接続され、ゲートが前記第１の
基準電圧源に接続され、ソースが前記第１の電源に接続
された第２のＮ型ＭＯＳトランジスタと、 ドレインが前記第２の入力に接続され、ゲートが前記第
２の基準電圧源に接続され、ソースが前記第２の電源に
接続された第２のＰ型ＭＯＳトランジスタと、 を備えて構成され、 前記第１のＮ型ＭＯＳトランジスタのドレインと前記第
２のＮ型ＭＯＳトランジスタのドレインから差動出力を
取り出すことを特徴とする請求項１記載の電流比較回
路。 - 【請求項５】前記電流電圧変換器が、 ドレインが第１の入力に接続され、ゲートが第１の基準
電圧源に接続され、ソースが第１の電源に接続された第
１のＮ型ＭＯＳトランジスタと、 ドレインが前記第１の入力に接続され、ゲートが第２の
基準電圧源に接続され、ソースが第２の電源に接続され
た第１のＰ型ＭＯＳトランジスタと、 ドレインが第２の入力に接続され、ゲートが前記第１の
基準電圧源に接続され、ソースが前記第１の電源に接続
された第２のＮ型ＭＯＳトランジスタと、 ドレインが前記第２の入力に接続され、ゲートが前記第
２の基準電圧源に接続され、ソースが前記第２の電源に
接続された第２のＰ型ＭＯＳトランジスタと、 ゲートが前記第１の入力に接続され、ドレインが前記第
２の電源に接続された第３のＮ型ＭＯＳトランジスタ
と、 ゲートが前記第２の入力に接続され、ドレインが前記第
２の電源に接続された第４のＮ型ＭＯＳトランジスタ
と、 ドレインが前記第３のＮ型ＭＯＳトランジスタのソース
に接続され、ゲートが前記第１の基準電圧源に接続さ
れ、ソースが前記第１の電源に接続された第５のＮ型Ｍ
ＯＳトランジスタと、 ドレインが前記第４のＮ型ＭＯＳトランジスタのソース
に接続され、ゲートが前記第１の基準電圧源に接続さ
れ、ソースが前記第１の電源に接続された第６のＮ型Ｍ
ＯＳトランジスタと、 を備えて構成され、 前記第３のＮ型ＭＯＳトランジスタのソースと前記第４
のＮ型ＭＯＳトランジスタのソースから差動出力を取り
出すことを特徴とする請求項１記載の電流比較回路。 - 【請求項６】前記電流電圧変換器が、 ドレインが第１の入力に接続され、ゲートが第１の基準
電圧源に接続され、ソースが第１の電源に接続された第
１のＮ型ＭＯＳトランジスタと、 ドレインが前記第１の入力に接続され、ゲートが第２の
基準電圧源に接続され、ソースが第２の電源に接続され
た第１のＰ型ＭＯＳトランジスタと、 ドレインが第２の入力に接続され、ゲートが前記第１の
基準電圧源に接続され、ソースが前記第１の電源に接続
された第２のＮ型ＭＯＳトランジスタと、 ドレインが前記第２の入力に接続され、ゲートが前記第
２の基準電圧源に接続され、ソースが前記第２の電源に
接続された第２のＰ型ＭＯＳトランジスタと、 ゲートが前記第１の入力に接続され、ドレインが前記第
１の電源に接続された第３のＰ型ＭＯＳトランジスタ
と、 ゲートが前記第２の入力に接続され、ドレインが前記第
１の電源に接続された第４のＰ型ＭＯＳトランジスタ
と、 ドレインが前記第３のＰ型ＭＯＳトランジスタのソース
に接続され、ゲートが前記第２の基準電圧源に接続さ
れ、ソースが前記第２の電源に接続された第５のＰ型Ｍ
ＯＳトランジスタと、 ドレインが前記第４のＰ型ＭＯＳトランジスタのソース
に接続され、ゲートが前記第２の基準電圧源に接続さ
れ、ソースが前記第２の電源に接続された第６のＰ型Ｍ
ＯＳトランジスタと、 を備えて構成され、 前記第３のＰ型ＭＯＳトランジスタのソースと前記第４
のＰ型ＭＯＳトランジスタのソースから差動出力を取り
出すことを特徴とする請求項１記載の電流比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233578A JPH1065463A (ja) | 1996-08-15 | 1996-08-15 | 電流比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233578A JPH1065463A (ja) | 1996-08-15 | 1996-08-15 | 電流比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065463A true JPH1065463A (ja) | 1998-03-06 |
Family
ID=16957273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233578A Pending JPH1065463A (ja) | 1996-08-15 | 1996-08-15 | 電流比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065463A (ja) |
Cited By (5)
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|---|---|---|---|---|
| JP2007244128A (ja) * | 2006-03-09 | 2007-09-20 | Ricoh Co Ltd | 過電流検出回路 |
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| CN111026217A (zh) * | 2019-12-18 | 2020-04-17 | 西安航天民芯科技有限公司 | 应用于高精度模数转换器的基准电流补偿电路 |
| CN114665849A (zh) * | 2022-02-23 | 2022-06-24 | 电子科技大学 | 一种高精度的电流比较器 |
| CN117411472A (zh) * | 2023-11-24 | 2024-01-16 | 上海紫鹰微电子有限公司 | 一种可调阈值电流比较电路 |
-
1996
- 1996-08-15 JP JP8233578A patent/JPH1065463A/ja active Pending
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