JPH10513580A - ラッチ型伝送機を利用した平板表示器データ駆動装置 - Google Patents

Abstract

(57)【要約】 ＦＥＤ駆動装置は、画面に画像を正確に表示できるよう画素を構成する電界放出素子等を十分に駆動できるようにする。このため、前記ＦＥＤ駆動装置は１ライン分の画素データを水平走査期間に順次入力するシフト レジスタと、前記シフト レジスタからの画素データの論理値に従う電流信号を発生して画素をなす多数の電界放出素子等を駆動する電流源アレイを利用する。さらに、前記１ライン分の画素データが前記電流源アレイに印加される期間をラッチ型伝送アレイにより調節する。前記ラッチ型伝送アレイは水平走査期間内で可変可能なパルス幅を有する。

Description

【発明の詳細な説明】 ラッチ型伝送機を利用した平板表示器データ駆動装置 技術分野 本発明は、電流駆動用平板表示器の駆動装置に応用できるラッチ型のトランス ミッション ゲートを利用したデータ駆動装置に関する。背景技術 電流駆動用平板表示器の例として、電界放出表示器（Ｆield Ｅmission Ｄisp lay、以下“ＦＥＤ”という）を挙げることができるが、本発明では受動マトリ ックスアドレス指定方式を利用した電界放出表示器の新しいデータ駆動装置を発 明した。 近来、平板表示器として脚光を浴びているものの一つは、液品表示器（以下“ ＬＣＤ”という）であるが、これは液晶を利用し光源からの光ビームを断続して 画像が表示されるようにするものであり、駆動させる方法としては大きく受動マ トリックスアドレス指定方法と能動マトリックスアドレス指定方法がある。 前記ＬＣＤの受動マトリックス指定方法は、前記ＬＣＤのガラス基板の上板と 下板にそれぞれ異なる電圧を印加して相互交差する所の画素にデータを入力する 方法であるが、この方法は指定された画素の周辺画素等にも影響を及ぼすため鮮 明な画面を現すための補償回路を必要とするので駆動回路部が複雑になる欠点を 有する。 前記ＬＣＤの能動マトリックス指定方法は、画素当り一つのセル トランジス タ及び一つのキャパシタンスを備え次の画素データが入力されるまで以前の画素 データにより一つの画素が引続き駆動されるようにするものであり、画質改良と 駆動回路部の簡素化を模索した方法である。 しかし、前記ＬＣＤの能動マトリックス指定方法は、画質改良と駆動回路部の 簡素化の長所がある反面、ＬＣＤのガラス基板上に多数のトランジスタとキャパ シタンスを植設しなければならないため工程上複雑で収率も低下する欠点を有す る。 前記ＬＣＤは現在一番多く平板表示器市場を占有しているが、光源の僅か数％ の光だけが実際に画面に寄与するため多量の消費電力が必要となり、大面積化す るのに困難が伴い、半液体状態の物質（液晶）を用いるため周囲の温度変化に敏 感であり、入力に弱く、画面が暗く分解能に限界があるため応用分野に制限が多 く伴う。 このような問題を克服できる交替表示器として、現在盛んに研究が進められて いるのが即ち前記ＦＥＤである。前記ＦＥＤは放出された電子を利用して画面を 表示する陰極線管と類似な方法で画面を表示するが、冷電子放出を利用するとい う面で熱電子放出を利用する陰極線管とは差が存在する。 前記ＦＥＤは電子を放出する電界放出素子等を画素別に設け、前記電界放出素 子等からの電子を蛍光膜が塗布された電極に衝突させ画像が表示されるようにす る。前記ＦＥＤは前記ＬＣＤが有する消費電力問題、大面積化の問題点、周囲の 温度変化に対する敏感度、圧力に弱い点、画面が暗い点、分解能の限界等、種々 な問題点を解決できる次世代平板表示器として最近脚光を浴びている。 前記ＦＥＤは一つの画素をなすため数百至数千個の電界放出素子等を工程に基 づき集積できるが、前記ＦＥＤの画素を構成する前記電界放出素子等は、図１に 示すようにカソード電極（１０）と接続したカソード（１２）と、前記カソード （１２）の上側に一定間隔を置いて設けられたゲート電極（１４）、及び陽極板 （１８）を備える。 前記陽極板（１８）の背面には蛍光膜（１６）が塗布されている。前記蛍光膜 は衝突する電子量を該当する光を発生して画像が表示されるようにする。前記陽 極板（１８）は、前記カソード（１２）から放出された電子を引っ張る役割を担 当し、さらに前記蛍光膜（１６）による光が透過され得るよう透明性を有する。 前記カソード（１２）は接触部の上部に形成する角状を有し、前記カソード電 極（１０）からの駆動電源により自らの接触部から電子が放出されるようにする 。 前記ゲート電極（１４）は、前記カソード（１２）の接触部を露出させるホ ールを有するよう形成される。尚、前記ゲート電極（１４）は、前記陽極板（１ ８）に印加される電圧により低い高電圧により前記カソード（１２）から電子を 放出させ、高電圧が印加された前記陽極板（１８）は、前記ゲート電極（１４） により放出された電子を前記陽極板（１８）側に加速させる。 図２には、従来の手動マトリックス駆動装置が示されている。 図２において、ゲート駆動回路（22a、22b、22c）がゲート ライン（14a、14b 、14c）に連結されており、カソード駆動回路（24a乃至24e）がカソード ライン （10a乃至10e）に連結されている。そして、ゲートライン（14a乃至14c）及びカ ソード ライン（10a乃至10e）が交差する所に図１に示すような角状の電界放出 素子（１２）が設けられている。 前記電界放出素子（１２）は、一つの画素をなすべく幾つかが集積されるが便 宜上一つの画素を代表して表したものである。 従って、図２は３×５の画素を備えるＦＥＤとその駆動装置を表わしている。 前記ＦＥＤを駆動する他の方法としては、能動マトリックス指定方式を利用す るものでＭicron Ｔechnology社の米国特許第5、210、472号に開示されている。前 記Ｍicron Ｔechnology社の能動マトリックス指定方式では、図２に示す各画素 ごとに二つのトランジスタを接続して従来のＬＣＤの能動マトリックス指定方式 においてと類似の形態に、一画素に印加されたデータは、次のデータがその画素 に印加される前まではデータを引続きホールディングする。 前記Ｍicron Ｔechnology社の能動マトリックス指定方式では、各画素のトラ ンジスタ等が多少低い電圧で動作し、能動マトリックス指定方式の長所である制 御回路が簡単であるという特徴を持っているが、各画素ごとに多数個のトランジ スタが必要なため製造工程が複雑である。 これに比べ、前記ＦＥＤの手動マトリックス指定方式は製造工程は簡単である が、前記能動マトリックス指定方式においての通り各画素ごとのトランジスタと キャパシタがなきため、一画素での電子の放出は高電圧が加えられている一つの ゲート ラインがある場合、これと交差しているデータ ライン等を順次ス キャンするパルス長さに制限を受けることになる。 然るに、放出された電子が陽極板（１８）に塗布されている蛍光膜（１６）を 打って発光する程度は、放出された電子の量と前記陽極板（１８）に到る放出電 子のエネルギーと関連する。前記ＦＥＤのカソード ライン（10a乃至10e）のス キャン パルスはシステムに基づき決定されるため、前記スキャン パルスの長さ の間の電子放出を持つだけでは図１の前記電界放出素子の電子放出が十分起き得 ない困難な場合が発生する。発明の開示 従って、本発明の目的は前記手動マトリックス指定方式の欠点を補い、データ をホールディングしてゲート ラインにターンオンされている間に一定時聞の間 伝送できる、即ちトランスミッションできる時間を流動性を活かして調節可能な 新しい方式の平板表示器データ駆動装置を提供することにある。 前記目的を達成するため、本発明の平板表示器駆動装置は１ライン分の画素デ ータを水平走査期間に各画素に順次入力するシフト レジスタと、前記シフトレ ジスタからの画素データの論理値に伴う電流信号を発生し、画素をなす多数の電 界放出素子等を駆動する電流源アレイを利用する。さらに、前記ゲート１ライン 分の画素データが前記電流源アレイに順次印加される期間をラッチ型伝送アレイ により調節する。 前記ラッチ型伝送アレイは、水平走査期間内で可変可能なパルス幅を有する。図面の簡単な説明 図１は、通常の電界放出素子の構造を説明する図面。 図２は、従来の平板表示器の駆動装置を概略的に説明する図面。 図３は、本発明の実施例に係る平板表示器データ駆動装置のブロック図。 図４は、図３に示す画素を詳細に示す図面。 図５は、図３に示すラッチ型伝送機を詳細に示す図面。 図６は、図５に示す回路の各部分に対する動作タイミング図。発明を実施するためのベストモード 以下、本発明の実施例を添付した図３乃至図６を参照して詳細に説明すること にする。 図３を参照すれば、本発明の実施例に係るＦＥＤ駆動装置が説明されている。 前記ＦＥＤ駆動装置はビデオ信号を処理し各種制御信号を発生する制御部(３０) と、前記制御部（３０）の制御下に前記ＦＥＤ（６０）の表示ライン等を駆動す るための水平駆動部（又はデータ駆動部；５０）と、垂直駆動部（又はゲート駆 動部；４０）を備える。 前記ＦＥＤ（６０）は、ｍ個のゲートライン（４０１乃至４０３）及びｎ個の データライン（５０１乃至５０４）にマトリックスの形態に配列されたｍ×ｎ個 の画素（６１乃至６９）等を備える。前記ｍ×ｎ個の画素等はそれぞれ図４に示 すように多数個の電界放出素子で構成される。ここで、一画素を構成する多数個 の電界放出素子の個数は多く集積するほど良く、各画素ごとに同じ個数の電界放 出素子を持てば良い。 図４において、前記画素（６１）は前記ゲート ライン（４０１）に接続した ゲート電極板（６１ｂ）及び前記データ ライン（５０１）に接続したカソード 電極板（６１ａ）を備える。前記カソード電極板（６１ａ）及び前記ゲート電極 板（６１ｂ）は、互いに一定の間隔ほど離隔して対面するよう設けられる。前記 カソード電極板（６１ａ）の上面には多数個のカソード（６１ｃ）が形成され、 前記カソード（６１ｃ）はそれぞれ接触部を有する角の形体になっている。そし て前記ゲート電極板（６１ｂ）には、前記カソード（６１ｃ）の接触部を露出さ せる貫通ホール（６１ｄ）が形成されている。 図４において、一つのゲート ライン（４０１）に高電圧が印加されている間 、前記カソード電極板（６１ａ）にデータ（５０１）から電流信号が印加される 場合、前記電流信号の大きさに該当するだけの電子量が前記カソード（６１ｃ） の接触部から放出され、前記放出された電子等は陽極板（図４には図示せず、１ ８）により加速され、前記陽極板に塗布されている蛍光膜（図４には図示せず、 １６）に衝突して発生することになる。 再び図３に戻れば、前記垂直駆動部（４０）は第１シフト レジスタ（４２） と、前記シフト レジスタ（４２）の出力信号を受けて高電圧源アレイ（４６） を動作させ得るレベル シフタ（４４）を備える。前記第１シフト レジスタ（４ ２）は前記ｍビットのディジタル出力信号を発生し、前記ｍビットの出力信号は ただ一つだけが“１”又は“０”の特定論理値を有する。 さらに前記特定論理値は、前記シフト レジスタ（４２）に水平同期信号が印 加される度に前記ｍビットの出力信号の下位ビットで近接した上位ビット側に移 動する。そして、前記特定論理値を有するビットの出力信号により駆動する高電 圧源は、前記ｍ個のゲート ライン（４０１乃至４０３）のうち、自らと接続し たゲート ラインに高電圧を供給する。前記第１シフト レジスタ（４２）及び前 記高電圧源アレイ（４６）の動作により、前記ｍ個のゲート ライン（４０１乃 至４０３）を順次選択的に１水平期間の間、高電圧を維持することになる。 尚、前記垂直駆動部（４０）は、前記シフト レジスタ（４２）及び前記高電 圧源アレイ（４６）の間に接続した第１レベル シフト アレイ（４４）をさらに 備える。前記第１シフト レジスタ（４２）からのｍビットの出力信号の電圧レ ベルを前記高電圧源アレイ（４６）に適した電圧レベルに移動させる役割を果す 。 さらに、水平駆動部（５０）は前記制御部（３０）からの画素データを順次入 力するスキャン パルスを有する第２シフト レジスタ（５２）と、前記シフト レジスタ（５２）からのスキャン パルスに従い順次入力される画素データを受 けて一定期間の間引続き画素データを入力するラッチ型伝送アレイ（５４）を備 える。前記第２シフト レジスタ（５２）は水平走査期間の間、前記制御部（３ ０）からの直列形体の画素データを順次入力する。 尚、前記ラッチ型伝送アレイ（５４）は前記第２シフト レジスタ（５２）の 順次のパルスに合せて入ってくる前記画素データを、前記制御部（３０）から印 加される期間制御パルス（Ｄuration Ｃontrol Ｐulse；ＤＣＰ）の幅に該当す る 時間の間電流源アレイ（５８）側に伝送する。 前記電流源アレイ（５８）は前記ラッチ型伝送アレイ（５４）から前記１ライ ン分の画素データが順次印加される間駆動する。 尚、前記電流源アレイ（５８）を構成するそれぞれの電流源は、前記画素デー タの論理値に従い増減する電流量を前記ｎ個のデータ ライン（５０１乃至５０ ４）中、自らと接続した前記データ ラインに供給する。 さらに、前記一画素を構成する前記多数個の電界放出素子は前記期間制御パル ス（ＤＣＰ）のパルス幅に該当する期間の間一括駆動する。尚、前記多数個の電 界放出素子は電流信号の大きさに従い放出電子量を調節することになる。 結局、前記電流源アレイ（５８）により駆動する画素等は、前記期間制御パル スのパルス幅により一定期間の間駆動し、前記期間制御パルスの幅は水平走査期 間内で調節可能である。これにより、一つの画素を構成する多数個の電界放出素 子は画素データに該当する電子放出を十分に発生されるようにする。 さらに、前記水平駆動部（５０）で前記ラッチ型伝送アレイ（５４）及び前記 電流源アレイ（５８）の間に第２レベル シフタ アレイ（５６）は、前記ラッチ 型伝送アレイ（５４）からの画素データの電圧レベルを前記電流源アレイ（５８ ）に適した電圧レベルになるようにする役割を担当する。 図５を参照すれば、図３に示すラッチ型伝送アレイを構成するラッチ型ビット 伝送機が説明されている。前記ラッチ型ビット伝送機は、図６に示すように図３ に示す制御部（３０）から真偽及び補数のデータ ラッチ クロック（ＤＬＣ／Ｄ ＬＣ）及び期間制御パルス（ＤＣＰ）を入力し、前記第２シフト レジスタ（５ ２）から１ビットの画素データ（ＢＰＰ−ＩＮ）を入力する。前記１ビット画素 データは論理値が“０”の場合“０Ｖ”の電位を有する。 これとは別に、前記画素データの論理値が“１”の場合、前記１ビット画素デ ータは“５Ｖ”を維持する。前記ラッチ型ビット伝送機は、前記ビット画素デー タ（ＢＰＤ−ＩＮ）を第１ノード（７１）側に選択的に伝えるための第１制御用 スイッチ（７０）と、前記第１ノード（７１）及び第２ノード（７３）の間 に接続したラッチ回路（８０）を備える。前記第１制御用スイッチ（７０）は、 前記真偽及び補数のデータ ラッチ クロック（ＤＬＣ／ＤＬＣ）により選択的に 駆動する。 詳しく説明すれば、前記第１制御用スイッチ（７０）は前記真偽のデータ ラ ッチ クロック（ＤＬＣ）がハイ論理を維持する場合、前記第２シフト レジスタ （５２）により順次ゲート １ライン画素データを送るが、そのうち一つのビッ ト画素データ（ＢＰＤ−ＩＮ）を前記第１ノード（７１）側に伝送する。 前記ラッチ回路（８０）は、前記第１ノード（７１）上の画素データを次の画 素データが前記第１ノード（７１）に供給されるまで維持させる。そして、前記 ラッチした画素データを反転させ第２ノード（７３）を介して送り出す。このた め、前記ラッチ回路（８０）は前記第１ノード（７１）及び前記第２ノード（７ ３）の間に接続した第３インバータ（８４）及び第３制御用スイッチ（８６）を 備える。 前記第３インバータ（８２）は、前記第１ノード（７１）上の画素データを反 転させ、前記第４インバータ（８４）は前記第２ノード（７３）上の画素データ を再反転させる。結局、前記第４インバータ（８４）から出力する画素データは 前記第１ノード（７１）上の画素データと同様の論理値を有する。前記第３制御 用スイッチ（８６）は、前記真偽及び補数のデータ ラッチ クロック（ＤＬＣ／ ＤＬＣ）により前記第１制御用スイッチ（７０）と相互補完的に駆動する。 即ち、前記第３制御用スイッチ（８６）は、前記真偽のデータ ラッチ クロッ ク（ＤＬＣ）がロー論理を維持する場合、第４インバータ（８４）の出力端子を 前記第１ノード（７１）と接続させ、前記第３及び第４インバータ（８２、８４ ）が循環ループを形成するようにする。前記第３及び第４インバータ（８２、８ ４）は前記循環ループが形成される間、前記第１ノード（７１）の画素データを 維持させる。 尚、前記ラッチ型ビット伝送機は前記第２ノード（７３）及び第３ノード （７５）の間に接続した第２制御用スイッチ（７２）、前記第３ノード（７５） 上のデータをクリア（Ｃlear）するためのクリア回路（９０）及び、前記第３ノ ード（７５）上のデータを入力する第１インバータ（７４）を備える。前記第２ 制御用スイッチ（７２）は、前記期間制御パルス（ＤＣＰ）及び第２インバータ （７６）の出力信号により前記第２ノード（７３）上の前記反転した画素データ を、前記第３ノード（７５）側に選択的に伝送する。 前記期間制御パルス（ＤＣＰ）がハイ論理を維持する場合、前記第２制御用ス イッチ（７２）は前記第２ノード（７３）上の前記反転した画素データを、前記 第３ノード（７５）側に伝送する。さらに、前記第２インバータ（７６）は前記 期間制御信号（ＤＣＰ）を反転させ、反転した期間制御信号を前記第２制御用ス イッチ（７２）に供給する。 尚、前記第１乃至第３制御用スイッチ（７０、７２、８６）はＮＭＯＳトラン ジスタ及びＰＭＯＳトランジスタが並列接続した一名トランスミッション ゲー トに具現され得る。前記クリア回路（９０）は前記期間制御信号（ＤＣＰ）及び 前記第２インバータ（７６）の出力信号により前記第２制御用スイッチ（７２） と相互補完的に駆動する。即ち、前記クリア回路（９０）は、前記期間制御信号 （ＤＣＰ）がロー論理状態にある場合、図５の出力値（ＢＰＯ−ＯＵＴ）はロー 論理状態となる。 結果的に、前記クリア回路（９０）は画素データが出力されない間に、即ち、 前記期間制御信号（ＤＣＰ）が“０”の場合、電界放出素子から電子が放出され ないよう電流源の電流をクリアする機能を果す。このため、前記クリア回路（９ ０）は電源電圧源（Ｖcc）及び前記第３ノード（７５）の間に直列接続した第１ 及び第２ＰＭＯＳトランジスタ（９２、９４）と、前記第３ノード（７５）及び 基底電圧源（Ｖss）の間に直列接続した第１及び第２ＮＭＯＳトランジスタ（９ ６、９８）を備える。 前記クリア回路（９０）に対し詳しく説明すれば、前記第１及び第２ＰＭＯＳ トランジスタ（９２、９４）と、前記第２ＮＭＯＳトランジスタ（９８）が、前 記期間制御信号（ＤＣＰ）を自らのゲート側に共通的に入力され、前記第１ＮＭ ＯＳトランジスタ（９６）は第２インバータ（７６）を介し反転した期間制御信 号（／ＤＣＰ）を入力される。前記期間制御信号（ＤＣＰ）がロー論理にある場 合、前記第１及び第２ＰＭＯＳトランジスタ（９２、９４）がターンオン（Ｔur n−Ｏn）されて第２ＮＭＯＳトランジスタ（９８）はターンオフ（Ｔurn−Ｏff ）され、前記第１ＮＭＯＳトランジスタ（９６）はターンオンされる。 従って、前記第３ノード（７５）と前記電源電圧源（Ｖcc）及び前記第３ノー ド（７５）の間に電流通路が形成され、前記第３ノード（７５）にハイ論理の論 理信号が発生されるようにする。尚、前記出力値（ＢＰＤ−ＯＵＴ）は論理信号 がロー論理に存在することになり前記電流源をＯＦＦさせる。 前記期間制御信号（ＤＣＰ）がハイ論理の場合、前記第１及び第２ＰＭＯＳト ランジスタ（９２、９４）及び第１ＮＭＯＳトランジスタ（９６）はターンオン され、前記第２ＮＭＯＳトランジスタ（９８）はターンオンされる。この結果、 前記第３ノード（７５）はハイ インピーダンス状態を維持しビット画素データ （ＢＰＤ−ＩＮ）からの入力電圧を入力できるようになる。 結論的に、本発明でクリア回路（９０）を前記ラッチ型伝送機（図５）に加え た理由は、前記電界放出素子から放出される電子の量を正しく制御するためであ る。即ち、クリア回路（９０）がない場合、前記期間制御信号（ＤＣＰ）がロー 論理に変化すれば前記第３ノード（７５）がハイ インピーダンス状態を維持す ることになり、前記電流源素子のゲートとソースの間に存在する寄生キャパシタ に残留する電荷により電流源素子が正確にターンオフされず、前記期間制御信号 （ＤＣＰ）がハイの状態からロー論理になった後にも、前記電界放出素子から引 続き電子放出が不規則に起り得ることになる。これを防止するため本発明は前記 ラッチ型伝送機にクリア回路（９０）を加えたのである。 終りに、前記第１インバータ（７４）は前記第３ノード（７５）上のデータを 反転させ、図６に示すようにビット画素データ（ＢＰＤ−ＯＵＴ）が図３に示す 前記第２レベル シフタ アレイ（５６）に供給されるようにする。 前述したように、本発明の平板表示器駆動装置は画素をなす多数の電界放出素 子を電流信号により一括駆動し、ラッチ型伝送回路を利用して前記画素の駆動時 間を調節し画素が十分駆動され得るようにすることができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン，チャン・ホー 大韓民国、110−092 ソウル、チョングロ −ク、ホンパ−ドン、２−31 (72)発明者 ハー，グン・ム 大韓民国、616−120 ブサン、ブク−ク、 ファミョング−ドン、ドシファミョング・ グリーン・アパートメント、101−803

Claims (1)

1. 【特許請求の範囲】 １．垂直軸に均等に配列されたデータ ラインと、水平軸に均等に配列されたゲ ート ライン及び電界放出素子の集合体でなる画素等が、前記ゲートライン及び データラインに接続した電界放出表示器を駆動するための装置において、 前記電界放出表示器のゲートラインに順次、又選択的に高電圧を印加して駆動 するためのゲート駆動手段と、 １ライン分の画素データにより、前記電界放出表示器の１水平ライン上の画素 等を電流信号により所定時間の間駆動するため、 前記１ライン分の画素データを順次入力するためのシフト レジスタと、 前記シフト レジスタからの前記１ライン分の画素データを入力し、前記画素 データそれぞれの論理値に該当する大きさを有する１ライン分の電流信号を発生 し、前記１ライン分の電流信号を前記データ ラインにそれぞれ印加する電流源 アレイと、 前記シフト レジスタ及び前記電流源アレイの間に接続し、前記電流源アレイ 側に印加される前記１ライン分の画素データの供給時間を調節するラッチ型伝送 アレイを含むデータ駆動手段と、 ビデオ信号を直列形体の画素データ列に処理して前記データ駆動手段に供給し 、前記データ及びゲート駆動手段に必要な制御信号を発生する制御手段を備えた ことを特徴とする平板表示器駆動装置。 ２．前記画素をなす電界放出素子等は前記データ ラインに共通的に接続し、電 流信号の供給とともに電流信号の大きさに該当する電子量を放出するようになっ たことを特徴とする請求項１記載の平板表示器駆動装置。 ３．前記ラッチ型伝送アレイはラッチ型ビット伝送回路を備え、前記ラッチ型ビ ット伝送回路は、 前記シフト レジスタからの１ビット画素データを貯蔵するための記憶手段と 、 前記シフト レジスタ及び前記記憶手段の間に接続し、前記制御手段からのデ ータ ラッチ クロックにより前記１ビット画素データを選択的にラッチする第１ 制御用スイッチと、 前記記憶手段及び前記電流源アレイの間に接続し、前記制御手段からの期間制 御パルスにより前記電流源に供給される前記１ビット画素データの供給期間を調 節する第２制御用スイッチを備えたことを特徴とする請求項１記載の平板表示器 駆動装置。 ４．前記記憶手段が、前記第１及び第２制御用スイッチの間に循環ループを形成 するよう接続した二つのインバータでなることを特徴とする請求項３記載の平板 表示器駆動装置。 ５．前記二つのインバータの間に接続し、前記データ ラッチ クロックにより前 記第１制御用スイッチと相互補完的に駆動し、前記二つのインバータによる循環 ループを開閉する第３制御用スイッチをさらに備えたことを特徴とする請求項４ 記載の平板表示器駆動装置。 ６．前記第２制御用スイッチ及び前記電流源アレイの間に接続し、前記第２制御 用スイッチからの前記画素データを緩衝するための緩衝手段をさらに備えたこと を特徴とする請求項５記載の平板表示器駆動装置。 ７．前記期間制御パルスにより前記第２制御用スイッチと相互補完的に駆動し、 前記電流源アレイに供給される画素データを初期化する初期化手段をさらに備え たことを特徴とする請求項３記載の平板表示器駆動装置。 ８．前記初期化手段、前記第２制御用スイッチ及び前記電流源アレイの間に接続 し、前記初期化手段及び前記第２制御用スイッチからのデータの電圧レベルを前 記電流源アレイが求める電圧レベルに移動させるためのレベル シフタを備えた ことを特徴とする請求項７記載の平板表示器駆動装置。 ９．前記第１及び第２制御用スイッチが並列接続したＮＭＯＳ及びＰＭＯＳトラ ンジスタを含むことを特徴とする請求項８記載の平板表示器駆動装置。 １０．前記初期化手段が直列に接続した二つのＮＭＯＳトランジスタと、前記Ｎ ＭＯＳトランジスタの直列回路と直列に接続した二つのトランジスタを備え、 高電圧の出力値とハイ インピーダンス状態の出力値を前記電流源アレイに提供 するようになったことを特徴とする請求項７記載の平板表示器駆動装置。 １１．前記ラッチ型伝送アレイ及び前記電流源アレイの間に接続し、前記ラッチ 型アレイからの前記１ライン分の画素データの電圧レベルを前記電流源アレイに 適した電圧レベルになるようシフトさせるレベル シフト アレイをさらに備えた ことを特徴とする請求項１記載の平板表示器駆動装置。