CN1169787A - 采用锁存型发送器的平面显示器数据驱动装置 - Google Patents

Abstract

本发明的平面显示器驱动装置具有选通驱动电路、数据驱动电路和控制电路。其中,选通驱动电路用于将高电压顺次地并有选择地施于多条选通线,以驱动它们;数据驱动电路包括移位寄存器、电流源阵列和锁存型发送阵列;而控制电路将视频信号处理成一串行型象素数据,向数据驱动电路提供它并产生数据驱动电路和选通驱动电路所需的控制信号。其中,移位寄存器用于顺次地输入一行象素数据;电流源阵列从移位寄存器输入一行素数数据线,产生与象素数据的每个逻辑值对应的一行电流信号,并将一行电流信号施于多根数据线;而锁存型发送阵列连接在移位寄存器和电流源阵列之间,用于调节要施加于电流源阵列的一行象素数据的供应时间,因此在预定时间间隔内,用电流信号驱动在场发射显示器的一个水平行上的象素。

Description

采用锁存型发送器的平面显示器数据驱动装置

技术领域

本发明涉及用锁存型发送门的数据驱动装置，它适用于电流驱动的平面显示器驱动装置。

技术背景

电流驱动的平面显示器的一个例子是场致发射器显示器(下文称为“FED”)，而且本发明提出一种用无源矩阵寻址法的场致发射显示器的改进的数据驱动装置。

液晶显示器(LCD)作为平面显示器曾受到关注，它通过用液体阻断从光源发出的光束来显示图象。对它的驱动方法主要分成无源矩阵寻址法和有源矩阵寻址法，LCD的无源矩阵寻址法是将不同的电压分别施加于LCD的玻璃基片的上和下板，于是将数据输入到位于交叉点的象素。这种方法的不利之处在于，一个指定象素的邻近象素也受到影响，于是为了得到优质图象，需要补偿电路，结果导致复杂的驱动装置。有源矩阵寻址法是这样的，一个象素具有单元晶体管(celltransistor)和电容器，并且由前一个象素数据连续驱动一个象素直至输入下一个象素数据，因而这种方法使得清晰度有改进和驱动装置简单。然而，有源矩阵寻址法的不利之处在于它需要多个晶体管和电容器在LCD的玻璃基片上，这样导致复杂的制造过程和低的生产率。现在，LCD占领了平面显示器市场的最大部分。然而，它存在着从光源发出的光只有百分之几真正地影响图象等一些问题，结果导致消耗较大功率并且难以制成大尺寸。此外，由于使用半液体材料(液晶)，所以LCD对温度的变化很敏感，输入方面的能力差，具有暗的图象并在分辩率方面有限制。为了解决这些问题，对于FED作为平面显示器的替代而进行研究。FED以与用发射的电子显示图象的阴极射线管类似的方法显示图象。然而，FED与阴极射线管的不同之处在于FED用冷电子发射，而阴极射线管用热电极发射。

在FED中，将发射电子的场致发射元件置于每个象素处，而从场致发射元件发射的电子同涂有荧光薄膜的电极相撞，于是显示图象。现在FED作为能解决LCD的上述问题的下一代平面显示器而引人注目。

FED能集成几百或几千个场致发射元件以形成一个象素。构成FED象素的每个场致发射元件具有与阴极电极10连接的阴极12；分开置于阴极12的上方、并与之有一预定间隔的门电极14；和正极板18，如图1所示。正极板18的后表面涂有荧光薄膜16。荧光薄膜16产生与相撞的电子数对应的光，这样可以显示图象。正极板18起到吸引从阴极12发射的电子的作用，并且将它制成透明的，从而可以透过从荧光薄膜16发出的光。阴极12是具有削尖部分的喇叭型的，而且用来自阴极电极10的驱动功率，从它的削尖部分发射电子。门电极14有一个开口以露出阴极12的削尖部分。门电极14用比施加在正极板18上的电压低的高电压，使电子从阴极12发射出来，并且施加高电压的正极板18加速由门电极14向正极板18发射的电子。

图2显示了根据现有技术的无源矩阵驱动装置。参考图2，门驱动电路22a、22b和22c同门线14a、14b和14c相连，而阴极驱动电路24a至24e与阴极线10a至10e相连。将如图1所示的喇叭型场致发射元件12置于线14a至14c与阴极线10a至10e的交叉点处。集成多个场致发射元件12以构成一个象素。然而，为了描述方便起见，假设一个场致发射元件12构成一个象素。于是，图2显示了具有3×5个象素的FED和它的驱动装置。

Micro Techrology Inc.的第5,210,427号美国专利中，揭示了驱动FED的另一个方法，即有源矩阵寻址法。在Micro Technology Inc.的有源矩阵寻址法中，两个晶体管与图2所示的每一个象素相连并且象素以与LCD的有源矩阵寻址法类似的方式保持施加给它们的数据，直至施与它们下一个数据为止。MicroTechnology Inc.的有源矩阵寻址法的优点在于每个象素的晶体管在低电压下工作和控制电路具有简单的结构。然而，每个象素需要多个晶体管，结果导致复杂的制造过程。与之相比较，FED的无源矩阵寻址法具有简单的制造过程。然而，由于每个象素没有晶体管和电容器，因此顺次扫描与一条施加高电压的门线相交的数据线的脉冲长度限制了从一个象素发射的电子。与涂在正极板18上的荧光薄膜16相撞的电子发出的光的程度与发射的电子数和发射的电子到达正极板18的能量有关。由于根据系统决定FED的阴极线10a至10e的扫描脉冲，所以在上述的扫描脉冲长度期间，场致发射元件可能没有发射足够的电子。

发明概要

因此，本发明的一个目的在于提供一种改进的平面显示器数据驱动装置，当选通线接通时，它能保持数据，然后在预定时间内发送该数据，即，能灵活地调节发送时间。

为了达到本发明的上述目的，本发明的平面显示器驱动装置具有选通驱动电路、数据驱动电路和控制电路。其中，选通驱动电路用于将高电压顺次地并有选择地施于多条选通线，以驱动它们；数据驱动电路包括移位寄存器、电流源阵列和锁存型发送阵列；而控制电路将视频信号处理成一串行型象素数据，向数据驱动电路提供它并产生数据驱动电路和选通驱动电路所需的控制信号。其中，移位寄存器用于顺次地输入一行象素数据线；电流源阵列从移位寄存器输入一行素数数据，产生与象素数据的每个逻辑值对应的一行电流信号，并将一行电流信号施于多根数据线；而锁存型发送阵列连接在移位寄存器和电流源阵列之间，用于调节要施加于电流源阵列的一行象素数据的供应时间，因此在预定时间间隔内，用电流信号驱动在场发射显示器的一个水平行上的象素。

附图概述

参考以下结合附图的详细说明，可以容易地理解本发明的上述及各种其他特性和优点，其中：

图1是示出典型的场致发射元件的结构的图：

图2是示出根据现有技术的平面显示器驱动装置的示意图；

图3是示出根据本发明的一个较佳实施例的平面显示器驱动装置的方框图；

图4是示出图3中象素的详图；

图5是示出图3中锁存型发送器的详图；以及

图6是示出图5中各部分的工作时序图。

本发明的较佳实施方式

参照附图，将详细地讨论本发明的较佳实施例。

图3显示了根据本发明的较佳实施例的FED驱动装置。FED驱动装置具有控制器30、垂直驱动单元40(或选通驱动单元)和水平驱动单元50(或数据驱动单元)。

FED60元件具有安装在m条选通线401至403和n条数据线501至504的mxn个象素61至69。mxn象素的每一个包括多个场致发射元件，如图4所示。更好的是，在一个象素上集成更多的场致发射元件。然而，每个象素必须具有相同数量的场致发射元件。

参考图4，象素61具有与选通线401相连的选通电极板61b和与数据线501相连的阴极电极板61a。安排阴极电极板61a与选通电极板61b隔开一个预定的间隔而绝缘。在阴极电极板61a的上表面上形成多个阴极61c，并且每一个阴极61c都是具有削尖部分的喇叭型的。选通电极板61b具有露出阴极61c的削角部分的开口61b。

图4中，如果当一条选通线401施加高电压时，从数据线501施加电流信号至阴极电极板61a，那么从阴极61c的削尖部分发射与电流信号的大小相对应的电子，并且由正极板18(图4未示出)加速已发射的电子，而那些电子与涂在正极板18的荧光表面16(图4未示出)相撞，于是发出光。

回到图3，垂直驱动单元40具有第一移位寄存器42，和用于根据移位寄存器42的输出信号驱动高电压源阵列46的电平移位器44。第一移位寄存器42产生数字输出信号的m位，其中只有1位具有特定的逻辑值“1”或“0”。每当将水平同步信号施加至移位寄存器42时，将特定逻辑值从输出信号的m位的较低有效位(less significant bit)移到相邻的较高有效位(more significant bit)。由具有特定逻辑值的输出信号驱动的电压源向m条选通线401至403中与之相连的选通线施加高电压。通过第一移位寄存器42和高电压源阵列46的操作，m条选通线401至403顺次地并有选择地将高电压保持1个水平周期。

垂直驱动单元40还包括在第一移位寄存器42和高电压源阵列46之间相连的第一电平移位器阵列44。第一电平移位器阵列44起到将从第一移位寄存器42输出的输出信号的m位电压电平移到足够高电压源阵列46使用的电压电平。

水平驱动单元50具有第二移位寄存器52和锁存型发送阵列54。其中，第二移位寄存器52具有扫描脉冲，并从控制器30顺次地输入象素数据；而锁存型发送阵列54根据扫描脉冲从第二移位寄存器52顺次地输入象素数据，并且在一段预定时间间隔内，发送象素数据。第二移位寄存器52在一个水平扫描周期内，从控制器30顺次地输入串行类型的象素数据。

锁存型发送阵列54在与从控制器30所施加的持续时间控制脉冲(DCP)的宽度对应的时间间隔内发送根据第二移位寄存器52的连续脉冲输入的象素数据。

当从锁存型发送阵列54顺次地输入一行象素数据时，驱动电流源阵列58。构成电流源阵列58的每个电流源根据象素数据的逻辑值，向与之相连的n条数据线501至504的一条数据线提供增加的电流。

在与持续时间控制脉冲(DCP)的脉冲长度对应的时间间隔内，集中地驱动构成一个象数的场致发射元件。场致发射元件根据电流信号的大小调节发射的电子数。

那就是说，在预定的时间间隔内，由持续时间控制脉冲的脉冲宽度驱动由电流源阵列58驱动的象素，而且在水平扫描周期内可以调节持续时间控制脉冲的脉冲宽度。因此，构成一个象素的多个场致发射元件发射与象素数据对应的足够的电子。

连在锁存型发送阵列54和电流源阵列58之间的第二电平移位器阵列56起到了将从锁存型发送阵列54输出的象素数据的电压电平移到足够电流源阵列58使用的电压电平。

图5显示了图3的锁存型发送阵列的锁存型位发送器。锁存型位发送器从控制器30输入真-假和互补数据锁存时钟DLC及/DLC和持续时间控制脉冲DCP，并且从第二移位寄存器52输入象素数据的一位BPD-IN。如果象素数据BPD-IN的逻辑值为“0”，那么象素数据BPD-IN为0伏。相反，如果象素数据BPD-IN的逻辑值为“1”，那么象素数据BPD-IN保持5伏。锁存型位发送器具有用于有选择地向第一结点71和连在第一及第二结点71及73之间的锁存型电路80发送位象素数据BPD-IN的第一控制开关70。真-假和互补数据锁存时钟DLC及/DLC有选择地驱动第一控制开关70。

当真-假数据锁存时钟DLC保持逻辑“高”电平时，第一控制开关70用第二移位寄存器52顺次地发送选通1行象素数据，并向第一结点71发送选通1行象素数据的一位象素数据BPD-IN。

锁存电路80将象素数据锁存在第一结点71上，直至向第一结点71提供下一个象素数据。经过第二结点73反相并发送已锁存的象素数据。为此，锁存电路80具有第三及第四反相器82及84和位于第一及第二结点71及73之间的第三控制开关86。

第三反相器82把在第一结点71上的象素数据反相，而第四反相器84把在第二结点73上的象素数据反相。即，从第四反相器84输出的象素数据具有与在第一结点71上的逻辑值相同的逻辑值。真-假和互补数据锁存时钟DLC及/DLC用一种与第一控制开关70互补的方式，驱动第三控制开关86。即，当真-假数据锁存时钟DLC在逻辑“低”电平时，第三控制开关86将第四反相器84的输出端与第一结点71相连，以形成第三及第四反相器82及84的循环回路。当形成循环回路时，第三及第四反相器82及84保持第一结点71的象素数据。

锁存型位发送器还包括连在第二及第三结点73及75之间的第二控制开关72、用于清除第三结点75上的数据的清除电路90和在第三结点75上输入数据的第一反相器74。根据持续时间控制脉冲DCP和第二反相器76的输出信号，第二控制开关72有选择地向第三结点75发送在第二结点73上的已反相的象素数据。当持续时间控制脉冲DCP在逻辑“高”电平时，第二控制开关72向第三结点75发送在第二结点73上的已反相的象素数据。第二反相器76把持续时间控制脉冲DCP反相并向第二控制开关72提供它。

每个由并联连接的NMOS晶体管和PMOS晶体管构成的第一至第三控制开关70、72和86是发送选通。持续时间控制脉冲DCP和第二反相器76的输出信号以与第二控制开关72互补的方式，驱动清除电路90。即，当持续时间控制脉冲DCP在逻辑“低”电平时，输出信号BPD-OUT变成逻辑“低”电平。于是，当没有输出象素数据时，即，当持续时间控制脉冲DCP为“0”时，清除电路90清除电流源的电流，从而不能从场致发射元件发射电子。为此，清除电路90具有在电源电压Vcc和第三结点75之间串联连接的第一及第二PMOS晶体管92和94，以及在第三结点75和接地电压Vss之间串联连接的第一及第二NMOS晶体管96和98。

一般将持续时间控制信号DCP施加于第一及第二PMOS晶体管92及94和第二NMOS晶体管98的栅极，并且将反相的持续时间控制信号施加于第一NMOS晶体管96的栅极。如果持续时间控制信号DCP在逻辑“低”电平时，那么第一及第二PMOS晶体管92及94和第一NMOS晶体管96接通，而第二NMOS晶体管98断开。因此，在电源电压Vcc和第三结点75之间形成电流通路。这样，第三结点75产生逻辑“高”信号。输出信号BPD-OUT变成逻辑“低”电平，于是断开电流源。

如果持续时间控制信号DCP在逻辑“高”电平，那么第一及第二PMOS晶体管92及94和第一NMOS晶体管96断开，而第二NMOS晶体管98接通。因此，第三结点75保持高阻抗状态，使得可从位象素数据BPD-IN输入输入电压。

于是，将清除电路90加到锁存型位发送器的原因是为了准确地控制从场致发射元件发射的电子数。即，在锁存型位发送器不具有清除电路90的情况下，如果持续时间控制信号DCP达到逻辑“低”电平，那么第三结点75保持高阻抗状态，而保留在电流源元件的栅极和源极之间的寄生电容器上的电荷不能准确地断开电流源元件。因此，即使是在持续时间控制信号DCP从逻辑“高”状态变成逻辑“低”状态之后，还可能从场致发射元件不规则地发射电子，为了解决这一问题，在本发明中，将清除电路90加到锁存型位发送器。

最后，第一反相器74把第三结点75上的数据反相，并向图3所示的第二电平移位阵列56提供如图6所示的位象素数据BPD-OUT。

如上所述，本发明的平面显示器驱动装置用电流信号集中地驱动多个场致发射元件，并且用锁存型发送器调节象素的驱动时间，这样能够充分驱动象素。

因此，应理解，本发明不限于在本说明书中描述的作为用于实现本发明的最佳模式的特定实施例，而要由所附的权利要求来规定。

Claims (11)

1.一种平面显示器驱动装置，其中，将多根数据线设置成在垂直方向互相平行，将多根选通线设置成在水平方向互相平行，多个象素与所述多条数据线和选通线相连，并且每个象素包括多个场致发射元件，其特征在于，所述平面显示器驱动装置包括：

选通驱动装置，用于将高电压顺次地并有选择地施加于所述多条选通线，以驱动它们；

数据驱动装置，包括：

移位寄存器，用于顺次地输入一行象素数据；

电流源阵列，它从所述移位寄存器输入所述一行象素数据，产生与所述象素数据的每个逻辑值对应的一行电流信号，并将所述一行电流信号施加于所述多条数据线；和

锁存型发送阵列，它连接在所述移位寄存器和所述电流源阵列之间，用于调节施加于所述电流源阵列的所述一行象素数据的供应时间，因此在预定时间间隔内，用所述电流信号驱动在平面显示器的一水平行上的所述象数；和

所述平面显示器驱动装置还包括控制装置，它将视频信号处理成串行型的象素数据，向所述数据驱动装置提供它并产生所述数据驱动装置和选通驱动装置所需的控制信号。

2.如权利要求1所述的平面显示器驱动装置，其特征在于，构成所述象素的所述场致发射元件通常与所述数据线相连，这样，如果提供电流信号，就同时发射与所述电流信号的大小对应的电子。

3.如权利要求1所述的平面显示器驱动装置，其特征在于，所述锁存型发送阵列具有锁存型位发送电路，每个电路包括：

存储装置，用于从所述移位寄存器存储象素数据的一位；

连接在所述移位寄存器和所述存储装置之间的第一控制开关，用于通过从所述控制装置输出的数据锁存时钟，有选择地锁存所述的象素数据的一位；和

连接在所述存储装置和所述电流源阵列之间的第二控制开关，用于通过从所述控制装置输出的持续时间控制脉冲，调节要向所述电流源阵列提供的所述象素数据的一位的提供时间。

4.如权利要求3所述的平面显示器驱动装置，其特征在于，所述存储装置包括连接在第一和第二控制开关之间的两个反相器以形成循环回路。

5.如权利要求4所述的平面显示器驱动装置，其特征在于，所述存储装置还包括第三控制开关，它连接在所述两个反相器之间并由所述数据锁存时钟以与所述第一控制开关互补的方式驱动，于是开/关所述循环回路。

6.如权利要求5所述的平面显示器驱动装置，其特征在于，所述锁存型位发送电路还包括连接在所述第二控制开关和所述电流源阵列之间的缓冲装置，用于缓冲从所述第二控制开关提供的所述象素数据。

7.如权利要求3所述的平面显示器驱动装置，其特征在于，所述锁存型位发送电路还包括初始化装置，它由所述持续时间控制脉冲以与所述第二控制开关互补的方式驱动，并初始化向所述电流源阵列提供的所述象素数据。

8.如权利要求7所述的平面显示器驱动装置，其特征在于，所述锁存型位发送电路还包括连接在所述初始化装置、所述第二控制开关和所述电流源阵列之间的电平移位器，用于把来自所述初始化装置和第二控制开关的所述数据的所述电压电平移到足够所述电流源阵列使用的所述电压电平。

9.如权利要求8所述的平面显示器驱动装置，其特征在于，每个所述第一和第二控制开关包括并联连接的NMOS晶体管和PMOS晶体管。

10.如权利要求7所述的平面显示器驱动装置，其特征在于，所述初始化装置包括两个串联连接的NMOS晶体管和与所述串联连接的NMOS晶体管串联连接的两个串联连接的PMOS晶体管，于是向所述电流源阵列提供高电压的输出信号或高阻抗状态的输出信号。

11.如权利要求1所述的平面显示器驱动装置，其特征在于，还包括连接在所述锁存型发送阵列和所述电流源阵列之间的电平移位阵列，用于将从所述锁存型发送阵列输出的所述一行象素数据的电压电平移到足够所述电流源阵列使用的电压电平。

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