JPH10504113A - ビデオウィンドウのための可変ピクセルデプスおよびフォーマット - Google Patents

Abstract

(57)【要約】 WINDOWS（登録商標）またはOS/2（登録商標）などのグラフィカルユーザインタフェース（GUI）ソフトウェアと共に使用されるコンピュータビデオコントローラ、特に、VGAまたはSVGAビデオコントローラは、ビデオディスプレイのウィンドウ内にフルモーションビデオを同時に表示するための２つのビデオデータパイプラインを備える。第１のデータパイプラインは、第１のピクセルデプスで背景ビデオを表示する。第２のデータパイプラインは、第２の通常はより高いピクセルデプスでモーションビデオウィンドウを表示するために提供される。モーションビデオウィンドウの位置は、水平方向には、モーションビデオウィンドウに隣接するピクセルデータの水平方向のスキャンラインを取り出すために必要なメモリフェッチサイクル数で測定される。モーションビデオウィンドウの幅は、モーションビデオウィンドウの１本のスキャンラインを取り出すために必要なメモリフェッチ回数で測定される。等しい遅延を有する２つの平行なデータパイプラインを配備することにより、モーションビデオウィンドウは、背景ピクセルデータまたはモーションビデオウィンドウピクセルデータを選択的に取り出し、データを適切なパイプラインに転送することによって生成され得る。変形実施態様では、背景ピクセルデータとモーションビデオウィンドウピクセルデータとを区別するために、データタグが用いられ得る。コントローラはまた、モーションビデオのための様々な圧縮フォーマットをサポートし得る。

Description

【発明の詳細な説明】 ビデオウィンドウのための可変ピクセルデプスおよびフォーマット 技術分野 本発明はコンピュータビデオコントローラに関する。詳しくは、WINDOWS（登 録商標）またはOS/2（登録商標）などのグラフィカルユーザインタフェース（GU I）ソフトウェアと共に使用されるVGAまたはSVGAビデオコントローラに関する。 本発明は、ビデオディスプレイのウィンドウ内にフルモーションビデオを表示す るための特別なアプリケーションを有する。背景技術 グラフィカルユーザインタフェースプログラム（GUI）は既知であり、ユーザ がビデオディスプレイの重なる部分または異なる部分に、異なる複数の画像を表 示するのを可能にする対話式表示を提供する。このようなグラフィカルユーザイ ンタフェースの例としては、WINDOWS（登録商標）プログラムまたはIBMのOS/2（ 登録商標）がある。他のグラフィカルユーザインタフェースプログラムもまた既 知である。このようなプログラムは、グラフィカルウィンドウオペレーティング ソフトウェアとも呼ばれる。 このようなグラフィカルユーザインタフェースは、ユーザに情報を提供するた めに様々なタイプのメディアが組み合わされるいわゆるマルチメディアアプリケ ーションにおいて特に有用である。例えば、グラフィックス、テキストおよび音 声を情報プレゼンテーションに組み込み得る。さらに、ライブアクション、リア ルタイム、またはフルモーションビデオのセグメントまたは部分をこのようなプ レゼンテーションに組み込み得る。 本出願において、用語「モーションビデオ」は、生放送、リアルタイム、また はフルモーションビデオを含むビデオセグメントまたはプレゼンテーションを意 味するものと解釈される。モーションビデオの例としては、生放送のテレビ信号 または放送を含むNTSC、PALまたはSECAMタイプのテレビ信号など、ケーブルテレ ビ信号など、またはモーションビデオがあるが、これらに限定されない。これら は適切にデジタル化され、コンピュータディスプレイに提示するのに適切なフォ ーマットに変換される。モーションビデオという用語はまた、コンピュータアニ メーションなどを含む、コンピュータ生成表示または表示セグメント、CD-ROM再 生、もしくはVCRまたは他の記録手段に記録されたビデオを包含し得るが、これ らに限定されない。 モーションビデオをグラフィカルユーザインタフェースの環境に統合しようと するときいくつかの問題が発生する。通常は、統合されたモーションビデオは、 グラフィックス表示画面内のどこかにウィンドウを開くことによって表示される 。モーションビデオが表示される、グラフィックス表示画面内のこのウィンドウ は、モーションビデオウィンドウ（MVW）またはモーションビデオ表示ウィンド ウと呼ばれ得る。VGAビデオコントローラなどの典型的な従来のビデオコントロ ーラでは、グラフィックス画像（グラフィックスモード）またはASCIIテキスト （テキストモード）は、特定のピクセル解像度およびピクセルデプスを有する画 面（例えば、フラットパネルディスプレイ、CRTなど）に表示される。ピクセル 解像度とは、ディスプレイを構成するために用いられるピクセル数、例えば、64 0×480ピクセルを意味する。800×600、1024×768などの他の解像度もまた可能 である。ピクセルデプスとは、各ピクセルを表すために用いられるビット数を意 味する。各ピクセルに用いられるビット数は、各ピクセルが表し得る色または階 調の数を示す。例えば、ピクセル当たり４ビットのピクセルデプスは、２⁴すな わち16個の階調または色を提供する。VGAまたはSVGAコントローラは、ピクセル 当たり４ビット、８ビット、16ビット、さらには24ビットなどの様々なピクセル デプスをサポートし得る。 モーションビデオにおいては、迫真性のあるモーションビデオ表示を提供する ためには、適度の大きなピクセルデプスが必要であるということが経験により認 識されている。例えば、視聴者に迫真性を与える範囲の色または階調を有する迫 真性のあるモーションビデオ表示を提供するためには、ピクセル当たり少なくと も16ビットのピクセルデプスが必要であり得る。 ピクセル解像度が低いディスプレイでは、ビデオセグメントの長さまたは１秒 当たりのフレーム数が限定されているならば、このようなピクセルデプスを実現 するのはそれほど困難ではないかもしれない。例えば、640×480のディスプレイ は307,200個のピクセルを含む。図1Aは、典型的な従来のVGAグラフィックスコン トローラ、グラフィックスメモリ、およびビデオディスプレイの概略ブロック図 を示す。図1Aに示すシステムにおいて、グラフィックスメモリ101は32ビット幅 のランダムアクセスメモリを備え得る。ピクセルデプスを16ビットとすると、グ ラフィックスメモリ101からの各フェッチに対して、ビデオグラフィックスコン トローラ102は2つの16ビットピクセルワードを取り出し得る。テレビ103などの 典型的なビデオディスプレイは30Hzのインタレースリフレッシュ速度を有し、一 方、CRT104またはフラットパネルディスプレイ105は、毎秒60〜75フレームの範 囲のリフレッシュ速度を有し得る。リフレッシュ速度が60Hz、ピクセル解像度64 0×480とすると、SVGAグラフィックスコントローラ102は、グラフィックスメモ リ101から毎秒1800万以上のピクセルワードを取り出す必要がある。グラフィッ クスメモリ101は32ビット幅であり、グラフィックスメモリ101からの各フェッチ 毎に２つの16ビットピクセルワードが取り出される。従って、各フェッチに対し て合計108.5ナノ秒が必要であり、これは従来入手可能なメモリの範囲内の速度 である。 しかし、表示される画像データを提供するためには、グラフィックスメモリ10 1はまた、ホストコンピュータ（図示せず）によって定期的に書き込まれなけれ ばならない。CPUがグラフィックスメモリに１回アクセスする毎に、グラフィッ クスコントローラ102はグラフィックスメモリ101から８回のフェッチを行うとす ると、各フェッチに必要な時間は96.5ナノ秒に短縮され、この値も市販のメモリ の範囲内である。 しかし、ビデオ解像度が、例えば、1024×768のディスプレイへと向上すると 、各フェッチに対して37.7ナノ秒のフェッチ速度が必要となる。このようなディ スプレイをサポートするためには、より高価なSRAM、デュアルポートRAM、また は他の64ビット幅のデータパスとして構成された高性能で高価なDRAMなどのより 高速のグラフィックスメモリが必要となる。リフレッシュ速度が、例えば75Hzに 増大し、またピクセルデプスが、例えばピクセル当たり24ビットに増大すると、 ビ デオディスプレイを供給するために必要なフェッチ速度が市販のメモリからのフ ェッチ速度より高くなる点に到達し得る。 メモリ帯域幅の要件を制限する１つの方法は、モーションビデオの１秒当たり のフレーム数を（例えば、１秒当たり15フレームに）減らすことである。この方 法によれば、必要なグラフィックスメモリの量が減少し、また必要なグラフィッ クスメモリ帯域幅が減少し得る。しかし、１秒当たりのフレーム数を制限するこ とにより、特にスローモーション再生に用いるとき、ビデオが痙撃様のストップ モーション効果を生じ得る。 グラフィックスディスプレイにモーションビデオウィンドウを配備する従来の 方法では、特別のハードウェア構成品を用い、グラフィックスウィンドウの先端 部にモーションビデオウィンドウを重ね、これにより、グラフィックスウィンド ウオペレーティングソフトウェアはモーションビデオ表示ウィンドウについては 関知しないようにしていた。従って、ユーザは、画面上でモーションビデオウィ ンドウを移動させるとか、グラフィックスウィンドウオペレーティングソフトウ ェアを用いてモーションビデオウィンドウのサイズを変更するなどのウィンドウ 操作を容易に行うことができなかった。モーションビデオウィンドウが表示画面 上で容易に操作され得るように、モーションビデオウィンドウをグラフィックス ウィンドウオペレーティングソフトウェアとさらに統合させるのが望ましい。 さらに、Microsoft社のWindows（登録商標）などのグラフィックスウィンドウ オペレーティングソフトウェアを走らせているときにグラフィカルユーザインタ フェースでモーションビデオを表示しようとすると、別の問題が生じる。多くの マルチメディアリゾース、例えばCD-ROMフォーマットにパッケージ化された百科 事典または他の参考資料は、様々なピクセルデプスで記録されたモーションビデ オのセグメントまたは部分を組み込み得る。これら一連のモーションビデオを表 示するためには、グラフィカルユーザインタフェース（GUI）プログラムは、記 録されたモーションビデオと同じピクセルデプスで動作するか、または従来のス ーパーVGAコントローラを用いて多数のピクセルデプスをサポートすることがで きなければならない。グラフィカルユーザインタフェースプログラムが第１のピ クセルデプス（例えば、ピクセル当たり８ビット）で動作し、モーションビデオ が異なるピクセルデプス（例えば、ピクセル当たり16ビット）でCD-ROMに記録さ れているとすると、GUIによってエラーメッセージが生成されてそのビデオセグ メントは表示されないか、またはCD-ROMはグラフィックスのピクセルデプスで表 示され、このため再生にはCD-ROMで利用可能なより高いピクセルデプスを用いる ことができない。エラーメッセージが発生すると、ユーザは自分のグラフィカル ユーザインタフェースプログラムを、モーションビデオをCD-ROMに記録するため に用いたのと同じピクセルデプスに再構成（すなわち、ビデオ表示モードを変更 ）しなければならない。このような再構成ステップはユーザにとって易しいもの ではなく、マルチメディアによるプレゼンテーションを提供することがさらに困 難になり得る。さらに、異なるマルチメディア情報源はモーションビデオの記録 において異なるピクセルデプスを用い得、従って、異なるビデオセグメントを表 示する前に、グラフィカルユーザインタフェースプログラムのためのピクセルデ プスを再設定しなければならない。結論として、CD-ROMまたは他のモーションビ デオをそれぞれの最高のピクセルデプスで再生するためには、ユーザは、通常は 、その最高のピクセルデプスのためのウィンドウを再スタートさせ、次にCD-ROM または他のモーションビデオアプリケーションを走らせる必要がある。 グラフィックスとビデオとを１つのディスプレイ上に組み合わせる従来の方法 を図1Bに示す。この場合には、ビデオ信号は、ビデオピクセルデータとグラフィ ックスピクセルデータとをVGAグラフィックスコントローラにより多重化するこ とによってグラフィックス画像の先端部に「上乗せ」される。テレビカメラまた はホームビデオカメラもしくは他の複合ビデオソースなどの複合ビデオ生成器11 0によって複合ビデオ信号130が生成される。複合ビデオ信号130は、NTSC/PALデ コーダ、MPEG CODEC、または他のデコーダなどのビデオデコーダ112によって、Y UV信号132に復号される。YUV信号132はデジタルビデオプロセッサ114に供給され 、ビデオピクセルデータ138が生成される。デジタルビデオプロセッサ114の一例 としては、Pixel Semiconductor社製のCL-PX2070がある。デジタルビデオプロセ ッサ114は、バス134を介してアドレスおよびデータを交換するビデオフレームバ ッファメモリ116を必要とする。制御コマンドは、CPU118からシステムバス（VL 、ローカル、またはPCIバス）136を介してバスコントローラ113に伝送され、コ ン トローラは、コマンドをISAバス135を介してデジタルビデオプロセッサ114に渡 す。VGAグラフィックスコントローラ128は、ビデオピクセルデータバス138を介 してデジタルビデオプロセッサ114に接続される。バス138は主コネクタと呼ばれ る。VGAグラフィックスコントローラ128は、バス140を介してアドレスおよびデ ータを交換する、グラフィックスデータを記憶するためのグラフィックスメモリ 120を必要とする。VGAグラフィックスコントローラ128のこの概略ブロック図に は、RAM DAC126、マルチプレクサ124、およびVGAコントロールおよびピクセルデ ータ生成ロジック122が含まれる。CPU118からのグラフィックス表示情報は、シ ステムバス（VL、ローカル、またはPCIバス）136に伝送され、コントロールロジ ック122によって受け取られ、そしてグラフィックスメモリ120に記憶される。グ ラフィックス表示情報は、適切な時間にグラフィックスメモリ120からフェッチ され、グラフィックスピクセルデータバス142でのグラフィックスピクセルデー タへと適切に変換される。マルチプレクサ124はグラフィックスピクセルデータ1 42とビデオピクセルデータ138とをピクセルデータ信号144へと多重化する。この ようにして、マルチプレクサ124は、上乗せウィンドウ信号148が生成されると、 グラフィックスピクセルデータの先端部にビデオピクセルデータを「上乗せ」し 、ピクセルデータ信号144として出力される。RAMDAC126は、ピクセルデータ信号 144をアナログRGB信号146に変換し、これがグラフィックスCRTモニタ129に表示 される。この「上乗せ」の方法では、ビデオピクセルデータ138とグラフィック スピクセルデータ140との間の同期化、およびマルチプレクサ124のための上乗せ ウィンドウ信号148の生成が必要である。このため、ビデオピクセルデータのソ ースとグラフィックスピクセルデータのソースとは、すべて同期化されたドット クロック（ピクセルクロック）、水平同期化信号、および垂直同期化信号を有す ることが必要となる。デジタルビデオプロセッサおよびVGAコントローラ128に接 続したコントロールライン139は、ビデオピクセルデータのVGAコントローラへの 流れを同期化および制御する。最も困難な同期化はドットクロック（ピクセルク ロック）である。何故なら、ビデオピクセルデータは、グラフィックスピクセル データとは非常に異なる速度で生成されるからである。例えば、グラフィックス モニタは、640×480（VGA）の解像度に対しては25Mhz、800×600に対しては40Mh z のドットクロック、1024×768の解像度に対しては65Mhzのドットクロックのよう に、様々なドットクロック周波数で動作する一方で、ビデオ信号132は典型的に は14MHzの速度で生成される。さらに、ビデオリフレッシュ速度を30Hz、グラフ ィックスリフレッシュ速度を60Hzとすると、ビデオデータの新しいフレームは約 33ミリ秒毎に供給され、一方、グラフィックスデータの新しいフレームは15ミリ 秒毎に供給される。グラフィックスモニタ動作のドットクロック周波数に適応さ せるためには、ビデオ信号にバッファをかけ、ドットクロック周波数に適合させ なければならない。これは、ビデオフレームバッファメモリ116を用いることに よってデジタルビデオプロセッサによって実現される。従って、ビデオ情報はビ デオ速度でビデオフレームバッファメモリに記憶され、グラフィックスモニタ12 9の適切なドットクロック周波数のための同期化された水平および垂直同期化信 号を有するグラフィックス周波数速度で、グラフィックスモニタに表示される。 上述の「上乗せ」方法の欠点は、個別のアドレスおよびデータバスを有する２ つの異なるメモリアレイ、デジタルビデオプロセッサ、およびVGAコントローラ を必要とすることである。構成部品および必要な相互接続線の数を減らして、モ ーションビデオウィンドウをグラフィックス表示内に組み合わせるためのより低 コストの方法を提供することが望ましい。必要なことは、グラフィックスウィン ドウ内にモーションビデオウィンドウを提供するための異なる方法である。さら に、携帯型コンピュータまたはラップトップコンピュータを提供するために、部 品数を減らして、電力消費および構成部品のスペース使用を減らすことが望まし い。 「上乗せ」方法の別の欠点は、ビデオピクセルデータおよびグラフィックスピ クセルデータのためのドットクロック、水平同期化信号、および垂直同期化信号 間の同期化が必要なことである。従って、同期化の必要性をなくし、異なるピク セルデータタイプを組み合わせる別の方法を提供することが望ましい。発明の開示 本発明の目的は、異なる部分では異なるピクセルデプスを有するビデオディス プレイを生成し得るビデオコントローラを提供することである。 本発明の他の目的は、第２のピクセルデプスで動作するグラフィカルユーザイ ンタフェースプログラムにおいて第１のピクセルデプスでモーションビデオを表 示し得るビデオコントローラを提供することである。 本発明のさらに他の目的は、迫真的なモーション効果を提供するために比較的 高いフレーム速度でモーションビデオを表示する一方で、ビデオフレームバッフ ァメモリとグラフィックスメモリとを32ビット以下のデータパス幅を有する１つ のメモリアレイに統合することによって、低コストの方法を提供することてある 。 本発明のさらに他の目的は、複数の異なるピクセルフォーマットおよび特に複 数の異なるピクセルデプスを有する、１つのメモリアレイ内に存在するデータを 表示し得るSVGAコントローラアーキテクチャを提供することである。 本発明のさらに他の目的は、同期化の必要をなくし、異なるピクセルデータタ イプを組み合わせる別の方法を提供することである。 本発明のさらに他の目的は、メモリサイクルに関連してビデオウィンドウの位 置決めおよびサイズの決定をおこなう方法を提供することである。 本発明のさらに別の目的は、CD-ROM再生、またはテレビのチューナー／デコー ダ、VCRまたは他のビデオソースからの生ビデオ再生、などのグラフィックスと ビデオとをミックスしたシステムの性能を最大限にする一方で、メモリデータパ ス幅を最小限にすることである。 本発明のさらに他の目的は、携帯型コンピュータまたはラップトップコンピュ ータのために、ビデオピクセルデータおよびグラフィックスピクセルデータの両 方に１つのメモリ装置を共有させ、これにより、構成部品の数を減らし、システ ムのコストを下げ、電力消費を削減し、スペース使用を減らすことである。 本発明は、ビデオディスプレイに画像を生成する装置を包含する。画像は、第 １の背景部と第２のモーションビデオウィンドウ部とを含む。画像データはピク セルデータとしてメモリアレイに記憶される。画像データは第１の所定のピクセ ルデプスを有する第１のピクセルデータと、第２の所定のピクセルデプスを有す る第２のピクセルデータとを含む。第１のピクセルデータは画像の第１の背景部 を表し、第２のピクセルデータは画像の第２のモーションビデオウィンドウ部を 表す。画像内のモーションビデオウィンドウの位置を表す位置データを記憶する ために一連のレジスタが用いられる。位置データは、モーションビデオウィンド ウに接する画像の第１の背景部のスキャンラインを取り出すために必要なメモリ からのフェッチ回数によって定義される、少なくとも水平位置を含む。第１のFE FOがメモリアレイに接続され、第１のピクセルデータを受け取る。第２のFIFOも このメモリアレイに接続され、第２のピクセルデータを受け取る。コントローラ は、水平位置データによって示される回数の、第１のピクセルデータのメモリか ら第１のFIFOへのフェッチを行う。次の第２のピクセルデータがメモリアレイか ら第２のFIFOにフェッチされる。 第１および第２のFIFOは、第１および第２のデータパスの一部であり、背景ピ クセルデータおよびモーションビデオウィンドウピクセルデータを処理するため に個別に提供される。これらのデータパイプラインには、第１および第２のFIFO にロードされたデータが、各データパイプラインの端部から適切な時間にディス プレイに転送されるように、等しい遅延が提供される。図面の簡単な説明 図1Aは、従来のビデオコントローラ、グラフィックスメモリ、およびディスプ レイのブロック図である。 図1Bは、グラフィックスウィンドウ内にモーションビデオを組み合わせる従来 の「上乗せ」方法のブロック図である。 図２は、画面表示内のモーションビデオウィンドウの位置を示す図である。 図３は、メモリアレイに対するメモリアクセスタイミングを示すタイミング図 である。 図4Aは、本発明の動作の１つの実施例のためのモーションビデオウィンドウの 寸法を示す。 図4Bは、２つのモーションビデオウィンドウを同時に表示する別の配置を示す 。 図5Aは、本発明の好適な実施態様を示す。 図5Bは、圧縮されたビデオデータソースの圧縮を解除する能力をさらに有する 、本発明の好適な実施態様を示す。 図６は、異なるCRT FIFOおよびモーションビデオウィンドウFIFOを個別に用い る、本発明の変形実施態様を示す。 図７は、図６に示した変形実施態様の改変であって、異なるピクセルデータフ ォーマットを有するCRTグラフィックスデータおよびMVWビデオデータの両方をサ ポートするために、１つの可変デプスFIFOを用いる例である。発明を実行するための最良の形態 本願において、モーションビデオウィンドウは以後、MVWと呼ぶ。このような ウィンドウは一般にはモーションビデオ画像を表示するために用いられるが、MV Wはまた、背景表示より大きいピクセルデプスが必要な他の画像を表示するため にも用いられ得る。本願において、用語「背景」は、ビデオディスプレイのうち でMVWによって占有されない部分を意味する。 図２は、表示画面210内にモーションビデオウィンドウ211を配置する方法を示 す図である。表示画面210は、図1Aに示すフラットパネルディスプレイ105、CRT1 04、またはテレビ103のいずれか１つにおけるグラフィックスモードでの全画面 を表す。モーションビデオウィンドウ211は、表示画面210のうちのモーションビ デオを表示する部分を表す。 図２に示すように、モーションビデオウィンドウ211は、表示画面210において 水平方向に距離XSだけオフセットされている。従来のグラフィカルユーザインタ フェース（GUI）では、この距離は、ウィンドウの縁と表示画面の左側部との間 のピクセル数によって測定され得る。本発明では、ウィンドウのスタートは周囲 のグラフィックスピクセルデプスのメモリサイクルに関連してプログラムされ、 一方、ウィンドウの幅は、モーションビデオウィンドウピクセルデプスに基づい てプログラムされる。距離XSは、対応するピクセル数をフェッチするのに必要な メモリサイクル（フェッチサイクル）数によって測定される。従って、例えば、 表示画面210がピクセル当たり４ビットの背景ピクセルデプスを有するとすれば 、グラフィックスメモリ101（32ビット幅）の各サイクルは８個のピクセルを取 り出す。従って、この例では、寸法XSは、ビデオ画面210の左側部からモーショ ンビデオウィンドウ211の左縁までのピクセル数を８で割った数に等しい。当然 ながら、グラフィックスメモリ101のメモリ幅が異なる場合は、寸法XSもこれに 従 って変わる。 寸法XWはモーションビデオウィンドウの水平方向の幅を表し、寸法XSと同様に 、メモリサイクル（フェッチサイクル）で測定される。しかし、モーションビデ オウィンドウ211は、一般には、ピクセルデプスがビデオ画面210の背景より大き いため、メモリサイクルを計算する方法は、寸法XSを計算するために用いられる 方法とは異なり得る。例えば、デプスがピクセル当たり16ビットで、グラフィッ クスメモリ101が32ビット幅を有するとすると、各メモリサイクルまたはフェッ チは２つのピクセルを取り出す。従って、寸法XWは、（ピクセル中の）モーショ ンビデオウィンドウ211の幅を、この例では２で割った数として計算される。 垂直方向のスタート位置YSは、ビデオ画面210の先端からモーションビデオウ ィンドウ211の先端縁までが測定される。寸法XSとは異なり、寸法YSは、従来の グラフィカルユーザインタフェース（GUI）表示においてウィンドウの縁を配置 するために用いられる方法に類似した方法でスキャンラインの数で測定される。 同様に、ビデオディスプレイ210の先端からモーションビデオウィンドウ211の下 縁までの距離を表す寸法YSは、垂直方向のモーションビデオウィンドウを表し、 スキャンラインの数で測定される。 図5Aは、本発明の第１の実施態様によるビデオコントローラを示す。寸法XS、 XW、YS、およびYEの値すべてが、図5Aのビデオコントローラのデータレジスタ54 1に記憶される。XSレジスタは、上述のように、ピクセルデプスメモリサイクル のスタート座標の値を保存する８ビットのレジスタを有し得る。８ビットのピク セルデプスでは、XSレジスタは1K個のピクセルという高い位置を示す値を記憶し 得る。ビデオコントローラにピクセルデプスの変更を予め確実に警告するために 、XSレジスタに記憶される値は、実際の位置より少ないピクセル数（例えば８） にプログラムされ得る。同様に、XWレジスタもまた８ビットレジスタを有し得、 実際の幅より小さいピクセル数（例えば８）にプログラムされ得る。 YSおよびYEレジスタは、垂直方向のウィンドウスタート位置とエンド位置とを それぞれ表すデータ値を記憶する10ビットのレジスタを有し得る。YSおよびYEレ ジスタに記憶されるデータ値は、真のスキャンライン数を表し、この好適な実施 態様では、XSおよびXWレジスタにおけるように、オフセットを必要としない。 図5Aのビデオコントローラは、既知の32ビット幅メモリアレイを含み得るメモ リアレイ501を備えている。メモリアレイ501は、MUX553を介してCRT FIFO530に 接続される。CRT FIFO530はデプス16の32ビット幅のFIFOを備え得る。通常の動 作（すなわち、MVWが存在しない）においては、データはメモリアレイ501からCR T FIFO530に転送される。CRT FIFO530には、従来のポインタ（図示せず）が配備 され、FIFOがいつ空になるかまたは満杯になるかを示し、メモリアレイ501から のデータ転送をスタートおよび終了させる。 その名称にも係わらず、CRT FIFO530は、データを受け取って、CRT104、テレ ビ103、またはフラットパネルディスプレイ105のいずれかに表示するために使用 され得る。既知のように、CRTビデオコントローラからのデータ出力は、適切な 従来の方法を用いてフラットパネルディスプレイ105またはテレビ103に表示する ために適切に改変され得る。図5Aに示すように、MUX535から出力されたデジタル RGB信号は、フラットパネルディスプレイコントローラ539に出力され得る。フラ ットパネルディスプレイコントローラ539は、ディザリングまたはシェーディン グ回路を組み込んで、ガスプラズマディスプレイ559のアクティブマトリックス 、パッシブマトリックス上に適切な色または階調を生成し得る。図６の変形実施 態様では、フラットパネルディスプレイコントローラ639およびフラットパネル ディスプレイ650は、図5Aと同様の方法で接続され得る。アナログまたはデジタ ルテレビ信号（例えば、NTSC、PAL、SECAM、MUSE、HDTVなど）を出力するために 同様の駆動回路が配備され得る。簡単のために、このような回路は図５および図 ６には示していない。当業者であれば、図５および図６の装置を適切に改変して 、テレビ103またはフラットパネルディスプレイ105と互換性を有する信号を出力 させることは可能である。CRTとフラットパネルディスプレイを両方とも組み込 んだビデオコントローラの例が、例えば、1992年６月16日に発行された米国特許 第5,122,783号または1993年２月９日に発行された米国特許第5,185,602号に記載 されている。これらの特許は本明細書において参考のため援用されている。 CRT FIFO530からのデータは、ピクセルクロック信号が供給されるシリアライ ザ531に転送される。シリアライザ531は、32ビット幅のデータを、ピクセルデプ スに応じて個々のピクセルバイトまたはピクセルワードに分割する（すなわち、 直列化する）。例えば、ビデオディスプレイのピクセルデプスがピクセル当たり ８ビットに設定されているならば、シリアライザ531は、CRT FIFO530からの１つ の32ビットエントリを４つの８ビットピクセルバイトに分割し、これら８ビット ピクセルバイトを連続して各ピクセルクロックサイクルによりMUX533に転送する 。非MVWモードにおけるこのようなシリアライザの動作は本質的には既知である 。 ８ビットピクセルデータはMUX533から内部RAMDACのRAM部に伝送され、ここで ８ビットピクセルデータは、同じまたは異なるビット数を有する異なる複数のピ クセルデータに（RAMパレットを介して）変換され得、異なる色またはシェード を表す。例えば、８ビットピクセルデータは、６：６：６のRGBデータ(18ビット ）に変換され得る。ここで、各６ビットは対応する赤、青、または緑の色レベル を表す。 このRGBデータは次に、MUX537およびMUX535を介してRAMDACのDAC536部に伝送 され、ここでアナログRGBビデオ信号に変換される。DACとは、デジタル−アナロ グ変換器のことであり、各色、赤、青、および緑に対して現在のソース数（例え ば６）を有し得、これはRGBピクセルデータに基づいて選択的に総計され、アナ ログRGB出力信号を生成する。このようなDACの基本的な動作は本質的には既知で ある。MUX535は、ピクセルデータをMUX533からDAC536に直接転送するための入力 を備えている。このようなRAMバイパスもまた既知であり、RAMDACのパレット部 を迂回して、例えば、４：２：２のRGBフォーマットで８ビットピクセルデータ を用いてDAC536を直接駆動するために配備され得る。 図5Aのビデオコントローラにはまた、MVW FIFO551が配備されている。MVW FIF 0551は、デプス20を有する32ビット幅のFIFOを備え得る。MVWを表示しようとす るときは、MVWデータを背景データと共に、ホストプロセッサ（図示せず）によ ってメモリアレイ501内の適切な位置に記憶する。MVWデータには異なるメモリ位 置が提供されるか、またはMVWおよび背景ピクセルデータの両方に同じメモリ位 置が提供され得る。メモリコントローラ540は、MVWピクセルデータおよび背景ピ クセルデータの位置をデータレジスタ541を介してモニタする。 MVW画像のメモリアドレススタートおよびオフセットを表すデータを記憶する ために、データレジスタ541内にレジスタが配備される。メモリコントローラ540 内のCRTアドレスカウンタは背景メモリサイクルをカウントするため、MVW表示の 間、このカウンタはMVWピクセルデプスに対応する不正確な数をカウントし得る 。このような間違ったカウントを防ぐために、MVWが表示されている間はCRTアド レスカウンタを停止させ、MVWの終了および背景表示の再スタートに対応する値 でロードさせ得る。このアドレス値はライン毎に変わり得るため、オフセットが 特定され得、これは、MVWのサイズおよびピクセルフォーマットに依存してGUIド ライバ（例えば、Windows（登録商標）など）によってプログラムされ得る。 MVWの水平方向のサイズは、XWをカウントするメモリコントローラ540内の異な るカウンタによって制御され得る。MVW表示の間、メモリアドレスは、MVWメモリ アドレススタート値によりロードされるメモリコントローラ540内の同じCRTアド レスカウンタによって生成される。 データレジスタ541のXS、XW、YS、およびYEレジスタの内容によって示される ように、MVWがビデオディスプレイに存在する場合は、メモリコントローラ540は 、コントロールロジック542の指示により、データをメモリアレイ501からCRT FI FO530またはMVW FIFO551のいずれかに選択的にロードする。非MVWピクセルデー タ（以後「背景」と呼ぶ）はメモリアレイ501からCRT FIFO530に転送され、上述 の方法で処理される。 各画面の先端からのスキャンライン数が、メモリコントローラ540内のスキャ ンラインカウンタによって、スキャンライン数がデータレジスタ541内のYSレジ スタの内容に等しくなるまでカウントされる。MVWの一部を組み込んでいるビデ オスキャンラインのスタート時点で、メモリコントローラ540内のフェッチサイ クルカウンタは、スキャンラインのスタートからのメモリサイクル数をカウント し、この数をデータレジスタ541のCSレジスタに記憶されている値XSと比較する 。 フェッチサイクルの対応する数に達すると、メモリコントローラ540はMUX553 を切り換えて、メモリアレイ501からの以降のデータをMVW FIFO551に転送する。 次に、メモリコントローラ540内のフェッチサイクルカウンタをリセットする。 以降のメモリサイクルは、（データレジスタ541のXWレジスタに記憶されている ）XWフェッチサイクルが発生するまでメモリアレイ501からのデータをMVW FIF05 51に転送する。メモリコントローラ540はMUX553を切り換えて、以降のデータ をメモリアレイ501からCRT FIFO530に向ける。この方法では、メモリアレイ501 から出力されたデータは、CRT FIFO530またはMVW FIFO551に選択的に転送される 。 MVW FIFO551からのデータはシリアライザ552に転送され、ここで、MVWピクセ ルデータは直列化され、MUX537およびMUX535を介してDAC536に転送される。もし くは、MVW FIFO551からのデータは、シリアライザ552内で、（例えば、図示され るように）ピクセル当たり８ビットのデプスを有するピクセルデータに変換され 、MUX533を介してRAM534に転送される。シリアライザ552はまた、圧縮解除回路 を組み込んで、既知のフォーマット（例えば、Cinepakなど）を数は問わずまた は専用のフォーマットを用いてビデオデータの圧縮解除を行い得る。 シリアライザ552は、CRTデータパス（CRT FIFO530、シリアライザ531、MUX533 、RAM534）のパイプライン遅延が、MVWデータパス（MVW FIFO551、シリアライザ 553、MUX537）の場合と同じに維持されるように配備される。シリアライザ552は 、RAMDACのRAM部534を迂回するMVWデータパスのパイプラインの遅延を適切に、 またMVWピクセルおよび背景ピクセルの相対的なピクセルデプスに従って、調整 するために配備され得る。このようなパイプラインの遅延はこのようなコントロ ーラの設計では生来的なものである。図5Aのビデオコントローラは、異なるデプ スのピクセルデータに対してパイプライン遅延が等しい２つのデータパスを提供 することによって、これらの遅延を補償する。 さらに、図5Aのビデオコントローラは、MVWデータをMVW FIFO551に予めフェッ チしておき、これにより、適切なデータが適切な時間にDAC536のアウトプットに 存在するようにされる。コントロールロジック542は、メモリコントローラ540に よって供給されるデータ（具体的には、MUX533への出力切り換え信号）および適 切なパイプライン遅延に基づいて、MUX533、537、および535を適切に切り換え得 る。このようにして、MVWは背景ビデオのピクセルデプスとは異なるピクセルデ プスを有するMVWが生成され得る。 図5Aの実施態様の動作の例を、図３および図4Aを参照して述べる。図4Aは、ピ クセル当たり16ビットのピクセルデプスおよび400ピクセル幅を有するMVW420の 例を示す。MVW420はビデオ画面410の左側縁から100ピクセル目に位置している。 ビデオ画面410の背景部はピクセル当たり８ビットのピクセルデプスを有する。 32ビット幅を有するメモリアレイの場合、図4Aおよび図２を参照して、水平方 向の寸法XSおよびXWは以下のように計算され得る。新たな予備フェッチ警告サイ クルが必要ない場合、寸法XSは、ピクセル数（100）をフェッチ毎のピクセル数 （32/8=4）で割った数、合計25のメモリフェッチとして計算され得る。寸法XWは 、ピクセル数（400）をフェッチ毎のピクセル数（32/16=2）で割った数、合計20 0のメモリフェッチとして計算され得る。簡単のために、水平方向の寸法YSおよ びYEは、既知のように単にスキャンラインの数として計算されるため、これらの 計算については示さない。 図３は、本発明のビデオコントローラによって形成されるパイプライン内での ビデオデータのフェッチと表示との間の遅延を示すタイミング図である。第１の ラインVMEMは、メモリアレイ501からのフェッチを概略的に表す。データは、CRT FIFO530の満杯状態に依存して、32ビットワードのブロックでメモリアレイ501 から取り出され得る。例えば、図３のVMEMおよびCRT FIFOと印したラインで示す ように、10個の32ビットワードがメモリアレイ501からフェッチされ、CRT FIFO5 30でソートされる。CRT FIFOからのデータは次にCRTシリアライザ531に転送され 、ここで、CRT SERIALIZERと印したラインで示されるように、特定のピクセルデ プスを有する個々の連続したピクセルバイト（またはピクセルワード）として、 ピクセルクロックと同期して出力される。CRT FIFO530の満杯ポインタによりも っと多くのデータがフェッチされ得ることが示されると、メモリアレイ501からC RT FIFO530にさらに新しいデータが予備フェッチされ得る。図３に示す実施例で は、MVWに隣接する背景ラインの残りの60ピクセルがこの段階でフェッチされる 。データパイプラインが満杯で保持される限り、データのフェッチの段階数はい くらでもよい。 この時点で、メモリアレイの次のデータブロックは、データレジスタ541に記 憶されているメモリアドレスによって示されるように、MVWピクセルデータであ る。次のピクセルブロックはメモリアレイ501からMVW FIFO551にフェッチされ、 MVWシリアライザ552で直列化される。２つのデータパイプラインは同じ実効長さ を有するため、MUX535で組み合わされたデータ（OUTPUT TO DAC）は、ピクセル クロックと同期したピクセルデータの連続した流れを形成する。図３のDISPLAY と印されたラインは、１本のビデオラインに対するディスプレイへの出力を示し 、第１のピクセルデプスの100ピクセルの背景が、異なるピクセルデプスのMVWピ クセルに隣接して表示される。 図4Bは、１つ以上のMVWがどのようにビデオディスプレイ上に表示され得るか を示す。図4Bは２つのMVW481および482を距離ΔXだけ離して示す。この距離ΔX は、図5Aのデータレジスタ541内の適切なレジスタに、メモリフェッチサイクル 数として記憶され得る。コントロールロジック542およびメモリコントローラ540 が、MUX533にMVWデータを適切に予備フェッチするように指示し得る。もしくは 、第１のMVWと同じまたは異なるピクセルデプスを有する別のMVWを提供するため に、別のMVWデータパイプラインが配備され得る。適切な数の異なるMVWを提供す るために、別の複数のデータパイプラインを配備してもよい。 図5Bは、図5Aの改良を示すブロック図であり、シリアライザ552がデコンプレ ッサ／シリアライザ562に置き換わっている。MVW FIFO551からのデータは、用い られた圧縮アルゴリズムに係わりなく先ず圧縮解除され、次にピクセルデータま たはRGBデジタルデータに直列化される。圧縮および圧縮解除の方法についてさ らに以下に述べる。 図６は、図5Aおよび図5Bの本発明の変形実施態様のブロック図であり、背景ピ クセルデータとMVWピクセルデータとを区別するためにデータタグを用いている 。メモリアレイ601は、CPUまたは他のソースからバス602上のホストバスインタ フェースユニット（図示せず）を介して、グラフィックスデータおよびビデオデ ータの両方を受け取るメモリコントローラ640によって制御される。メモリコン トローラ640は、データレジスタ641に記憶されているMVWメモリアドレスに基づ いてデータタイプタグを生成する。データレジスタ641は、XS、XW、YS、およびY Eレジスタ、ならびにメモリスタートレジスタおよびオフセットレジスタを表し 得る。さらに、データレジスタ641は、画像の背景部およびMVW部の相対的なピク セルデプスを示すピクセルデプスデータを記憶するために配備され得る。図６の 実施態様では、寸法XSおよびXWはメモリフェッチサイクルとして、またはピクセ ルカウントとして記憶され得る。さらに、VGAおよびSGVAアプリケーションで用 いられる他のレジスタもまた、データレジスタ641によって表される。 メモリコントローラ640はさらに、データタイプを識別するためにCRT FIFO630 にタグを配置するための回路を含む。これらのタグは、例えば、CRT FIFO630（ すなわち33ビット幅）の新たなビットを含み得る。例えば、タグは、各データバ イトまたはデータワードに関連した単一ビットよりなり、データが背景ピクセル データであるかまたはMVWピクセルデータであるかどうかを示す。ビットがハイ （"1"）であれば、関連データはMVWピクセルデータである。ビットがロー（"0" ）であれば、関連データは背景ピクセルデータである。 さらに、メモリコントローラ640には、MVWの前のスキャンラインで生成された MVWアドレスを繰り返すことによって、スキャンラインの模写を行う仕組みが配 備され得る。このような模写は、ユーザが画像を「ズーミング」することによっ てMVW画像を拡大することが可能な場合に有用であり得る。様々なスキャンライ ンを模写することにより、MVW画像を垂直方向に拡大し得、一方、ピクセルデー タを繰り返すことによって、MVW画像を水平方向に拡大し得る。このズーミング 特性は図5Aの実施態様にも配備し得る。さらに、方形の４：１：１フォーマット を用い、非連続のアドレス操作を必要とし得る、Cinepak（登録商標）などの様 々な圧縮フォーマットが、メモリコントローラ640によってサポートされ得る。 ズーミングおよび圧縮解除特性はまた、図5Aの実施態様にも配備され得る。 タグビットは、データレジスタ641にプログラムされたスタートアドレスと共 に、メモリコントローラによって生成されたアドレスに基づいてメモリコントロ ーラ640によって生成される。このタグビットは、CRT FIFO630のデータがMVWか らのものである場合はハイ(l)であり、それ以外はロー(0)である。このタグビッ トは、誘導ビットとしても知られ、データパス全体を通して遅延され、DAC636の 前に最後のビデオデータMUX635を制御する。 「データタイプ」タグビットとして知られる他のタグビットは、所定のデータ フォーマットの32ビットワードをコード化し、また、CRT-FIFOの読み出しにおい てCRT-FIFOデータを誘導するためにMVWデコンプレッサ／シリアライザ652によっ て用いられる。これらのタグはMVWデータを圧縮するために用いられる圧縮フォ ーマット（あるとすれば）のタイプを示し得る。簡単のために、図６の実施態様 はMVW圧縮解除特性を有するものとして示されている。MVWのためのピクセルデー タは、メモリアレイ601内に特定のピクセルデプス（例えば、16ビット／ピクセ ル）で記憶してもよいし、もしくは、Cinepak（登録商標）などの圧縮データフ ォーマットまたは専有のデータフォーマットで記憶してもよい。圧縮フォーマッ トでは、MVWデータはよりコンパクトなフォーマット（例えば、８ビット／ピク セル）で記憶され得、背景ピクセルデータと同様の方法でCRT FIFO630にロード され得る。タグレジスタ694に記憶されているデータタイプタグは、タグレジス タ691に記憶されている誘導タグと共に、データをデコンプレッサ／シリアライ ザ652に向けるために用いられ得る。タグレジスタ694に記憶されているデータタ イプタグは、デコンプレッサ／シリアライザ652のデコンプレッサ部を活性化す るために用いられ得る。 このような圧縮アルゴリズムは、人の目に感知されるピクセル画像の見かけの 解像度に依存し得る。従って、隣接するピクセル同士（例えば、16×16のピクセ ルブロック）は４：１：１のYUVフォーマットに圧縮され得るが、このとき、４ つの32ビットデータワードはサンプル値に対する４つの隣接するピクセルの相対 輝度値Ｙを表し、２つの32ビットワードはクロミナンス差信号ＵおよびＶを表す 。ブロック671は、YUV値を生成するのに必要なアップサンプリングおよびフィル タリングを行い、ブロック672は、標準的な変換方法または専有の方法を用いて 、これらのYUV値をRGBデータに変換する。RGBデータは次に、MUX635に転送され るか、またはRAMパレット634を介して伝送され得る。 図６の実施態様の背景データの処理は、図5Aの実施態様とほとんど同じ方法で 行われる。CRT FIFOからのデータはシリアライザ631に転送される。対応するデ ータタグをピクセルデータと共に処理するために、遅延補償レジスタ692が配備 される。図5Aの実施態様におけるように、２つのデータパイプライン（背景およ びMVW）は、各パイプラインが等しい遅延を有するように配備され得る。背景ピ クセルデータは次にRAMパレット634に渡され、色変換が行われる。図5Aの実施態 様におけるように、ピクセルデータをシリアライザ631からDAC636に直接供給す るために、RAMバイパスが配備される。対応するデータがDAC636に転送されよう とするとき各タグがMUX635を駆動するように、データタグもまた、タグ遅延レジ スタ693で遅延される。 MUX635は、データタグがロー(0)のときデータをRAMパレット634から転送する ために切り換えられる。データタグがハイ(1)のとき、MUX635は、データがYUV-R GBコンバータ672から転送されるように駆動される。当然ながら、他のロジック 方法もまた用いられ得る。図5Aの実施態様におけるように、背景ピクセルデータ またはMVWピクセルデータは次に、MUX635からDAC636に転送され、アナログRGB信 号に変換されてビデオディスプレイに出力される。 図６には、CRTコントロールおよびドットクロック610からのバス617上のフラ ットパネルディスプレイ制御のための水平同期信号（HYSNC）614、垂直同期信号 （VSYNC）615、およびBLANK616を生成するCRTコントローラ612が示されている。 ANDゲート618は、フラットパネルディスプレイをCRTのディスプレイと同期させ るために適切な瞬間にCRTディスプレイをブランクにする。この場合には、ドッ トクロック610は、CRTコントロール信号とフラットパネルディスプレイコントロ ール信号の両方を、フラットパネルおよびCRTのためのリフレッシュ速度がデュ アルスキャンパネルのためのドットクロックと同じかまたは２倍であるように生 成する。デュアルスキャンパネルではLCDが上下半分に分かれ、２つの独立した コラムドライバが設けられている。さらに、同じドットクロック610は、グラフ ィックスデータおよびビデオデータのためのそれぞれのデータパスを、各パスの 機能ブロックをクロック化することによって同期させる。ビデオデータパスとグ ラフィックスデータパスに異なるドットクロックを用いると、ビデオデータはグ ラフィックスデータと同期しないため、MUX635でグラフィックス表示上にビデオ が不正確に重ね合わされる結果となる。 図７は、図６の第１の変形実施態様を改良した、本発明の第２の変形実施態様 を示す。図７に示す類似した参照番号の構成要素は、上述の図６の構成要素と類 似した方法で動作する。しかし、CRT-FIFO690およびMVW-FIFO651の機能は、図７ の単一のFIFOである、CRT-MVW-FIFO790に組み込まれている。シリアライザ731お よびデコンプレッサ／シリアライザ752は、シリアライザ631およびデコンプレッ サ／シリアライザ652から改変され、バス732上の適切なデータをシリアライザ73 1またはデコンプレッサ／シリアライザ752にロードするために、データロードイ ネーブル733を組み込んでいる。データロードイネーブルは誘導タグビットの一 部であり、タイプを感知する。適切な所定の一瞬間、グラフィックスデータまた はビデオデータのいずれかがバス732上に存在するが、両方が存在することはな い。 CRT-MVW-FIFO790は、選択されたビデオピクセルデータフォーマットのタイプ に従って所定のデプスを有する可変デプスのFIFOである。CRT-MVW-FIFO790のFIF O延長部はFIFOのデプスの可変性を示している。FIFOが１つであるため、集積回 路に用いられるシリコン領域が減り、さらに本発明のコストが下がる。 FIFO延長部を有する可変デプスFIFO790は、最初のピクセルを表示するために 、多数のFIFOワード（好ましくは32ビットワード）を必要とするピクセルデータ フォーマットに適合するために必要である。このようなピクセルデータフォーマ ットの一例としては、１つのピクセルを表示するのに48ビットを必要とする４： １：１のYUVがある。ビデオウィンドウの境界で最初のピクセルを表示するため には32ビットFIFOからの多数回にわたるフェッチが必要であるため、ビデオデー タを表示するためのFIFOの読み出しの前に、ビデオデータを配置するためのFIFO の書き込みのための十分なスペースが存在することが必要である。FIFO延長部が 利用できなければ、古いデータが再表示されるというようなFIFOのオーバーフロ ーが生じる。 FIFO790からの最初の32ビットデータを用いて少なくとも１つのピクセルを表 示し得るピクセルデータフォーマットが用いられる場合は、FIFO延長部は必要な く、可変デプスのFIFOは必要ない。 以上、本発明をグラフィカルユーザインタフェースおよびモーションビデオの 場合を例にとって説明したが、本発明のグラフィックスコントローラはまた、ビ デオディスプレイにおいて様々なピクセルデプスが必要となり得る他の例にも適 用し得ることは、当業者であれば認識し得る。例えば、メモリまたは帯域幅の要 件を犠牲にすることなく高解像度のビデオディスプレイを提供するために、微細 な解像度、色シェーディングなどを有するビデオディスプレイの一部を、比較的 高いピクセルデプスで表示する一方で、比較的均一な解像度を有するビデオディ スプレイの背景部を比較的低いピクセルデプスで表示し得る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 5/38 Ｇ０９Ｇ 5/38 Ｚ (72)発明者 エグリット， アレクサンダー アメリカ合衆国 カリフォルニア 94070, サン カルロス，ブリタン アベニュー 2080 【要約の続き】 ンビデオウィンドウピクセルデータを選択的に取り出 し、データを適切なパイプラインに転送することによっ て生成され得る。変形実施態様では、背景ピクセルデー タとモーションビデオウィンドウピクセルデータとを区 別するために、データタグが用いられ得る。コントロー ラはまた、モーションビデオのための様々な圧縮フォー マットをサポートし得る。

Claims (1)

1. 【特許請求の範囲】 １．単一のアドレスバス、単一のデータバス、および単一のメモリコントローラ を有するメモリアレイであって、 該メモリアレイは画像をピクセルデータとして記憶し、該画像は第１の所定 のピクセルデプスを有する第１のピクセルデータと第２の所定のピクセルデプス を有する第２のピクセルデータとを有し、該第１のピクセルデータは該画像の第 １の部分を表し、該第２のピクセルデータは該画像の第２の部分を表す、メモリ アレイと、 該画像の該第２の部分の、該画像内での位置を表す位置データを記憶するレジ スタ手段であって、該位置データは、該画像の該第２の部分に隣接する該画像の 該第１の部分のスキャンラインを該メモリアレイから検索するのに必要なフェッ チ回数によって規定される水平方向位置を少なくとも含んでいる、レジスタ手段 と、 該メモリアレイに接続され、該第１のピクセルデータを受け取る第１のＦＩＦ Ｏと、 該メモリアレイに接続され、該第２のピクセルデータを受け取る第２のＦＩＦ Ｏと、 該メモリアレイ、該レジスタ手段、該第１のＦＩＦＯ、および該第２のＦＩＦ Ｏに接続されたコントロール手段であって、該位置データを受け取り、該メモリ アレイをコントロールして該第１のピクセルデータを該水平方向位置データによ って示される回数だけ該メモリアレイから該第１のＦＩＦＯにフェッチし、次の 該第２のピクセルデータを該メモリアレイから該第２のＦＩＦＯにフェッチする コントロール手段とを備えた、表示を生成する装置。 ２．前記位置データは、前記画像の前記第２の部分に隣接する該画像の前記第１ の部分のスキャンラインの数によって規定される垂直方向スタート位置をさらに 含んでいる、請求項１に記載の装置。 ３．前記位置データは、前記メモリアレイから前記画像の前記第２の部分のスキ ャンラインを１つ検索するのに必要なフェッチ回数によって規定される水平方向 幅をさらに含んでいる、請求項１に記載の装置。 ４．前記位置データは、前記画像の前記第２の部分に隣接する該画像の前記第１ の部分のスキャンラインの数と、該画像の該第２の部分のスキャンラインの数と の合計数によって規定される垂直方向エンド位置をさらに含んでいる、請求項２ に記載の装置。 ５．前記第１のＦＩＦＯに接続され、該第１のＦＩＦＯから前記第１のピクセル データを受け取り、該第１のピクセルデータを順次出力する第１のシリアライザ をさらに備えた、請求項１に記載の装置。 ６．前記第２のＦＩＦＯに接続され、前記第１のＦＩＦＯから前記第２のピクセ ルデータを受け取り、該第２のピクセルデータを順次出力する第２のシリアライ ザをさらに備えた、請求項５に記載の装置。 ７．前記第１のシリアライザおよび前記第２のシリアライザに接続されたランダ ムアクセスメモリパレットであって、それぞれ該第１のシリアライザおよび該第 ２のシリアライザからの前記第１および第２のピクセルデータのどちらかを、該 ランダムアクセスメモリパレットのメモリアドレスとして選択的に受け取り、該 第１のピクセルデータおよび該第２のピクセルデータに対応する、該ランダムア クセスメモリパレット内のメモリアドレスに記憶された赤、青、および緑のピク セルデータを出力するランダムアクセスメモリパレットをさらに備えた、請求項 ６に記載の装置。 ８．前記ランダムアクセスメモリパレットに接続され、該ランダムアクセスメモ リパレットからの前記赤、青、および緑のピクセルデータを受け取り、該赤、青 、および緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換する デ ジタル／アナログ変換器をさらに備えた、請求項７に記載の装置。 ９．前記デジタル／アナログ変換器は、前記第１のシリアライザおよび前記第２ のシリアライザにも接続され、それぞれ該第１のシリアライザおよび該第２のシ リアライザからの前記第１のピクセルデータおよび前記第２のピクセルデータを 、赤、青、および緑のピクセルデータとして選択的に受け取り、該赤、青、およ び緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換する、請求 項８に記載の装置。 １０．前記デジタル／アナログ変換器に接続され、前記赤、青、および緑のアナ ログ表示信号を受け取り、前記第１の部分および前記第２の部分を有する前記画 像を生成するビデオディスプレイをさらに備えた、請求項８に記載の装置。 １１．前記ランダムアクセスメモリパレットに接続され、該ランダムアクセスメ モリパレットからの前記赤、青、および緑のピクセルデータを受け取り、該赤、 青、および緑のピクセルデータをフラットパネル表示信号に変換するフラットパ ネル表示コントローラをさらに備えた、請求項７に記載の装置。 １２．前記フラットパネル表示コントローラに接続され、前記フラットパネル表 示信号を受け取り、前記第１の部分および前記第２の部分を有する前記画像を生 成するフラットパネルディスプレイをさらに備えた、請求項１１に記載の装置。 １３．前記画像の前記第２の部分は、モーションビデオウィンドウを含んでいる 、請求項１０に記載の装置。 １４．単一のアドレスバス、単一のデータバス、および単一のメモリコントロー ラを有するメモリアレイであって、 該メモリアレイは画像をピクセルデータとして記憶し、該画像は第１の所定 のピクセルデプスを有する第１のピクセルデータと第２の所定のピクセルデプス を有する第２のピクセルデータとを有し、該第１のピクセルデータは該画像の第 １の部分を表し、該第２のピクセルデータは該画像の第２の部分を表す、メモリ アレイと、 該第１のピクセルデータおよび該第２のピクセルデータの、該メモリアレイ内 での位置を表す位置データを記憶するレジスタ手段であって、 該単一のメモリコントローラは、該メモリアレイおよび該レジスタ手段に接続 され、該メモリアレイから選択的にデータをフェッチし、各メモリフェッチに対 応するデータタグを作製し、該データタグは、あるメモリフェッチのデータに第 １のピクセルデータまたは第２のピクセルデータのどちらが含まれているのかを 示す、レジスタ手段と、 該メモリアレイに接続され、該第１のピクセルデータを受け取る第１のＦＩＦ Ｏと、 該メモリアレイに接続され、該第２のピクセルデータを受け取る第２のＦＩＦ Ｏと、 該単一のメモリコントローラ手段に接続され、該第１のＦＩＦＯおよび該第２ のＦＩＦＯが受け取ったピクセルデータに対応するデータタグを受け取って記憶 するタグ遅延手段と、 該第１のＦＩＦＯ、該第２のＦＩＦＯ、および該タグ遅延手段に接続され、該 タグ遅延手段に記憶されたデータタグに対応して、該第１のＦＩＦＯおよび該第 ２のＦＩＦＯから選択的にデータを出力する出力手段とを備えた、表示を生成す る装置。 １５．前記第１のＦＩＦＯに接続され、該第１のＦＩＦＯから前記第１のピクセ ルデータを受け取り、該第１のピクセルデータを順次出力する第１のシリアライ ザをさらに備えた、請求項１４に記載の装置。 １６．前記第２のＦＩＦＯに接続され、前記第１のＦＩＦＯから前記第２のピク セルデータを受け取り、該第２のピクセルデータを順次出力する第２のシリアラ イザをさらに備えた、請求項１５に記載の装置。 １７．前記第１のシリアライザおよび前記第２のシリアライザに接続されたラン ダムアクセスメモリパレットであって、それぞれ該第１のシリアライザおよび該 第２のシリアライザからの前記第１および第２のピクセルデータのどちらかを、 該ランダムアクセスメモリパレットのメモリアドレスとして選択的に受け取り、 該第１のピクセルデータおよび該第２のピクセルデータに対応する、該ランダム アクセスメモリパレット内のメモリアドレスに記憶された赤、青、および緑のピ クセルデータを出力するランダムアクセスメモリパレットをさらに備えた、請求 項１６に記載の装置。 １８．前記ランダムアクセスメモリパレットに接続され、該ランダムアクセスメ モリパレットからの前記赤、青、および緑のピクセルデータを受け取り、該赤、 青、および緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換す るデジタル／アナログ変換器をさらに備えた、請求項１７に記載の装置。 １９．前記デジタル／アナログ変換器は、前記第１のシリアライザおよび前記第 ２のシリアライザにも接続され、それぞれ該第１のシリアライザおよび該第２の シリアライザからの前記第１のピクセルデータおよび前記第２のピクセルデータ を、赤、青、および緑のピクセルデータとして選択的に受け取り、該赤、青、お よび緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換する、請 求項１８に記載の装置。 ２０．前記デジタル／アナログ変換器に接続され、前記赤、青、および緑のアナ ログ表示信号を受け取り、前記第１の部分および前記第２の部分を有する前記画 像を生成するビデオディスプレイをさらに備えた、請求項１９に記載の装置。 ２１．前記画像の前記第２の部分は、モーションビデオウィンドウを含んでいる 、請求項２０に記載の装置。 ２２．前記ランダムアクセスメモリパレットに接続され、該ランダムアクセスメ モリパレットからの前記赤、青、および緑のピクセルデータを受け取り、該赤、 青、および緑のピクセルデータをフラットパネル表示信号に変換するフラットパ ネル表示コントローラをさらに備えた、請求項１７に記載の装置。 ２３．前記フラットパネル表示コントローラに接続され、前記フラットパネル表 示信号を受け取り、前記第１の部分および前記第２の部分を有する前記画像を生 成するフラットパネルディスプレイをさらに備えた、請求項２２に記載の装置。 ２４．前記フラットパネル表示コントローラは、前記第１のシリアライザおよび 前記第２のシリアライザにも接続され、それぞれ該第１のシリアライザおよび該 第２のシリアライザからの前記第１のピクセルデータおよび前記第２のピクセル データを、赤、青、および緑のピクセルデータとして選択的に受け取り、該赤、 青、および緑のピクセルデータをフラットパネル表示信号に変換する、請求項２ ２に記載の装置。 ２５．第１のピクセルデプスを有する第１の部分と第２のピクセルデプスを有す る第２の部分とを有する画像を表示する方法であって、 該画像をピクセルデータとしてメモリアレイに記憶するステップと、 該画像の該第２の部分の、レジスタ内での位置を少なくとも表す位置データを 記憶するステップであって、該位置データは、該画像の該第２の部分に隣接する 該画像の該第１の部分のスキャンラインを該メモリアレイから検索するのに必要 なフェッチ回数によって規定される水平方向位置を少なくとも含んでいる、ステ ップと、 該第１のピクセルデータを、該水平方向位置データによって示される回数だけ 該メモリアレイから第１のＦＩＦＯにフェッチするステップと、 次のデータを該メモリアレイから第２のＦＩＦＯにフェッチするステップとを 包含する、方法。 ２６．画像をピクセルデータとして記憶するメモリアレイであって、該画像は第 １の所定のピクセルデプスを有する第１のピクセルデータと第２の所定のピクセ ルデプスを有する第２のピクセルデータとを有し、該第１のピクセルデータは該 画像の第１の部分を表し、該第２のピクセルデータは該画像の第２の部分を表す 、メモリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置データを記憶する少な くとも１つのレジスタであって、該位置データは、該画像の該第２の部分に隣接 する該画像の該第１の部分のスキャンラインを該メモリアレイから検索するのに 必要なフェッチ回数によって規定される水平方向位置を少なくとも含んでいる、 少なくとも１つのレジスタと、 該メモリアレイに接続され、該第１のピクセルデータを受け取る第１のＦＩＦ Ｏと、 該メモリアレイに接続され、該第２のピクセルデータを受け取る第２のＦＩＦ Ｏと、 該メモリアレイ、該少なくとも１つのレジスタ、該第１のＦＩＦＯ、および該 第２のＦＩＦＯに接続されたコントロールエンドであって、該位置データを受け 取り、該メモリアレイをコントロールして該第１のピクセルデータを該水平方向 位置データによって示される回数だけ該メモリアレイから該第１のＦＩＦＯにフ ェッチし、次の該第２のピクセルデータを該メモリアレイから該第２のＦＩＦＯ にフェッチするコントロールロジックと、 該第１のＦＩＦＯに接続され、該第１のＦＩＦＯから該第１のピクセルデータ を受け取り、該第１のピクセルデータを順次表示する第１のシリアライザと、 該第２のＦＩＦＯに接続され、該第１のＦＩＦＯから該第２のピクセルデータ を受け取り、該第２のピクセルデータを順次出力する第２のシリアライザと、 該第１のシリアライザおよび該第２のシリアライザに接続されたランダムアク セスメモリパレットであって、それぞれ該第１のシリアライザおよび該第２のシ リアライザからの該第１および第２のピクセルデータのどちらかを、該ランダム アクセスメモリパレットのメモリアドレスとして選択的に受け取り、該第１のピ クセルデータおよび該第２のピクセルデータに対応する、該ランダムアクセスメ モリパレット内のメモリアドレスに記憶された赤、青、および緑のピクセルデー タを出力するランダムアクセスメモリパレットと、 該ランダムアクセスメモリパレットに接続され、該ランダムアクセスメモリパ レットからの該赤、青、および緑のピクセルデータを受け取り、該赤、青、およ び緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換するデジタ ル／アナログ変換器であって、該デジタル／アナログ変換器は、該第１のシリア ライザおよび該第２のシリアライザにも接続され、それぞれ該第１のシリアライ ザおよび該第２のシリアライザからの該第１のピクセルデータおよび該第２のピ クセルデータを、赤、青、および緑のピクセルデータとして選択的に受け取り、 該赤、青、および緑のピクセルデータを赤、青、および緑のアナログ表示信号に 変換するデジタル／アナログ変換器と、 該デジタル／アナログ変換器に接続され、該赤、青、および緑のアナログ表示 信号を受け取り、該第１の部分および該第２の部分を有するビデオ表示出力を生 成するビデオ表示アウトプットと、 該ランダムアクセスメモリパレットに接続され、該ランダムアクセスメモリパ レットからの該赤、青、および緑のピクセルデータを受け取り、該赤、青、およ び緑のピクセルデータをフラットパネル表示信号に変換するフラットパネル表示 コントローラであって、該フラットパネル表示コントローラは、該第１のシリア ライザおよび該第２のシリアライザにも接続され、それぞれ該第１のシリアライ ザおよび該第２のシリアライザからの該第１のピクセルデータおよび該第２のピ クセルデータを、赤、青、および緑のピクセルデータとして選択的に受け取り、 該赤、青、および緑のピクセルデータをフラットパネル表示信号に変換するフラ ットパネル表示コントローラと、 該フラットパネル表示コントローラに接続され、該フラットパネル表示信号を 受け取り、該第１の部分および該第２の部分を有する該画像を生成するフラット パネルディスプレイとを備えた、表示を生成するコンピュータシステム。 ２７．前記位置データは、前記画像の前記第２の部分に隣接する該画像の前記第 １の部分のスキャンラインの数によって規定される垂直方向スタート位置をさら に含んでいる、請求項２６に記載の装置。 ２８．前記位置データは、前記メモリアレイから前記画像の前記第２の部分のス キャンラインを１つ検索するのに必要なフェッチ回数によって規定される水平方 向幅をさらに含んでいる、請求項２６に記載の装置。 ２９．前記位置データは、前記画像の前記第２の部分に隣接する該画像の前記第 １の部分のスキャンラインの数と、該画像の該第２の部分のスキャンラインの数 との合計数によって規定される垂直方向エンド位置をさらに含んでいる、請求項 ２８に記載の装置。 ３０．前記画像の前記第２の部分は、モーションビデオウィンドウを含んでいる 、請求項２６に記載の装置。 ３１．単一のアドレスバス、単一のデータバス、および単一のメモリコントロー ラを有するメモリアレイであって、 該メモリアレイは画像をピクセルデータとして記憶し、該画像は第１の所定 のピクセルデプスを有する第１のピクセルデータと第２の所定のピクセルデプス を有する第２のピクセルデータとを有し、該第１のピクセルデータは該画像の第 １の部分を表し、該第２のピクセルデータは該画像の第２の部分を表す、メモリ アレイと、 該画像の該第２の部分の、該画像内での位置を表す位置データを記憶するレジ スタ手段であって、該位置データは、該画像の該第２の部分に隣接する該画像の 該第１の部分のスキャンラインを該メモリアレイから検索するのに必要なフェッ チ回数によって規定される水平方向位置を少なくとも含んでいる、レジスタ手段 と、 該メモリアレイに接続され、該第１および第２のピクセルデータを受け取るＦ ＩＦＯと、 該メモリアレイ、該レジスタ手段、および該ＦＩＦＯに接続されたコントロー ル手段であって、該位置データを受け取り、該メモリアレイをコントロールして 該水平方向位置データによって示される回数だけ該第１のピクセルデータを、該 メモリアレイから該ＦＩＦＯにフェッチし、次の該第２のピクセルデータを該メ モリアレイから該ＦＩＦＯにフェッチするコントロール手段とを備えた、表示を 生成する装置。 ３２．単一のアドレスバス、単一のデータバス、および単一のメモリコントロ ーラを有するメモリアレイであって、該メモリアレイは、画像をピクセルデータ として記憶し、該画像は第１の所定のピクセルデプスを有する第１のピクセルデ ータと第２の所定のピクセルデプスを有する第２のピクセルデータとを有し、該 第１のピクセルデータは該画像の第１の部分を表し、該第２のピクセルデータは 該画像の第２の部分を表す、メモリアレイと、 該第１のピクセルデータおよび該第２のピクセルデータの、該メモリアレイ内 での位置を表す位置データを記憶するレジスタ手段であって、 該単一のメモリコントローラは、該メモリアレイおよび該レジスタ手段に接続 され、該メモリアレイから選択的にデータをフェッチし、各メモリフェッチに対 応するデータタグを作製し、該データタグは、あるメモリフェッチのデータに第 １のピクセルデータまたは第２のピクセルデータのどちらが含まれているのかを 示す、レジスタ手段と、 該メモリアレイに接続され、該第１および第２のピクセルデータを受け取るＦ ＩＦＯと、 該単一のメモリコントローラ手段に接続され、該ＦＩＦＯが受け取ったピクセ ルデータに対応するデータタグを受け取って記憶するタグ遅延手段と、 該ＦＩＦＯ、および該タグ遅延手段に接続され、該タグ遅延手段に記憶された データタグに対応して、該ＦＩＦＯから選択的にデータを出力する出力手段とを 備えた、表示を生成する装置。 ３３．画像をピクセルデータとして記憶するメモリアレイであって、該画像は第 １の所定のピクセルデプスを有する第１のピクセルデータと第２の所定のピクセ ルデプスを有する第２のピクセルデータとを有し、該第１のピクセルデータは該 画像の第１の部分を表し、該第２のピクセルデータは該画像の第２の部分を表す 、メモリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置データを記憶する少な くとも１つのレジスタであって、該位置データは、該画像の該第２の部分に隣接 する該画像の該第１の部分のスキャンラインを該メモリアレイから検索するのに 必要なフェッチ回数によって規定される水平方向位置を少なくとも含んでいる、 少なくとも１つのレジスタと、 該メモリアレイに接続され、該第１および第２のピクセルデータを受け取るＦ ＩＦＯと、 該メモリアレイ、該少なくとも１つのレジスタ、および該ＦＩＦＯに接続され たコントロールロジックであって、該位置データを受け取り、該メモリアレイを コントロールして該第１のピクセルデータを該水平方向位置データによって示さ れる回数だけ該メモリアレイから該ＦＩＦＯにフェッチし、次の該第２のピクセ ルデータを該メモリアレイから該ＦＩＦＯにフェッチするコントロールロジック と、 該ＦＩＦＯに接続され、該ＦＩＦＯから該第１のピクセルデータを受け取り、 該第１のピクセルデータを順次出力する第１のシリアライザと、 該ＦＩＦＯに接続され、該ＦＩＦＯから該第２のピクセルデータを受け取り、 該第２のピクセルデータを順次出力する第２のシリアライザと、 該第１のシリアライザおよび該第２のシリアライザに接続されたランダムアク セスメモリパレットであって、それぞれ該第１のシリアライザおよび該第２のシ リアライザからの該第１および第２のピクセルデータのどちらかを、該ランダム アクセスメモリパレットのメモリアドレスとして選択的に受け取り、該第１のピ クセルデータおよび該第２のピクセルデータに対応する、該ランダムアクセスメ モリパレット内のメモリアドレスに記憶された赤、青、および緑のピクセルデー タを出力するランダムアクセスメモリパレットと、 該ランダムアクセスメモリパレットに接続され、該ランダムアクセスメモリパ レットからの該赤、青、および緑のピクセルデータを受け取り、該赤、青、およ び緑のピクセルデータを赤、青、および緑のアナログ表示信号に変換するデジタ ル／アナログ変換器であって、該デジタル／アナログ変換器は、該第１のシリア ライザおよび該第２のシリアライザにも接続され、それぞれ該第１のシリアライ ザおよび該第２のシリアライザからの該第１のピクセルデータおよび該第２のピ クセルデータを、赤、青、および緑のピクセルデータとして選択的に受け取り、 該赤、青、および緑のピクセルデータを赤、青、および緑のアナログ表示信号に 変換するデジタル／アナログ変換器と、 該デジタル／アナログ変換器に接続され、該赤、青、および緑のアナログ表示 信号を受け取り、該第１の部分および該第２の部分を有するビデオ表示出力を生 成するビデオ表示アウトプットと、 該ランダムアクセスメモリパレットに接続され、該ランダムアクセスメモリパ レットからの該赤、青、および緑のピクセルデータを受け取り、該赤、青、およ び緑のピクセルデータをフラットパネル表示信号に変換するフラットパネル表示 コントローラであって、該フラットパネル表示コントローラは、該第１のシリア ライザおよび該第２のシリアライザにも接続され、それぞれ該第１のシリアライ ザおよび該第２のシリアライザからの該第１のピクセルデータおよび該第２のピ クセルデータを、赤、青、および緑のピクセルデータとして選択的に受け取り、 該赤、青、および緑のピクセルデータをフラットパネル表示信号に変換するフラ ットパネル表示コントローラと、 該フラットパネル表示コントローラに接続され、該フラットパネル表示信号を 受け取り、該第１の部分および該第２の部分を有する該画像を生成するフラット パネルディスプレイとを備えた、表示を生成するコンピュータシステム。