JPH09237073A - コンピュータディスプレイ上にグラフィックスデータ及びビデオデータを同時に表示するための方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 グラフィックスソース及びビデオソースから
のデータを同じ画面上に同時に表示する際に帯域幅を向
上させビデオウインドウの配置の制限を改善する。 【解決手段】 ビデオチャネル７４はグラフィックスチ
ャネル６２と多重化されて出力チャネルを形成してお
り、グラフィックスデータかビデオデータを各出力チャ
ネル上のディスプレイに出力する。これらは例えばそれ
ぞれ４個のチャネルからなり、４個の画素からの成分を
搬送するので、４ウェイ多重化となる。ソース選択回路
４８はウインドウタイプメモリ３８を読んでスクリーン
上のどの画素がグラフィックスデータを表示するためも
ので、どの画素がビデオデータを表示するためのもので
あるかを判別し、チャネルの選択を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、コンピュ
ータディスプレイ画面上にグラフィックスを表示する装
置及び方法に関し、特に、グラフィックスソース及びビ
デオソースからのデータを同じ画面上に同時に表示する
装置及び方法に関する。

【０００２】

【従来の技術】グラフィカルなアプリケーションは、コ
ンピュータユーザにとって徐々に一般的なものとなって
きている。コンピュータ画面上に表示された高解像度の
画像、動画、並びに他の視覚的及びグラフィカルな効果
は、より高速で処理能力の高いコンピュータマイクロプ
ロセッサが開発されるにつれて、ありふれたものとなっ
た。例えば、グラフィカル・ユーザー・インターフェイ
ス（graphical user interfaces；ＧＵＩ'S）は、広く
使用されている。グラフィカル・ユーザー・インターフ
ェイス（ＧＵＩ'S）を有するコンピュータは使用が容易
なこと、及びＧＵＩ環境の方が非ＧＵＩ環境よりもアプ
リケーションプログラムの習得が速いことは、一般的に
認められている。

【０００３】コンピュータのグラフィック能力が高まる
に伴って、コンピュータディスプレイ画面上にビデオ信
号（映像信号）が表示されるようになった。ビデオカメ
ラやテレビジョン受像機等のビデオソース（映像源）
は、コンピュータにビデオ信号を入力するために用いら
れる。アナログ−ディジタル変換器（ＡＤＣ）等の部品
は、アナログのビデオ信号をコンピュータが処理可能な
ディジタルビデオ信号に変換する。これらのディジタル
ビデオ信号は、通常、“画素（ピクセル）”を構成す
る。この“画素”は、ディスプレイ画面上の画像の基本
的な画像素子である。このコンピュータは、最終的に、
ディジタルビデオデータをディジタル−アナログ変換器
（ＤＡＣ）へ送り、コンピュータディスプレイ画面上に
アナログのビデオ信号を表示する。これは、例えば、テ
レビジョンのＣＲＴに表示された画像や動画のように見
える。多くのコンピュータは、フルカラーで最大解像度
の生のビデオ信号をフレーム速度或いはディテールの損
失を生じさせずに表示することができる。

【０００４】コンピュータ表示されたビデオ信号の共通
の用途は、コンピュータによって作成された表示グラフ
ィックにより囲まれたビデオ“ウインドウ”をスクリー
ン上に表示することである。例えば、ＧＵＩでは、コン
ピュータは、通常、グラフィカルな背景、幾つかの選択
メニュー、アイコン、画面上の開いたウインドウ等を表
示している。生のビデオウインドウを画面上の一部に表
示し、その一方で、画面の残りの部分に標準的なグラフ
ィカルオブジェクトを表示することが可能である。こう
して、コンピュータユーザーは、ワープロウインドウや
表計算ウインドウといった他のコンピュータアプリケー
ションで仕事をしながら、生のビデオウインドウを見る
ことができるようになる。ビデオウインドウの大きさ
は、幾つかのアプリケーションの中でユーザーが設定す
ることができる。但し、ある特定のウインドウサイズに
ついての解像度及びフレーム速度は、コンピュータの速
さ及び処理能力、並びにディスプレイ回路に依存する。

【０００５】グラフィックス及び映像の双方をコンピュ
ータ画面上に同時に表示する際、コンピュータは、通
常、グラフィックスデータ及びビデオデータを画面に出
力する前に、メモリを使用してこれらのデータを保存す
る。図１は、ビデオデータ及びグラフィックスデータを
同一画面上に同時に表示するためにコンピュータで使用
される代表的な従来技術の表示システム１０を示すブロ
ック図である。マイクロプロセッサからの命令は、シス
テムバス１２上に出力され、グラフィックス・アダプタ
・チップ１４に送られる。このグラフィックス・アダプ
タ・チップ１４は、特定用途向け集積回路（applicatio
n specific integrated circuit；ＡＳＩＣ）として実
現することができる。グラフィックス・アダプタ・チッ
プ１４は、描画命令、レンダリング命令、或いはメモリ
内のデータを転送する命令等の命令を受け取り、これら
の命令を実行する。グラフィックス・アダプタ・チップ
１４は、生成されたデータをバス１５上に出力して、Ｖ
ＲＡＭ又は他のタイプのメモリチップ１６に送り、生成
されたグラフィックスデータを記憶する。ＶＲＡＭチッ
プ１６からのグラフィックスデータは、グラフィックス
・アダプタ・チップ１４からの命令を受けてディジタル
ーアナログ変換器（ＤＡＣ）１８へ送られる。ＤＡＣ１
８は、ディジタルのグラフィックスデータを、ディスプ
レイ画面１９上に表示されるべきアナログデータに変換
する。一般的な表示方法は、赤、緑、青（ＲＧＢ）の信
号をＤＡＣからカラーディスプレイ画面へ個別に出力す
ることである。ビデオウインドウ２１は、グラフィック
ス背景２２とともにディスプレイ画面１９上に表示され
る。

【０００６】表示システム１０は、ビデオ信号を入力す
るビデオソース２０をも含んでいる。ビデオソースとし
ては、通常、ビデオカメラ、ビデオカセットレコーダ、
テレビジョン受像機等が使用される。ビデオソースから
のアナログビデオ信号は、アナログ−ディジタル変換器
（ＡＤＣ）／デコーダ／スケーラ２４に入力される。こ
のＡＤＣ／デコーダ／スケーラ２４は、アナログビデオ
信号をシステムの他のディジタル素子で使用するのに適
したディジタル信号に変換し、利用可能なビデオデータ
及び同期信号をディジタル化されたビデオデータから抽
出する。ＡＤＣ／デコーダ／スケーラ２４は、当業者に
とって周知の素子から得られるディジタルビデオデー
タ、同期信号、及びその他のデータをバス２６上に出力
する。このバス２６は、グラフィックス・アダプタ・チ
ップ１４から出たバス１５に合流する。ビデオデータは
ＶＲＡＭ１６に記憶され、グラフィックス・アダプタ・
チップ１４により生成されたグラフィックスデータとメ
モリを共有する。通常、ビデオデータはメモリの特定区
域内に記憶され、グラフィックス・アダプタ・チップ１
４により容易にアクセスできるようにされる。グラフィ
ックス・アダプタ・チップ１４は、マイクロプロセッサ
から画面上でのビデオウインドウの位置を指示する情報
を受け取り、適当なときにグラフィックスデータ又はビ
デオデータがＶＲＡＭ１６から出力されるようにする。

【０００７】

【発明が解決しようとする課題】図１に示される従来技
術の表示システムは、表示されたビデオウインドウをグ
ラフィックスデータについても使用される既存メモリに
記憶できる場合に有用であり、この場合、メモリ及び費
用をこれ以上増やす必要がなくなる。しかしながら、こ
の表示システムは、メモリバス１５の帯域幅によって制
限が加えられている。グラフィックスデータ及びビデオ
データは同じバスを共有しているので、ＶＲＡＭ１６内
に記憶可能でＤＡＣ１８に一時に転送することのできる
グラフィックス及びビデオデータの量は、特に“トゥル
ー・カラー（true color）”の２４ビットビデオ画素を
表示するときに実質上低減され、これによって、より大
きなメモリ帯域幅が必要となる。このため、表示システ
ムの性能が劣化し、最高のフレーム速度でビデオ信号を
表示できるように表示ビデオウインドウが小さなサイズ
又は低解像度に制限されるか、或いは特定の解像度又は
ウインドウサイズを表示できるようにビデオ信号のフレ
ーム速度が低減される。どちらの場合も、ビデオウイン
ドウ内のビデオ信号の存在が良くない。

【０００８】必要なのは、ディスプレイ画面の他の部分
にグラフィックスを表示する一方で、大きなビデオウイ
ンドウを高解像度かつフルフレーム速度で表示すること
のできる大きなメモリ帯域幅を実現するようなコンピュ
ータシステムの表示システムである。このビデオウイン
ドウは、ビデオ画像のクリッピングを起こさず、また、
コンピュータ画面上での表示位置に関していかなる制限
も受けずに表示される。

【０００９】

【課題を解決するための手段】前述及び他の目的を達成
するために、また、本発明の目的に従って、グラフィッ
クスデータ及びビデオデータをコンピュータのディスプ
レイ画面上に同時に表示するための方法及び装置を開示
する。個別のグラフィックスメモリ及びビデオメモリ
は、メモリ帯域幅及びデータ転送速度が高くなって、よ
り大きな表示ビデオウインドウサイズを実現し、かつ、
より実物に近い映像を提示するように使用される。本発
明の一つの態様では、コンピュータ画面上におけるビデ
オ画素の喪失、及び／又はビデオウインドウの配置制限
を防ぐために、疑似ビデオ画素挿入が使用される。

【００１０】グラフィックスデータ及びビデオデータを
コンピュータシステムのディスプレイ画面上に同時に表
示するための方法を開示する。このコンピュータシステ
ムは、ディスプレイ画面上に表示されるべきイメージ情
報を記憶するように構成されたグラフィックスメモリ及
びビデオメモリを含んでいる。このグラフィックスメモ
リ及びビデオメモリは、それぞれ、出力チャネル上のデ
ィスプレイ画面に複数のブロックのデータを順次転送す
る。各ブロックのデータは、同時に転送される複数の画
面画素についてのデータを含んでいる。この方法は、グ
ラフィックスソースから受け取ったグラフィックスデー
タをグラフィックスメモリに記憶するステップと、ビデ
オソースから受け取ったビデオデータをビデオメモリに
記憶するステップと、を含んでいる。グラフィックスデ
ータのみが画面上で１ブロックの画面画素内に提供され
ることになっているときは、１ブロックのグラフィック
スデータが複数のグラフィックスチャネルを介して画面
に伝送される。ビデオデータのみが画面上に提供される
ことになっているときは、１ブロックのビデオデータが
ビデオメモリから複数のグラフィックスチャネルに対応
する複数のビデオチャネル上に出力される。このビデオ
チャネルは、グラフィックスチャネルに連結されて出力
チャネルを形成しており、グラフィックスデータかビデ
オデータのいずれかを各出力チャネル上のディスプレイ
画面へ出力できるようになっている。グラフィックスデ
ータ及びビデオデータの双方が出力チャネル上の単一ブ
ロックのデータという形態で画面に同時に伝送されるこ
とになっているときは、グラフィックスデータ搬送用の
出力チャネルは、グラフィックスデータのみを選択して
伝送するようにされる。同様に、ビデオデータ搬送用の
出力チャネルは、ビデオデータのみを選択して伝送する
ようにされる。一つの態様では、ビデオメモリは、一行
の出力データをこの行が出力される前にシフトレジスタ
に記憶する。また、一つの態様では、１ブロックのグラ
フィックスデータ間でビデオウインドウを整列するため
に、複数のダミービデオ画素値がビデオメモリのシフト
レジスタ内のビデオデータの前に挿入される。この複数
のダミー画素値は、ビデオウインドウの縁の位置及び出
力チャネルの数に基づいている。グラフィックスチャネ
ル及びビデオチャネルの選択には、ウインドウタイプメ
モリを読んで、画面上のどの画素がグラフィックスデー
タを表示するためのものであり、前記画面上のどの画素
がビデオデータを表示するためのものであるかを判別す
ることが含まれている。

【００１１】コンピュータシステムのディスプレイ画面
上にビデオウインドウを表示するための装置は、複数の
画面画素についてのグラフィックスデータを同時に伝送
することができる一組の出力グラフィックスチャネルを
有するグラフィックスメモリを含んでいる。この装置
は、複数の画面画素についてのビデオデータを同時に伝
送することができる一組の出力ビデオチャネルを有する
ビデオメモリも含んでいる。各ビデオチャネルは、対応
するグラフィックスチャネルと連結されて一対のチャネ
ルを形成しており、出力チャネルはグラフィックスチャ
ネルとビデオチャネルとの対の各々に連結されている。
選択素子（selection element）は、グラフィックチャ
ネルからのデータ又はビデオチャネルからのデータを選
択してそれぞれの出力チャネル上を通過させるために用
いられる。この出力チャネルは、離散的な画素に分割さ
れたグラフィックスデータ及びビデオデータの双方を同
時に含む１ブロックの画素データを伝送することができ
る。変換素子（converter element）は、出力チャネル
上のデータをコンピュータシステムのディスプレイ画面
を駆動（drive）させるのに適した形態に変換するため
に用いられる。一つの態様では、上記の選択素子は、コ
ンピュータ画面上におけるビデオウインドウの位置のメ
モリマップを有するウインドウタイプメモリを含んでい
る。好適な態様では、ビデオメモリは、ビデオデータの
前に配置された複数のダミー画素をビデオメモリに記憶
する。これらのダミー画素は、実際のビデオ画素の複製
値であり、コンピュータ画面へデータを出力するために
選択されないビデオチャネル上に出力される。このた
め、ダミー画素のみが捨てられ、実際のビデオデータは
失われない。フレーム・グラバ・コントローラ（frame
grabber controller）は、ビデオメモリ及びビデオメモ
リからのビデオデータの出力を制御するためのソース素
子（source element）に連結されていると好適である。
本発明の他の態様では、ディジタル−アナログ制御器を
使用して、待ち行列（queue）に記憶されたグラフィッ
クス画素及びビデオ画素を出力するために、グラフィッ
クスライン及びビデオラインを選択することができる。

【００１２】本発明によれば、より多くの画素データを
メモリからディスプレイ画面へ一度に転送することが可
能となる。個別のグラフィックスメモリ及びビデオメモ
リは、それぞれ、より大きな帯域幅のデータを出力する
ことができる。これにより、より大きな転送速度で、よ
り大きく、より現実的なビデオウインドウをコンピュー
タ画面上に表示することが可能となる。

【００１３】本発明の好適な態様によれば、グラフィッ
クス画素及びビデオ画素間の境界（interface）でビデ
オウインドウの一部が失われたり切り落とされることな
く、ディスプレイ画面上にビデオウインドウを提示する
ことも可能となる。この特徴によれば、画面上に表示さ
れた任意のグラフィックス画素境界（graphics pixelbo
undary）上にビデオウインドウを配置することが可能と
なる。

【００１４】本発明の上記及び他の利点は、以下の説明
を読み、図面の様々な図を参照することにより、当業者
にとって明確なものとなる。

【００１５】

【発明の実施の形態】図２は、ディスプレイ画面上にビ
デオウインドウを表示するために本発明を組み込んだコ
ンピュータ表示システム３０の第１の実施形態を示すブ
ロック図である。表示システム３０は、マイクロプロセ
ッサ３１、システムバス３２、グラフィックス・アダプ
タ・チップ３４、グラフィックスメモリ３６、ウインド
ウタイプメモリ３８、ビデオソース（映像源）４０、ア
ナログ−ディジタル変換器（ＡＤＣ）４２、デコーダ／
スケーラ４４、ビデオメモリ４６、ソース選択論理回路
（source selection logic）４８、ディジタル−アナロ
グ変換器（ＤＡＣ）５０、フレーム・グラバ・コントロ
ーラ５２、及びディスプレイ画面５４を含んでいる。な
お、特定の幅（即ち、８ビットバス、３２ビットバス
等）のバスが一例として以下に説明されているが、別の
実施形態では、異なる数のラインを有する種々の異なる
タイプのバスを使用することができる。

【００１６】マイクロプロセッサ３１は、コンピュータ
システムのメインプロセッサであり、システムの構成要
素及び周辺機器にデータを転送するためのシステムバス
３２に連結されている。システムバス３２は、ＲＡＭ、
ＲＯＭ、入力／出力ポート、及びコンピュータシステム
で一般的に用いられる他の構成要素（図示せず）とも連
結されている。システムバス３２は、データ信号を送
り、信号をアドレスし、信号を制御するために用いられ
る。

【００１７】グラフィックス・アダプタ・チップ３４
は、システムバス３２を介してデータを受け取り、ディ
スプレイ画面上に表示されるべきグラフィックス画素デ
ータを生成する。コンピュータシステムのマイクロプロ
セッサからの命令は、システムバス上のグラフィックス
・アダプタ・チップに入力される。この命令は、グラフ
ィカル・オブジェクトを描いたり、レンダ・イメージ
（render image）を数学的に描く等をチップに指示し、
また、ディスプレイ画面上に表示されるべき画素データ
を生成するようにチップに指示する。本実施形態で使用
するのに適切なグラフィックス・アダプタ・チップは、
カリフォルニア、マウンテン・ビューのサン・マイクロ
システムズ（株）製サンＧＸ又はＴＧＸ特定用途向け集
積回路（ＡＳＩＣ）である。このＡＳＩＣは、単一のチ
ップ上に設置されたグラフィックス・レンダリング・エ
ンジン、メモリコントローラ、及びＣＲＴ／ディスプレ
イコントローラを含んでいる。これらの機能を有する別
個のチップも、同様に使用することができる。グラフィ
ックス・アダプタ・チップ３４は、グラフィカルデータ
をバス５５上に出力する。本実施形態において、このバ
ス５５は、６４ビットバスである。バス５５は、グラフ
ィックスメモリにデータを入力する２個の３２ビット幅
のバスに分割されている。グラフィックスデータは、複
数の画素（ピクセル）にフォーマットされているのが好
ましい。ここで、画素（ピクセル）とは、ディスプレイ
画面上に最も小さく表示される画像素子である。画素が
集まると、イメージが形成される。画素は、一般に、画
面上におい複数のて行（row）及び列（column）として
配置される。各画素は複数のビットにより表され、これ
らのビットの数値は画素の色や濃淡といった画素の属性
を示す。

【００１８】グラフィックス・アダプタ・チップは、記
憶された画素をグラフィックスメモリからＤＡＣ５０へ
連続的に出力することにより、グラフィックス画素の表
示を制御する。グラフィックス・アダプタ・チップ３４
は、ビデオウインドウをディスプレイ画面上のどこに表
示するかを指示する情報をマイクロプロセッサから受け
取る。この情報は、ウインドウタイプメモリ３８（以下
で説明する。）に入力される。

【００１９】グラフィックスメモリ３６は、グラフィッ
クス・アダプタ・チップ３４からグラフィックスデータ
を受け取り、このデータをこのデータが出力されて画面
上に表示されるまで記憶する。本実施形態では、２個の
メモリバンク５８及び６０がグラフィックスデータを記
憶するために使用される。ここで、水平に隣接した任意
の８個の画素のうち最初の４個は一方のバンク５８に記
憶され、次の４個の画素は第２のバンク６０に記憶され
る。グラフィックスメモリバンク５８及び６０に記憶さ
れたグラフィックス画素は、本実施形態では各々８個の
ビットを有しており、これらは表示画素の色に関する情
報を記憶するために使用される。本実施形態では、各バ
ンク５８及び６０は、１２８Ｋ×８ＶＲＡＭチップであ
る。他の実施形態では、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を含む他のタイプのメモリを
使用することができる。また、他の実施形態では、１６
ビット画素や２４ビット画素のように、グラフィックス
画素が８ビット／画素よりも多い、或いは少ない数のビ
ットを有していても良い。画素が８ビットよりも多い数
のビットを含んでいる場合は、通常、上述のメモリより
も大きなグラフィックスメモリが画素を記憶するために
必要となり、また、グラフィックスメモリ及びＤＡＣ５
０間に、より大きな幅のデータパス（datapath）が必要
となる。さらに、より大きな画素と多重化をサポートす
るＤＡＣ５０が必要となる。

【００２０】本実施形態では、グラフィックスメモリ３
６は、データを３２ビットバス６２上に出力する。グラ
フィックス画素の出力動作は、グラフィックス・アダプ
タ・チップ３４によりアドレスライン及び制御ライン
（図示せず）を用いて制御される。グラフィックス・ア
ダプタ・チップは、ディスプレイ画面のリフレッシュ速
度と一致した速度でグラフィックス画素を連続的に出力
する。本実施形態では、バス６２上のデータは、８ビッ
ト／画素の４個の画素に分割されており、全部で３２ビ
ットとなっている。バス６２の各８ビットは、１画素に
関する情報を一度に搬送する“グラフィックス・チャネ
ル”と考えられる。従って、この実施形態では、バス６
２は、４個のグラフィックスチャネルを含んでいる。こ
の４個のグラフィックスチャネルは、４個の画素を同時
にグラフィックスメモリから転送する。ここで、これら
４個の画素は、グラフィックスデータの“ブロック”と
考えられる。他の実施形態では、“Ｎ”個のグラフィッ
クスチャネルを使用することができ、ここで“Ｎ”は２
以上の値とすることができる。

【００２１】グラフィックスメモリ３６の各バンク５８
及び６０は、４個の画素からなる単一の３２ビットブロ
ックを一度に出力する出力バッファを含んでいる。ＶＲ
ＡＭ又は同様のタイプのメモリを使用するときは、ビデ
オメモリ４６に関連して以下に説明するように、グラフ
ィックスメモリ３６内のシフトレジスタを使用して、メ
モリ記憶場所から出力バッファへ画素を提供することが
できる。バンク５８及び６０は、各出力ビットについて
のトライステート・バッファ（tri-state buffer）も含
んでいる。これらのトライステートバッファは、出力バ
ッファ内の特定の位置においてビットを選択的に出力す
ることを許可又は禁止されうるようになっている。ソー
ス選択論理回路４８は、トライステートバッファを制御
して、どのグラフィックスチャネルにグラフィックス画
素の出力を許可するかを選択することができる（これに
ついては、後述する。）。以下で説明するように、グラ
フィックスチャネルは、ビデオメモリからのビデオチャ
ネルと多重化され、ＤＡＣに送られてディスプレイ画面
に出力される。

【００２２】ウインドウタイプメモリ３８は、バス５５
を介してグラフィックス・アダプタ・チップ３４に連結
されている。本実施形態では、ウインドウタイプメモリ
３８は、グラフィックス・アダプタ・チップ３４により
バス６３上に出力される複数のバイトの下位４ビットを
受け取る。グラフィックス・アダプタ・チップ３４は８
バイトを出力するのが好適なので、ウインドウタイプメ
モリ３８は３２ビットを受け取ることになる。マイクロ
プロセッサ３１は、ディスプレイ画面の画素レイアウ
ト、すなわちディスプレイ画面上のどの画素がグラフィ
ックス画素であり、どの画素がビデオ画素であるかを指
示しつつ、グラフィックス・アダプタ・チップ３４を通
じてウインドウタイプメモリ３８にデータを書き込む。
ウインドウタイプメモリは、画面レイアウトを、ディス
プレイ画面の画素単位記述（pixel-by-pixel descripti
on） を示す画素コードとして記憶する。例えば、マイ
クロプロセッサは、画面上のビデオウインドウの位置の
記述をウインドウタイプメモリ内に記憶する。この記述
では、ビデオ画素をある特定の画素コードによって示す
ことができ、また、グラフィックス画素を異なる画素コ
ードによって示すことができる。本実施形態では、ウイ
ンドウタイプメモリ３８は４ビット深（four bit dee
p）であり、このため、ビデオ画素を１５という画素コ
ードで示すことができ、また、グラフィックス画素を０
及び１４間の画素コードによって示すことができる。０
及び１４間のコードは、ディスプレイ画面レイアウトに
関する他のデータを含んでいても良い。例えば、コンピ
ュータシステム上で走る特定の各アプリケーションプロ
グラムについての画素の色に関するデータ（後述するカ
ラーパレット情報等）を記憶することができる。他の形
態では、画素をビデオ画素かグラフィックス画素のいず
れかとしてウインドウタイプメモリに記憶するために１
画素あたり１ビットのみの画素コードが実際に必要とさ
れるため、より小さなウインドウタイプメモリを使用す
ることができる。

【００２３】ウインドウタイプメモリ３８内のデータ
は、バス６１を通じてソース選択論理回路４８によりア
クセスされる。なお、バス６１は、１６ビットバスであ
るのが好ましい。４個の４ビット画素コード（各チャネ
ルについて１個の画素）は、バス６１上のソース選択論
理回路に供給される。バス６１は、ＤＡＣ５０にも連結
されており、ウインドウタイプメモリからＤＡＣへ４個
の画素コードを供給するようになっている。例えば、Ｄ
ＡＣ５０がウインドウタイプメモリデータからバス６１
上の１５という値を読むときは、ＤＡＣは２４ビットの
ビデオ画素（ビデオメモリからのもの）を想定し、ま
た、ＤＡＣがバス６１上の０〜１４の値を読むときは、
８ビットの画素（グラフィックスメモリからのもの）を
想定する。本実施形態において、ウインドウタイプメモ
リは、グラフィックスメモリ３６の各バンクと同じサイ
ズの１２８Ｋ×８である。

【００２４】ビデオソース４０は、ビデオ信号を表示シ
ステム１０に入力するために用いられる。ビデオソース
４０は、テレビジョン受像機、ビデオカメラ、ビデオカ
セットレコーダ、或いはアナログビデオ信号を生成する
ことのできる他の装置とすることができる。ビデオ信号
は、通常、二つのタイプのどちらかに生成される。一つ
のタイプ、すなわち複合ビデオ（composite video）
は、輝度信号（brightness signal）、色信号（color s
ignal）及び種々の同期信号が搬送されるチャネルを含
んでいる。複合ビデオ信号は、ＮＴＳＣ、ＰＡＬ及びＳ
ＥＣＡＭを含む種々の方式を有している。ビデオ信号の
もう一つのタイプはＳビデオ（S-video）であり、これ
には、ルミナンス信号（luminance signal）及びクロミ
ナンス信号（chrominance signal）が含まれている。本
実施形態では、いずれのタイプのビデオ信号が表示シス
テム１０に入力されても良い。ＡＤＣ４２は、アナログ
入力ビデオ信号を、表示コンピュータシステムによって
処理可能なディジタル信号に変換する。上述の実施形態
では、複合ビデオ（及び一部のＳビデオ）用のＴＤＡ８
７０８、並びにＳビデオ用のＴＤＡ８７０９（これら
は、いずれもフィリップス／シグネティクス（Phillips
/Signetics）製）がＡＤＣ４２として使用されている。
他の実施形態としては、ＡＤＣ４２が必要ないように、
ビデオソースがディジタルビデオ信号を直接供給できる
ようになっていても良い。

【００２５】ＡＤＣ４２は、バス６４上にディジタルデ
ータを出力する。本実施形態において、バス６４は、ア
ナログビデオ入力信号を表すディジタル信号を送る８ビ
ットバスである。本実施形態ではバス６４は２個設けら
れており、各々のバスはビデオ信号のタイプ（例えば、
複合又はＳビデオ）に対応している。これらのバス６４
はデコーダ／スケーラ４４に連結されており、このデコ
ーダ／スケーラは、８ビット入力信号を２４ビットの赤
−緑−青（ＲＧＢ）出力信号に復号する。デジタル映像
について一般的に使用される画素形式は２４ビットＲＧ
Ｂ形式であり、この形式では、三原色部分の各々（赤、
緑及び青）は８ビットで記述される。２４ビット画素形
式は、８ビットしか使用されない場合よりも極めて多数
の現実に近い範囲の色を表示することができるため、
“トゥルー・カラー”と呼ばれている。別の形態では他
のＮビット画素形式を使用することもできる。例えば、
１６ビット又は１５ビットＲＧＢ画素、及び１６ビット
ＹＵＶ画素は、一般的な形式である。このデコーダは、
ディジタルビデオ信号から同期信号を抽出し、行ディジ
タルデータをＲＧＢ形式における標準のルミナンス信号
及びクロミナンス信号に変換する。デコーダ／スケーラ
４４のスケーラは、デコーダによってマイクロプロセッ
サにより指定された解像度に自動的に復号される所定の
標準解像度から入力ディジタルデータを基準化（scal
e、スケール）する。例えば、ユーザーがディスプレイ
画面上のビデオウインドウのサイズを変更する場合、マ
イクロプロセッサは、新たなビデオウインドウサイズ
を、システムバス３２上のフレーム・グラバ・コントロ
ーラ（frame grabber controller）５２に送る。この
後、フレーム・グラバ・コントローラは、ビデオウイン
ドウサイズ情報をバス６５上のスケーラ４４に送る。当
業者にとって周知の通り、スケーラ４４は、ビデオウイ
ンドウの解像度を調整し、新たなビデオウインドウサイ
ズに対応するビデオ画素を出力する。本実施形態では、
スケーラは、ビデオウインドウを６４０×４８０画素の
標準解像度から所望の解像度に拡大縮小する。デコーダ
／スケーラは、フィリップス／シグネティクス製のモデ
ルＳＡＡ７１９６を用いて実現することができる。本実
施形態では、２４ビットＲＧＢビデオデータが、バス６
６上のデコーダ／スケーラ４４から出力される。

【００２６】ビデオメモリ４６は、デコーダ／スケーラ
４４から出たバス６６に連結されている。本実施形態で
は、バス６６は、各々が２４ビットの４個のバスに経路
分けされており、ここで、各バスは、ビデオメモリ４６
の異なるバンク（バンクＡ〜Ｄ）に入っている。バンク
Ａ〜Ｄは、ビデオメモリの順次アクセスメモリポート内
に組み込まれている（全４バンクは、図２中の一つの箱
４６として図示されている。）。ビデオメモリの各バン
クにおけるデータは、順次に同期読込み（clocked in）
されて、メモリ中の同一オーダ内に記憶される（このデ
ータは、ビデオメモリ内のシフトレジスタに同期読み込
みされた後、シフトレジスタからビデオメモリのＤＲＡ
Ｍ部（バンクＡ〜Ｄ）に格納される。このシフトレジス
タについては、以下で説明する。）。この後、デコーダ
／スケーラ４４は、バンクＡに同期読み込みされた２４
ビット画素を送出し、続いて、別のビデオ画素がバンク
Ｂに同期読み込みされる等、上記と同様の処理が繰り返
される。デコーダ／スケーラ４４により出力されたビデ
オ画素は、望むなら、数個のポートに同時に同期読み込
みすることができる。これは、ビデオメモリ内に“ダミ
ー画素”を挿入するためになされるものであり、図３
（ａ）、図３（ｂ）及び図４を参照しながらより詳細に
説明される。ビデオメモリに記憶された２４ビット画素
を有する最大化ビデオウインドウが１０２４×５１２画
素となるように、本実施形態のビデオメモリは、１０２
４×５１２×２４となっている。他の実施形態では、異
なるサイズのビデオウインドウ又はビデオメモリを使用
することができる。例えば、ビデオメモリの２個の同一
の５１２×５１２×２４記憶領域を使用して、コンピュ
ータ・モニタ・リフレッシュ速度がビデオソースリフレ
ッシュ速度と大きく異なるときに生じる“映像引き裂き
（video teating）”効果を低減することができる。メ
モリ内の２個の同一記憶領域は、ビデオ画素が記憶され
るビデオメモリの２個のバッファとして使用することが
できる。この２個のバッファは、これらのバッファが満
たされたときにビデオデータの１個の完全なフレームを
交互に出力することができ、画面上に部分フレームが表
示されないようになっている。

【００２７】本実施形態のビデオメモリ４６は、ビデオ
メモリからビデオ画素を出力するために使用される第２
の順次（又は逐次）アクセスメモリポートを含んでい
る。この出力チャネルは、各々３２ビットの３個のバス
に編成されており、ここで、３２ビットの各グループ
は、赤、緑又は青のうちの１個の原色のために使用され
る。８個のビットは２４ビットビデオ信号中の各原色を
表しているので、３２ビットバスの各々は、各々８ビッ
トのビデオチャネルを４個含んでいる。このため、各３
２ビットバスは、４個のビデオ画素の一つの色成分
（Ｒ、Ｇ、又はＢ）を送ることができ、ここで、１個の
ビデオ画素は各ビデオチャネル上にある。以下で説明す
るように、ＤＡＣ５０は３個のＲＧＢ８ビット部に分け
られた２４ビットのビデオ画素を受け取る。このため、
バス７４は４個のビデオ画素の８ビット赤成分を搬送
し、バス７０は４個のビデオ画素の８ビット緑成分を搬
送し、バス７２は４個のビデオ画素の８ビット青成分を
搬送する。以降で、ビデオ画素の“ブロック”とは、バ
ス７４、７０及び７２上に出力された４個のビデオ画素
を指す。

【００２８】本実施形態では、バス７０及び７２は、そ
れぞれＤＡＣ５０の緑入力及び青入力に連結されている
が、バス７４はグラフィックスメモリ３６からのグラフ
ィックスチャネル６２と多重化されており、ＤＡＣ５０
の赤入力に連結されている（これについては、後述す
る。）。バス６２及びバス７４は、それぞれ４個のチャ
ネルを含んでいるため、グラフィックスチャネル及びビ
デオチャネルは４ウェイ多重化を行うことになる。他の
実施形態では、Ｎウェイ多重化を行うことができ、ここ
で、Ｎは２以上の値である。

【００２９】ビデオメモリ４６からビデオ画素が出力さ
れると、ビデオ画素の行がバンクＡ〜Ｄからビデオメモ
リ内に含まれるシフトレジスタ（或いは順次アクセスメ
モリ）にロードされる。例えば、１行を水平走査線中の
１０２４個の画素に等しくすることができる。この後、
ビデオ画素の１ブロックは、シフトレジスタから出力バ
ッファ内にシフトされる。この出力バッファは、１ブロ
ックのビデオ画素を記憶するもので、これもビデオメモ
リ４６内に含まれている。本実施形態では、１ブロック
のビデオデータは、１ビデオチャネルあたり１個の画素
という割合で４個のビデオ画素を含んでおり、ここで、
各バンクは１個のビデオチャネルに連結されている。こ
の出力バッファは、グラフィックスメモリ３６内で説明
された出力バッファと同様に、一度に単一のブロックの
画素データを３個の３２ビットバスに向けて出力する。
こうして、合計で９６ビットのデータが出力される。さ
らに述べると、ビデオチャネルは、ビデオメモリ４６の
出力バッファに連結されており、トライステートバッフ
ァにより制御される。このトライステートバッファは、
ビデオチャネルによるデータの搬送を許可するか禁止
し、データがバス７４上に出力されるのを防止する。バ
ス７４のトライステートバッファは、ソース選択論理回
路４８により制御される。これについては、後述する。
好ましくは、１ブロックのビデオ画素は、出力バッファ
から出力されると良く、新たなブロックはシフトレジス
タから出力バッファへシフトされると良い。いったんシ
フトレジスタが空にされると、次の画素の行がバンクＡ
〜Ｄからシフトレジスタにロードされる。

【００３０】本実施形態のビデオメモリ４６は、好まし
くは、システムバス３２を通じてマイクロプロセッサに
接続されるバス７６に連結されたランダムアクセスポー
トを含んでいると良い。このランダムアクセスポート
は、ビデオメモリ４６の内容にランダムにアクセスする
ために使用することができる。このような構成の適用例
は、通信会議である。通信会議では、ビデオ信号が描写
するもの、例えば利用者の顔がマイクロプロセッサに送
られ、ネットワーキング・インターフェースを通じて別
のコンピュータ／ディスプレイ画面に転送される。これ
により、利用者は、別の利用者からビデオ信号を受け取
ってコンピュータ画面上に表示させることができる。一
方で、利用者自身の画像は画面付近のビデオカメラによ
り録画され、他の利用者のコンピュータに送られてこの
利用者が画面上で見ることができるようになっている。
ビデオメモリ４６のランダムアクセスポートからビデオ
データを出力するときは、バッファ４７は、マイクロプ
ロセッサバス３２上へのロード回数を削減するために使
用される。

【００３１】ビデオメモリ４６は、ミクロン半導体（Mi
cron Semiconductor）製ＭＴ４３Ｃ８１２８等のトライ
ポート（tri-port）ビデオメモリである。３個のポート
は、入力順次アクセスポート、出力順次アクセスポー
ト、及びランダムアクセスポートである。他の実施形態
では、他のタイプのビデオメモリを使用することができ
る。例えば、１個の順次アクセスポート及び１個のラン
ダムアクセスポートを含むデュアルポートビデオメモリ
を使用することができる。順次アクセスポートは、ビデ
オ画素をＤＡＣ５０へ出力するのに使用することがで
き、また、ランダムアクセスポートは、デコーダ／スケ
ーラ４４からのビデオ画素用の入力ポート、及びビデオ
データをマイクロプロセッサへ送るとともに通信会議用
のネットワークを介して送るための出力ポートの双方と
して使用することができる。デュアルポートビデオメモ
リは、通常、トライポートビデオメモリよりも安価であ
るが、ランダムアクセスポートを入力ポート及び出力ポ
ートとして共用するため速度が遅い。

【００３２】ソース選択論理回路４８は、どの時点でグ
ラフィックス画素データ及びビデオ画素データがＤＡＣ
５０へ出力され、ディスプレイ画面上に表示されるのか
を選択するために使用される。ソース選択論理回路は、
グラフィックス・アダプタ・チップ３４によってバス６
１上のウインドウタイプメモリ３８から出力される画素
コードを監視する。このソース選択論理回路は、１６ビ
ットバス６１を介して４個ずつ画素コードを受け取る。
ここで、各画素コードは、グラフィックス画素又はビデ
オ画素を識別する。この画素コードは、ソース選択論理
回路に対してグラフィックスメモリ及びビデオメモリの
出力を出し又は止めるように命令する。ソース選択論理
回路は、許可信号又は禁止信号をバス４５上に出力し、
グラフィックスメモリ３６のバンク５８の出力バッファ
におけるトライステートバッファに送る。また、ソース
選択論理回路は、同様の信号をバス４９上に出力し、グ
ラフィックスメモリ３６のバンク６０のトライステート
バッファへ送る。これらのトライステートバッファの一
部又は全部は、どのグラフィックスチャネルがグラフィ
ックス画素を出力すべきかをウインドウタイプメモリが
指示するときに使用可能にされ、画素を出力するために
選択されないトライステートバッファは、高インピーダ
ンス状態におかれる。同様に、画素コードはソース選択
論理回路に命令を出して、許可信号又は禁止信号をバス
５１上に出力させ、ビデオメモリ４６の出力バッファに
おけるバス７４のトライステートバッファにこの信号を
送らせる。トライステートバッファは、ビデオ画素を出
力するためのビデオチャネル用に使用可能となってい
る。

【００３３】本実施形態において、ソース選択論理回路
４８は、以下の論理等式により定義される次の信号をバ
ス５１上に出力し、ビデオメモリ４６に供給する。

【００３４】

【数１】 ここで、ＥＡ、ＥＢ、ＥＣ、及びＥＤは、ビデオメモリ
のトライステートバッファを使用可能又は使用禁止にす
る（アクティブ−低レベル）信号であり、例えば、ＷＴ
Ａ［０：３］は、画素コードを形成しているウインドウ
タイプメモリからの４個のビットである（“／”は、括
弧内の項の反転（inversion）を示す。）。本実施形態
では、４個のビットが全て高レベルである場合、すなわ
ち１５という画素コードである場合は、ビデオ画素が指
示される。このため、ＥＡ信号は、ビデオメモリ４６の
バス７４の対応する出力ビデオチャネル用のトライステ
ートバッファを使用可能にするための許可（低レベル）
信号として送られる。画素コードのいずれかのビットが
低レベルである場合には、ビデオメモリのビデオチャネ
ルを使用禁止するための禁止（高レベル）信号が、対応
するトライステートバッファに送られる。ＷＴＢ、ＷＴ
Ｃ及びＷＴＤは、バス６１上に読み込まれてビデオメモ
リ４６の適切なトライステートバッファを使用可能又は
使用禁止にする別の３個の４ビット画素コードである。

【００３５】ソース選択論理回路４８は、次の信号をバ
ス４５上に出力して、グラフィックスメモリ３６のバン
ク５８に供給する。

【００３６】

【数２】 次の信号は、バス４９上に出力されて、グラフィックス
メモリ３６のバンク６０に供給される。

【００３７】

【数３】 ここで、Ｂ０_ＥＡ-Ｄ及びＢ１_ＥＡ-Ｄは、バンク５８
上のトライステートバッファを使用可能又は使用禁止に
する（アクティブ−低レベル）信号であり、Ｂ０_ＧＲ
Ｅ０及びＢ０_ＧＲＥ１は、バンク５８かバンク６０の
いずれかを使用可能にするためのグラフィックス・チッ
プ３４からの許可信号であり、また、ＷＴＡ-Ｄ［０：
３］は、画素コードを形成する４個のビットである。１
個のチャネル用の４個のビットが全て高レベルである場
合以外の場合であって、Ｂ０_ＧＲＥｘ信号が高レベル
である場合は、グラフィックス画素（０〜１４の画素コ
ード）が示され、Ｂ０_ＥＡ等の許可信号は、グラフィ
ックスメモリ３６の指示バンクの対応するトライステー
トバッファ及びグラフィックスチャネルを使用可能にす
るため低レベルに設定される。全てのビットが高レベル
である場合は、許可信号は上記チャネル用のトライステ
ートバッファを使用禁止にするために高レベルに設定さ
れる。他の実施形態では、他の論理回路を使用しても同
じ結果を得ることができる。

【００３８】ソース選択論理回路４８は、フレーム・グ
ラバ許可信号をバス９２上に出力してバス９２上のフレ
ーム・グラバ・コントローラ５２に送り、フレーム・グ
ラバ・コントローラにビデオメモリ４６の外のビデオ画
素の順序付け（sequencing）を開始するよう指示する。
フレーム・グラバ許可信号は、ウインドウタイプメモリ
３８からバス６１上に出力された４個のチャネルのいず
れかにおいてソース選択論理回路がビデオ画素を示す１
５という画素コード（全て４個の高レベルビット）を受
け取ったときに、ソース選択論理回路から出力される。
ソース選択論理回路４８は、バス９２上のフレーム・グ
ラバ・コントローラからの二つの信号もも受け取る。こ
れらの信号は、表示更新サイクルが発生したかどうか、
及び発生した場合には、フレーム・グラバ・コントロー
ラによる上記サイクルのためのビデオメモリのトライス
テートバッファの制御を許可するかどうかを指示する。

【００３９】他の実施形態では、当業者にとって周知な
ように、メモリ出力を許可又は禁止する代わりに、多重
化論理回路を使用して特定のグラフィックスチャネル及
びビデオチャネルを選択することができる。

【００４０】ディジタル−アナログ変換器（ＤＡＣ）５
０は、入力ディジタル信号を、画素を表示するためにデ
ィスプレイ画面によって使用される出力アナログ信号に
変換するために、数個の入力チャネルに連結されてい
る。本実施形態では、ＤＡＣ５０は、Ｒ入力、Ｇ入力、
Ｂ入力、及びＷＴ入力を含むブルックツリー（Brooktre
e）ＢＴ４６３ ＤＡＣである。ＤＡＣ５０は、グラフィ
ックス画素を表示するための二つのモード、すなわちト
ゥルー・カラー２４ビット表示モード、及び“擬似カラ
ー（pseudo-color）”モードを有しているのが好まし
い。この擬似カラーモードは、グラフィックス画素につ
いて“擬似”２４ビットカラーを表示するためにＤＡＣ
に記憶されるプログラマブル・カラー“パレット”を使
用する８ビットの表示モードである。このカラーパレッ
トは、２４ビットカラーを、擬似カラーモードにおいて
ＤＡＣに入力される８ビットグラフィックス値と突き合
わせるハードウェア（ソフトウェア・プログラマブル）
ルックアップ・テーブルである。例えば、ＤＡＣ５０に
入力された０から２５５までの８ビットグラフィックス
画素値は、対応する２４ビット値を各８ビット値につい
て記憶するカラーパレット上で参照される。カラーパレ
ット内の２４ビット値は、特定の８ビット値に対応する
ように予め選択される。通常、マイクロプロセッサ３１
（或いは別に接続されたマイクロプロセッサ）により実
行される異なるアプリケーションプログラムには、異な
るカラーパレットが使用される。例えば、アクティブな
アプリケーションプログラムは、個別のカラーパレット
を提供し、表示される全ての８ビット画素は、ここから
参照されるようになっている。アクティブなアプリケー
ションプログラムが変わったときは、異なる色の新たな
カラーパレットがＤＡＣ５０によってロードされ、使用
できるようになっている。擬似カラーモードは、グラフ
ィックス画素がメモリスペースや処理時間をそれほど必
要としないという利点を有しているが、実物から離れた
画素色という欠点も有している。

【００４１】ＤＡＣ５０のモードは、ウインドウタイプ
メモリ３８からの画素コードによって各画素ごとに選択
される。グラフィックス・アダプタ・チップ３４は、ウ
インドウタイプメモリ３８が画素コードをＤＡＣ５０に
送るようにする。ウインドウタイプメモリからの画素コ
ードがグラフィックス画素を示す０から１４までの値で
ある場合は、画素コードのビットを、トゥルー・カラー
（２４ビット）モードか擬似カラー（８ビット）モード
かを選択するために使用することができる。例えば、画
素コードの最初のビットが０の場合は一方のモードが指
示され、最初のビットが１である場合は他方のモードが
指示される。当業者にとって周知のように、このグラフ
ィックス画素コード情報は、擬似カラーモードにおける
異なるグラフィックス画素について異なるパレットを選
択するために使用することもできる。

【００４２】ＤＡＣ５０は、ビデオ画素についての３個
の入力Ｒ、Ｇ、及びＢを全て使用する。ビデオ画素は、
３個の８ビット部分に分けられる。ここで、各部分は、
ＲＧＢ入力の一つに入力される。ビデオ画素は、ＤＡＣ
５０内において２４ビットにまとめられる。Ｒ入力はビ
デオ画素の最初の８ビットを受け取るのが好ましく、Ｇ
入力は中間の８ビットを受け取るのが好ましく、Ｂ入力
は最後の８ビットを受け取るのが好ましい。本実施形態
では、各ＲＧＢ入力は、同時に４個のビデオ画素を受け
取り、各ビデオ画素は、８ビットビデオチャネル上に送
られる。図２に示される複数の３２ビットバスは、それ
ぞれ４個の８ビットビデオチャネルを表している。

【００４３】ＤＡＣ５０のＲ入力は、特殊なケースであ
る。グラフィックスメモリ３６からのグラフィックス画
素は（本実施形態では）８ビットなので、本実施形態で
はＤＡＣ５０へのＲ入力のみがグラフィックス画素を表
示するために使用される。グラフィックスデータ及びビ
デオデータの双方がＲ入力を使用するため、Ｒ入力に連
結されたバス６２のグラフィックスチャネル及びバス７
４のビデオチャネルは多重化される。グラフィックス画
素かビデオ画素のいずれかが、各チャネル上のＤＡＣ５
０のＲ入力に送られる。他の実施形態では、ＤＡＣ５０
への異なる又は追加の入力も同様に多重化することがで
きる。

【００４４】図３（ａ）に示されるように、バス６２の
各８ビットグラフィックスチャネル７６は、バス７４の
対応する８ビットビデオチャネル７８に連結されてい
る。バス８２の出力チャネル８０は、グラフィックスチ
ャネルとビデオチャネルとの接続点からＤＡＣ５０まで
接続されている。１ブロックの出力画素は、４個の出力
チャネル８０上の画素を含んでいる。図３（ｂ）に示さ
れるように、各８ビットチャネル７６と７８との接続点
には、チャネル７６中の各グラフィックスビットライン
８４とチャネル７８中の各ビデオビットライン８６との
同様の接続が含まれる。出力ビットライン８８は、各グ
ラフィックスビットラインとビデオビットラインとの接
続点に連結されている。グラフィックスデータかビデオ
データのいずれかが画面上に表示されるため、グラフィ
ックスチャネル７６か、接続された（対応する）ビデオ
チャネル７８のいずれかが、接続された出力チャネル８
０上にデータを出力するために“選択”される（すなわ
ち、そのデータを送ることが許容される。）。グラフィ
ックス画素及びビデオ画素を送る方法、及び適当なチャ
ネルを選択する方法は、以下で説明される。

【００４５】図２に示されるように、フレーム・グラバ
・コントローラ５２は、システムバス３２によってコン
ピュータシステムのマイクロプロセッサに連結されてい
る。フレーム・グラバ・コントローラは、ＡＳＩＣコン
トローラ又は異なるアーキテクチャを用いて実現するこ
とができる。例えば、Xilinx 4000シリーズのフィール
ド・プログラマブル・ゲート・アレイ（field programm
able gate array；FPGA）を使用することができる。

【００４６】フレーム・グラバ・コントローラは、ビデ
オメモリ４６への入力ビデオデータ及びビデオメモリ４
６からの出力ビデオデータの順序付け（sequencing）を
制御する。当業者にとって周知のように、アドレスライ
ン及び制御ラインを含むバス９０は、リフレッシュ、ビ
デオ入力及びビデオ出力のクロッキング、及びマイクロ
プロセッサアクセスを含むビデオメモリの全体制御に使
用される。フレーム・グラバ・コントローラは、以下で
説明するように、ビデオメモリ内にダミー画素を挿入す
るためのダミー画素論理回路５３を含んでいる。

【００４７】フレーム・グラバ・コントローラ５２は、
ライン９１を介してバッファ４７も制御する。ライン９
１は、ビデオメモリのランダムアクセスポートからのビ
デオデータがどの時点でシステムバスに出力されてマイ
クロプロセッサに送られ、通信会議に適用される場合の
ようにネットワークワイヤに送出されるかを制御する。

【００４８】また、フレーム・グラバ・コントローラ５
２は、バス９２上のソース選択論理回路４８から信号を
受け取り、このソース選択論理回路４８に信号を送る。
上述のように、バス９２は、３本のラインを含んでいる
のが好ましい。一つのラインは、ソース選択論理回路４
８からの信号を、ビデオ画素がバス７４上に出力される
べきことを指示するフレーム・グラバ・コントローラ５
２に搬送するために使用される。

【００４９】バス９２の残りの２本のラインは、フレー
ム・グラバ・コントローラ５２０からの表示更新信号を
ソース選択論理回路４８に送るために使用される。この
表示更新信号によって、フレーム・グラバ・コントロー
ラは、表示更新サイクル、すなわち“空白化（blankin
g）”中にビデオメモリの一連の出力を制御することが
可能になる。表示更新サイクルは、ＣＲＴやディスプレ
イ画面等の表示装置がデータの表示を停止しなければな
らないときに生じ、走査線を画面の右端から次の走査線
の先頭に位置する画面の左端（“帰線（retrace）”）
までリセットできるようになっている。当業者にとって
周知のように、フレーム・グラバ・コントローラは、い
つ表示更新サイクルが生じるかを知り、表示更新サイク
ル中にビデオメモリトライステートバッファを制御して
ビデオメモリ内のシフトレジスタにデータをロードす
る。バス９２の第２のラインは、どの論理回路がビデオ
トライステートバッファ（ソース選択論理回路（例え
ば、低レベル）かフレーム・グラバ・コントローラ（例
えば、高レベル））を制御するのかを選択する。出力装
置が表示更新サイクルにあるときは、フレーム・グラバ
・コントローラが選択される。バス９２の第３のライン
は、フレーム・グラバ・コントローラからの順次許可信
号を伝送するのに使用される。この信号は、フレーム・
グラバ・コントローラがバス９２の第２のラインによっ
て選択されたときに使用される。順次許可信号により、
フレーム・グラバ・コントローラは、表示更新サイクル
中にトライステートバッファを制御することが可能にな
る。

【００５０】本実施形態において、フレーム・グラバ・
コントローラ５２は、ダミー画素論理回路５３を含んで
いる。ダミー画素論理回路５３は、デコーダ／スケーラ
４４からビデオメモリ４６へ向かう各ビデオ画素のクロ
ッキング（clocking）を制御するのに使用される。論理
回路５３は、ダミー画素値を使用して、表示水平走査線
上の最初のビデオ画素の前の入力ビデオ画素ストリーム
に何個のダミー画素を挿入すべきか決定する。ダミー画
素の挿入は、図４（ａ）及び図４（ｂ）に関連してより
詳細に説明され、また、ダミー画素論理回路５３の好適
な具体例は図５に示されている。ここには、フレーム・
グラバ・コントローラ５２と同じ集積回路チップ上に実
装されたダミー画素論理回路が示されている。他の実施
形態では、ダミー画素論理回路５３を別個のチップ、す
なわち、例えばソース選択論理回路４８と同じチップ上
に実装することができる。

【００５１】ディスプレイ画面５４は、高解像度のグラ
フィックス画像を表示可能であるのが好ましい標準的な
コンピュータモニタ、又は同様のディスプレイである。
ディスプレイ画面５４はＤＡＣ５０に連結されており、
画面５４により表示される画素の色を決定するアナログ
ＲＧＢ出力を受け取る。ビデオ画素のビデオウインドウ
５７は、グラフィックス画素からなる背景５９の中央に
表示される。

【００５２】図２の表示システムは、次のようにしてグ
ラフィックスデータ及びビデオデータをディスプレイ画
面上に表示する処理を行う。すなわち、マイクロプロセ
ッサ３１は、システムバス３２上に命令を出力してグラ
フィックス・アダプタ・チップ３４に送り、ディスプレ
イ画面上のビデオウインドウの画素の現在の位置を示す
画素コードマップをウインドウタイプメモリ３８に記憶
する。このマイクロプロセッサは、グラフィックス・ア
ダプタ・チップに命令を送り、マイクロプロセッサ命令
に従ってグラフィックス画素データを生成させる。この
グラフィックス・アダプタ・チップは、生成されたグラ
フィックス画素をグラフィックスメモリ３６の両バンク
に記憶する。画面が画素を表示する準備ができていると
きは、グラフィックス・アダプタ・チップは、グラフィ
ックスメモリ３６に信号を送り、リフレッシュ速度等の
ディスプレイ画面のパラメータに従ってグラフィックス
画素を送出させる。グラフィックス・アダプタ・チップ
は、グラフィックスメモリから連続的にグラフィックス
データを送出する。

【００５３】図４（ａ）は、ディスプレイ画面の一部で
あり、ビデオウインドウ９６内のビデオ画素及びビデオ
ウインドウ９６を囲むグラフィックス画素９７を示して
いる。ディスプレイ画面上の画素は、通常、水平走査線
内において左から右へ表示される。複数の画素からなる
特定の水平走査線（すなわち、行）９８については、画
面の左端に第１画素１００が表示され、続いてその右に
次の画素１０２が表示され、画面の右端に到達するまで
これが繰り返される。このプロセスは、いま表示された
水平行の下の複数の画素からなる次の水平行１０４等に
ついても繰り返される。

【００５４】本実施形態において、グラフィックスメモ
リ３６は、通常、４個のグラフィックス画素からなる複
数のブロックをＤＡＣ５０に一度に出力する。このプロ
セスの間、ソース選択論理回路４８は、グラフィックス
チャネルのみがグラフィックスデータを出力するために
選択されるように、グラフィックスメモリ３６の出力に
おける全てのトライステートバッファを使用可能にし、
ビデオメモリ４６のバス７４出力におけるトライステー
トバッファを全て使用禁止にする（このとき、ビデオメ
モリは、デコーダ／スケーラ４４から入ってくるビデオ
画素を記憶している。）。グラフィックス画素は、ディ
スプレイ画面上に順次表示される。４個のグラフィック
ス画素からなる複数のブロック１０６は、ビデオウイン
ドウの所望の左縁１０８に到達するまで、左から右に向
かって表示される。この時点で、ソース選択論理回路４
８は、ウインドウメモリタイプ３８内の画面画素マップ
からビデオウインドウ用のビデオ画素コード（すなわ
ち、本実施形態では、１５という値を有する画素コー
ド）を読み出す。このソース選択論理回路は、全てのグ
ラフィックスメモリ３６出力のトライステートバッファ
を使用禁止にする。この後、ソース選択論理回路４８
は、バス９２上のフレーム・グラバ・コントローラ５２
にフレーム・グラバ許可信号を送り、ビデオメモリ４６
の外の４個のビデオ画素からなる複数のブロックを一度
に順序付けし始める。同時に、ソース選択論理回路４８
は、ビデオメモリ４６の出力上のトライステートバッフ
ァを使用可能にして、ビデオチャネル７８上のビデオ画
素をビデオメモリからＤＡＣに向けて出力できるように
している。このプロセスを使用すると、グラフィックス
データを表示するためにチャネル８０（図３（ａ）を参
照）が選択されたときに、グラフィックス画素のブロッ
クは出力チャネル８０上に送られ、チャネル８０がビデ
オデータを表示するために選択されたときには、ビデオ
画素のブロックが出力チャネル８０上に送られる。

【００５５】図４（ａ）に示されるビデオウインドウ９
６の左縁１０８は、１ブロックのグラフィックスデータ
の端、すなわち分離グラフィックスブロック境界に揃え
られている。ビデオウインドウの左縁は、４個のグラフ
ィックス画素からなるブロック１０６が表示された後に
表示される。この状況では、４個のグラフィックスチャ
ネルが全て選択（使用可能に）され、ビデオウインドウ
に到達するまで出力チャネル８０上に１ブロックのグラ
フィックス画素を出力する。このとき、全グラフィック
スチャネルトライステートバッファは使用禁止にされ、
また、ビデオメモリ４６上の４個のトライステートバッ
ファは全て使用可能にされて、４個のビデオチャネル７
８の全てに１ブロックの４個のビデオ画素が出力され
る。ビデオウインドウの右端（図示せず）では、ソース
選択論理回路がグラフィックス画素コードをウインドウ
タイプメモリ３８から読み出し、これに応じて、ビデオ
チャネルを使用禁止にし、フレーム・グラバ・コントロ
ーラに信号を送ってビデオメモリ４６からのビデオ画素
のシフトを停止させ、４個のグラフィックスチャネルを
全て使用可能にする。各水平走査線について、同じプロ
セスが発生する。

【００５６】図４（ｂ）は、異なる状況を示しており、
ビデオウインドウの左縁１０８がグラフィックスブロッ
ク境界の中間に表示されている。この状況では、４個の
出力チャネル８０の幾つかがグラフィックス画素を出力
するために選択され、同時に、４個の出力チャネル８０
の幾つかがビデオ画素を出力するために選択されなけれ
ばならない。すなわち、４個の出力チャネル８０上の１
ブロックのデータは、グラフィックス画素及びビデオ画
素の双方を含んでいなければならない。図４（ｂ）の例
では、最初の２個の出力チャネルは、グラフィックス画
素１１０及び１１２が表示されるようにグラフィックス
チャネルでなければならず、また、最後の２個の出力チ
ャネルは、ビデオ画素１１４及び１１６が表示されるよ
うにビデオチャネルでなければならない。

【００５７】ビデオウインドウを任意のグラフィックス
画素境界に表示できるようにするためには、ビデオ画素
は、特定のビデオチャネル上に出力されなければならな
い。ビデオメモリの出力は、通常、ビデオメモリの出力
バッファ内の１ブロックの４個のビデオ画素（３２ビッ
ト）を（各３２ビットバス７０、７２及び７４につい
て）全て同時に空にすることにより機能する。ビデオ画
素は、ビデオチャネル７８用のトライステートバッファ
が使用可能にされたときにだけ、このビデオチャネル上
に物理的に出力される。この後、メモリ内の次のブロッ
クの４個のビデオ画素は、ビデオメモリの出力バッファ
内にロードされ、次の機会に出力される。このため、図
４（ｂ）に示されるようにビデオ画素の一部のみが出力
されることになっている場合に問題が生じる。すなわ
ち、第３及び第４のトライステートバッファのみが使用
可能にされると、出力バッファ内の第１及び第２のビデ
オ画素は失われてしまい、ビデオウインドウ内で決して
見ることができなくなる。このデータの喪失により、切
り取られた、すなわち“クリップされた”ビデオウイン
ドウ画像が生成される。一方、ビデオ画素が表示される
度ごとに４個のビデオ画素が全て出力される（出力禁止
がない）場合には、ビデオウインドウを任意のグラフィ
ックス画素境界上に自由に位置合わせすることができな
くなる。すなわち、ビデオウインドウは、Ｎウェイ多重
化システムにおいて、ビデオウインドウの左縁をＮ番目
の水平画素ごとにしか配置できないという水平位置合わ
せ制限を受けながら表示しなければならない。

【００５８】本発明に係るこの任意ビデオウインドウ位
置合わせ問題に対する解決策は、複数のダミービデオ画
素（“ダミー・ピクセル（dummy pixels）”）を一連の
出力ビデオ画素に挿入して、真のビデオ画素データをシ
フトさせることである。図４（ｂ）の例では、２個のダ
ミー画素がビデオ画素データのブロックの前に挿入され
ることになる。これにより、そのブロックの第１及び第
２のビデオ画素が、そのブロックの第３及び第４画素の
ロケーション（位置）にシフトされ、以前の第３及び第
４ビデオ画素は、次のビデオ画素のブロックの第１及び
第２の位置にシフトされ、以下、これと同様のことが繰
り返される。ビデオ画素のブロックがビデオメモリの出
力バッファから出力されると、第１及び第２のビデオチ
ャネルが使用禁止にされ、第１及び第２画素位置のデー
タが失われる。しかしながら、ダミーデータだけは、上
記の第１及び第２画素位置にある。第３及び第４のビデ
オチャネルは使用可能にされ、以前の第１及び第２ビデ
オ画素が出力されて適切なシーケンスに画面に表示され
ることが可能になる。

【００５９】ビデオウインドウをビデオデータの損失な
しに任意のグラフィックス画素境界上に配置するために
必要な複数のダミービデオ画素は、出力チャネル８０の
数に対する、ビデオウインドウの左縁の列番号（column
number）のモジュラス（modulus）に等しい。図４
（ｂ）の例では、ビデオウインドウは、列番号２０２
（画面の左端から計数したもの）から始まっている。４
ウェイ多重化システムには４個の出力チャネルがあり、
必要なダミー画素の数は202 mod 4（202/4の剰余）とな
っていて、これは２に等しい。マイクロプロセッサは、
ビデオウインドウの現在の位置に基づいて必要なダミー
画素の数を計算し、その数をフレーム・グラバ・コント
ローラに記憶する。ビデオウインドウが移動され、或い
はその大きさが変更される度に、マイクロプロセッサ
は、フレーム・グラバ・コントローラ内のダミー画素の
数を更新しなければならない。このフレーム・グラバ・
コントローラ５２は、ダミー画素値（即ち、挿入するダ
ミー画素の数）を、ダミー画素論理回路５３に供給する
（これについては、後述する。）。このダミー画素論理
回路５３は、デコーダ／スケーラ４４からのデータの同
期読み込み（clocking in）を制御して、ビデオ画素の
各水平走査線の前に適切な数のダミービデオ画素を供給
する。ソース選択論理回路４８は、ウインドウタイプメ
モリ３８からの画素コードを使用して、ビデオメモリへ
の出力上の適切なトライステートバッファを使用禁止に
する。

【００６０】本実施形態では、ダミー画素が生成され、
同一のビデオ画素値をビデオメモリ４６の複数のバンク
内にクロック信号に従って同時に“クロッキング（cloc
king）”することにより、このダミー画素がビデオメモ
リ内に挿入される（上述のように、ビデオ画素は、最初
にシフトレジスタに同期読み込みされた後、シフトレジ
スタからビデオメモリのバンク内に格納されると好適で
ある。）。挿入されるべきダミー画素の数に応じてクロ
ック同期されるバンクは、次の表１に示されている。

【００６１】

【表１】 例えば、図４（ｂ）に示されるように２個のダミー画素
が必要な場合は、単一のビデオ画素が、デコーダ／スケ
ーラ４４からビデオメモリのバンクＡ、Ｂ、及びＣ内に
クロック同期されて同時に読み込まれる。デコーダ／ス
ケーラからの次のビデオ画素は、バンクＤ内に同期読み
込みされる。バンクＣ及びＤにロードされたビデオ画素
のみが選択されて、ビデオチャネル上に出力される。バ
ンクＡ及びＢ内の他の２個のビデオ画素は、失われたバ
ンクＣの画素（ダミー画素）の複製画素である。ダミー
画素は、ビデオウインドウの左縁において、１水平走査
線あたり１個のビデオ画素ブロック内にしか出力されな
い。

【００６２】グラフィックス・アダプタ・チップは、通
常、全画面についてグラフィックス画素を生成し、グラ
フィックスメモリ上のトライステートバッファが使用可
能であるか使用不能であるかにかかわらず、これらの画
素を出力バッファから継続的に出力するので、グラフィ
ックスメモリ用のダミー画素は必要ない。ビデオウイン
ドウの右縁において、ソース選択論理回路４８は、ウイ
ンドウタイプメモリ３８内の画素マップに従って適切な
グラフィックスチャネル又はビデオチャネルを単に選択
するだけである。

【００６３】図５は、ビデオ画素ストリーム内へのダミ
ー画素の挿入を制御する本実施形態の好適なダミー画素
論理回路５３を示すブロック図である。ダミー画素論理
回路５３は、カウンタ１２０及びレーン論理回路１２２
を含んでいるのが好ましい。本実施形態では、挿入すべ
きダミー画素の数を表すダミー画素値は、マイクロプロ
セッサ３１によりフレーム・グラバ・コントローラ５２
に書き込まれた２ビットコードである。このダミー画素
値は、各ビデオ走査線が入ってくる前にバス２４上のカ
ウンタ１２０により受け取られる。カウンタ１２０は、
各画素がビデオメモリ４６に同期読み込みされた後に計
数を行う２ビットモジュロ４カウンタ（2-bit modulo-4
counter）である（フレーム・グラバ・コントローラに
より生成されたビデオクロック１２１と区別され
る。）。カウンタ１２０は、ライン１２８上のフレーム
画素インディケータ（frame pixel indicator；ＦＰ
Ｉ）信号も受信する。この信号は、走査線の最初の有効
ビデオ画素がビデオメモリに入力されたときに、カウン
タ１２０をクリアしてゼロにする。ＦＰＩ信号は、例え
ば、フレーム・グラバ・コントローラに内蔵されたフリ
ップ・フロップにより生成することができる。このフリ
ップ・フロップは、走査線上の最初のビデオ画素の前の
ＦＰＩを高レベルにセットし、最初のビデオ画素の後の
ＦＰＩ（低レベル）をクリアする。カウンタ１２０の出
力（Ｃ）は、チャネル論理回路１２２へ向かうバス１２
６上への２ビット数出力である。

【００６４】チャネル論理回路１２２は、バス１２６上
の２ビット計数Ｃを受け取るとともに、ライン１２８上
の信号ＦＰＩも受け取る。このＦＰＩ信号は、走査線上
の最初のビデオ画素にセットされ、ビデオメモリ４６に
同期読み込みされている現在の画素が図４（ｂ）のビデ
オ画素１１４のような走査線上の最初の（左端の）ビデ
オ画素であるかどうかを論理回路１２２に指示する。チ
ャネル論理回路１２２は、４つのクロック信号ＡＣＬ
Ｋ，ＢＣＬＫ，ＣＣＬＫ及びＤＣＬＫを、それぞれライ
ン１３０Ａ〜Ｄ上に出力する。これらのラインは、ビデ
オメモリ４６に連結されたアドレス／制御バス９０に含
まれている。４つのクロック信号１３０Ａ〜Ｄの各々
は、上述のようにビデオメモリ４６の入力バンクに連結
されており、ＡＣＬＫがビデオ画素をクロック同期させ
てバンクＡに読み込み、ＢＣＬＫがビデオ画素をクロッ
ク同期させてバンクＢに読み込むなどというようになっ
ている。ビデオ画素は、対応するクロック信号ライン１
３０Ａ〜Ｄ上に高レベルパルス信号を出力することによ
り、特定のバンク内に同期読み込みされる。従って、パ
ルス信号がライン１３０Ａ上に送られると、ビデオ画素
はバンクＡに同期読み込みされる。

【００６５】チャネル論理回路１２２は、次の論理等式
を実行する。

【００６６】

【数４】 この等式によれば、例えば、ＦＰＩが偽でＣ＝０のと
き、又はＦＰＩが真のとき、ＡＣＬＫは１０３Ａ上の高
レベルパルス信号として供給され、ＦＰＩが偽でＣ＝１
のとき、又はＦＰＩが真でＣが１、２又は３のときは、
ＢＣＬＫはライン１３０Ｂ上のパルス信号である。ま
た、ＦＰＩが偽でＣ＝２のとき、又はＦＰＩが真でＣが
２又は３のときは、ＣＣＬＫはライン１３０Ｃ上のパル
ス信号であり、ＦＰＩが偽でＣ＝３のとき、又はＦＰＩ
が真でＣが３のときは、ＤＣＬＫはライン１３０Ｄ上の
パルス信号である。当業者にとって周知のように、論理
回路１２２は、ゲート及び他の電子素子を用いて実現す
ることができる。

【００６７】図６は、表示システム３０の第２の実施形
態３０′の概略図である。表示システム３０′では、Ｄ
ＡＣ５０の代わりに、異なるタイプのＤＡＣ５０′が設
置されている。ＤＡＣ５０′は、チップ上に多重化回路
を備えており、バス７４のビデオチャネル７８及びバス
６２のグラフィックスチャネル７６が互いに物理的に接
続される代わりに、ＤＡＣ５０′の入力に連結されるよ
うになっている。ＤＡＣ５０′として使用するのに適し
たＤＡＣは、ブルックツリー ＢＴ８８５ ＤＡＣであ
る。この特殊なモデルは、上述のように４ウェイ多重化
を使用する２４ビットビデオをサポートすることができ
ない。その代わり、ここで説明する実施形態では、１６
ビットビデオを使用するのが好ましい。この１６ビット
ビデオでは、信号の赤部分に５ビットが使用され、緑部
分には６ビットが使用され、青部分には５ビットが使用
される。従って、２０ビットバス７４は、１チャネルあ
たり５ビットのビデオチャネルを４個含んでいる。

【００６８】ＤＡＣ５０′は、グラフィックスチャネル
及びビデオチャネルを内部的に選択する。従って、本実
施形態では、ソース選択論理回路４８やウインドウタイ
プメモリ３８は必要ない。正しいチャネルを選択するた
め、ＤＡＣ５０′はビデオウインドウの位置を必要とす
る。マイクロプロセッサは、ビデオウインドウの位置情
報をＤＡＣ５０′に書き込む。この情報は、表示された
ビデオウインドウの対角コーナーの座標を含んでいても
良い。ＤＡＣ５０′は、いつグラフィックスチャネルか
らビデオチャネルに切り替え、またその逆を行うのかを
内部部品を用いて知り、表示された画素のトラックを維
持する。入力画素が表示されている列を計数するために
カウンタを使用することができ、表示された画素の行を
同様に計数するため別のカウンタを使用することができ
る。ＤＡＣの４個のレジスタは、ビデオウインドウの左
上隅の列、左上隅の行、ビデオウインドウの右下隅の
列、及び右下隅の行を含むビデオウインドウの位置を記
憶するために使用することができる。このＤＡＣは、表
示画素の列及び行の現在のカウンタ値をレジスタに記憶
されたビデオウインドウの縁の値と比較して、グラフィ
ックス画素又はビデオ画素のいずれを選択して表示すべ
きかを決定することができる。当業者にとって周知の通
り、この後、ＤＡＣ５０′は、内部部品に従って適切な
ビデオチャネル又はグラフィックスチャネルを使用可能
又は使用禁止にする。既に説明した実施形態のビデオメ
モリを使用すれば、ＤＡＣ５０′は、５１２×５１２画
素のビデオウインドウを表示することができる。

【００６９】ＤＡＣ５０′は、また、小さな先入れ先出
し（ＦＩＦＯ）待ち行列を含んでいるのが好ましい。ビ
デオデータは、表示されるまで、このＦＩＦＯ内にバッ
ファされ又は記憶される。このため、ビデオデータを表
示グラフィックス画素と独立して記憶することができる
ので、このＦＩＦＯを用いることで、ダミー画素論理回
路５３によってダミー画素をビデオチャネル上に挿入す
る必要がなくなる。なお、表示システム３０′の他の構
成要素は、表示システム３０の構成要素と同様に動作す
る。

【００７０】本発明では、グラフィックスデータ及びビ
デオデータについてメモリを共用する代わりに、ビデオ
データ用に別個のビデオメモリを使用することにより、
グラフィックスメモリ帯域幅を一層大きくすることがで
きる。このため、この構成を用いてグラフィックス画素
を表示すると、より高いデータ転送速度を実現すること
ができる。また、“Ｎ”グラフィックスチャネル及びビ
デオチャネルを使用することにより、ＤＡＣの高速性を
十分に利用し、グラフィックスを多用する処理の速度低
下を防ぐのに十分な速さでデータを表示することが可能
になる。結局、ダミービデオ画素を使用することで、画
面の任意の画素列（即ち、単一の画素解像度）上にビデ
オウインドウを配置することが可能となり、ｎウェイ多
重化システムにおいてビデオウインドウがｎ個のグラフ
ィックス画素からなる一つのブロックの後の分離境界線
に制限されないようにすることが可能となる。

【００７１】以上、本発明の一態様のみを説明してきた
が、本発明は、本発明の趣旨と範囲から逸脱することな
く、他の多くの特定形態に具体化することができる。特
に、本発明のソース選択論理回路は、多様な方法で実現
することができ、この場合も、グラフィックスメモリ及
びビデオメモリからチャネルを選択してビデオウインド
ウを大きなデータ帯域幅で表示する機能を果たすことが
できる。

【００７２】ここまで、本発明の表示システムは、種々
の特定の実施形態に適用されたものとして説明されてき
た。しかし、上述の表示システムは、多様な用途に適用
することができる。例えば、あるシステムでは、ビデオ
メモリから特定画素を出力し、ダミービデオ画素を挿入
することなくビデオウインドウを位置合わせすることが
可能である。また、他の実施形態では、３個の異なるバ
スがＤＡＣに入力される前に多重化されるように、第３
の表示画素ソースを追加することが望ましい。従って、
本例及び本実施形態は例示であって制限的なものではな
く、また、本発明はここで詳細に説明したものに制限さ
れるものではなく、特許請求の範囲内で変形することが
可能である。

【図面の簡単な説明】

【図１】従来技術のコンピュータ表示システムを示すブ
ロック図である。

【図２】本発明に係るコンピュータ表示システムの第１
の実施形態を示すブロック図である。

【図３】図３（ａ）は、図２に示される表示システムに
おける多重化されたグラフィックスチャネル及びビデオ
チャンネルを示す概略図であり、図３（ｂ）は、図３
（ａ）に示されるグラフィックスチャンネルと映像チャ
ンネルとの接続を示す概略図である。

【図４】図４（ａ）は、ディスプレイ画面の一部を示す
図であり、グラフィックス画素ブロック間の分離境界上
に配置された表示ビデオウインドウのグラフィックス画
素及びビデオ画素を示している。また、図４（ｂ）は、
ディスプレイ画面の一部を示す図であり、一つの画素ブ
ロック内の中間位置で生じるグラフィックスデータ及び
ビデオデータ間の境界を示している。

【図５】本発明のダミー画素論理回路を示すブロック図
である。

【図６】本発明のコンピュータ表示システムの他の実施
形態を示すブロック図である。

【符号の説明】

３０…表示システム、３１…マイクロプロセッサ、３２
…システムバス、３４…グラフィックス・アダプタ・チ
ップ、３６…グラフィックスメモリ、３８…ウインドウ
タイプメモリ、４０…ビデオソース、４２…アナログ−
ディジタル変換器（ＡＤＣ）、４４…デコーダ／スケー
ラ、４６…ビデオメモリ、４８…ソース選択論理回路、
５０…ディジタル−アナログ変換器（ＤＡＣ）、５２…
フレーム・グラバ・コントローラ、５４…ディスプレイ
画面５４。

Claims (31)

【特許請求の範囲】
1. 【請求項１】 ディスプレイ画面上に表示されるべきイ
   メージ情報を記憶するように構成されたグラフィックス
   メモリ及びビデオメモリを有するコンピュータシステム
   の前記ディスプレイ画面上にグラフィックスデータ及び
   ビデオデータを同時に表示する方法であって、前記ディ
   スプレイ画面は複数の画素を表示しており、前記グラフ
   ィックスメモリ及びビデオメモリは、それぞれ画素デー
   タのブロックを出力チャネル上のディスプレイ画面に順
   次伝送するように構成されており、画素データの各ブロ
   ックは、同時に伝送される複数の画面画素についてのデ
   ータを含んでおり、 グラフィックスソースから受け取ったグラフィックスデ
   ータをグラフィックスメモリに記憶するステップと、 ビデオソースから受け取ったビデオデータをビデオメモ
   リに記憶するステップと、 複数のグラフィックスチャネルに連結された出力チャネ
   ル上の画面にグラフィックスデータのみが伝送されるこ
   とになっているときに、前記グラフィックスチャネル上
   のグラフィックスメモリから１ブロックの画素について
   のグラフィックスデータを選択して同時に出力するステ
   ップと、 前記出力チャネル上の画面にビデオデータのみが伝送さ
   れることになっているときに、前記複数のグラフィック
   スチャネルに対応する複数のビデオチャネル上のビデオ
   メモリから１ブロックの画素についてのビデオデータを
   選択して同時に出力するステップであって、前記ビデオ
   チャネルが前記グラフィックスチャネルに連結されて前
   記出力チャネルを形成しており、グラフィックスデータ
   かビデオデータのいずれかが各出力チャネル上のディス
   プレイ画面に出力される前記ステップと、 グラフィックスデータ及びビデオデータの双方が前記出
   力チャネル上の単一ブロックのデータという形で画面に
   同時に送られることになっているときに、グラフィック
   スデータを搬送するための出力チャネルにグラフィック
   スデータのみを選択して伝送させ、ビデオデータを搬送
   するための出力チャネルにビデオデータのみを選択して
   伝送させるステップと、 を備える方法。
2. 【請求項２】 グラフィックスデータを搬送するための
   出力チャネルにグラフィックスデータのみを選択して伝
   送させ、ビデオデータを搬送するための出力チャネルに
   ビデオデータのみを選択して伝送させる前記ステップ
   は、前記グラフィックスメモリから前記グラフィックス
   チャネルにだけグラフィックスデータを出力するととも
   に、前記ビデオメモリから前記ビデオチャネルにだけビ
   デオデータを出力するステップを含んでいる請求項１記
   載の方法。
3. 【請求項３】 前記グラフィックスメモリの出力におけ
   るバッファを使用可能にすることによって、前記グラフ
   ィックスメモリから前記グラフィックスデータを出力
   し、前記ビデオメモリの出力におけるバッファを使用可
   能にすることによって、前記ビデオデータを出力する請
   求項２記載の方法。
4. 【請求項４】 前記グラフィックスメモリは、前記グラ
   フィックスチャネルに連結された出力バッファを含んで
   おり、前記ビデオメモリは、前記ビデオチャネルに連結
   された出力バッファを含んでおり、前記出力バッファ
   は、前記メモリに次のデータを出力する命令が与えられ
   たときに、前記メモリから出力された画素データを記憶
   する請求項２記載の方法。
5. 【請求項５】 前記ビデオメモリは、画素データを記憶
   するためのシフトレジスタを含んでおり、前記画素デー
   タの一部は、前記画素データが出力されることになって
   いるときに、前記シフトレジスタから前記出力バッファ
   へシフトされる請求項４記載の方法。
6. 【請求項６】 前記シフトレジスタ内の前記ビデオデー
   タの前に複数のダミービデオ画素値を挿入するステップ
   を更に含み、前記複数のダミー画素値は、前記画面上で
   グラフィックス画素とビデオ画素とを分離する境界の位
   置及び出力チャネルの数に基づいている請求項４記載の
   方法。
7. 【請求項７】 前記ダミービデオ画素値を挿入する前記
   ステップは、前記ビデオデータが前記ビデオソースから
   受け取られたときにビデオ画素値を前記ビデオメモリの
   前記シフトレジスタ内の複数の画素位置に同期読み込み
   するステップを含んでおり、前記ダミービデオ画素値が
   前記ビデオメモリから出力されないようになっている請
   求項６記載の方法。
8. 【請求項８】 前記グラフィックスチャネルの数及び前
   記ビデオチャネルの数は４である請求項１記載の方法。
9. 【請求項９】 グラフィックスデータを搬送するための
   出力チャネルにグラフィックスデータのみを選択して伝
   送させ、ビデオデータを搬送するための出力チャネルに
   ビデオデータのみを選択して伝送させる前記ステップ
   は、ウインドウタイプメモリを読んで、前記画面上のど
   の画素がグラフィックスデータを表示するためのもので
   あり、前記画面上のどの画素がビデオデータを表示する
   ためのものであるかを判定するステップを含んでいる請
   求項１記載の方法。
10. 【請求項１０】 前記ビデオソースからアナログビデオ
    信号を受信するステップと、前記ビデオ信号をディジタ
    ルビデオデータに変換するステップと、前記ディジタル
    ビデオデータを前記ビデオメモリに記憶するステップ
    と、を更に備える請求項１記載の方法。
11. 【請求項１１】 前記ディジタルビデオデータを所定の
    サイズに基準化（scale）するステップを更に備える請
    求項１０記載の方法。
12. 【請求項１２】 前記画面に伝送された前記ビデオデー
    タは、２４ビット・トゥルー・カラーのビデオデータで
    ある請求項９記載の方法。
13. 【請求項１３】 コンピュータシステムのディスプレイ
    画面上にビデオウインドウを表示する装置であって、 複数の画面画素についてのグラフィックスデータを同時
    に伝送することができる一組の出力グラフィックスチャ
    ネルを有するグラフィックスメモリと、 複数の画面画素についてのビデオデータを同時に伝送す
    ることができる一組の出力ビデオチャネルを有するビデ
    オメモリであって、各ビデオチャネルは、対応するグラ
    フィックスチャネルに連結されて一対のチャネルを形成
    しており、出力チャネルはグラフィックスチャネルとビ
    デオチャネルとの前記対の各々に連結されている前記ビ
    デオメモリと、 前記グラフィックスメモリからのデータ及び前記ビデオ
    メモリからのデータが前記出力チャネルの各々の上を選
    択的に通過するようにして、前記出力チャネルが、離散
    的な画素に分割されたグラフィックスデータ及びビデオ
    データの双方を同時に含む１ブロックの画素データを伝
    送することができるようにする選択素子と、 前記出力チャネル上のデータを、前記コンピュータシス
    テムのディスプレイ画面を駆動させるのに適した形に変
    換する変換素子と、 を備える装置。
14. 【請求項１４】 前記グラフィックスメモリは、グラフ
    ィックスチップからのグラフィックスデータを記憶する
    ＶＲＡＭチップを備えている請求項１３記載の装置。
15. 【請求項１５】 前記グラフィックスメモリは、ビデオ
    ソースから受け取ったビデオデータを記憶するＶＲＡＭ
    チップを備えている請求項１３記載の装置。
16. 【請求項１６】 前記選択素子は、コンピュータシステ
    ムのディスプレイ画面上に表示されたビデオウインドウ
    の位置のメモリマップを有するウインドタイプメモリを
    含んでいる請求項１３記載の装置。
17. 【請求項１７】 前記選択素子は、前記ウインドウタイ
    プメモリ内のメモリマップを読んで、前記ウインドウタ
    イプメモリに従って前記出力チャネル上の前記データを
    選択する動作が可能なソース選択論理回路を含んでいる
    請求項１６記載の装置。
18. 【請求項１８】 前記ソース選択論理回路は、前記グラ
    フィックスメモリ及び前記ビデオメモリに連結されてお
    り、前記グラフィックスメモリ及び前記ビデオメモリの
    出力バッファを使用可能にして前記出力チャネル上の前
    記データを選択する動作が可能となっている請求項１７
    記載の装置。
19. 【請求項１９】 前記変換素子は、前記ビデオメモリに
    連結されたディジタル−アナログ変換器（ＤＡＣ）、前
    記ビデオメモリからのディジタルビデオ信号を前記ディ
    スプレイ画面上に表示可能なアナログ信号に変換する動
    作が可能なディジタル−アナログ変換器（ＤＡＣ）を含
    んでいる請求項１６記載の装置。
20. 【請求項２０】 前記一組のグラフィックスチャネル及
    び前記一組のビデオチャネルは、それぞれ４個のチャネ
    ルを含んでいる請求項１３記載の装置。
21. 【請求項２１】 前記ビデオメモリが、前記ビデオメモ
    リ内の前記ビデオデータの前に配置された複数のダミー
    画素を記憶するようになっており、前記変換素子への出
    力のために選択されていないビデオチャネル上に前記ダ
    ミー画素が出力されるようになっている請求項１３記載
    の装置。
22. 【請求項２２】 前記ビデオメモリ及び前記ビデオメモ
    リからのビデオデータの出力を制御する前記ソース選択
    論理回路に連結されたフレーム・グラバ・コントローラ
    （frame grabber controller）を更に備える請求項１９
    記載の装置。
23. 【請求項２３】 プロセッサと、 前記プロセッサに連結されたメモリ素子と、 前記プロセッサに連結され、前記プロセッサからの命令
    を受け取り、この命令に従ってグラフィックスデータを
    出力するグラフィックス・アダプタと、 前記グラフィックス・アダプタに連結され、前記グラフ
    ィックスデータを記憶し、複数の画面画素についての前
    記グラフィックスデータを同時に伝送することができる
    一組の出力グラフィックスチャネルを有するグラフィッ
    クスメモリと、 ビデオソースからのビデオ信号を、ビデオメモリに記憶
    されるのに適したビデオデータに変換するビデオ変換器
    と、 前記ビデオ変換器に連結され、前記ビデオデータを記憶
    し、複数の画面画素についてのビデオデータを同時に伝
    送することができる一組の出力ビデオチャネルを有する
    ビデオメモリであって、各ビデオチャネルは、対応する
    グラフィックスチャネルに連結されて一対のチャネルを
    形成しており、出力チャネルはグラフチャネルとビデオ
    チャネルとの前記対の各々に連結されている前記ビデオ
    メモリと、 前記グラフィックスメモリからのデータ及び前記ビデオ
    メモリからのデータが前記出力チャネルの各々の上を選
    択的に通過するようにして、前記出力チャネルが、離散
    的な画素に分割されたグラフィックスデータ及びビデオ
    データの双方を同時に含む１ブロックの画素データを伝
    送することができるようにする選択素子と、 前記出力チャネル上のデータを、前記データを表示する
    のに適した形に変換する変換素子と、 前記変換素子に連結され、前記変換データを表示する動
    作が可能なディスプレイ画面と、 を備えるコンピュータシステム。
24. 【請求項２４】 前記ビデオ変換器は、アナログビデオ
    信号をディジタル信号に変換するアナログ−ディジタル
    変換器（ＡＤＣ）を含んでいる請求項２３記載のコンピ
    ュータシステム。
25. 【請求項２５】 前記ビデオ変換器は、前記ＡＤＣに連
    結されており、前記ＡＤＣから出力された前記ディジタ
    ル信号を、前記ビデオメモリに記憶されるのに適したビ
    デオデータに変換するデコーダ／スケーラを含んでいる
    請求項２４記載のコンピュータシステム。
26. 【請求項２６】 前記グラフィックスメモリは、グラフ
    ィックスチップからのグラフィックスデータを記憶する
    ＶＲＡＭチップを備えており、前記ビデオメモリは、ビ
    デオソースから受け取ったビデオデータを記憶するＶＲ
    ＡＭチップを備えている請求項２３記載のコンピュータ
    システム。
27. 【請求項２７】 前記ビデオＶＲＡＭチップは、２個の
    順次アクセスポート及び１個のランダムアクセスポート
    を有するトライポートＶＲＡＭを含んでいる請求項２６
    記載のコンピュータシステム。
28. 【請求項２８】 前記選択素子は、前記コンピュータ画
    面上に表示されたビデオデータの前記画素の位置のメモ
    リマップを記憶するウインドウタイプメモリを含んでい
    る請求項２３記載のコンピュータシステム。
29. 【請求項２９】 前記選択素子は、前記ウインドウタイ
    プメモリ内の前記メモリマップを読んで、前記ウインド
    ウタイプメモリに従って前記ビデオチャネル上の前記デ
    ータを選択する動作が可能なソース選択論理回路を含ん
    でいる請求項２８記載のコンピュータシステム。
30. 【請求項３０】 前記ビデオメモリ及び前記ソース選択
    論理回路に連結されたフレーム・グラバ・コントローラ
    （frame grabber controller）を更に備える請求項２９
    記載のコンピュータシステム。
31. 【請求項３１】 前記変換素子は、ディジタル−アナロ
    グ変換器（ＤＡＣ）を含んでいる請求項２３記載のコン
    ピュータシステム。