JPH1049567A - 回路設計の可試験性を向上させる方法 - Google Patents

回路設計の可試験性を向上させる方法

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JPH1049567A
JPH1049567A JP9095433A JP9543397A JPH1049567A JP H1049567 A JPH1049567 A JP H1049567A JP 9095433 A JP9095433 A JP 9095433A JP 9543397 A JP9543397 A JP 9543397A JP H1049567 A JPH1049567 A JP H1049567A
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flops
circuit
flop
clock
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JP9095433A
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Miron Abramovici
アブラモヴィチ ミロン
Krishna B Rajan
バンガロア ラジャン クリシュナ
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Lucent Technologies Inc
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Abstract

(57)【要約】 【課題】 クロック変換による可試験性の向上 【解決手段】 本発明は、クロック変換技術を用いて、
順序回路設計の可試験性を向上させる方法である。回路
の故障を少なくとも一つ検出するため必要とされる回路
状態が自動的に識別される。結合線確率の推定値は、あ
らかじめ選択されたしきい値と比較され、到達困難な状
態を識別する。そこで、当該識別された状態に到達する
ため同時に値を割り当てられなくてはならない、共通の
クロックが送り込まれたフリップフロップは、独立にク
ロックが送り込まれたフリップフロップのグループへと
分割される。このような手法で、到達困難な回路状態
は、到達容易な状態へと変換され、一方では、検出困難
な故障を検出容易な故障へと変換する結果となるのであ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、デジ
タル順序回路用自動試験生成（ＡＴＧ,automatictest g
eneration）（すなわち、逐次的試験生成（ＳＴＧ，seq
uential test generation））の領域に関するものであ
り、より特定するに、そのような回路の可試験性を向上
させる試験容易設計（ＤＦＴ，design for testabilit
y）に関するものである。
【０００２】
【従来の技術】デジタル論理回路を適切に試験するとい
う問題は、設計され、組み立てられる論理回路の複雑さ
の急速な増加とともに、多年にわたって、実質的により
複雑になってきている。この問題に対するもっとも新し
いアプローチは、所与の順序回路設計に対して、包括的
な試験プラン（テストプラン）を自動的に生成するタス
クを負う逐次的試験生成（ＳＴＧ，sequential test ge
neration）システムの利用を伴うものである。
【０００３】そのようなＳＴＧシステムには、回路設計
についての記述が与えられ、これは典型的には、構成要
素たる回路素子（例えば、論理ゲート及びフリップフロ
ップ）と、これらの素子間、及び回路の主入力（一次入
力）と主出力（一次出力）への相互接続という形式をと
っている。さらに、ＳＴＧシステムは、自動的に回路刺
激を生成し、これは、所与の回路設計の組立例の主入力
（一次入力）へ印加されると、当該回路の主入力（一次
入力）における応答となり、これにより、当該組み立て
られた回路が所与の回路設計に従って動作しているかを
（合理的な確度をもって）確認することとなろう。
【０００４】組み立てられた回路が理論的に示しうる、
考えられる機能不良の数は、極めて大きいことから、Ｓ
ＴＧシステムは、典型的には、考えられる機能不良の数
が比較的小さい場合のみが考えられる故障「モデル」を
元に、自らのタスクを実行する。（さらに、その結果の
質をを評価する。）最も一般的な、その種のモデルであ
る、縮退（固着）故障モデルは、各回路リード線（導
線）（すなわち、回路素子への各入力及び回路素子から
の各出力）が、考えられる値（例えば、論理値０あるい
は論理値１）の一つにおいてそれぞれ縮退（スタック）
されうる機能不良の集合を列挙するものである。
【０００５】このような手法で、考慮されるべき考えら
れる故障の数は、回路リード線の数の２倍に制限され
る。縮退故障モデルは、典型的には組立プロセスの結果
生じる、ありうる物理的エラーと合理的な対応関係を提
供するものとして、よく認められるようになってきた。
【０００６】ほとんどのＳＴＧシステムでは、モデル化
された故障の一つを一度ずつ選択し、当該故障を検出す
ることが可能となる試験（回路刺激）を生成しようとす
る。すなわち、システムの目的は、いわば「欠陥のあ
る」回路（つまり、所与の故障を有しているもの）の主
入力（一次入力）に印加された際、当該回路の主出力
（一次出力）において、適切に動作している回路の応答
とは異なる応答を生じる結果となる回路刺激を見つけだ
すということにある。
【０００７】大抵の場合、これらの回路刺激は、かなり
の試行錯誤を要する網羅的な検索手順の結果として生成
される。しかしながら、最も典型的な回路設計について
は、かなりの量の故障について、検出が極めて困難であ
りうるといえ、ＳＴＧを非常に複雑かつ時間のかかる問
題としているのである。
【０００８】
【発明が解決しようとする課題】そのようなことから、
試験生成の領域における関心の多くは、回路の「可試験
性（試験容易性）」の問題について向けられてきたので
ある。言い換えれば、試験されるべき回路を、その可試
験性を改良するように修正することで、ＳＴＧは、当該
回路の（通常の）動作に影響を及ぼすことなしに、より
容易なものとされることができるのである。すなわち、
可試験性の問題は、回路設計において一定の試験容易
（化）設計（ＤＦＴ）技術を適用することである程度解
決されることが可能である。最もよく普及した２つのＤ
ＦＴ技術は、「フルスキャン（完全スキャン）」設計及
び「パーシャルスキャン（部分スキャン）」設計と呼ば
れている。
【０００９】フルスキャンを用いると、回路のフリップ
フロップのすべては、走査可能な（スキャン可能な）フ
リップフロップで置き換えられ、この走査可能なフリッ
プフロップは、試験を行う間はシフトレジスターのよう
に動作するよう接続されている。パーシャルスキャンで
は、フリップフロップの一部のみが、走査される（スキ
ャン）フリップフロップへと変換され、組み立てられた
回路の面積におけるオーバーヘッドを減少させ、できれ
ばクリティカルパス上のフリップフロップを走査しない
ようにすることで遅延による不利益を避けるものであ
る。
【００１０】しかし多くの回路においては、故障につい
ての高い有効範囲を実現するため、大部分のフリップフ
ロップについて走査される必要がある。そして、合成さ
れた回路においては、パスのかなりの割合（かなりのパ
ーセンテージ）が、クリティカルなものとなっている。
さらに、高価な逐次的試験発生器（ゼネレータ）が用い
られる必要がある。スキャン技術のもう一つの欠点は、
試験適用時間が大きいということである。これは、適用
されることとなるすべての試験ベクトルが、一連のフリ
ップフロップを通じて走査される必要がある結果、生じ
るものである。
【００１１】最近では、クロックを制御することを基本
とした、ＤＦＴ技術が幾つか提示されている。例えば、
V.D.Agrawal,S.C.Seth,及びJ.S.Deogunによる、"Design
forTestability and Test Generation with Two Clock
s",Proc.4th Int'l.Symp.onVLSI Design,pp.44-51,Janu
ary 1991では、フリップフロップは、試験の間、独立し
たクロックにより制御された２つのグループに分割され
ている。
【００１２】すなわち、通常の回路動作の間は、フリッ
プフロップの共通のクロックは共通に動作可能なままで
ある一方で、当該回路が試験動作モードにある場合に
は、フリップフロップのグループは、独立にクロックが
送り込まれうる。K.L.Einspahr,S.C.Seth,及びV.D.Agra
walによる、"Clock Partitioning for Testability",Pr
oc.3rd Great Lakes Symp.on VLSI,pp.42-46,March 199
3では、上記の概念が、複数のグループへと一般化され
ている。
【００１３】とりわけ、（一つよりもより長い）ループ
状をしたフリップフロップは複数のグループ間に分けら
れるように、フリップフロップは分割されている。この
ような方法の主たる利点は、対応するクロックを不活性
化（作動させないように）しておくことで、全体的なフ
ィードバックが論理的にはカットされることが可能とな
るということである。しかしながら、このような技術
は、回路の周期的構造のみを目標としていることから、
回路全体について一致するものではない。さらに、自己
ループのみしか有していない回路については適用不可能
である。
【００１４】また、K.L.Einspahr,S.C.Seth,及びV.D.Ag
rawalによる、"Improving CircuitTestability by Cloc
k Control",Proc.6th Great Lakes Symp.on VLSI,1996
においても、同一の著者が、独立したクロックのグルー
プにパーシャルスキャンを組み合わせることで、すべて
のフリップフロップについての完全な可制御性を実現し
ている。
【００１５】S.H.Baeg及びW.A.Rogersによる、"A New D
esign for Testability Method:Clock Line Control De
sign",Proc.Custom Integrated Circuits Conf.,pp.26.
2.1-26.2.4,1993でも、フリップフロップはまた、試験
の間に独立したクロックを有する異なるグループへと分
割されているが、ここでの意味としては ループ内にあ
るすべてのフリップフロップは、同一のグループ内に維
持されるのである。従って、グループ内にはループが存
在しないことから、試験生成は単純化される。残念なこ
とに、このようなアプローチには幾つかの欠点がある。
【００１６】一方では、回路が多くの自己ループを有し
ている場合には、分割の数も増え、従って面積のオーバ
ーヘッド及び試験適用時間もそれに比例して増加する。
他方で、すべてのフリップフロップをカバーしているル
ープが存在しているという場合には、結果として、分割
が全く行われなくなり、当該技術が適用不能となってし
まう。分割の目的があるために、設計者は適用可能なＤ
ＦＴの量を制御することはできないのである。また、当
該分割を利用するために、専用の試験発生器が必要であ
る。
【００１７】
【課題を解決するための手段】本発明は、クロック変換
を用いて順序回路設計の可試験性を向上させる方法を提
供するものであり、これは、先行技術の限界を避けるも
のである。すなわち、本発明に従って、到達が困難であ
るにもかかわらず、当該回路について少なくとも一つの
故障を検出するのに必要とされる回路状態が識別され
る。本発明の例示的な一実施例に従うと、そのような到
達困難な状態は、当該回路におけるフリップフロップの
各対に対する結合線確率を推定し、さらにこれらの確率
の推定値を予め選択されたしきい値と比較することで識
別される。
【００１８】到達困難だが必要とされる状態が一旦識別
されると、共通のクロック線により制御されており、こ
れらの状態に到達するため同時に割り当てられた値とな
らなくてはならないフリップフロップは、独立にクロッ
クが送り込まれるフリップフロップのグループへと分割
される。このような手法で、これらの到達困難だが必要
とされる状態は、到達容易な状態へと変換され、さらに
は、検出困難な故障を検出容易な故障へと変換する結果
となるのである。
【００１９】
【発明の実施の形態】図１は、順序論理回路用の例示的
な試験プロセスを示しており、これは、本発明の方法に
ついての例示的な実施例を用いて、可試験性の向上のた
めうまく再設計されたものである。とりわけ、試験発生
器１１は、試験される順序回路の回路記述に基づいて、
入力刺激及び対応する期待された出力応答を生成してい
る。特に、回路設計は、例えば、以下の図４において示
されているように、本発明の方法についての例示的実施
例に従いうまく修正されている。
【００２０】例えば、試験発生器１１は、汎用目的のコ
ンピュータシステムと、当該システム上で実行されるソ
フトウエアからなりうる。回路１２の各組立例は、相互
接続された複数の回路素子（例えば、ゲート１３及びフ
リップフロップ１８）、一つ以上の主入力（一次入力）
１４、及び一つ以上の主出力（一次出力）１５から成っ
ている。
【００２１】回路１２の所与の組立例が試験される際に
は、試験発生器１１により生成された入力刺激は、回路
１２の主入力（一次入力）１４へ印加され、結果として
の出力応答は、主出力（一次出力）１５上で測定され
る。結果としての出力応答は、比較回路１６により、期
待された出力応答（これは、試験発生器１１により生成
されたものである。）と比較され、それにより当該回路
の故障例を識別する。
【００２２】ここで記述された試験プロセスは、もっと
も一般的には、自動試験装置（ＡＴＥ,Automatic Test
Equipment）として一般に知られる、コンピュータによ
り制御されたシステムにより実行される。典型的なＡＴ
Ｅシステムは、回路の組立例に刺激を印加し、当該回路
の組立例からの応答を測定し、測定された応答を所定の
期待された応答と比較するように適応されているハード
ウエア構成要素（制御コンピュータに加えて）から成っ
ている。試験される当該回路の組立例は、大抵の場合、
標準化されたインタフェースにより当該ＡＴＥシステム
へ、いわば「差し込まれて（プラグインされて）」いる
のである。
【００２３】本発明に従い、回路１２の元の設計は、回
路素子１７、３つの「試験制御入力」、及びそれに伴っ
た相互接続を加えるように修正された。（元の回路設計
では、「ＣＬＯＣＫ」という主入力（一次入力）は、フ
リップフロップ１８のクロック入力へ直接接続されてい
た。）このような手法で、加えられたＮ／Ｔバー（注：
以下バーとは、Ｔの否定の意、通常は、Ｔの上部に直線
を引くことで表記する。））（すなわち、通常モード／
非試験モード）という主入力（一次入力）を用いて、当
該回路が特別な「試験モード」に置かれている際には、
２つのフリップフロップ（１８）は、独立に制御可能と
なされうるのである。
【００２４】特に、試験発生器１１により生成された入
力刺激は、当該回路を試験モードに置き、さらに、試験
生成プロセスにより決められたように、この入力刺激
は、フリップフロップについての独立したクロックを可
能とするよう「イネーブル」な主入力（一次入力）を動
作させる。本発明に従って、そのような修正された回路
を提供することで、試験発生器１１は、順序回路１２用
の有効かつ高品質な試験をより効率的に生成することが
可能である。
【００２５】図１の回路１２のような、任意の順序回路
においては、フリップフロップは、幾つかの（組み合わ
せ）論理により駆動されており、その入力は、主入力
（一次入力）あるいは他のフリップフロップの出力から
成っている。当該回路におけるすべてのフリップフロッ
プの値は、当該回路の「状態」と称されるものを定義し
ている。一般に、他の状態よりも到達がより困難な状態
が存在する。（すなわち、フリップフロップの値の組み
合わせの一部は、実現困難であり得るのである。）極端
な場合は、到達不可能な状態も存在しうるのであって、
これはまた、いわば「違法な」状態と称される。到達困
難な状態及び違法な状態は、ここではひとまとめにし
て、困難な状態と称されよう。
【００２６】すなわち、困難な状態とは、相関関係のあ
る値を、共通のクロックにより制御されているフリップ
フロップへと押し込む必要があることにより生じるもの
である。明らかに、検出を行うのに、当該回路が困難な
状態を扱うことを必要とするような故障は、いずれも検
出するのが必然的に困難となる。すなわち、そのような
故障についての試験を生成することは難しいのである。
実際、困難な状態が違法な状態である場合には、当該故
障は検出不可能である。（すなわち、当該故障について
の試験を生成することは不可能である。）本発明のＤＦ
Ｔの方法によると、検出困難な故障となる結果へ結び付
く、フリップフロップ間における有害な相関関係は、試
験を行う間は共通のクロックを独立したクロックへと変
換することで、うまくキャンセルされる。
【００２７】さらなる例示により、図２で示された、簡
単な例としての回路を考慮されたい。図におけるよう
に、両方のフリップフロップ（フリップフロップ２１及
びフリップフロップ２２）が、共通のクロックを共有し
ているとき、（Ｑ１，Ｑ２）＝（１，０）とは違法な状
態である。しかしながら、このような状態の実現は、Ｑ
２が１に縮退（固着）する故障（Ｑ２−１として表記さ
れる。）を検出するのに必要な条件である。それ故に、
たとえ（Ｑ１，Ｑ２）＝（１，０）が困難な（実際、こ
の場合では、違法な）状態であっても、少なくとも一つ
の故障の検出のためには必要とされるのであり、それに
より当該故障の検出は困難になる（実際、この場合で
は、不可能）のである。
【００２８】しかしながら、図２の回路が、図３で示さ
れたように修正されているとすれば、問題は解決される
のである。すなわち、試験の間に、（独立の）ＣＬＯＣ
Ｋ１によりフリップフロップ２１を、及び（独立の）Ｃ
ＬＯＣＫ２によりフリップフロップ２２を制御すること
で、状態（Ｑ１，Ｑ２）＝（１，０）は容易に到達可能
となり、故障Ｑ２−１も検出可能となる。
【００２９】例えば、状態（Ｑ１，Ｑ２）＝（１，０）
に到達する一つの方法は、主入力（一次入力）「Ａ」上
に論理値１を印加し、ＣＬＯＣＫ２を不活性に維持する
一方で、ＣＬＯＣＫ１を活性化し、さらに、主入力（一
次入力）「Ａ」上に論理値０を印加し、ＣＬＯＣＫ１を
不活性に維持する一方でＣＬＯＣＫ２を活性化するとい
うものである。このようにして、２つのフリップフロッ
プのクロックを分離することで、これらのフリップフロ
ップが異なるときにロードされることを可能にし、困難
な状態の存在を生じさせていた有害な相関関係をキャン
セルしている。
【００３０】本発明に従い、フリップフロップ内の有害
な関係は、故障の検出に必要とされる困難な状態を見つ
けだすことで識別される。一つの例示的実施例では、困
難な状態は、同一クロックにより制御されているフリッ
プフロップの各対を解析し、以下に記述された手順によ
り、論理値についての４つの考えられる組み合わせ（０
０，０１，１０，１１）のそれぞれを得る確率を推定す
ることで識別される。（回路の複数の線が所与の値の組
を有する、そのような確率は、「結合線確率」として知
られている。）確率の程度が、あらかじめ選択されたし
きい値以下である状態は、困難な状態として、うまく特
徴付けられる。
【００３１】ｎ個のフリップフロップを有する回路で
は、２つのフリップフロップの値の組み合わせにより定
義される状態は、実際には、同じ特性を有する２n-2の
考えられる回路状態のグループを表しているということ
に留意すべきである。（すなわち、すべての状態は、他
のｎ−２個のフリップフロップについての考えられる値
の集合の一つと組み合わせて、所与の２つのフリップフ
ロップについて特定の２つの値を有している。）「状
態」という言葉は、ここでは、状態についてのそのよう
なグループを表記するのに用いられることになろう。こ
のような状態の概念（実際には状態のグループであ
る。）を用いることで、当該回路の２n個の状態のそれ
ぞれを明示的に扱う必要はなくなるのである。
【００３２】一般には、３つの（あるいはそれ以上の）
フリップフロップの値の組み合わせにより定義される状
態で、実際には困難なものは存在しうるが、一方で、こ
れらのフリップフロップの任意の対により定義された状
態で、それ自体が困難なものは存在していないというこ
とに留意されたい。詳細に記述された本発明の特定の例
示的実施例に従うと、フリップフロップの対のみが解析
されることから、そのような困難な状態は識別されない
ことになろう。
【００３３】しかしながら、フリップフロップの対のみ
（さらに、３組あるいはそれ以上のｎ組でもない）を扱
うことで、解析の複雑さは合理的な範囲（すなわち、考
えられるすべてのｎ組のフリップフロップを解析する際
の結果としての複雑さとなると考えられる、Ｏ（２n）
という複雑さの程度よりもＯ（ｎ2）という複雑さの程
度である。）内にうまく維持されている。ここで記述さ
れた例示的実施例が、より高次のｎ組のフリップフロッ
プをも解析するように拡張される、本発明に関する選択
的実施例については、当該技術分野の当業者にとって自
明であろう。
【００３４】試験生成プロセスにおいて、どの困難な状
態が実際に必要とされているのかを見出すには、一つ以
上の故障を検出するのに必要とされる困難な状態を判断
する必要がある。従来の手順は、そのような判断をする
のに利用可能である。例えば、D.E.Long,M.A.Iyer及び
M.Abramoviciによる、"Identifying Sequentially Un-t
estable Faults Using Illegal States",VLSI Test Sym
posium,pp.4-11,May 1995では、（例えば、フリップフ
ロップの）値の組み合わせが与えられたとき、当該回路
における故障を発見する手順が記述されており、当該回
路は、故障の検出に必要な条件として、値のこのような
組み合わせを必要とするものである。
【００３５】このような方法は、当該技術分野の当業者
にとってはありふれたものといえる、制御不能性及び観
測不能性の値についての単純な含意に基づくものであ
り、ここでの含意は幾つかの時間枠にわたって実行され
る。とりわけ、このような方法は、大規模な回路にとっ
て効果的かつ実用的であることが示された。このよう
に、ここで記述された本発明の例示的実施例に従った場
合、文献"Identifying Sequentially Untestable Fault
s Using Illegal States"で記述された方法は、検出を
行うには（到達）困難な状態の設定が必要とされること
を理由として、検出困難な故障を識別するのに用いられ
るのである。
【００３６】少なくとも一つの故障を検出するのに必要
とされる任意の困難な状態は、「困難かつ必要とされ
る」ものであると考えられる。（ここで認められるよう
に、文献"Identifying Sequentially Untestable Fault
s Using Illegal States"で記述された方法はまた、共
通に譲渡された米国特許出願番号０８／５９９，２８９
号（U.S.Patent application Ser.No.08/599,289）の"M
ethod for IdentifyingUn-testable and Redundant Fau
lts in Sequential Logic Circuits"においても記述さ
れている。ここで、米国特許出願番号０８／５９９，２
８９号（U.S.Patent application Ser.No.08/599,289）
は、十分に示されたものとして引用される。）
【００３７】同一のクロックがフリップフロップの対に
送り込まれていることの「有害な影響」は、２つのフリ
ップフロップを含む、困難かつ必要とされる状態につい
ての確率と、これらの状態を要する困難な故障の数の両
方に依存している。本発明の例示的実施例に従い、分割
手順では、このような情報を用いてフリップフロップを
異なるグループへ割り当て、そこで、任意の共通なクロ
ックについての全体としての有害な影響は、うまく最小
化される。特に、このような例示的実施例では、逐次的
に再収斂（再収束）するファンアウトにより生じる、困
難かつ必要とされる状態をうまく識別する。（困難かつ
必要とされる状態はまた、ループによっても生じうる。
すなわち、本発明の選択的実施例においては、これらの
状態もまた、うまく識別されうるのである。）
【００３８】すなわち、同一のクロックをフリップフロ
ップへ送り込む共通の論理は、困難な状態へ導きうる相
関関係を作りだし、再収斂（再収束）するパス間での相
互作用が、一定の故障の検出をこれらの困難な状態に依
存させるようにしうるのである。逐次的再収斂（再収
束）のすべてが有害というわけではなく、むしろ困難か
つ必要とされる状態を引き起こすもののみであるという
ことに留意されたい。従って、困難かつ必要とされる状
態の識別とは、例えば、逐次的に再収斂（再収束）する
パスについてコストのかかる明示的な解析を行う必要な
しに、有害な逐次的再収斂（再収束）を暗に識別すると
いうことである。
【００３９】フリップフロップをクロックのグループへ
と分割する際に用いられ得る、フリップフロップ間の相
関関係の評価について注目すると、本発明の一つの例示
的実施例に従った場合、当該相関関係の評価はフリップ
フロップの出力の対に対する結合線確率に基づくもので
あるといえる。しかしながら、結合線確率を正確に演算
するには、計算上複雑となることから、以下のような近
似的方法が用いられる。
【００４０】ｆをブール関数であるとしよう。ｆが従属
している各変数ｘ（ｆの従属変数である各ｘ）には、ラ
ンダムな値が独立に割り当てられているとせよ。ｐxと
は、ｘに論理値１が割り当てられる確率であるとしよ
う。そのようなランダムに選択された変数の見積もりに
ついて、ｆが論理値１と評価される特定の確率が存在し
ている。このような確率を、｜ｆ｜と表記し、「ｆの確
率」と呼ぶこととする。ｆが、当該技術分野の当業者に
はなじみのある、二分決定グラフ（ＢＤＤ）として表さ
れているとすれば、ｆの確率は、以下の関係（数１）を
用いてＢＤＤ上の一つのパスにおいて演算可能である。
【数１】
【００４１】本発明の例示的実施例に従い、ｆが回路に
おけるフリップフロップの一つを駆動している論理であ
る場合には、このような演算はうまく実行されうる。演
算については、主入力（一次入力）及びフリップフロッ
プ出力についての結線確率は入力としての役割をする。
主入力（一次入力）確率は与えられているものとされう
る（例えば、付加的な情報がないと、主入力（一次入
力）確率は、独立かつ均一なものとされうる。従って、
ｘが主入力（一次入力）である場合には、ｐxは０．５
という値が割り当てられうる。）のである。
【００４２】さらに、フリップフロップの出力確率は、
J.Monteiro,S.Devadas及びB.Linによる、"A Methodolog
y for Efficient Estimation of Switching Activity i
nSequential Logic Circuits",Proc.31st Design Autom
ation Conf.,pp.12-17,1994で提示され、及び以下で記
述されたような従来技術を用いてうまく推定されうるの
である。
【００４３】とりわけ、文献"A Methodology for Effic
ient Estimation of SwitchingActivity in Sequential
Logic Circuits"における技術は、以下のようなものか
ら成る。
【００４４】フリップフロップの確率ｐqの候補となる
集合が与えられているとすると、当該所与の集合が自己
矛盾のないものであるかは、以下のようにして判断され
ることが可能である。ｆを、ｑで表されたフリップフロ
ップを駆動する論理についてのブール関数であるとす
る。そこで、ｐq＝｜ｆ｜である。すべてのフリップフ
ロップについて、このような要件を表現することで、結
線確率を含む（非線形な）等式系が得られる。
【００４５】そこで、当該技術分野の当業者にとっては
なじみのある、従来の反復的方法の任意の一つが、結果
として得られた等式系の解を求めるのに利用されうるの
であって、その結果、フリップフロップについての推定
された結線確率の完全な集合が得られる。しかしなが
ら、主入力（一次入力）が独立であり、さらに、たとえ
主入力（一次入力）についての独立性について、そのよ
うな推定が正しいとしても、実際の結線確率は、このよ
うな等式系に対する正しい解ではないかもしれない。そ
れにもかかわらず、上に記述した方法を用いて推定され
た結線確率は、合理的な程度に正確なもので、本発明の
例示的方法において利用される適切な推定値を生成して
いるといえるのである。
【００４６】例として、図４で示されたモジュロ３（３
を法とする）計数器を考える。（Ｑ１，Ｑ２）＝（１，
１）は違法な状態であり、ｐa及びｐbの実際の（すなわ
ち正確な）値は、ｐa＝ｐb＝１／３ということが明らか
にわかる。本発明の例示的実施例に従って、当該回路に
対応する等式系が決定されうるのであり、その等式は、
ｐa＝（１−ｐa）ｐb、ｐb＝（１−ｐa）（１−ｐb）と
なる。このような等式系から以下のような解が得られう
る。すなわち、ｐa＝１−（２1/2／２）、ｐb＝２1/2−
１である。
【００４７】上で記述された手法で、結線確率が計算さ
れてきたものとする。ｆ及びｇは、２つのフリップフロ
ップへの入力を表している関数であるとする。そこで、
これらのフリップフロップの両方が同時に論理値１とな
る結合確率は、｜ｆ．ｇ｜により近似されうる。このよ
うな近似においては、フリップフロップを駆動する組み
合わせ論理における相関関係からは、フリップフロップ
間の相関関係のみが生じる。（しかしながら、当該回路
の逐次的ビヘイビア（動作）は、フリップフロップの確
率についての演算により捕捉されるということに留意さ
れたい。）
【００４８】類似の演算は、値の他の組み合わせについ
ても実行されうる。（例えば、２つのフリップフロップ
が値１及び０をそれぞれ有する結合確率は、数２の式に
より近似されうる。）
【数２】 組み合わせ論理が、ある組み合わせを生成できないとき
には、その確率は、結果として０という推定値になろ
う。それにより、当該回路における違法な状態の一部に
ついての識別が可能となる。
【００４９】図４で示された例としての回路について、
結合確率は、以下のようにして計算されうる。すなわ
ち、違法な状態である（Ｑ１，Ｑ２）＝（１，１）は確
率０を有し、（Ｑ１，Ｑ２）＝（０，１）は、確率２
1/2−１を有し、（Ｑ１，Ｑ２）＝（１，０）及び（Ｑ
１，Ｑ２）＝（０，０）はそれぞれ、確率１−（２1/2
／２）を有している。
【００５０】後者の３つの組み合わせのそれぞれの確率
の正確な値は、実際は１／３であるが、上記確率の最初
のもの（すなわち０）は、正しい値である。一般に、所
与の回路におけるフリップフロップの一部についてＢＤ
Ｄが構築できない状況が存在しうる。そしてそのような
場合には、０．５というフリップフロップの確率が、適
宜仮定されうる。もっともこのような仮定は、結果とし
ては困難な状態の一部を識別しないということになる可
能性がある。
【００５１】本発明の一つの選択的実施例においては、
フリップフロップの確率は、ランダム入力ベクトルを用
いる従来のシミュレーション技術により演算されうる。
すなわち、多数のランダムに選択された入力ベクトルが
回路に印加され、各フリップフロップにつき、当該フリ
ップフロップが２つの論理値のそれぞれを得る頻度が決
定される。そのようなシミュレーション技術は、当該技
術分野の当業者にとってありふれたものであるといえよ
う。
【００５２】状態Ｓについての確率Ｐsが推定されたと
すると、それは、状態Ｓに到達する困難性の尺度として
用いられうる。例えば、Ｐs＝０である場合には、Ｓは
違法な状態である。Ｐsが、例えば０．１といったよう
に、あらかじめ選択されたしきい値以下である場合に
は、Ｓは困難である（すなわち、到達困難である）とい
われる。困難な状態Ｓについて、故障検出のためＳを必
要とする故障の数をＮsで表記するものとしよう。
【００５３】Ｎs＞０である場合には、Ｓは困難かつ必
要とされる状態である。困難かつ必要とされる状態Ｓに
ついての有害な影響は、値ＤＥS＝（１−Ｐs）Ｎsを演
算することで評価されうる。つまり、状態Ｓを必要とす
るＮs個の故障のそれぞれは、確率１−Ｐsで検出され得
ない可能性がある訳である。Ｓが違法である場合、ＤＥ
sは最大値つまりはＮsとなる。そこで、任意の２つのフ
リップフロップＡ及びＢについて、困難かつ必要とされ
る状態を生じる有害な影響は、以下の数３の式により与
えられる。
【数３】
【００５４】ここでＳは、Ａ及びＢを含むすべての困難
かつ必要とされる状態にわたるものである。共通のクロ
ックを有するフリップフロップのグループＧの全体とし
ての有害な影響は、以下の数４の式となる。
【数４】 ここで、困難かつ必要とされる状態を生じさせる、Ｇに
おけるすべてのフリップフロップの対にわたって、合計
（総和）が求められる。Ｆが当該回路における全フリッ
プフロップの集合である場合には、ＤＥFとは、共通の
クロックを送り込むことの結果生じる、当該回路の全体
としての有害な影響となる。
【００５５】図５は、本発明の一実施例に従った例示的
な分割手順を示している。このような分割手順は、２つ
のモードのいずれかで動作可能である。第一のモードで
は、ＤＥFを０に減少させるのに必要とされるのと同数
の、独立したクロックを有するグループを生成しようと
試みている。それ故に、グループの数Ｋは、当該回路に
おけるフリップフロップの数によってのみ制限される。
特に、このモードにおける手順では、Ｋの最小値をもっ
てＤＥF＝０としようと試みている。
【００５６】得られたＫが、余りに大き過ぎると考えら
れる（ユーザーによって、あるいは、自動化された判断
に基づいて）場合には、第二の分割モードが利用されう
る。そこでは、グループの数は、例えば４といったよう
に、ユーザーが特定したＫ（また、これについても自動
化された判断に基づいてなされうる。）より制限され
る。このような場合は目的とするところは、ＤＥFを最
小化するということである。もちろん、選択的には、ユ
ーザーの特定したＫは、アプリオリに（前もって）備え
られ（あるいは、決定され）得るのであって、第一のモ
ードは、全く避けされることが可能である。
【００５７】分割を実現するため、各頂点（すなわち、
節点）が、回路における一つのフリップフロップを表し
ているグラフにより、当該回路はうまくモデル化されう
る。ＤＥAB＞０すなわち、フリップフロップＡ及びＢの
組み合わせが、困難かつ必要とされる状態に寄与してい
る場合及びその場合にのみ、辺（エッジ）（Ａ，Ｂ）
は、２つのフリップフロップＡ及びＢの間に存在してい
る。さらに、ＤＥABの重み（ウエイト）が各辺（エッ
ジ）に割り当てられる。最初は、各グループとも空とな
っている。しかし当該手順の完了の際には、当該回路に
おける各フリップフロップは、あるグループへと割り当
てられている。
【００５８】図５の例示的な手順では、以下のようにし
て、重み（ウエイト）が減少する順に、グラフの各辺
（エッジ）を処理する。辺（エッジ）についての未だ割
り当てられていないフリップフロップのそれぞれが処理
されるため、当該手順では、当該（未だ割り当てられて
いない）フリップフロップを「もっとも適切な」グルー
プへと配置する。（既に割り当てられていない場合に）
フリップフロップＡをグループＧに配置すると、Ａを他
のグループに配置する場合に比べて、ＤＥGにおいて最
小限の増加しか持ち込まないとすれば、当該グループＧ
は、当該フリップフロップＡにとって、「もっとも適切
である」といえよう。
【００５９】ユーザーが最大グループ数を特定していな
い場合である、前述のモードの第一のものにおいては、
何らの増加も認められず（すなわち、「最小」の増加と
は、０に等しくなくてはならない。）、このモードで
は、目的とするところは、ＤＥFを０に減少させること
にあることから、そのようなグループが見つからない場
合は、新たなグループが生成され、当該フリップフロッ
プは、そこに配置される。いずれのモードでにおいて
も、グラフの各エッジについて、このようなプロセスが
繰り返される。
【００６０】当該手順の完了に際して、付随した辺（エ
ッジ）を何ら有していないフリップフロップが、いずれ
のグループにも割り当てられないという場合があり得る
ことに留意されたい。これらのフリップフロップは、他
のいずれのフリップフロップとの間に、何らの（認識さ
れる）有害な関係を有しておらず、そこで、それらにつ
いては、有害な影響なく、任意のいずれかのグループへ
と割り当て可能である。
【００６１】すなわち、図５に関して、判断４０では、
最初に前述の２つのモードのいずれが利用されているの
かを判断している。ユーザーがグループの最大数を特定
してないモードで、当該手順が動作している場合には、
ステップ４１で、一つの初期グループを生成する。そう
でない場合には、ステップ４２で、ユーザーが特定した
数であるＫ個のグループを生成する。そこで、ステップ
４３では、グラフの辺（エッジ）が、その重み（ウエイ
ト）により順に配列され、主（一次）実行ループの第一
の反復が開始する。
【００６２】最大の重み（ウエイト）を有する辺（エッ
ジ）は、ステップ４４で選択され、当該エッジは、まだ
グループに割り当てられていない、当該辺（エッジ）の
フリップフロップｉを識別するようにチェックされる。
（判断４５）そのようなフリップフロップが識別される
とすると、当該プロセスが動作しているモードに基づい
て、異なった処理が続いていく。（判断４６）グループ
数が、ユーザーにより特定されていなかった場合には、
ステップ４８で、フリップフロップｉは、あるグループ
Ｇに配置される。
【００６３】グループＧについて、そのような何らかの
グループが見つけだされることが可能な場合は、当該グ
ループの有害な影響についての値ＤＥGにおける何らの
増加も結果として生じない。そのようなグループが存在
しない場合には（判断４９）、ステップ５０において、
フリップフロップｉについての新たなグループが生成さ
れる。グループ数がユーザーにより特定されている場合
には、ステップ４７で、フリップフロップｉは「もっと
も適切な」グループ−すなわち、フリップフロップｉを
加えることの結果、有害な影響についての値ＤＥGにお
ける最小限の増加が生じるグループに配置される。
【００６４】フリップフロップｉがグループに割り当て
られた後には、流れは判断４５へと戻り、所与の辺（エ
ッジ）についての、他の割り当てられていない任意のフ
リップフロップがもし存在すれば、それについての処理
を続ける。当該辺（エッジ）についてのフリップフロッ
プすべて（すなわち両方）が、割り当てられてしまって
いる場合には、ステップ５１において、当該辺（エッ
ジ）は除去され、判断５２において、処理すべきさらな
る辺（エッジ）が存在しているかを判断する。そのよう
な場合（処理すべき辺が存在している場合）には、制御
は主（一次）ループの始め（すなわち、ステップ４４）
へと戻る。そうでない場合には、ステップ５３で、任意
の残りの（割り当てられていない）フリップフロップを
任意のグループへと配置する。
【００６５】上に記述した例示的手順の結果、試験の
間、各グループは独立したクロックによりうまく制御さ
れうるように、所与の回路のフリップフロップは、幾つ
かのグループへと分割される。本発明の一つの例示的実
施例に従い、図６に示されたような第一の例示的実施に
基づいて、元のクロック信号をゲートで制御することで
これは実現されうる。
【００６６】この第一の例示的実施は、以下のように動
作する。「通常の」（試験に対するものとして）動作モ
ードでは、信号Ｎ／Ｔバーは、論理値１に保持されてい
る。このような手法で、各フリップフロップ（図では示
されていない）は、共通のシステムクロック（すなわ
ち、ＣＬＯＣＫi＝ＣＬＯＣＫ）を受け取る。ところ
が、試験モードにおいては、信号Ｎ／Ｔバーは、論理値
０に設定され、それにより、各クロック信号であるＣＬ
ＯＣＫiに対応するイネーブル信号、ＥＮＡＢＬＥiに基
づいて、これらのクロック信号の独立した動作を可能と
している。
【００６７】このようなＤＦＴ技術は、有利なことに何
らの遅延をも取り込むものでないということに留意され
たい。しかしながら、幾つかの場合においては、このよ
うな実施は、クロックスキューの問題へと結び付きう
る。というのは、元のクロック分配は、ゲート５７、５
８、５９及びそこからのファンアウトの添加により修正
されているからである。
【００６８】図７は、本発明の例示的実施例に従った、
第二の例示的実施を示しており、当該実施では、ゲート
で制御されたクロックよりもイネーブル信号を分配し、
さらに、制御されたフリップフロップに隣接しており、
クロックがゲート制御を行っているＡＮＤゲート６４、
６５、６６を配置することで、潜在的なクロックスキュ
ーの問題を克服している。すなわち、この場合は、イネ
ーブルな（使用可能な）ゲート６１、６２、６３は、対
応するフリップフロップのグループそれぞれに対してフ
ァンアウトを提供している。
【００６９】それ故に、元のＣＬＯＣＫ信号の経路（選
択）は変えられる必要はなく、それによって、潜在的な
クロックスキューの問題はうまく回避されうるのであ
る。標準セルによるＡＳＩＣ（特定用途向けＩＣ、Appl
ication Specific IntegratedCircuit）での実施では、
フリップフロップセルそのものの一部としてクロック制
御ゲートを備えることが有利な場合もありうるというこ
とに留意すべきである。
【００７０】上述の本発明の例示的実施例に従い判断さ
れた、ＥＮＡＢＬＥ信号の数Ｋが、添加された外部接続
（すなわち、試験モードでの主入力（一次入力））にと
って利用可能なピンの数よりも大きい場合には、回路設
計者は付加的な問題に直面しうる。図８は、本発明の例
示的実施例に従った、クロックによりゲート制御を行う
ものに対するアプローチについての第三の例示的実施を
示しており、当該実施では、イネーブルな値が一時的に
保存されうるＫ個の付加的なフリップフロップ（図で
は、フリップフロップ７１、７２、７３）を導入するこ
とで、この問題をうまく克服している。
【００７１】通常の（すなわち、非試験）動作モードの
間は、信号Ｎ／Ｔバーは、論理値１に保持されており、
信号ＬＯＡＤ＿ＥＶ（ロード可能値）は論理値０に保持
されている。ＯＲゲート７５、７６、７７は使用禁止
（ディスエーブル）となってしまっていることから、結
果として、元の回路（当該図には示されていない）にお
ける各フリップフロップは、ＡＮＤゲート７８、７９、
８０を通じて共通のシステムクロック（すなわち、ＣＬ
ＯＣＫi＝ＣＬＯＣＫ）を受け取ることとなる。
【００７２】しかしながら、試験の間は、信号Ｎ／Ｔバ
ーは、論理値０へ設定されており、すべてのＣＬＯＣＫ
iは、フリップフロップの対応するＥＶiという信号が論
理値１であるときのみ、使用可能となる。イネーブルな
値は信号ＬＯＡＤ＿ＥＶを論理値１へ設定することでう
まくロードされうるのであり、このことはまた、ＡＮＤ
ゲート７８、７９、８０を（ＡＮＤゲート７４により）
使用禁止（ディスエーブル）とすることで、これらのＣ
ＬＯＣＫiという信号が元の回路におけるすべてのフリ
ップフロップについて不活性となることを保証するもの
でもある。
【００７３】それ故に、当該回路の状態は、ロードを行
っているプロセスの間は、変化しないのである。試験発
生器は、各クロックが、個々のイネーブルな主入力（一
次入力）を有していることを前提とする系列を生成可能
であることに留意されたい。そこで、試験系列が生成さ
れた後は、活性化しているクロックの集合が変化する度
にイネーブルな値の適切な集合をロードするため、付加
的なベクトルが一つ挿入されるのである。
【００７４】さらに、当該技術分野の当業者にとっては
自明であろうが、図７及び図８に示された例示的実施
は、付加的なピンの必要性を減少させることと、クロッ
クスキューの問題を回避することの両方のためにうまく
組み合わせられうる。２つの図面からみられるように、
Ｎ個のフリップフロップを持つ回路について、ここでの
例示的な第三の実施を適用し、クロックスキューの問題
を回避するコスト（すなわち、付加的な構成要素及びピ
ンという点での）は、２つの主入力（一次入力）、Ｋ個
のイネーブルな（使用可能な）フリップフロップ、Ｋ個
のＯＲゲート、及びＮ＋２個のＡＮＤゲートということ
になる。
【００７５】本発明の特定の実施例の数については、こ
こで示され、かつ記述されてきたが、これらの実施例
は、本発明の原理の応用において案出可能な、数多くの
考えられる特定の配置を、単に例示しているに過ぎない
ものであるということは理解されるべきである。膨大か
つ変化に富んだ他の配置についても、これらの原理に従
い、本発明の技術思想及び保護の範囲から逸脱すること
なく、当該技術分野の当業者により案出可能である。
【００７６】例えば、例示された結合確率の推定手順
と、上で詳細に記述された、例示的な分割手順の両方と
も、フリップフロップの対に対して適用されるものとし
て述べられていたが、本発明一般的原理及び、特定のこ
れらの手順は、任意のサイズのｎ組のフリップフロップ
に適用すべく拡張されうるということは当該技術分野の
当業者にとっては自明であろう。（例えば、分割手順を
拡張するため、フリップフロップの対を表している、グ
ラフにおけるエッジは、一般化されたｎ組のフリップフ
ロップにより容易に置き換えられ得る。それ以外の点で
は、当該手順は、上述され、図５で示されたものと本質
的に同様の手法で動作する。）
【００７７】加えて、本発明の方法は、他のＤＦＴの方
法とうまく組み合わせうるということも、当該技術分野
の当業者にとって自明であろう。例えば、初期化可能で
ない回路上で利用される場合には、クロック分割のみで
は不適切であろう。従って、本発明の技術を、相補的な
長所を有する他の（従来の）ＤＦＴ技術と組み合わせる
ことが有利であるといえよう。そのような従来のＤＦＴ
の方法とは、例えば、パーシャルスキャンあるいはフル
スキャン、パーシャルリセット（部分リセット）の利
用、パーシャル（部分）観測技術の利用といったものを
含むものであり、そのそれぞれは、当該技術分野におけ
る当業者にとってなじみのあるものである。（パーシャ
ルリセットにおいては、フリップフロップの一部は、直
接のセットあるいはリセット信号として利用される、付
加的な主入力（一次入力）を受け取る。
【００７８】パーシャル観測においては、フリップフロ
ップの一部は、典型的にはともにＸＯＲ（排他的論理
和）の処理がなされ、一つの付加的な出力へと接続され
る。パーシャルリセット及びパーシャル観測を行うフリ
ップフロップの選択は、従来の幾つかの方法についての
任意のものを元とされうる。その方法とは、例えば、P.
Parikh及びM.Abramoviciによる"On Combining DFT Tech
niques",Proc.Int'l.Test Conf.,pp.423-429,1995で提
示されているようなものがある。パーシャル観測が用い
られている際には、フリップフロップは、Ｄ入力あるい
はＱ出力において観測可能であることにもまた留意すべ
きである。
【００７９】よく知られていることではあるが、単一ク
ロック回路では、Ｄ入力の観測は、最終的に一つ余計な
クロックベクトルが必要とされるということ以外は、Ｑ
出力の観測と故障について同じ有効範囲を備えるもので
あろう。また、多重クロックの回路では、Ｄ入力の観測
は、Ｑ出力の観測よりもはるかに有利である可能性があ
る。というのは、故障の影響が、現在クロックが送り込
まれていないフリップフロップのＤ入力に到達している
場合、当該Ｄ入力が観測されれば故障は検出されるが、
代わりにＱ出力が観測されても、現時点でのベクトルに
よっては当該故障は検出されないからである。）
【００８０】本発明の一つの例示的実施例では、例え
ば、本発明の技術は、他の幾つかのＤＦＴ技術と、以下
のようにうまく組み合わせられている。第一には、パー
シャルリセット技術が、元の回路へ適用されている。第
二には、パーシャル観測技術が、前記の結果としての回
路へ適用されている。そして第三には、本発明に従っ
た、上述の例示的方法は、前記パーシャルリセット技術
及び前記パーシャル観測技術の両方の適用の結果得られ
る回路へ適用される。
【００８１】最後に、本発明の技術は、元の順序回路が
複数のクロックを有している際にも適用されうるという
ことは、当該技術分野の当業者にとってまた自明であろ
う。特に、本発明の例示的実施例に従い、共通のクロッ
ク線を共有するフリップフロップの各集合は、例えば、
上述の原理及び方法によりそれぞれ分割されうる。
【００８２】
【発明の効果】本発明は、デジタル順序論理回路の自動
試験生成（ＡＴＧ）の領域において問題となる可試験性
の向上に関するものであり、可試験性については、回路
設計における一定の試験容易（化）設計（ＤＦＴ）技術
を適用することで、従来からある程度解決されることが
可能であった。
【００８３】しかし、これらについても幾つもの問題点
があり、最近では、クロックを制御することを基本とし
た、ＤＦＴ技術が幾つか提示されている。もっともこれ
らのアプローチにも幾つかの欠点がみられるところであ
るが、本発明により、これら先行技術の限界を克服し
た、クロック変換を用いて順序回路設計の可試験性を向
上させる方法が提供され、これにより、到達困難だが必
要とされる回路状態は、到達容易な回路状態へと変換さ
れ、さらには、検出困難な故障を検出容易な故障へと変
換することが可能となった。
【図面の簡単な説明】
【図１】図１は、本発明の方法についての例示的実施例
を用いた可試験性の向上のため、うまく再設計された順
序論理回路用の例示的な試験プロセスを示している。
【図２】図２は、本発明の方法がうまく適用されうる、
例としての回路を示している。
【図３】図３は、本発明の方法についての例示的実施例
を用いて、可試験性の向上のため、うまく再設計された
後の、図２の例としての回路を示している。
【図４】図４は、本発明の方法についての例示的実施例
に従って状態確率が推定されうる、例としての回路を示
している。
【図５】図５は、本発明の例示的な一実施例に従った、
例示的な分割手順の流れ図を示している。
【図６】図６は、本発明の例示的実施例に従った、クロ
ックによりゲート制御を行うものに対するアプローチに
ついての第一の例示的実装を示している。
【図７】図７は、本発明の例示的実施例に従った、クロ
ックによりゲート制御を行うものに対するアプローチに
ついての第二の例示的実装を示している。
【図８】図８は、本発明の例示的実施例に従った、クロ
ックによりゲート制御を行うものに対するアプローチに
ついての第三の例示的実施を示している。
【符号の説明】
１１ 試験発生器（試験ゼネレータ） １２ 回路 １３ ゲート １４ 主入力（一次入力） １５ 主出力（一次出力） １６ 比較回路 １７ 回路素子 １８ フリップフロップ １９ （試験制御入力） ２１、２２ フリップフロップ ２３、２４ （ゲート） ３１、３２ （フリップフロップ） ３３、３４、３５、３６ （ゲート） ４０ グループの数Ｋは、ユーザーにより特定されてい
るか？ ４１ 一つの空のグループを生成する。 ４２ Ｋの空のグループを生成する。 ４３ 重み（ウエイト）により辺（エッジ）を順に配列
する。 ４４ 最大の重みを有する辺（エッジ）を選択する。 ４５ 辺（エッジ）の任意のフリップフロップＦＦ
iで、グループにまだ割り当てられていないものがある
か？ ４６ Ｋはユーザーが特定したものであったか？ ４７ ＦＦiをもっとも適切な（その有害な影響におい
て最小限の増加となる）グループへ配置する。 ４８ ＦＦiを、その有害な影響において、結果として
何らの増加が生じないグループへ配置する。 ４９ そのようなグループが見つけだされるか？ ５０ 新たなグループを生成し、ＦＦiをそこに配置す
る。 ５１ グラフから辺（エッジ）を除去する。 ５２ 何らかの残りの辺（エッジ）が存在するか？ ５３ 割り当てられていないフリップフロップを、適宜
グループへ配置する。 ５４、５５、５６、５７、５８、５９ （ゲート） ６１、６２、６３ イネーブルな（使用可能な）ゲート ６４、６５、６６ ＡＮＤゲート ６７、６８、６９ （制御された）フリップフロップ ７０ （ゲート） ７１、７２、７３ フリップフロップ ７４ ＡＮＤゲート ７５、７６、７７ ＯＲゲート ７８、７９、８０ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 クリシュナ バンガロア ラジャン アメリカ合衆国，60616 イリノイ，シカ ゴ，サウス ワバシ アヴェニュー 3101，アパートメント ナンバー909

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 クロックが送り込まれるフリップフロ
    ップを複数有し、複数の回路状態を有する順序回路設計
    において、 前記回路状態のそれぞれは、論理値の特定の集合が割り
    当てられている、前記フリップフロップの集合により定
    義されており、 到達困難な回路状態が、前記フリップフロップの複数及
    び、それらに割り当てられた対応する値の前記集合によ
    り定義され、 前記複数のフリップフロップの少なくとも２つは、共通
    クロック線によりクロックが送り込まれており、 （Ａ） 前記回路状態の実現困難性の評価に基づいて、
    前記到達困難な回路状態を識別するステップと、 （Ｂ） 前記複数のフリップフロップの少なくとも２つ
    による集合を複数のフリップフロップのグループへ分割
    するステップと、 （Ｃ） 前記順序回路設計を修正し、複数のクロック線
    を有する修正された設計を作成するステップと、 を有し、 複数の前記クロック線のそれぞれは、他の前記クロック
    線と独立して活性化されることが可能であり、 異なるフリップフロップのグループへと分割された前記
    フリップフロップには、異なるクロック線によりクロッ
    クが送り込まれている、ことを特徴とする、前記順序回
    路設計の可試験性を向上させる方法。
  2. 【請求項２】 前記順序回路設計の故障に対する試験
    の生成に、前記識別された到達困難な回路状態の実現を
    要することを特徴とする、請求項１の方法。
  3. 【請求項３】 （Ｄ） 前記順序回路設計の故障のう
    ち、前記識別された到達困難な回路状態の実現を要する
    ものの数を判断するステップをさらに有することを特徴
    とする、請求項２の方法。
  4. 【請求項４】 前記識別された回路状態の実現困難性
    の前記評価が、前記識別された回路状態を定義している
    集合における前記複数のフリップフロップのそれぞれ
    が、それらに割り当てられた対応する値を実現する結合
    確率を有することを特徴とする請求項１の方法。
  5. 【請求項５】 （Ａ） 前記到達困難な回路状態を識
    別する前記ステップが、（Ａ１） 前記識別された回路
    状態を定義している集合における前記複数のフリップフ
    ロップのそれぞれが、それらに割り当てられた対応する
    値を実現する前記結合確率を推定するステップと、（Ａ
    ２） 前記推定値を所定のしきい値と比較するステップ
    と、を有することを特徴とする、請求項４の方法。
  6. 【請求項６】 前記（Ａ１）結合確率を推定する前記
    ステップが、ある等式系への解を演算するステップを有
    し、 前記等式系の等式は、所与のフリップフロップについて
    の結線確率と前記所与のフリップフロップを駆動する他
    のフリップフロップの結線確率との間の関係を表してい
    ることを特徴とする、請求項５の方法。
  7. 【請求項７】 前記複数のフリップフロップの少なく
    とも２つによる前記集合における各フリップフロップ
    が、異なるフリップフロップのグループへと分割される
    ことを特徴とする、請求項１の方法。
  8. 【請求項８】 分割についての最大許容数を表すパラ
    メータをユーザーから受け取るステップを、さらに有
    し、 前記分割するステップとは、前記複数のフリップフロッ
    プのグループを、その数において、前記分割についての
    最大許容数に制限するものであることを特徴とする、請
    求項１の方法。
  9. 【請求項９】 前記順序回路設計を修正する前記ステ
    ップが、複数のイネーブルな（使用可能な）線を加える
    ステップを有し、前記イネーブルな（使用可能な）線の
    それぞれは、前記複数のクロック線の活性化を可能とす
    るものであることを特徴とする、請求項１の方法。
  10. 【請求項１０】 前記順序回路設計を修正する前記ス
    テップが、前記イネーブルな（使用可能な）線に対応す
    るフリップフロップを加えるステップを、さらに有し、 前記イネーブルな（使用可能な）線は、前記加えられた
    フリップフロップのうち対応するフリップフロップに値
    を保存することで活性化されることを特徴とする、請求
    項９の方法。
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