JPH1040105A - リネーム・レジスタを割り付ける方法及びプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 パイプライン式プロセッサにおける命令の並
列処理機能を高めるように仮想バッファを活用した方法
及び装置を提供する。 【解決手段】 バッファ・ポインタ割り付け機構を構成
して、ディスパッチ中に物理リネーム・レジスタがまだ
利用可能になっていなくともリネーム・バッファを割り
付ける。バッファ・ポインタ割り付けテーブルにより、
これらの仮想リネーム・バッファを割り付ける。特定の
物理リネーム・レジスタ内に記憶したエントリに対応す
る命令が完了したときは、前記各物理リネーム・レジス
タと共に設定した仮想ビットを反転させ、その結果をア
ーキテクチャ・レジスタに書き込む。従って、ディスパ
ッチ時に、実際の物理リネーム・レジスタよりも多くの
リネーム・バッファが存在しているかのように、リネー
ム・レジスタの割り付けを行う。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、データ処理システ
ム及びデータ処理方法に関し、特にプロセッサ内で命令
のデスパッチ中に利用可能なリネーム・バッファ数を増
加させ、かつデスパッチ帯域幅を増加させる装置及び方
法に関する。

【０００２】

【従来の技術】一般的に、コンピュータは、フォン・ノ
イマン・アーキテクチャに従って設計されるが、このア
ーキテクチャはハンガリー生まれの数学者ジョン・フォ
ン・ノイマンの研究によるとされた、マイクロコンピュ
ータを含むごく一般的に用いられるコンピュータの設計
特徴に対する一解決方法である。フォン・ノイマン・ア
ーキテクチャは、ストアド・プログラム、即ちコンピュ
ータに永久的に記憶でき、かつ、符号化される形式のた
めに、マシン・ベースの命令により操作又は自ら変更す
ることができるという概念と同意語である。よく知られ
た逐次的な処理の概念、即ち一時に一命令の複数オペレ
ーションに対する解決方法は、フォン・ノイマン・アー
キテクチャの特徴である。

【０００３】このような逐次命令のコンピュータ・アー
キテクチャが有する問題は、論理回路が如何に早く実行
できるかによってその処理速度が制限されてしまうこと
である。この問題に対する一つの解決方法は、設計及び
スーパスカラ・マイクロプロセッサ・アーキテクチャの
設計及び使用にあった。これは、マイクロプロセッサに
１クロック・サイクル当り多数の命令を実行できるよう
にするものである。このようなスーパスカラ・プロセッ
サには、ＩＢＭにより作成されたＰｏｗｅｒＰＣプロセ
ッサがある。

【０００４】このようなスーパスカラ・プロセッサで
は、命令装置がプロセッサ内の種々の実行装置に対して
一度に複数の命令をディスパッチする。しかし、このよ
うなアーキテクチャでは、数個の命令がプログラム内の
他の命令の完了に依存しているので、別の問題が発生す
る。換言すれば、２つのオペランドを加算するオペレー
ションは、他の命令が完了して、加算するオペランドの
うちの一つを発生するまで、待機しなければならないこ
とがある。

【０００５】更に、このようなプロセッサは、可能分岐
条件を有する命令を読み出す分岐処理装置としばしば呼
ばれるものを使用するものであり、これによって前の命
令の結果に従ってプログラム命令フロー内で２つの異な
るパスを取ることができる。このような分岐処理装置
は、プロセッサがどのプログラム分岐を可能性として取
るのかを予測して進行し、その分岐内の後続命令を備え
て実行し始める。このプロセッサ内の完了装置は、ディ
スパッチから実行まで命令をトラッキングする機構を提
供して、これらの命令をプログラム順に「完了」させ
る。命令の完了は、その命令実行の結果をアーキテクチ
ャ・レジスタへコミットすることを含む。プログラム順
の完了によって正確なアーキテクチャ上の状態を保証
し、プロセッサは、予測を誤った分岐や他の介入や割り
込みから回復しなければならない。「完了した」命令の
結果は、アーキテクチャ・レジスタに書き込まれる。

【０００６】プロセッサは、非プログラム順序の実行の
過程で与えられたレジスタ・ファイルの位置に対する競
合を避けるために、完了装置によりアーキテクチャ・レ
ジスタにコミットされるのに先立って、命令の結果を記
憶するリネーム・レジスタを設けてもよい。種々の実行
装置及びプロセッサにおいてこれらに関連するアーキテ
クチャ・レジスタのそれぞれについて、数個のリネーム
・レジスタ又はバッファが設けられてもよい。

【０００７】ディスパッチ装置がその実行装置に命令を
ディスパッチする際は、その命令の結果用にリネーム・
レジスタが割り付けられる。命令がデータ依存性のため
に実行装置に関連された予約ステーションにディスパッ
チされるのであれば、ディスパッチャーは更に実行装置
にタグを与えて、命令の完了によりどのリネーム・レジ
スタが要求データを転送するのかを識別させる。リネー
ム・レジスタからデータが得られるときは、ペンディン
グ実行を開始することができる。

【０００８】命令が例外なしに完了キューから撤収さ
れ、かつ、完了キューの中のこれに先行する推論的な分
岐条件が正しく決定された後に、完了装置によって命令
の結果はリネーム・レジスタからアーキテクチャ・レジ
スタに転送される。推論的な分岐条件を誤って予測した
ことが判ったときは、その分岐に続く推論的に実行した
命令が完了キューから消去され、かつこれらの命令の結
果もリネーム・レジスタから消去される。

【０００９】命令をディスパッチする際の隘路は、ディ
スパッチ装置が全てのリネーム・レジスタを割り付けた
ときに発生することがある。これはリネーム・レジスタ
が空きとなり割り付け可能になるまで、ディスパッチ装
置を停止させる要因となる。

【００１０】従来技術による処理手段では、以上の問題
を除去するために複雑な制御及びデータ・フローを利用
して又は内容参照可能メモリを使用して、リネーム機構
を実施していた。加えて、増大する数の潜在的な推論命
令をサポートするために、更に多くの実行装置を実施す
れば、更に多くのリネーム・レジスタを必要とする。

【００１１】従って、当該技術分野では、複数の命令を
ディスパッチする際に、前述の非効率さをなくすプロセ
ッサ・アーキテクチャに対する技術が要求されている。

【００１２】

【発明が解決しようとする課題】従って、本発明の目的
は、内容参照可能メモリ及び複合リネーム・レジスタ制
御に対する必要性をなくすことである。また本発明の目
的は、物理的に実施するよりも多くのリネーム・レジス
タ（仮想リネーム・レジスタ）を割り付けることができ
る仮想リネーム機構を提供することである。更に本発明
の目的は、プロセッサの設計を大幅に変更することな
く、リネーム・レジスタの数を変更することができる処
理手段を提供することである。

【００１３】

【課題を解決するための手段】本発明は、命令をディス
パッチ装置から実行及び完了装置へディスパッチする際
の隘路を除くことにより、以上の要求を満足させる。こ
れは、ディスパッチ装置に存在する物理リネーム・バッ
ファよりも多くのリネーム・バッファを割り付けられる
ようにして達成される。これはディスパッチ装置が実行
装置に複数の命令を連続してディスパッチできるように
させる。各実行装置が実行すべき命令を受け取る際は、
ディスパッチ装置によって割り付けられた仮想リネーム
・バッファの「アドレス」に一致する利用可能な物理リ
ネーム・レジスタが存在するか否かをチェックする。も
しこれが存在するのであれば、実行装置は命令を実行し
てその命令の結果を物理リネーム・レジスタに書き込
む。

【００１４】命令が完了すると、その結果が物理リネー
ム・レジスタからアーキテクチャ・レジスタに書き込ま
れ、これによって物理リネーム・レジスタが開放され
る。

【００１５】以上の処理は、各物理リネーム・バッファ
に付加された仮想ビット・アドレスを使用して実施され
る。

【００１６】以上、以下に続く本発明の詳細な説明をよ
く理解できるように、本発明の特徴及び技術的な効果を
概要的に説明した。以下、本発明の請求の要旨をなす本
発明の更なる特徴及び効果を説明する。

【００１７】

【発明の実施の形態】以下の説明では、本発明の十分な
理解が得られるように、特殊なワード又はバイト長など
特定的な詳細説明を多数行う。しかし、当該技術分野に
習熟する者において、特定的な詳細説明がなくとも本発
明を実施できることは明らかである。他の例において、
周知の回路は、必要以上の詳細な説明により本発明を不
明確にしないように、ブロック形式により示されてい
る。大抵の部分において、タイミング条件等に関する詳
細な説明については、それが本発明を完全に理解するた
めに必要であるというのでない限り、省略した。

【００１８】ここで図面を参照する。ただし、説明する
各要素は必ずしも図示のスケール通りではなく、また同
一又は同様の要素はいくつかの図を通して同一の参照番
号により識別される。

【００１９】以上で説明したように、レジスタのリネー
ム技術はマイクロプロセッサ設計において周知である。
リネームした（一時）レジスタをアーキテクチャ機構に
割り付けることによって、推論結果はアーキテクチャ的
に明確な順序を保証できるまでアーキテクチャ機構にコ
ミットされないので、命令の推論実行は順序に無関係に
進めることができる。

【００２０】図１を参照すると、システム・バス７１２
にバス１０３及び１０４を介して接続されたプロセッサ
１００が示されており、このシステム・バス７１２はそ
れぞれアドレス・バス１０１及びデータ・バス１０２を
含む。プロセッサ１００は、公知の中央処理装置（例え
ば、ＩＢＭにより製作されたＰｏｗｅｒＰＣプロセッ
サ）であってもよく、また図１に示す回路のいくつか又
は全てを有する。

【００２１】バス１０３及び１０４はバス・インターフ
ェイス装置（ＢＩＵ）１０５に接続されている。命令キ
ャッシュ（Ｉキャッシュ）１０７はＢＩＵ１０５及び命
令装置１０８の逐次フェッチャー１０９に接続されてい
る。命令キャッシュ１０７は、複数のタグ・ビットを有
するものが可能であって、命令記憶管理装置（Ｉ ＭＭ
Ｕ）１２１を介して命令装置１０８にも接続されてい
る。

【００２２】命令装置１０８には、逐次フェッチャー１
０９、分岐処理装置（ＢＰＵ）１１０、命令キュー１１
１及びディスパッチ装置１１２が含まれている。

【００２３】典型的な実施では、ＢＩＵ１０５がデータ
・バス１０２からデータを受け取って、データ・キャッ
シュ（Ｄキャッシュ）１０６を介してロード／ストア装
置１１５に転送する。命令キャッシュ１０７はＢＩＵ１
０５から命令を受け取って、これらの命令を逐次フェッ
チャー１０９に転送する。

【００２４】ＢＰＵ１１０は、複数の分岐命令を受け取
り、複数の条件分岐に基づきルックアヘッド・オペレー
ションを実行してこれらを速やかに解決する動作が可能
である。命令キュー１１１は逐次フェッチャー１０９か
ら複数の命令を受け取って、これらをディスパッチ装置
１１２に転送する。ディスパッチ装置１１２は、ロード
／ストア装置１１５、浮動小数点装置１１６、整数ユニ
ット１１４及びシステム・レジスタ装置１１３のような
いくつかの実行装置のうちのいずれか一つに命令をディ
スパッチするように動作可能である。これらの実行装置
は更に完了装置１１７にも接続されており、完了装置１
１７は、複数の命令を実行を介してディスパッチからト
ラッキングし、次いでプログラム順序により撤収させる
即ち「完了」させる。完了装置１１７は完了バッファの
キューを備えている。完了装置１１７は更に逐次フェッ
チャー１０９にも接続されている。

【００２５】更に、浮動小数点装置１１６には、浮動小
数点（ＦＰ）リネーム・レジスタ１２５と共に浮動小数
点レジスタ（ＦＰＲ）ファイル１２４が接続されてい
る。

【００２６】整数ユニット１１４には、汎用レジスタ
（ＧＰＲ）ファイル１２２及び関連する汎用（ＧＰ）リ
ネーム・レジスタ１２３が接続されている。

【００２７】実行装置のうちのいずれか一つが本発明の
アーキテクチャを備えることができる。しかし、図１で
は、複数の仮想リネーム・バッファ２４に接続されたバ
ッファ・ポインタ・アサインメント・テーブル（ＢＰＡ
Ｔ）２１と、関連の次バッファ・ポインタ管理（ＮＢＰ
Ｍ）回路２２とが示されており、これら仮想リネーム・
バッファ２４はＧＰＲファイル１２２と、ＧＰリネーム
・レジスタ１２３とに関連されている。ＢＰＡＴ２１は
複数のバッファ・ポインタを備えている。ＢＰＡＴ２１
は、アーキテクチャ・ポインタをバッファ（物理）ポイ
ンタにマップさせるために用いられる。複数の仮想リネ
ーム・バッファ２４は複数のアーキテクチャ・ポインタ
を備えている。複数の物理リネーム・レジスタ１２３
は、データ（複数のオペランド）を備えており、このデ
ータは複数命令を実行するために用いられ、かつ分岐又
は割り込みを原因として取り消される対象である。複数
のアーキテクチャ・レジスタ１２２は各アーキテクチャ
・レジスタに対応するデータ（複数のオペランド）を備
えている。

【００２８】次に図２を参照すると、本発明の実施例が
ブロック図の形式により示されている。ＢＰＡＴ２１は
各アーキテクチャ・レジスタ・ポインタＲＫ（ただし、
Ｋは正の整数である。）に対するエントリｂにより定義
される。ディスパッチ時に、各目標レジスタに対して利
用可能な一つのバッファを割り付けることにより、複数
の目標レジスタが複数のリネーム・バッファに割り付け
られる。これらのリネーム・バッファが割り付けられ、
アーキテクチャ・ソース・レジスタは、ＢＰＡＴテーブ
ルにおいてルックアップされる。その結果、複数のソー
ス・リネーム・ポインタはそのテーブル中のアーキテク
チャ・レジスタにより指示されたエントリから直接ルッ
クアップされる。アーキテクチャ・スロットにおけるリ
ネーム・ポインタが無効とマークされている場合、その
オペランドはアーキテクチャ・レジスタから利用可能で
ある。そうでないときは、ＢＰＡＴテーブルにおけるポ
インタにより指示されたリネーム・バッファに従ってオ
ペランドをマークする。バッファの割り付けは、第１の
エントリに戻るように、循環的に行われてもよい。これ
らのバッファは、物理バッファよりも多くの仮想バッフ
ァが存在するので、仮想識別により割り付けられる。命
令に対するバッファ割り付けは、命令と共に実行要素に
送出される。命令が完了する際は、関連するバッファ・
レジスタはアーキテクチャ・レジスタに書き込まれて、
そのバッファが割り付け用に利用可能にされる。

【００２９】従って、ＢＰＡＴ２１はディスパッチ装置
１１２からディスパッチされた各命令の結果用に仮想リ
ネーム・バッファ２４を割り付ける。次バッファ・ポイ
ンタ管理（ＮＢＰＭ）回路２２内のロジックは、バッフ
ァ・ポインタ・レジスタ２３を用いており、新しい各命
令用に仮想リネーム・バッファ２４を割り付けためのア
ルゴリズムを利用する。前述のように、このアルゴリズ
ムは逐次的な循環により行われるものでもよい。しか
し、本発明は、非循環又は非逐次的な割り付け／取り消
しアルゴリズムのように、もう少し複雑なバッファ管理
機構によりサポートが可能であり、かつ本発明の範囲内
にある。

【００３０】仮想リネーム・バッファ２４は各アーキテ
クチャ・レジスタ１２２ＲＫに対応するバッファｂＭを
有することができる。図２に示す例では、３２個の仮想
リネーム・バッファ２４（Ｍ＝３２）及び３２個のアー
キテクチャ・レジスタ１２２（Ｋ＝３２）が存在する。
しかし、存在する物理リネーム・レジスタ１２３（Ｎ＝
１６）は１６個のみである。

【００３１】１個の仮想リネーム・バッファ２４につき
１個の有効ビット（Ｖ）が存在する。リネーム・バッフ
ァ２４が割り付けられると、Ｖビットがセットされる。
命令が完了又は取り消しされると、Ｖビットがリセット
される。Ｖビットがリセットされると、対応するリネー
ム・レジスタ１２３は割り付けられず、現在データはア
ーキテクチャ・レジスタ１２２内にある。

【００３２】更に、１個の仮想リネーム・バッファ２４
につき１個のロード・ビット（Ｌ）が存在する。Ｌビッ
トは、オペランドがリネーム・バッファ・エントリ２４
に書き込まれると、指定される。命令が完了又は取り消
されると、否定にされる。Ｖビットがセットされると、
Ｌビットは、リネーム・バッファ２４が有効データによ
り書き込まれたことを表示する。

【００３３】各物理リネーム・レジスタ１２３は更に仮
想ビットも有する。この仮想ビットは、ディスパッチ装
置１１２によってまだ利用可能になっていないバッファ
を予め割り付けられるようにする。この例では、３２個
のアーキテクチャ・レジスタ１２２と共に１６個の物理
リネーム・レジスタ１２３が存在する。ディスパッチ時
に、リネーム・レジスタ１２３は、３２個のリネーム・
レジスタが存在するかのように割り付けられる。しか
し、仮想ビットの状態は、いずれのリネーム・バッファ
２４が物理リネーム・レジスタ１２３に割り付けられて
いるのかを表す。従って、物理リネーム・レジスタｂ０
は命令に仮想リネーム・バッファｂ０として割り付けら
れ、その仮想ビットは０（例えば否定）にマークするよ
うにしてもよい。続いて、物理リネーム・レジスタｂ０
を仮想リネーム・バッファｂ１６として他の命令に割り
付けられてもよい。目標としての物理リネーム・レジス
タｂ０を用いる命令が完了すると、仮想ビットが１に反
転され即ちセットされ、かつ第２の命令がそのリネーム
目標としてこの物理リネーム・レジスタを使用するのが
許可される。要するに、物理リネーム・バッファの結果
がアーキテクチャ・レジスタにコミットされるときは、
物理リネーム・バッファ用の仮想ビットがトグルされ
る。従って、この物理リネーム・バッファを用いる次の
命令は、進行して実行することができる。

【００３４】この例において、各仮想リネーム・バッフ
ァ２４は、１６個の物理リネーム・レジスタ１２３のう
ちの一つを指示するように、５ビットのポインタを備え
ることができる。５ビットのポインタ内の最上位ビット
が０であれば、そのポインタは物理リネーム・レジスタ
ｂ０．．．ｂ１５のうちの一つを指示することができ
る。仮想リネーム・バッファ内のポインタにおける最上
位ビットがセットされると、物理リネーム・レジスタｂ
１６．．．ｂ３１のうちの一を指示することができる。

【００３５】仮想ビットのための他の構成は、物理リネ
ーム・レジスタ１２３の数が仮想リネーム・バッファ２
４の数の１／２より少ない場合に、１より多い仮想ビッ
トを有することを含め、本発明の範囲内にあることが明
らかである。更に、この構成において、本発明の構成に
おいてアーキテクチャ・レジスタ１２２の数とリネーム
・レジスタ１２３の数との間には何の関係もないので、
アーキテクチャ・レジスタ１２２より多くの物理リネー
ム・レジスタ１２３を実施することができる。

【００３６】逐次循環形式により仮想リネーム・バッフ
ァを割り付けることにより、推論命令の取り消しが容易
にサポートされる。

【００３７】本発明の効果のうちの一つは、ディスパッ
チ処理中にディスパッチ装置１１２において製作された
停止条件をなくすと共に、この停止条件を実行フェーズ
に配置することである。従来技術の構成では、ディスパ
ッチ装置１１２が特定の実行装置に関連した全ての物理
リネーム・レジスタを割り付けたときは、この特定の実
行装置にもはや命令をディスパッチすることはできない
ので、ディスパッチ装置１１２に「隘路」が形成されて
いた。本発明は、物理的に存在するリネーム・レジスタ
よりも多くのリネーム・レジスタを割り付けられるよう
にして、隘路を処理の実行部へ下方移動させることによ
り、このような隘路を解消している。換言すれば、特定
の実行装置は、特定の命令に割り付けられた仮想リネー
ム・バッファに対応する物理リネーム・レジスタがまだ
利用可能にならないときに、停止することができる。従
って、ここで、停止条件は独立した各実行装置内の命令
の実行に依存するものであって、ディスパッチ装置１１
２に依存するものではない。

【００３８】図３を参照すると、命令がプロセッサ１０
０内で進行する典型的な処理が示されている。まず、ス
テップ３１において命令がディスパッチされ、次にステ
ップ３２において実行フェーズに進行し、最後にステッ
プ３３において完了段階に進む。

【００３９】次に図４を参照すると、ディスパッチのス
テップ３１の更に詳細なフローチャートが示されてい
る。ステップ４１においてディスパッチが開始されてス
テップ４２に進み、ディスパッチ装置１１２から実行装
置に命令をディスパッチする。次に、ステップ４３にお
いて、ＢＰＡＴ２１はディスパッチされた命令の結果に
より次に利用可能な仮想リネーム・バッファ２４を割り
付ける。ステップ４４において、ＮＢＰＭ回路２２は次
の仮想リネーム・バッファ２４に進む。ステップ４５に
おいて、処理がステップ４２に戻されてＢＰＡＴ２１に
より割り付けられる仮想リネーム・バッファ２４が残っ
ているときは、他の命令をディスパッチさせる。それ以
外は、仮想リネーム・バッファ２４が利用可能になるま
で、処理が停止する。

【００４０】ディスパッチ装置１１２からの命令のディ
スパッチは物理リネーム・レジスタ１２３の数に依存す
ることなく、実施される仮想リネーム・バッファ２４の
数に依存するだけである。その数は図２に示すこの例に
おいてアーキテクチャ・レジスタ１２２の数と同一であ
る。

【００４１】次に図５を参照すると、ステップ３２にお
ける実行フェーズの更なる詳細が示されている。ステッ
プ５１において、実行装置は、命令を割り付けられた仮
想リネーム・バッファ２４と共に受け取る。

【００４２】次に、ステップ５２において、割り付けた
仮想リネーム・バッファ２４により指示されている目標
の物理リネーム・レジスタ１２３がまだ利用可能になっ
ていないときは、停止条件を起動させてもよい。これ
は、物理リネーム・レジスタの仮想ビットがセットされ
ている、又はその逆である間に、その仮想リネーム・バ
ッファの最上位ビットが否定にされているときに、発生
する。例えば、その命令を仮想リネーム・バッファｂ０
に割り付けてもよい。仮想リネーム・バッファｂ０内の
ポインタは０００００となり、物理リネーム・レジスタ
ｂ０を指示する。ステップ５２において、物理リネーム
・レジスタｂ０がセットにされた又は否定にされた仮想
ビットを有するのか否かを判断する。仮想ビットがセッ
トされているのであれば、仮想リネーム・バッファｂ１
６から他の結果を受け取るためにその物理リネーム・レ
ジスタが予約される。他の命令が完了しているときにの
み、仮想ビットが反転されて（この例では否定にされ
て）、ステップ５１において受け取った命令をステップ
５３において実行できるようにさせ、その命令の実行の
結果が物理リネーム・レジスタｂ０に記憶される（ステ
ップ５４）。

【００４３】次に図６を参照すると、完了のステップ３
３が更に詳細に示されている。ステップ６１において、
この命令及びこの命令の前にディスパッチされた全ての
命令が実行されたか否かについてチェックされる。この
命令及び前にディスパッチされた全ての命令を実行し
た、かつ割り込みを発生させていない、かつ解決される
べき分岐が間違っていないときは、処理をステップ６２
に進める。ステップ６２において、物理リネーム・レジ
スタ１２３に記憶されたその命令の結果をアーキテクチ
ャ・レジスタ１２２に書き込む。従って、前述の例にお
いて、ステップ５１において受け取り、かつステップ５
４において物理リネーム・レジスタｂ０に記憶した命令
の結果は、アーキテクチャ・レジスタＲ０がＢＰＡＴ２
１における仮想リネーム・バッファｂ０に割り付けられ
たのであれば、アーキテクチャ・レジスタＲ０に書き込
まれてもよい。その後、ステップ６３において、物理リ
ネーム・レジスタｂ０に対応する仮想ビットは反転され
る。

【００４４】以下は命令のディスパッチ及び仮想リネー
ム・バッファ２４の割り付けに関する他の例である。命
令Ｉ０及びＩ１はディスパッチ装置１１２により以下の
ようにディスパッチされてもよい。 Ｉ０ ａｄｄ Ｒ１、Ｒ２、Ｒ３ Ｉ１ ａｄｄ Ｒ３、Ｒ１、Ｒ２

【００４５】命令Ｉ０はアーキテクチャ・レジスタＲ２
及びＲ３内のオペランドを加算し、かつその結果をアー
キテクチャ・レジスタＲ１に書き込むことである。命令
Ｉ１はアーキテクチャ・レジスタＲ２における値と、ア
ーキテクチャ・レジスタＲ１に記憶した（命令Ｉ０の結
果として発生した）値とを加算して、その結果をアーキ
テクチャ・レジスタＲ３に書き込む。

【００４６】ＢＰＡＴ２１はアーキテクチャ・レジスタ
Ｒ１用の仮想リネーム・バッファｂ０を割り付けること
もできる。次いで、命令Ｉ０及びＩ１は整数装置１１４
のような実行装置のうちの一つに送出される。その後、
命令Ｉ２がディスパッチ装置１１２によりディスパッチ
されてもよい。 Ｉ２ Ｒ６、Ｒ４、Ｒ５

【００４７】命令Ｉ２はＲ４及びＲ５の値を加算し、か
つこれらをＲ６に記憶する。ＢＰＡＴ２１はＲ６を仮想
リネーム・バッファｂ１６に割り付けてもよい。

【００４８】命令Ｉ０に割り付けられた仮想リネーム・
バッファｂ０に対応するポインタは、０００００（物理
リネーム・レジスタｂ０を指示する）であり、一方命令
Ｉ２に割り付けられた仮想リネーム・バッファｂ１６に
対応するポインタは１００００（物理リネーム・レジス
タｂ０を指示する）である。仮想リネーム・バッファｂ
０及びｂ１６の両者は物理リネーム・レジスタ１２３内
の物理リネーム・レジスタｂ０を指示することに注意す
べきである。しかし、ディスパッチ装置１１２からのこ
れら命令Ｉ０及びＩ２のディスパッチは、停止されるこ
となく、継続するようにされ、次いでこれらの命令は整
数装置１１４に転送される。整数装置１１４は命令Ｉ０
を実行し、かつ物理リネーム・レジスタｂ０に対応する
仮想ビットが否定されているのであれば、その結果は物
理リネーム・レジスタｂ０に書き込まれる。命令Ｉ２
は、完了装置１１７により命令Ｉ０が完了され、物理リ
ネーム・レジスタｂ０に記憶されたその結果がアーキテ
クチャ・レジスタＲ０に書き込まれ、物理リネーム・レ
ジスタｂ０が解放されるまで、整数装置１１４によって
処理されない。これを実行すると、物理リネーム・レジ
スタｂ０に対応する仮想ビットは、反転されるので、セ
ットされ、従って命令Ｉ２が実行可能になる。これは、
その結果が物理リネーム・レジスタ（１６進１６）（ｂ
１６）に書き込まれることになるからである。

【００４９】本発明を実施する代表的なハードウエア環
境は、発明の要旨に従ってワークステーション７１３の
典型的なハードウエア構成を示す図７に記載されてい
る。このワークステーション７１３はプロセッサ（ＣＰ
Ｕ）１００（図１を参照）、及びシステム・バス７１２
を介して相互接続された多数の他の装置を有する。図７
に示すワークステーション７１３は、ランダム・アクセ
ス・メモリ（ＲＡＭ）７１４と、読み出し専用メモリ
（ＲＯＭ）７１６と、システム・バス７１２にディスク
装置７２０及びテープ・ドライブ７４０のような周辺装
置を接続する入出力（Ｉ／Ｏ）アダプタ７１８と、キー
・ボード７２４、マウス７２６及び／又はシステム・バ
ス７１２にタッチ・スクリーン装置（図示なし）のよう
なユーザ・インターフェイス装置を接続するインターフ
ェイス・アダプタ７２２と、ワークステーション７１３
をデータ処理ネットワークに接続する通信アダプタ７３
４と、システム・バス７１２をディスプレイ装置７３８
に接続するディスプレイ・アダプタ７３６とを含む。プ
ロセッサ１００は単一の集積回路上に存在していてもよ
い。

【００５０】本発明及びその効果を詳細に説明したが、
請求の範囲により定義されているように本発明の精神及
び範囲から逸脱することなく、ここで種々の変更、置換
及び好感を行うことができることを理解すべきである。

【００５１】まとめとして、本発明の構成に関して以下
の項を開示する。

【００５２】（１） 一組のＮ個の物理リネーム・レジ
スタと、前記Ｎ個の物理リネーム・レジスタのうちの一
つが命令の結果を受け取り得る状態になる前に、前記Ｎ
個の物理リネーム・レジスタのうちの一つを該命令に割
り付ける事前割り付け回路とを含むプロセッサ。 （２） 前記事前割り付け回路はＭ個の仮想リネーム・
バッファを複数の命令に対して割り付ける回路を含み、
ＭはＮより大きい（１）記載のプロセッサ。 （３） 前記事前割り付け回路は、前記Ｍ個の仮想リネ
ーム・バッファを前記複数の命令に割り付けるバッファ
・ポインタ割り付けテーブルと、前記バッファ・ポイン
タ割り付けテーブルに接続され、巡回形式により逐次前
記Ｍ個の仮想リネーム・バッファを割り付けるようにこ
のバッファ・ポインタ割り付けテーブルを制御するバッ
ファ・ポインタ・マネジャとを含む（２）記載のプロセ
ッサ。 （４） 前記Ｎ個の物理リネーム・レジスタの各々は、
１又は１より多くの仮想ビットを含む（２）記載のプロ
セッサ。 （５） 前記Ｍ個の仮想リネーム・バッファの各々は、
前記Ｎ個の物理リネーム・レジスタのうちの一に対する
ポインタを含むように動作可能である（４）記載のプロ
セッサ。 （６） ２又は２より多くの前記Ｍ個の仮想リネーム・
バッファはそれぞれ前記Ｎ個の物理リネーム・レジスタ
のうちの同一のものを指示している（５）記載のプロセ
ッサ。 （７） 前記Ｎ個の物理リネーム・レジスタのうちの同
一のものに関連した仮想ビットは、前記２又は２より多
くの前記Ｍ個の仮想リネーム・バッファのうちのいずれ
が、それに割り付けられた命令の結果を書き込み可能で
あるかを表示している（６）記載のプロセッサ。 （８） 更にＫ個のアーキテクチャ・レジスタを含む
（２）記載のプロセッサ。 （９） Ｋ≧Ｍである（８）記載のプロセッサ。 （10） Ｎ＜Ｋ≦Ｍである（８）記載のプロセッサ。 （11） Ｋ≦Ｎ＜Ｍである（８）記載のプロセッサ。 （12） 前記Ｋ個のアーキテクチャ・レジスタ、前記Ｎ
個の物理リネーム・レジスタ及び前記Ｍ個の仮想リネー
ム・バッファは１又は１より多くの実行装置に関連され
る（８）記載のプロセッサ。 （13） リネーム・レジスタを割り付ける方法におい
て、第１の命令を受け取るステップであって、前記第１
の命令を実行した第１の結果は第１のアーキテクチャ・
レジスタに書き込まれるべきものであるステップと、前
記第１のアーキテクチャ・レジスタに対応するように第
１の仮想リネーム・バッファを割り付けるステップとを
含み、前記第１の仮想リネーム・バッファは第１の物理
リネーム・レジスタに対する第１のポインタを含み、前
記割り付けるステップは、前記第１の物理リネーム・レ
ジスタが前記第１の結果を記憶するために利用可能であ
ってもなくても実行される、リネーム・レジスタを割り
付ける方法。 （14） 更に、前記第１の物理リネーム・レジスタが前
記第１の結果を記憶するために利用可能であるか否かを
判断するステップと、前記第１の物理リネーム・レジス
タが前記第１の結果を記憶するために利用可能であると
きに、前記第１の命令を実行するステップと、前記第１
の命令を実行した前記第１の結果を前記第１の物理リネ
ーム・レジスタに記憶するステップと含む請求項１３記
載の方法。 （15） 更に、前記第１の命令を完了させるステップ
と、前記第１の物理リネーム・レジスタから前記第１の
アーキテクチャ・レジスタに前記第１の結果を書き込む
ステップとを含む（14）記載の方法。 （16） 更に、第２の命令を受け取るステップであっ
て、この第２の命令を実行した第２の結果は第２のアー
キテクチャ・レジスタに書き込まれるべきものであるス
テップと、前記第２のアーキテクチャ・レジスタに対応
するように第２の仮想リネーム・バッファを割り付ける
ステップであって、この第２の仮想リネーム・バッファ
は前記第１の物理リネーム・レジスタに対する第２のポ
インタを含むステップと含む（13）記載の方法。 （17） 更に、前記第１の物理リネーム・レジスタが前
記第１のポインタにより指示された第１のアドレスを有
するか否かを判断するステップと、前記第１の物理リネ
ーム・レジスタが前記第１のポインタにより指示された
前記第１のアドレスを有するときは、前記第１の命令を
実行するステップと、前記第１の命令を実行した前記第
１の結果を前記第１の物理リネーム・レジスタに記憶す
るステップと、前記第１の命令を完了させるステップ
と、前記第１の物理リネーム・レジスタから前記第１の
アーキテクチャ・レジスタに前記第１の結果を書き込み
ステップと、前記第１のアドレスを前記第２のポインタ
により指示された第２のアドレスに変換するステップ
と、前記第２の命令を実行するステップと、前記第１の
物理リネーム・レジスタに前記第２の命令を実行した前
記第２の結果を記憶するステップと、前記第２の命令の
完了させるステップと、前記第２の物理リネーム・レジ
スタから前記第２のアーキテクチャ・レジスタに書き込
むステップとを含む（16）記載の方法。 （18） 前記第１のアーキテクチャ・レジスタは、プロ
セッサにおける実行装置に関連したＫ個のアーキテクチ
ャ・レジスタのうちの一つであり、かつ前記第１の物理
リネーム・レジスタは前記実行装置に関連されたＮ個の
物理リネーム・レジスタのうちの一つであり、かつ前記
第１の仮想リネーム・バッファは前記実行装置に関連し
たＭ個の仮想リネーム・バッファのうちの一つであり、
かつＮ＜Ｍである（13）記載の方法。 （19） 前記完了するステップは、（１）前記第１の命
令、及び前記第１の命令に先行する全ての命令が実行さ
れたか、（２）割り込みが発生したか、及び（３）誤っ
た分岐をしたかについて判断するステップを含む（15）
記載の方法。 （20） プロセッサにおいて、実行装置と、前記実行装
置に関連されたＫ個のアーキテクチャ・レジスタと、前
記実行装置に関連されたＮ個の物理リネーム・レジスタ
と、Ｍ個の仮想リネーム・バッファ（ただし、Ｎ＜Ｍ）
と、第１の命令を受け取るディスパッチ装置であって、
前記第１の命令を実行した第１の結果は前記Ｋ個のアー
キテクチャ・レジスタのうちの第１のものに書き込まれ
るべきものである前記ディスパッチ装置と、前記Ｋ個の
アーキテクチャ・レジスタのうちの前記第１のものに対
応するように前記Ｍ個の仮想リネーム・バッファのうち
の第１のものを割り付けるバッファ・ポインタ割り付け
テーブルであって、前記Ｍ個の仮想リネーム・バッファ
のうちの前記第１のものは前記Ｎ個の物理リネーム・レ
ジスタのうちの第１のものに対する第１のポインタを含
む前記バッファ・ポインタ割り付けテーブルと、前記Ｎ
個の物理リネーム・レジスタの前記第１のものが前記第
１のポインタに対応する第１のアドレスを含むか否かを
判断する回路とを含み、前記実行装置は、前記Ｎ個の物
理リネーム・レジスタのうちの前記第１のものが前記第
１のポインタに対応する前記第１のアドレスを含むとき
に、前記第１の命令を実行するものであって、更に、前
記第１の命令を実行した前記第１の結果を前記Ｎ個の物
理リネーム・レジスタのうちの前記第１のものに記憶す
る回路と、前記第１の命令を完了させる回路と、前記Ｎ
個の物理リネーム・レジスタの前記第１のものから前記
Ｋ個のアーキテクチャ・レジスタのうちの前記第１のも
のに前記第１の結果を書き込み回路とを含み、前記ディ
スパッチ装置は第２の命令を受け取り、前記第２の命令
を実行した第２の結果は前記Ｋ個のアーキテクチャ・レ
ジスタのうちの第２のものに書き込まれるべきものであ
って、前記バッファ・ポインタ割り付けテーブルは、前
記Ｋ個のアーキテクチャ・レジスタのうちの前記第２の
ものに対応するように、前記Ｍ個の仮想リネーム・バッ
ファのうちの第２のものを割り付け、前記Ｍ個の仮想リ
ネーム・バッファのうちの前記第２のものが前記Ｎ個の
物理リネーム・レジスタのうちの前記第１のものに対す
る第２のポインタを含むものであって、更に、前記第１
のアドレスを前記第２のポインタにより指示された第２
のアドレスに変換する回路を含み、前記実行装置は前記
第２の命令を実行するものであって、更に、前記第２の
命令を実行した前記第２の結果を前記Ｎ個の物理リネー
ム・レジスタのうちの前記第１のものに記憶する回路を
含むプロセッサ。

【図面の簡単な説明】

【図１】本発明により構築されたプロセッサを示すブロ
ック形式の図である。

【図２】本発明の一実施例を示すブロックブロック形式
の図である。

【図３】プロセッサ内を通る命令の種々の段階を示すの
フローチャートである。

【図４】図３に示すディスパッチ・ステップを更に詳細
に示すフローチャートである。

【図５】図３に示す実行ステップを更に詳細に示すフロ
ーチャートである。

【図６】図３に示す完了ステップを更に詳細に示すフロ
ーチャートである。

【図７】本発明により構築されたデータ処理システムを
示す図である。

【符号の説明】

２１ ＢＰＡＴ（バッファ・ポインタ・アサインメン
ト・テーブル） ２２ ＮＢＰＭ(次バッファ・ポインタ管理）回路 ２３ バッファ・ポインタ・レジスタ ２４ 仮想リネーム・バッファ ３２ 物理リネーム・レジスタ １００ プロセッサ １０５ ＢＩＵ（バス・インターフェイス装置） １０８ 命令ユニット １０９ 逐次フェッチャー １１１ 命令キュー １１２ ディスパッチ・ユニット １１７ 完了ユニット １２２ アーキテクチャ・レジスタ １２３ 物理リネーム・レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハン・キュー・リー アメリカ合衆国78717、テキサス州、オー スチン、ドーマン・ドライブ 16310 (72)発明者 ダン・キュー・ングイェン アメリカ合衆国78728、テキサス州、オー スチン、ウェルドン・レーン 14308

Claims (20)

【特許請求の範囲】
1. 【請求項１】一組のＮ個の物理リネーム・レジスタと、 前記Ｎ個の物理リネーム・レジスタのうちの一つが命令
   の結果を受け取り得る状態になる前に、前記Ｎ個の物理
   リネーム・レジスタのうちの一つを該命令に割り付ける
   事前割り付け回路とを含むプロセッサ。
2. 【請求項２】前記事前割り付け回路はＭ個の仮想リネー
   ム・バッファを複数の命令に対して割り付ける回路を含
   み、ＭはＮより大きい請求項１記載のプロセッサ。
3. 【請求項３】前記事前割り付け回路は、 前記Ｍ個の仮想リネーム・バッファを前記複数の命令に
   割り付けるバッファ・ポインタ割り付けテーブルと、 前記バッファ・ポインタ割り付けテーブルに接続され、
   巡回形式により逐次前記Ｍ個の仮想リネーム・バッファ
   を割り付けるようにこのバッファ・ポインタ割り付けテ
   ーブルを制御するバッファ・ポインタ・マネジャとを含
   む請求項２記載のプロセッサ。
4. 【請求項４】前記Ｎ個の物理リネーム・レジスタの各々
   は、１又は１より多くの仮想ビットを含む請求項２記載
   のプロセッサ。
5. 【請求項５】前記Ｍ個の仮想リネーム・バッファの各々
   は、前記Ｎ個の物理リネーム・レジスタのうちの一に対
   するポインタを含むように動作可能である請求項４記載
   のプロセッサ。
6. 【請求項６】２又は２より多くの前記Ｍ個の仮想リネー
   ム・バッファはそれぞれ前記Ｎ個の物理リネーム・レジ
   スタのうちの同一のものを指示している請求項５記載の
   プロセッサ。
7. 【請求項７】前記Ｎ個の物理リネーム・レジスタのうち
   の同一のものに関連した仮想ビットは、前記２又は２よ
   り多くの前記Ｍ個の仮想リネーム・バッファのうちのい
   ずれが、それに割り付けられた命令の結果を書き込み可
   能であるかを表示している請求項６記載のプロセッサ。
8. 【請求項８】更にＫ個のアーキテクチャ・レジスタを含
   む請求項２記載のプロセッサ。
9. 【請求項９】Ｋ≧Ｍである請求項８記載のプロセッサ。
10. 【請求項１０】Ｎ＜Ｋ≦Ｍである請求項８記載のプロセ
    ッサ。
11. 【請求項１１】Ｋ≦Ｎ＜Ｍである請求項８記載のプロセ
    ッサ。
12. 【請求項１２】前記Ｋ個のアーキテクチャ・レジスタ、
    前記Ｎ個の物理リネーム・レジスタ及び前記Ｍ個の仮想
    リネーム・バッファは１又は１より多くの実行装置に関
    連される請求項８記載のプロセッサ。
13. 【請求項１３】リネーム・レジスタを割り付ける方法に
    おいて、 第１の命令を受け取るステップであって、前記第１の命
    令を実行した第１の結果は第１のアーキテクチャ・レジ
    スタに書き込まれるべきものであるステップと、 前記第１のアーキテクチャ・レジスタに対応するように
    第１の仮想リネーム・バッファを割り付けるステップと
    を含み、前記第１の仮想リネーム・バッファは第１の物
    理リネーム・レジスタに対する第１のポインタを含み、
    前記割り付けるステップは、前記第１の物理リネーム・
    レジスタが前記第１の結果を記憶するために利用可能で
    あってもなくても実行される、リネーム・レジスタを割
    り付ける方法。
14. 【請求項１４】更に、 前記第１の物理リネーム・レジスタが前記第１の結果を
    記憶するために利用可能であるか否かを判断するステッ
    プと、 前記第１の物理リネーム・レジスタが前記第１の結果を
    記憶するために利用可能であるときに、前記第１の命令
    を実行するステップと、 前記第１の命令を実行した前記第１の結果を前記第１の
    物理リネーム・レジスタに記憶するステップと含む請求
    項１３記載の方法。
15. 【請求項１５】更に、 前記第１の命令を完了させるステップと、 前記第１の物理リネーム・レジスタから前記第１のアー
    キテクチャ・レジスタに前記第１の結果を書き込むステ
    ップとを含む請求項１４記載の方法。
16. 【請求項１６】更に、 第２の命令を受け取るステップであって、この第２の命
    令を実行した第２の結果は第２のアーキテクチャ・レジ
    スタに書き込まれるべきものであるステップと、 前記第２のアーキテクチャ・レジスタに対応するように
    第２の仮想リネーム・バッファを割り付けるステップで
    あって、この第２の仮想リネーム・バッファは前記第１
    の物理リネーム・レジスタに対する第２のポインタを含
    むステップと含む請求項１３記載の方法。
17. 【請求項１７】更に、 前記第１の物理リネーム・レジスタが前記第１のポイン
    タにより指示された第１のアドレスを有するか否かを判
    断するステップと、 前記第１の物理リネーム・レジスタが前記第１のポイン
    タにより指示された前記第１のアドレスを有するとき
    は、前記第１の命令を実行するステップと、 前記第１の命令を実行した前記第１の結果を前記第１の
    物理リネーム・レジスタに記憶するステップと、 前記第１の命令を完了させるステップと、 前記第１の物理リネーム・レジスタから前記第１のアー
    キテクチャ・レジスタに前記第１の結果を書き込みステ
    ップと、 前記第１のアドレスを前記第２のポインタにより指示さ
    れた第２のアドレスに変換するステップと、 前記第２の命令を実行するステップと、 前記第１の物理リネーム・レジスタに前記第２の命令を
    実行した前記第２の結果を記憶するステップと、 前記第２の命令の完了させるステップと、 前記第２の物理リネーム・レジスタから前記第２のアー
    キテクチャ・レジスタに書き込むステップとを含む請求
    項１６記載の方法。
18. 【請求項１８】前記第１のアーキテクチャ・レジスタ
    は、プロセッサにおける実行装置に関連したＫ個のアー
    キテクチャ・レジスタのうちの一つであり、かつ前記第
    １の物理リネーム・レジスタは前記実行装置に関連され
    たＮ個の物理リネーム・レジスタのうちの一つであり、
    かつ前記第１の仮想リネーム・バッファは前記実行装置
    に関連したＭ個の仮想リネーム・バッファのうちの一つ
    であり、かつＮ＜Ｍである請求項１３記載の方法。
19. 【請求項１９】前記完了するステップは、（１）前記第
    １の命令、及び前記第１の命令に先行する全ての命令が
    実行されたか、（２）割り込みが発生したか、及び
    （３）誤った分岐をしたかについて判断するステップを
    含む請求項１５記載の方法。
20. 【請求項２０】プロセッサにおいて、 実行装置と、 前記実行装置に関連されたＫ個のアーキテクチャ・レジ
    スタと、 前記実行装置に関連されたＮ個の物理リネーム・レジス
    タと、 Ｍ個の仮想リネーム・バッファ（ただし、Ｎ＜Ｍ）と、 第１の命令を受け取るディスパッチ装置であって、前記
    第１の命令を実行した第１の結果は前記Ｋ個のアーキテ
    クチャ・レジスタのうちの第１のものに書き込まれるべ
    きものである前記ディスパッチ装置と、 前記Ｋ個のアーキテクチャ・レジスタのうちの前記第１
    のものに対応するように前記Ｍ個の仮想リネーム・バッ
    ファのうちの第１のものを割り付けるバッファ・ポイン
    タ割り付けテーブルであって、前記Ｍ個の仮想リネーム
    ・バッファのうちの前記第１のものは前記Ｎ個の物理リ
    ネーム・レジスタのうちの第１のものに対する第１のポ
    インタを含む前記バッファ・ポインタ割り付けテーブル
    と、 前記Ｎ個の物理リネーム・レジスタの前記第１のものが
    前記第１のポインタに対応する第１のアドレスを含むか
    否かを判断する回路とを含み、 前記実行装置は、前記Ｎ個の物理リネーム・レジスタの
    うちの前記第１のものが前記第１のポインタに対応する
    前記第１のアドレスを含むときに、前記第１の命令を実
    行するものであって、更に、 前記第１の命令を実行した前記第１の結果を前記Ｎ個の
    物理リネーム・レジスタのうちの前記第１のものに記憶
    する回路と、 前記第１の命令を完了させる回路と、 前記Ｎ個の物理リネーム・レジスタの前記第１のものか
    ら前記Ｋ個のアーキテクチャ・レジスタのうちの前記第
    １のものに前記第１の結果を書き込む回路とを含み、 前記ディスパッチ装置は第２の命令を受け取り、前記第
    ２の命令を実行した第２の結果は前記Ｋ個のアーキテク
    チャ・レジスタのうちの第２のものに書き込まれるべき
    ものであって、 前記バッファ・ポインタ割り付けテーブルは、前記Ｋ個
    のアーキテクチャ・レジスタのうちの前記第２のものに
    対応するように、前記Ｍ個の仮想リネーム・バッファの
    うちの第２のものを割り付け、前記Ｍ個の仮想リネーム
    ・バッファのうちの前記第２のものが前記Ｎ個の物理リ
    ネーム・レジスタのうちの前記第１のものに対する第２
    のポインタを含むものであって、更に、 前記第１のアドレスを前記第２のポインタにより指示さ
    れた第２のアドレスに変換する回路を含み、 前記実行装置は前記第２の命令を実行するものであっ
    て、更に、 前記第２の命令を実行した前記第２の結果を前記Ｎ個の
    物理リネーム・レジスタのうちの前記第１のものに記憶
    する回路を含むプロセッサ。