JPH10336026A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10336026A JPH10336026A JP9142109A JP14210997A JPH10336026A JP H10336026 A JPH10336026 A JP H10336026A JP 9142109 A JP9142109 A JP 9142109A JP 14210997 A JP14210997 A JP 14210997A JP H10336026 A JPH10336026 A JP H10336026A
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- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路の同期引き込み速度を速くする。
【解決手段】 同期判定回路５は、基準信号ｆｒと比較
信号ｆｓの位相差を発振出力信号ｆｖを用いて判定し、
同期判定信号ＬＤ0、ＬＤ1として出力する。位相比較器
１０は、同期判定信号ＬＤ0、ＬＤ1より同期状態を検出
し、アップ信号Ｕ 1、ダウン信号Ｄ1のうちの発振出力信
号ｆｖの周波数の増減を妨害する一方の信号をマスクす
るとともに、位相差が一定値以上の場合は、位相比較器
１０の内部の状態をリセットするためのリセット信号を
遅延する遅延量を大きくし、位相差が一定値以下になる
と遅延量を小さくする。
信号ｆｓの位相差を発振出力信号ｆｖを用いて判定し、
同期判定信号ＬＤ0、ＬＤ1として出力する。位相比較器
１０は、同期判定信号ＬＤ0、ＬＤ1より同期状態を検出
し、アップ信号Ｕ 1、ダウン信号Ｄ1のうちの発振出力信
号ｆｖの周波数の増減を妨害する一方の信号をマスクす
るとともに、位相差が一定値以上の場合は、位相比較器
１０の内部の状態をリセットするためのリセット信号を
遅延する遅延量を大きくし、位相差が一定値以下になる
と遅延量を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に出力の分周信号と基準信号の位相差を位相比較器を
用いて検出するＰＬＬ回路に関する。
特に出力の分周信号と基準信号の位相差を位相比較器を
用いて検出するＰＬＬ回路に関する。
【０００２】
【従来の技術】近年、無線通信においては、多チャンネ
ル化にともない、チャンネル切換時高速な引き込み、か
つ発振周波数のキャリアＣとその近傍周波数ノイズＮの
比（ｄＢｃ／Ｈｚで表される）Ｃ／Ｎが高く、比較周波
数成分によるノイズリファレンスリークの少ないスペク
トラム特性をもつＰＬＬ周波数シンセサイザが必要とさ
れている。
ル化にともない、チャンネル切換時高速な引き込み、か
つ発振周波数のキャリアＣとその近傍周波数ノイズＮの
比（ｄＢｃ／Ｈｚで表される）Ｃ／Ｎが高く、比較周波
数成分によるノイズリファレンスリークの少ないスペク
トラム特性をもつＰＬＬ周波数シンセサイザが必要とさ
れている。
【０００３】従来の一般的なＰＬＬ回路ブロック図を図
６に示し、図６中の位相比較器３０の回路図を図７に示
す。
６に示し、図６中の位相比較器３０の回路図を図７に示
す。
【０００４】この従来のＰＬＬ回路は、位相比較器３０
と、チャージポンプ１と、ロウパスフィルタ（ＬＰＦ）
２と、電圧制御発振器（ＶＣＯ）３と、デバイダ４とか
ら構成されている。
と、チャージポンプ１と、ロウパスフィルタ（ＬＰＦ）
２と、電圧制御発振器（ＶＣＯ）３と、デバイダ４とか
ら構成されている。
【０００５】位相比較器３０は、比較信号ｆｓの立ち下
がりエッジと基準信号ｆｒの立ち下がりエッジとを比較
してその位相差を検出し、比較信号ｆｓの位相が基準信
号ｆｒの位相より遅れている場合はその位相差分のパル
ス幅のアップ信号Ｕ2を出力し、比較信号ｆｓの位相が
基準信号ｆｒの位相より進んでいる場合はその位相差分
のパルス幅のダウン信号Ｄ2を出力する。
がりエッジと基準信号ｆｒの立ち下がりエッジとを比較
してその位相差を検出し、比較信号ｆｓの位相が基準信
号ｆｒの位相より遅れている場合はその位相差分のパル
ス幅のアップ信号Ｕ2を出力し、比較信号ｆｓの位相が
基準信号ｆｒの位相より進んでいる場合はその位相差分
のパルス幅のダウン信号Ｄ2を出力する。
【０００６】チャージポンプ１は、直流電圧であるコン
トロール電圧Ｖｃを出力し、アップ信号Ｕ2を入力する
と、アップ用トランジスタがオンしチャージされること
により出力するコントロール電圧Ｖｃの電圧値を増加さ
せ、ダウン信号Ｄ2を入力すると、ダウン用トランジス
タがオンしディスチャージされることにより出力するコ
ントロール電圧ＶCの電圧値を減少させる。
トロール電圧Ｖｃを出力し、アップ信号Ｕ2を入力する
と、アップ用トランジスタがオンしチャージされること
により出力するコントロール電圧Ｖｃの電圧値を増加さ
せ、ダウン信号Ｄ2を入力すると、ダウン用トランジス
タがオンしディスチャージされることにより出力するコ
ントロール電圧ＶCの電圧値を減少させる。
【０００７】ＬＰＦ２は、チャージポンプ１から出力さ
れたコントロール電圧Ｖｃのノイズ成分を除去して出力
する。
れたコントロール電圧Ｖｃのノイズ成分を除去して出力
する。
【０００８】ＶＣＯ３は、入力されるコントロール電圧
Ｖｃにより周波数が制御された信号を発振出力信号ｆｖ
として出力する。
Ｖｃにより周波数が制御された信号を発振出力信号ｆｖ
として出力する。
【０００９】デバイダ４は、発振出力信号ｆｖを１／Ｎ
（Ｎは自然数）分周して比較信号ｆｓとして出力する。
（Ｎは自然数）分周して比較信号ｆｓとして出力する。
【００１０】また、位相比較器３０は、図７に示すよう
に、ＮＡＮＤ回路１５〜１７、３６〜４１と、インバー
タ４２と、入力信号を遅延量ｅだけ遅延させて出力する
遅延回路３２とから構成されている。
に、ＮＡＮＤ回路１５〜１７、３６〜４１と、インバー
タ４２と、入力信号を遅延量ｅだけ遅延させて出力する
遅延回路３２とから構成されている。
【００１１】位相比較器３０では、基準信号ｆｒと比較
信号ｆｓの２つの信号の僅かな位相差を感知することが
できるために遅延量ｅの遅延回路３２を挿入してリセッ
ト信号３１のタイミングを遅くし、ＰＬＬ回路が同期状
態の時にもある程度のパルス信号がアップ信号Ｕ2およ
びダウン信号Ｄ2に出力されるようにしている。
信号ｆｓの２つの信号の僅かな位相差を感知することが
できるために遅延量ｅの遅延回路３２を挿入してリセッ
ト信号３１のタイミングを遅くし、ＰＬＬ回路が同期状
態の時にもある程度のパルス信号がアップ信号Ｕ2およ
びダウン信号Ｄ2に出力されるようにしている。
【００１２】この従来のＰＬＬ回路の動作を図８のタイ
ミングチャートを用いて説明する。
ミングチャートを用いて説明する。
【００１３】基準信号ｆｒより比較信号ｆｓの方が遅れ
ている場合、基準信号ｆｒの立ち下がりによりＮＡＮＤ
演算子１６の入力が全てハイレベルになるためアップ信
号Ｕ 2がロウレベルになる。そして、アップ信号Ｕ2がロ
ウレベルの間チャージポンプ１はＬＰＦ２を通してＶＣ
Ｏ３の発振出力信号ｆｖの周波数が高くなるように動作
する。そして比較信号ｆｓが立ち下がるとＮＡＮＤ演算
子１５、１７の入力が全てハイレベルになるためダウン
信号Ｄ2がハイレベルになり、遅延回路３２から出力さ
れるリセット信号３１は遅延量ｅによる時間だけ遅れて
ロウレベルになる。それにより、ＮＡＮＤ演算子１５、
１６、１７にロウレベル信号が入力されアップ信号Ｕ2
がハイレベル、ダウン信号Ｄ2がロウレベルのロック状
態に戻り、遅延回路３２から出力されるリセット信号３
１もハイレベルに戻る。
ている場合、基準信号ｆｒの立ち下がりによりＮＡＮＤ
演算子１６の入力が全てハイレベルになるためアップ信
号Ｕ 2がロウレベルになる。そして、アップ信号Ｕ2がロ
ウレベルの間チャージポンプ１はＬＰＦ２を通してＶＣ
Ｏ３の発振出力信号ｆｖの周波数が高くなるように動作
する。そして比較信号ｆｓが立ち下がるとＮＡＮＤ演算
子１５、１７の入力が全てハイレベルになるためダウン
信号Ｄ2がハイレベルになり、遅延回路３２から出力さ
れるリセット信号３１は遅延量ｅによる時間だけ遅れて
ロウレベルになる。それにより、ＮＡＮＤ演算子１５、
１６、１７にロウレベル信号が入力されアップ信号Ｕ2
がハイレベル、ダウン信号Ｄ2がロウレベルのロック状
態に戻り、遅延回路３２から出力されるリセット信号３
１もハイレベルに戻る。
【００１４】同様に基準信号ｆｒより比較信号ｆｓの方
が進んでいる場合、ｆｓの立ち下がりによりＮＡＮＤ演
算子１７の入力が全てハイレベルになるためダウン信号
Ｄ2がハイレベルになる。そして、前記ダウン信号Ｄ2が
ハイレベルの間チャージポンプ１はＬＰＦ２を通してＶ
ＣＯの発振出力ｆｖの周波数が低くなるように動作す
る。そして比較信号ｆｒが立ち下がるとＮＡＮＤ演算子
１５、１６の入力が全てハイレベルになるためアップ信
号Ｕ2がロウレベルに、遅延量ｅによる時間だけ遅れて
遅延回路３２の出力であるリセット信号３１がロウレベ
ルになる。それにより、ＮＡＮＤ演算子１６、１７にロ
ウレベル信号が入力されるためダウン信号Ｄ2がロウレ
ベル、アップ信号Ｕ2がハイレベルのロック状態に戻
り、遅延回路３２から出力されるリセット信号３１もハ
イレベルに戻る。
が進んでいる場合、ｆｓの立ち下がりによりＮＡＮＤ演
算子１７の入力が全てハイレベルになるためダウン信号
Ｄ2がハイレベルになる。そして、前記ダウン信号Ｄ2が
ハイレベルの間チャージポンプ１はＬＰＦ２を通してＶ
ＣＯの発振出力ｆｖの周波数が低くなるように動作す
る。そして比較信号ｆｒが立ち下がるとＮＡＮＤ演算子
１５、１６の入力が全てハイレベルになるためアップ信
号Ｕ2がロウレベルに、遅延量ｅによる時間だけ遅れて
遅延回路３２の出力であるリセット信号３１がロウレベ
ルになる。それにより、ＮＡＮＤ演算子１６、１７にロ
ウレベル信号が入力されるためダウン信号Ｄ2がロウレ
ベル、アップ信号Ｕ2がハイレベルのロック状態に戻
り、遅延回路３２から出力されるリセット信号３１もハ
イレベルに戻る。
【００１５】基準信号ｆｒと比較信号ｆｓの２つの信号
が同期している場合は、２つの信号の立ち下がりで、Ｎ
ＡＮＤ演算子１５、１６、１７の入力が全てハイレベル
になるためアップ信号Ｕ2がロウレベル、ダウン信号が
ハイレベルになり、また遅延量ｅによる時間だけ遅れて
遅延回路３２を通してリセット信号３１がロウレベルに
なる。それにより、前記二状態と同様にアップ信号Ｕ2
がハイレベルに、ダウン信号Ｄ2がロウレベルとなるロ
ック状態に戻り、遅延回路３２から出力されるリセット
信号３１もハイレベルに戻る。
が同期している場合は、２つの信号の立ち下がりで、Ｎ
ＡＮＤ演算子１５、１６、１７の入力が全てハイレベル
になるためアップ信号Ｕ2がロウレベル、ダウン信号が
ハイレベルになり、また遅延量ｅによる時間だけ遅れて
遅延回路３２を通してリセット信号３１がロウレベルに
なる。それにより、前記二状態と同様にアップ信号Ｕ2
がハイレベルに、ダウン信号Ｄ2がロウレベルとなるロ
ック状態に戻り、遅延回路３２から出力されるリセット
信号３１もハイレベルに戻る。
【００１６】以上より、基準信号ｆｒより比較信号ｆｓ
の方が遅れている場合のダウン信号Ｄ2のハイレベルの
パルス幅、基準信号ｆｒより比較信号ｆｓの方が進んで
いる場合のアップ信号Ｕ2のロウレベルのパルス幅、同
期時のアップ信号Ｕ2のロウレベルとダウン信号Ｄ2のハ
イレベルのパルスの幅は遅延回路３２の遅延量ｅに比例
して決まる。
の方が遅れている場合のダウン信号Ｄ2のハイレベルの
パルス幅、基準信号ｆｒより比較信号ｆｓの方が進んで
いる場合のアップ信号Ｕ2のロウレベルのパルス幅、同
期時のアップ信号Ｕ2のロウレベルとダウン信号Ｄ2のハ
イレベルのパルスの幅は遅延回路３２の遅延量ｅに比例
して決まる。
【００１７】また遅延量ｅを大きくすると位相同期時に
も、チャージポンプ１にて電流のチャージとディスチャ
ージを同時に行う時間が増加し、図９（ａ）に示すよう
に、ＬＰＦ２で取りきれないノイズが１／（比較信号ｆ
ｒの周波数）（秒）周期に、ＶＣＯ３の発振周波数を制
御するコントロール電圧Ｖｃに乗り、そのノイズが図９
（ｂ）に示すようなリファレンスリークを生じさせる原
因となるため、遅延量ｅは最小限にしなければならな
い。
も、チャージポンプ１にて電流のチャージとディスチャ
ージを同時に行う時間が増加し、図９（ａ）に示すよう
に、ＬＰＦ２で取りきれないノイズが１／（比較信号ｆ
ｒの周波数）（秒）周期に、ＶＣＯ３の発振周波数を制
御するコントロール電圧Ｖｃに乗り、そのノイズが図９
（ｂ）に示すようなリファレンスリークを生じさせる原
因となるため、遅延量ｅは最小限にしなければならな
い。
【００１８】上述したように従来のＰＬＬ回路では、位
相比較器３０は不感帯を無くすために遅延回路３２を備
えている。そのため、基準信号ｆｒに対して比較信号ｆ
ｓが進んでいる場合には、遅延回路３２により位相差分
のハイレベルのパルスがダウン信号Ｄ2として出力され
ているのにも関わらず、遅延回路３２の遅延量に比例し
た分だけの僅かのロウレベルのパルスがアップ信号Ｕ2
として出力されている。
相比較器３０は不感帯を無くすために遅延回路３２を備
えている。そのため、基準信号ｆｒに対して比較信号ｆ
ｓが進んでいる場合には、遅延回路３２により位相差分
のハイレベルのパルスがダウン信号Ｄ2として出力され
ているのにも関わらず、遅延回路３２の遅延量に比例し
た分だけの僅かのロウレベルのパルスがアップ信号Ｕ2
として出力されている。
【００１９】また、基準信号ｆｒに対して比較信号ｆｓ
が遅れている場合も同様に、位相差分のロウレベルのパ
ルスがアップ信号Ｕ2として出力されているのにも関わ
らず、遅延回路３２の遅延量に比例した分のハイレベル
のパルスがダウン信号Ｄ2として出力されている。
が遅れている場合も同様に、位相差分のロウレベルのパ
ルスがアップ信号Ｕ2として出力されているのにも関わ
らず、遅延回路３２の遅延量に比例した分のハイレベル
のパルスがダウン信号Ｄ2として出力されている。
【００２０】そのため、基準信号ｆｒと比較信号ｆｓの
位相差が大きい状態でも、位相比較を行う周期毎にチャ
ージポンプ１のアップ用トランジスタとダウン用トラン
ジスタが同時にオンしてしまい、ＰＬＬ回路における同
期引き込み速度を遅らせる原因となっていた。
位相差が大きい状態でも、位相比較を行う周期毎にチャ
ージポンプ１のアップ用トランジスタとダウン用トラン
ジスタが同時にオンしてしまい、ＰＬＬ回路における同
期引き込み速度を遅らせる原因となっていた。
【００２１】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路では、位相比較器に不感帯を無くすための遅延回路
を設けたことにより、基準信号と比較信号の位相差が大
きい状態でも、位相比較を行う周期毎にチャージポンプ
のアップ用トランジスタとダウン用トランジスタが同時
にオンしてしまい、同期引き込み速度が遅くなるという
問題点があった。
回路では、位相比較器に不感帯を無くすための遅延回路
を設けたことにより、基準信号と比較信号の位相差が大
きい状態でも、位相比較を行う周期毎にチャージポンプ
のアップ用トランジスタとダウン用トランジスタが同時
にオンしてしまい、同期引き込み速度が遅くなるという
問題点があった。
【００２２】本発明の目的は、基準信号と比較信号の位
相差が大きい状態では、位相比較を行う周期毎にチャー
ジポンプのアップ用トランジスタとダウン用トランジス
タが同時にオンすることを防ぎ、同期引き込み速度を速
くしたＰＬＬ回路を提供することである。
相差が大きい状態では、位相比較を行う周期毎にチャー
ジポンプのアップ用トランジスタとダウン用トランジス
タが同時にオンすることを防ぎ、同期引き込み速度を速
くしたＰＬＬ回路を提供することである。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ回路は、基準信号と比較信号の位相
差を発振出力信号を用いて判定し、前記比較信号の位相
が前記基準信号の位相より予め定められた一定値以上遅
れている場合は、第１の同期判定信号をインアクティ
ブ、第２の同期判定信号をアクティブとし、前記比較信
号の位相が前記基準信号の位相より予め定められた一定
値以上進んでいる場合は、第１の同期判定信号をアクテ
ィブ、第２の同期判定信号をインアクティブとし、前記
比較信号の位相と前記基準信号の位相差が予め定められ
た一定値以下の場合は、第１の同期判定信号と第２の同
期判定信号をインアクティブとする同期判定回路と、内
部の状態をリセットするためのリセット信号をある一定
の時間だけ遅延させる遅延回路を有し、前記比較信号と
前記基準信号との位相差を検出し、前記比較信号の位相
が前記基準信号の位相より遅れている場合は前記位相差
分のパルス幅の信号をアップ信号として出力し、前記比
較信号の位相が前記基準信号の位相より進んでいる場合
は前記位相差分のパルス幅の信号をダウン信号として出
力し、前記第１の同期判定信号がアクティブの場合前記
アップ信号をマスクし、前記第２の同期判定信号がアク
ティブの場合前記ダウン信号をマスクする位相比較器
と、直流電圧であるコントロール電圧を出力し、前記ア
ップ信号を入力すると、コントロール電圧の電圧値を増
加させ、前記ダウン信号を入力すると、出力するコント
ロール電圧の電圧値を減少させるチャージポンプと、前
記コントロール電圧により周波数が制御された信号を発
振出力信号として出力する電圧制御発振器と、前記発振
出力信号を分周して前記比較信号として出力するデバイ
ダとから構成される。
に、本発明のＰＬＬ回路は、基準信号と比較信号の位相
差を発振出力信号を用いて判定し、前記比較信号の位相
が前記基準信号の位相より予め定められた一定値以上遅
れている場合は、第１の同期判定信号をインアクティ
ブ、第２の同期判定信号をアクティブとし、前記比較信
号の位相が前記基準信号の位相より予め定められた一定
値以上進んでいる場合は、第１の同期判定信号をアクテ
ィブ、第２の同期判定信号をインアクティブとし、前記
比較信号の位相と前記基準信号の位相差が予め定められ
た一定値以下の場合は、第１の同期判定信号と第２の同
期判定信号をインアクティブとする同期判定回路と、内
部の状態をリセットするためのリセット信号をある一定
の時間だけ遅延させる遅延回路を有し、前記比較信号と
前記基準信号との位相差を検出し、前記比較信号の位相
が前記基準信号の位相より遅れている場合は前記位相差
分のパルス幅の信号をアップ信号として出力し、前記比
較信号の位相が前記基準信号の位相より進んでいる場合
は前記位相差分のパルス幅の信号をダウン信号として出
力し、前記第１の同期判定信号がアクティブの場合前記
アップ信号をマスクし、前記第２の同期判定信号がアク
ティブの場合前記ダウン信号をマスクする位相比較器
と、直流電圧であるコントロール電圧を出力し、前記ア
ップ信号を入力すると、コントロール電圧の電圧値を増
加させ、前記ダウン信号を入力すると、出力するコント
ロール電圧の電圧値を減少させるチャージポンプと、前
記コントロール電圧により周波数が制御された信号を発
振出力信号として出力する電圧制御発振器と、前記発振
出力信号を分周して前記比較信号として出力するデバイ
ダとから構成される。
【００２４】本発明は、比較信号の位相が基準信号の位
相より遅れている場合はハイレベルである第２の同期判
定信号によりダウン信号をマスクしアップ信号のみが出
力されるようにし、前記比較信号の位相が前記基準信号
の位相より進んでいる場合はハイレベルである第１の同
期判定信号によりアップ信号をマスクしダウン信号のみ
が出力されるようにしたものである。
相より遅れている場合はハイレベルである第２の同期判
定信号によりダウン信号をマスクしアップ信号のみが出
力されるようにし、前記比較信号の位相が前記基準信号
の位相より進んでいる場合はハイレベルである第１の同
期判定信号によりアップ信号をマスクしダウン信号のみ
が出力されるようにしたものである。
【００２５】したがって、アップ信号とダウン信号のう
ちの発振出力信号の周渡数の増減の妨げとなる一方の信
号が出力されることがないため、同期引き込み速度を高
速化することができる。
ちの発振出力信号の周渡数の増減の妨げとなる一方の信
号が出力されることがないため、同期引き込み速度を高
速化することができる。
【００２６】また、本発明の実施態様によれば、前記位
相比較器は、前記リセット信号を遅延させる遅延量が、
前記第１および第２の同期判定信号が共にインアクティ
ブの場合より、前記第１または第２の同期判定信号がア
クティブの場合の方が大きくなるように前記遅延回路を
切り替える。
相比較器は、前記リセット信号を遅延させる遅延量が、
前記第１および第２の同期判定信号が共にインアクティ
ブの場合より、前記第１または第２の同期判定信号がア
クティブの場合の方が大きくなるように前記遅延回路を
切り替える。
【００２７】本発明は、基準信号と比較信号の位相差が
ある一定値以上の場合は、第１または第２の同期判定信
号がアクティブとなることにより、リセット信号を遅延
させる遅延量が大きくなるように切り替え、基準信号と
比較信号の位相差が小さくなって第１および第２の同期
判定信号が共にインアクティブになるとリセット信号を
遅延させる遅延量が小さくなるように切り替えるように
したものである。
ある一定値以上の場合は、第１または第２の同期判定信
号がアクティブとなることにより、リセット信号を遅延
させる遅延量が大きくなるように切り替え、基準信号と
比較信号の位相差が小さくなって第１および第２の同期
判定信号が共にインアクティブになるとリセット信号を
遅延させる遅延量が小さくなるように切り替えるように
したものである。
【００２８】したがって、位相比較器の不感帯を無くす
ようにしたままで同期引き込み速度を高速化することが
できる。
ようにしたままで同期引き込み速度を高速化することが
できる。
【００２９】上記目的を達成するために、本発明のＰＬ
Ｌ回路は、基準信号と比較信号の同期状態を発振出力信
号を用いて判定し、該同期状態を同期判定信号として出
力する同期判定回路と、内部の状態をリセットするため
のリセット信号をある一定の時間だけ遅延させる遅延回
路を有し、前記比較信号と前記基準信号との位相差を検
出し、前記比較信号の位相が前記基準信号の位相より遅
れている場合は前記位相差分のパルス幅の信号をアップ
信号として出力し、前記比較信号の位相が前記基準信号
の位相より進んでいる場合は前記位相差分のパルス幅の
信号をダウン信号として出力し、前記同期判定信号によ
り伝達された同期状態が、前記比較信号の位相が前記基
準信号の位相より進んでいる場合は前記アップ信号をマ
スクし、前記比較信号の位相が前記基準信号の位相より
遅れている場合は前記ダウン信号をマスクする位相比較
器と、直流電圧であるコントロール電圧を出力し、前記
アップ信号を入力すると、コントロール電圧の電圧値を
増加させ、前記ダウン信号を入力すると、出力するコン
トロール電圧の電圧値を減少させるチャージポンプと、
前記コントロール電圧により周波数が制御された信号を
発振出力信号として出力する電圧制御発振器と、前記発
振出力信号を分周して前記比較信号として出力するデバ
イダとから構成される。
Ｌ回路は、基準信号と比較信号の同期状態を発振出力信
号を用いて判定し、該同期状態を同期判定信号として出
力する同期判定回路と、内部の状態をリセットするため
のリセット信号をある一定の時間だけ遅延させる遅延回
路を有し、前記比較信号と前記基準信号との位相差を検
出し、前記比較信号の位相が前記基準信号の位相より遅
れている場合は前記位相差分のパルス幅の信号をアップ
信号として出力し、前記比較信号の位相が前記基準信号
の位相より進んでいる場合は前記位相差分のパルス幅の
信号をダウン信号として出力し、前記同期判定信号によ
り伝達された同期状態が、前記比較信号の位相が前記基
準信号の位相より進んでいる場合は前記アップ信号をマ
スクし、前記比較信号の位相が前記基準信号の位相より
遅れている場合は前記ダウン信号をマスクする位相比較
器と、直流電圧であるコントロール電圧を出力し、前記
アップ信号を入力すると、コントロール電圧の電圧値を
増加させ、前記ダウン信号を入力すると、出力するコン
トロール電圧の電圧値を減少させるチャージポンプと、
前記コントロール電圧により周波数が制御された信号を
発振出力信号として出力する電圧制御発振器と、前記発
振出力信号を分周して前記比較信号として出力するデバ
イダとから構成される。
【００３０】本発明は、同期判定信号により伝達された
比較信号と基準信号の同期状態により、アップ信号とダ
ウン信号のうちの発振出力信号の周渡数の増減の妨げと
なる一方の信号をマスクするようにしたものである。
比較信号と基準信号の同期状態により、アップ信号とダ
ウン信号のうちの発振出力信号の周渡数の増減の妨げと
なる一方の信号をマスクするようにしたものである。
【００３１】したがって、同期引き込み速度を高速化す
ることができる。
ることができる。
【００３２】また、本発明の実施態様によれば、前記位
相比較器は、前記同期判定信号により伝達された同期状
態に応じて前記リセット信号を遅延させる遅延量を切り
替える。
相比較器は、前記同期判定信号により伝達された同期状
態に応じて前記リセット信号を遅延させる遅延量を切り
替える。
【００３３】本発明は、同期判定信号により伝達された
基準信号と比較信号の同期状態によ応じてリセット信号
を遅延させる遅延量の大きさをリニアに切り替えるよう
にしたものである。したがって、位相比較器の不感帯を
無くすようにしたままで同期引き込み速度を高速化する
ことができる。
基準信号と比較信号の同期状態によ応じてリセット信号
を遅延させる遅延量の大きさをリニアに切り替えるよう
にしたものである。したがって、位相比較器の不感帯を
無くすようにしたままで同期引き込み速度を高速化する
ことができる。
【００３４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３５】（第１の実施形態）本発明の第１の実施形
態のＰＬＬ回路のブロック図を図１に示す。
態のＰＬＬ回路のブロック図を図１に示す。
【００３６】本発明のＰＬＬ回路は、図６の従来のＰＬ
Ｌ回路に対して、位相比較器３０を位相比較器１０に置
き換え、同期判定回路５を設けたものである。
Ｌ回路に対して、位相比較器３０を位相比較器１０に置
き換え、同期判定回路５を設けたものである。
【００３７】同期判定回路５は、基準信号ｆｒと比較信
号ｆｓの同期状態を発振出力信号ｆｖを基準として用い
ることにより判定し、その同期状態を２ビットの同期判
定信号ＬＤ0、ＬＤ1により出力する。具体的には、基準
信号ｆｒより比較信号ｆｓの方がある一定値以上位相が
遅れている場合は、同期判定信号ＬＤ1をハイレベル、
同期判定信号ＬＤ0をロウレベルとし、基準信号ｆｒよ
り比較信号ｆｓの方がある一定値以上位相が進んでいる
場合は、同期判定信号ＬＤ1をロウレベル、同期判定信
号ＬＤ0をハイレベルとし、基準信号ｆｒと比較信号ｆ
ｓの位相差がある一定値以下の場合は、同期判定信号Ｌ
Ｄ1と同期判定信号ＬＤ0を共にロウレベルとする。
号ｆｓの同期状態を発振出力信号ｆｖを基準として用い
ることにより判定し、その同期状態を２ビットの同期判
定信号ＬＤ0、ＬＤ1により出力する。具体的には、基準
信号ｆｒより比較信号ｆｓの方がある一定値以上位相が
遅れている場合は、同期判定信号ＬＤ1をハイレベル、
同期判定信号ＬＤ0をロウレベルとし、基準信号ｆｒよ
り比較信号ｆｓの方がある一定値以上位相が進んでいる
場合は、同期判定信号ＬＤ1をロウレベル、同期判定信
号ＬＤ0をハイレベルとし、基準信号ｆｒと比較信号ｆ
ｓの位相差がある一定値以下の場合は、同期判定信号Ｌ
Ｄ1と同期判定信号ＬＤ0を共にロウレベルとする。
【００３８】位相比較器１０の回路図を図２に示す。位
相比較器１０は、図７の位相比較器３０に対して、遅延
回路３２を遅延量ａと遅延量ｂの異なる遅延量を有する
遅延回路１４に置き換え、遅延回路１４とＮＡＮＤ演算
子１５との間にマルチプレクサ１３Ａを設け、遅延回路
１４の出力をマルチプレクサ１３Ｂを介してリセット信
号１１として出力するようにし、同期判定信号ＬＤ0が
ハイレベルの時にアップ信号Ｕ1をマスクするためのＯ
Ｒ演算子１８と同期判定信号ＬＤ1がハイレベルの時に
ダウン信号Ｄ1をマスクするためのＯＲ演算子１９とを
設け、同期判定信号ＬＤ0、ＬＤ1の論理和演算を行い、
その演算結果の反転信号を選択信号Ｓ0として出力する
ＮＯＲ演算信号１２とを設けたものである。また、マル
チプレクサ１３Ａ、１３Ｂは、選択信号Ｓ0がロウレベ
ルの場合は、遅延回路１４の遅延量ａの回路を選択し、
選択信号Ｓ0がハイレベルの場合は、遅延回路１４の遅
延量ｂの回路を選択して接続する。
相比較器１０は、図７の位相比較器３０に対して、遅延
回路３２を遅延量ａと遅延量ｂの異なる遅延量を有する
遅延回路１４に置き換え、遅延回路１４とＮＡＮＤ演算
子１５との間にマルチプレクサ１３Ａを設け、遅延回路
１４の出力をマルチプレクサ１３Ｂを介してリセット信
号１１として出力するようにし、同期判定信号ＬＤ0が
ハイレベルの時にアップ信号Ｕ1をマスクするためのＯ
Ｒ演算子１８と同期判定信号ＬＤ1がハイレベルの時に
ダウン信号Ｄ1をマスクするためのＯＲ演算子１９とを
設け、同期判定信号ＬＤ0、ＬＤ1の論理和演算を行い、
その演算結果の反転信号を選択信号Ｓ0として出力する
ＮＯＲ演算信号１２とを設けたものである。また、マル
チプレクサ１３Ａ、１３Ｂは、選択信号Ｓ0がロウレベ
ルの場合は、遅延回路１４の遅延量ａの回路を選択し、
選択信号Ｓ0がハイレベルの場合は、遅延回路１４の遅
延量ｂの回路を選択して接続する。
【００３９】ここで、遅延回路１４の遅延量ａと遅延量
ｂの関係はａ》ｂとなっている。
ｂの関係はａ》ｂとなっている。
【００４０】位相比較器１０は、位相比較器３０の動作
に加えて、同期判定信号ＬＤ0、ＬＤ1により基準信号ｆ
ｒと比較信号ｆｓとの間にある一定値以上の位相差があ
ることを検出すると、内部の状態をリセットするための
リセット信号１１をある一定の遅延量ａをもって遅延さ
せ、同期判定信号ＬＤ0、ＬＤ1により基準信号ｆｒと比
較信号ｆｓとの間の位相差がある一定値以下であること
を検出すると遅延量ｂによりリセット信号１１を遅延さ
せる。また、位相比較器１０は、同期判定信号ＬＤ1が
ハイレベルで同期判定信号ＬＤ0がロウレベルの場合、
アップ信号Ｕ1をマスクし出力されないようにし、同期
判定信号ＬＤ1がロウレベルで同期判定信号ＬＤ0がハイ
レベルの場合、ダウン信号Ｄ1をマスクし出力されない
ようにする。
に加えて、同期判定信号ＬＤ0、ＬＤ1により基準信号ｆ
ｒと比較信号ｆｓとの間にある一定値以上の位相差があ
ることを検出すると、内部の状態をリセットするための
リセット信号１１をある一定の遅延量ａをもって遅延さ
せ、同期判定信号ＬＤ0、ＬＤ1により基準信号ｆｒと比
較信号ｆｓとの間の位相差がある一定値以下であること
を検出すると遅延量ｂによりリセット信号１１を遅延さ
せる。また、位相比較器１０は、同期判定信号ＬＤ1が
ハイレベルで同期判定信号ＬＤ0がロウレベルの場合、
アップ信号Ｕ1をマスクし出力されないようにし、同期
判定信号ＬＤ1がロウレベルで同期判定信号ＬＤ0がハイ
レベルの場合、ダウン信号Ｄ1をマスクし出力されない
ようにする。
【００４１】ここで、同期判定信号ＬＤ0、ＬＤ1と選択
信号Ｓ0との関係を下記の表１に示す。
信号Ｓ0との関係を下記の表１に示す。
【００４２】
【表１】 次に、本実施形態の動作を図２のタイミングチャートを
用いて説明する。
用いて説明する。
【００４３】先ず、基準信号ｆｒより比較信号ｆｓの方
が大きく遅れているダウン状態の場合は、同期判定回路
５により同期判定信号ＬＤ1、ＬＤ0＝１、０に設定され
るため、マルチプレクサ（以下ＭＵＸとする。）１３
Ａ、１３Ｂにより遅延回路１５の遅延量ａの回路が選択
されるとともに、ＬＤ1がハイレベルのためＯＲ演算子
１９はダウン信号Ｄ1をロウレベル固定とする。そし
て、基準信号ｆｒの立ち下がりによりＮＡＮＤ演算子１
６の入力が全てハイレベルとなるためアップ信号Ｕ 1が
ロウレベルになる。そして、アップ信号Ｕ1がロウレベ
ルの間チャージポンプ１はＬＰＦ２を通してＶＣＯ３の
発振出力信号ｆｖの周波数が高くなるように動作する。
が大きく遅れているダウン状態の場合は、同期判定回路
５により同期判定信号ＬＤ1、ＬＤ0＝１、０に設定され
るため、マルチプレクサ（以下ＭＵＸとする。）１３
Ａ、１３Ｂにより遅延回路１５の遅延量ａの回路が選択
されるとともに、ＬＤ1がハイレベルのためＯＲ演算子
１９はダウン信号Ｄ1をロウレベル固定とする。そし
て、基準信号ｆｒの立ち下がりによりＮＡＮＤ演算子１
６の入力が全てハイレベルとなるためアップ信号Ｕ 1が
ロウレベルになる。そして、アップ信号Ｕ1がロウレベ
ルの間チャージポンプ１はＬＰＦ２を通してＶＣＯ３の
発振出力信号ｆｖの周波数が高くなるように動作する。
【００４４】そして、比較信号ｆｓが立ち下がるとＮＡ
ＮＤ演算子１５、１７の入力が全てハイレベルとなるた
め信号Ｄ1Ｂがロウレベルになるが、ダウン信号Ｄ1はロ
ウレベルのままであり、遅延量ａによる時間だけ遅れて
ＭＵＸ１３Ｂの出力であるリセット信号１１がロウレベ
ルになる。それにより、ＰＬＬ回路はダウン状態からア
ツプ信号Ｕ1がハイレベルで、信号Ｄ1Ｂがハイレベルで
あるロック状態に戻り、ＭＵＸ１３から出力されるリセ
ット信号１１もハイレベルに戻る。
ＮＤ演算子１５、１７の入力が全てハイレベルとなるた
め信号Ｄ1Ｂがロウレベルになるが、ダウン信号Ｄ1はロ
ウレベルのままであり、遅延量ａによる時間だけ遅れて
ＭＵＸ１３Ｂの出力であるリセット信号１１がロウレベ
ルになる。それにより、ＰＬＬ回路はダウン状態からア
ツプ信号Ｕ1がハイレベルで、信号Ｄ1Ｂがハイレベルで
あるロック状態に戻り、ＭＵＸ１３から出力されるリセ
ット信号１１もハイレベルに戻る。
【００４５】以上から従来のＰＬＬ回路と比較し、発振
出力信号ｆｖの周波数を低くするための動作中に用いる
遅延量を大きくすることができるのでアップ信号Ｕ1の
ロウレベルの幅を大きくすることができ、発振出力信号
ｆｖの周波数の上昇を加速することができる。
出力信号ｆｖの周波数を低くするための動作中に用いる
遅延量を大きくすることができるのでアップ信号Ｕ1の
ロウレベルの幅を大きくすることができ、発振出力信号
ｆｖの周波数の上昇を加速することができる。
【００４６】また、基準信号ｆｒより比較信号ｆｓの方
が大きく進んでいるアップ状態の場合は、上述同様に同
期判定回路５により同期判定信号ＬＤ1、ＬＤ0＝０、１
に設定され、ＭＵＸ１３Ａ、１３Ｂにより遅延回路１４
の遅延量ａの回路が選択され、ハイレベルである同期判
定信号ＬＤ0がＯＲ演算子１８に入力され、アップ信号
Ｕ1はハイレベル固定となる。そして比較信号ｆｓの立
ち下がりによりＮＡＮＤ演算子１７の入力が全てハイレ
ベルとなるためダウン信号Ｄ1がハイレベルにな、る。
そして、ダウン信号Ｄ1がハイレベルの間チャージポン
プ１はＬＰＦ２を通してＶＣＯ３の発振出力信号ｆｖの
周波数が低くなるように動作する。
が大きく進んでいるアップ状態の場合は、上述同様に同
期判定回路５により同期判定信号ＬＤ1、ＬＤ0＝０、１
に設定され、ＭＵＸ１３Ａ、１３Ｂにより遅延回路１４
の遅延量ａの回路が選択され、ハイレベルである同期判
定信号ＬＤ0がＯＲ演算子１８に入力され、アップ信号
Ｕ1はハイレベル固定となる。そして比較信号ｆｓの立
ち下がりによりＮＡＮＤ演算子１７の入力が全てハイレ
ベルとなるためダウン信号Ｄ1がハイレベルにな、る。
そして、ダウン信号Ｄ1がハイレベルの間チャージポン
プ１はＬＰＦ２を通してＶＣＯ３の発振出力信号ｆｖの
周波数が低くなるように動作する。
【００４７】そして、基準信号ｆｒが立ち下がるとＮＡ
ＮＤ演算子１５、１６の全ての入力がハイレベルとなる
ため信号Ｕ1Ｂがロウレベルになるが、アップ信号Ｕ1は
ハイレベルのままであり、遅延量ａを持つてＭＵＸ１３
Ｂのリセット信号１１がロウレベルになる。それによ
り、ダウン信号Ｄ1がロウレベルに、アップ信号Ｕ1がハ
イレベルのロック状態に戻り、ＭＵＸ１３のリセット信
号１１もハイレベルに戻る。
ＮＤ演算子１５、１６の全ての入力がハイレベルとなる
ため信号Ｕ1Ｂがロウレベルになるが、アップ信号Ｕ1は
ハイレベルのままであり、遅延量ａを持つてＭＵＸ１３
Ｂのリセット信号１１がロウレベルになる。それによ
り、ダウン信号Ｄ1がロウレベルに、アップ信号Ｕ1がハ
イレベルのロック状態に戻り、ＭＵＸ１３のリセット信
号１１もハイレベルに戻る。
【００４８】以上から従来と比較し、発振出力信号ｆｖ
の周波数を高くするための動作中に用いる遅延量を大き
くすることができるのでダウン信号Ｄ1のロウレベルの
幅を大きくすることができ、発振出力信号ｆｖの周波数
の減少を加速することができる。
の周波数を高くするための動作中に用いる遅延量を大き
くすることができるのでダウン信号Ｄ1のロウレベルの
幅を大きくすることができ、発振出力信号ｆｖの周波数
の減少を加速することができる。
【００４９】そして、基準信号ｆｒと比較信号ｆｓの位
相差がある一定値以下であるロック状態の場合、同期判
定回路５により同期判定信号ＬＤ1、ＬＤ0＝０、０に設
定され、ＭＵＸ１３Ａ、１３Ｂにより遅延回路１４では
不感帯をなくすのに最小限な遅延量である遅延量ｂの回
路が選択される。この条件で基準信号ｆｒより比較信号
ｆｓの方がやや遅れている場合、基準信号ｆｒの立ち下
がりによりＮＡＮＤ演算子１６の入力全てがハイレベル
となり、アップ信号Ｕ1がロウレベルになる。その後、
比較信号ｆｓが立ち下がるとＮＡＮＤ演算子１５、１７
の入力が全てハイレベルとなりダウン信号Ｄ1がハイレ
ベルに、遅延量ｂによる時間だけ遅れてＭＵＸ１３Ｂの
リセット信号１１がロウレベルになる。それにより、動
作状態からアップ信号Ｕ1がハイレベルで、ダウン信号
Ｄ1がロウレベルであるロック状態に戻り、リセット信
号１１もハイレベルに戻る。
相差がある一定値以下であるロック状態の場合、同期判
定回路５により同期判定信号ＬＤ1、ＬＤ0＝０、０に設
定され、ＭＵＸ１３Ａ、１３Ｂにより遅延回路１４では
不感帯をなくすのに最小限な遅延量である遅延量ｂの回
路が選択される。この条件で基準信号ｆｒより比較信号
ｆｓの方がやや遅れている場合、基準信号ｆｒの立ち下
がりによりＮＡＮＤ演算子１６の入力全てがハイレベル
となり、アップ信号Ｕ1がロウレベルになる。その後、
比較信号ｆｓが立ち下がるとＮＡＮＤ演算子１５、１７
の入力が全てハイレベルとなりダウン信号Ｄ1がハイレ
ベルに、遅延量ｂによる時間だけ遅れてＭＵＸ１３Ｂの
リセット信号１１がロウレベルになる。それにより、動
作状態からアップ信号Ｕ1がハイレベルで、ダウン信号
Ｄ1がロウレベルであるロック状態に戻り、リセット信
号１１もハイレベルに戻る。
【００５０】同様に同期判定信号がロック状態（同期判
定信号ＬＤ1、ＬＤ0＝０、０）で基準信号ｆｒより比較
信号ｆｓの方がやや進んでいる場合、比較信号ｆｓの立
ち下がりによりＮＡＮＤ演算子１７の全ての入力がハイ
レベルとなりダウン信号Ｄ1がハイレベルになる。そし
て基準信号ｆｒが立ち下がるとＮＡＮＤ演算子１５、１
６の全ての入力がハイレベルとなるためダウン信号Ｄ1
がハイレベルになり、遅延量ｂによる時間だけ遅れてＭ
ＵＸ１３Ｂのリセット信号１１がロウレベルになる。そ
れにより、動作状態からアップ信号Ｕ1がハイレベル
で、ダウン信号Ｄ1がロウレベルであるロック状態に戻
り、リセット信号１１もハイレベルに戻る。
定信号ＬＤ1、ＬＤ0＝０、０）で基準信号ｆｒより比較
信号ｆｓの方がやや進んでいる場合、比較信号ｆｓの立
ち下がりによりＮＡＮＤ演算子１７の全ての入力がハイ
レベルとなりダウン信号Ｄ1がハイレベルになる。そし
て基準信号ｆｒが立ち下がるとＮＡＮＤ演算子１５、１
６の全ての入力がハイレベルとなるためダウン信号Ｄ1
がハイレベルになり、遅延量ｂによる時間だけ遅れてＭ
ＵＸ１３Ｂのリセット信号１１がロウレベルになる。そ
れにより、動作状態からアップ信号Ｕ1がハイレベル
で、ダウン信号Ｄ1がロウレベルであるロック状態に戻
り、リセット信号１１もハイレベルに戻る。
【００５１】最後に基準信号ｆｒと比較信号ｆｓの２つ
のが同期している場合は、上記同様に同期判定信号ＬＤ
0、ＬＤ1はロック状態であり、遅延回路１４では遅延量
ｂが選択される。そして、２つの信号の立ち下がりで、
ＮＡＮＤ演算子１５、１６、１７の入力全てがハイレベ
ルとなるためアップ信号Ｕ1がロウレベル、ダウン信号
Ｄ1がハイレベルになり、遅延量ｂによる時間だけ遅れ
てＭＵＸ１３Ｂのリセット信号１１がロウレベルにな
る。それにより、上記の２つの状態と同様にダウン信号
Ｄ1がロウレベルに、アップ信号Ｕ1がハイレベルのロッ
ク状態に戻り、リセット信号１１もハイレベルに戻る。
のが同期している場合は、上記同様に同期判定信号ＬＤ
0、ＬＤ1はロック状態であり、遅延回路１４では遅延量
ｂが選択される。そして、２つの信号の立ち下がりで、
ＮＡＮＤ演算子１５、１６、１７の入力全てがハイレベ
ルとなるためアップ信号Ｕ1がロウレベル、ダウン信号
Ｄ1がハイレベルになり、遅延量ｂによる時間だけ遅れ
てＭＵＸ１３Ｂのリセット信号１１がロウレベルにな
る。それにより、上記の２つの状態と同様にダウン信号
Ｄ1がロウレベルに、アップ信号Ｕ1がハイレベルのロッ
ク状態に戻り、リセット信号１１もハイレベルに戻る。
【００５２】以上のように、基準信号ｆｒと比較信号ｆ
ｓの位相差が大きい場合は、位相比較器１０の遅延回路
１４では遅延量の大きい遅延量ａが選択されるととも
に、発振周渡数の増減の妨げとなる一方の信号をマスク
する。基準信号ｆｒと比較信号ｆｓの位相差が小さくな
って同期判定信号ＬＤ0、ＬＤ1がロック状態となると位
相比較器１０の遅延回路１４は遅延量の小さい遅延量ｂ
を選択し、不感帯のない範囲でリファレンスリークを抑
えることができ、出力発振信号ｆｖのスペクトラム特性
を劣化させることなく、同期引き込みを高速化すること
ができる。
ｓの位相差が大きい場合は、位相比較器１０の遅延回路
１４では遅延量の大きい遅延量ａが選択されるととも
に、発振周渡数の増減の妨げとなる一方の信号をマスク
する。基準信号ｆｒと比較信号ｆｓの位相差が小さくな
って同期判定信号ＬＤ0、ＬＤ1がロック状態となると位
相比較器１０の遅延回路１４は遅延量の小さい遅延量ｂ
を選択し、不感帯のない範囲でリファレンスリークを抑
えることができ、出力発振信号ｆｖのスペクトラム特性
を劣化させることなく、同期引き込みを高速化すること
ができる。
【００５３】（第２の実施形態）図４に本発明の第２の
実施形態のＰＬＬ回路のブロック図を示す。本実施形態
は、図１の第１の実施形態に対して、同期判定回路５
を、同期判定の状態をｎ（ｎ≧３）本の同期判定信号Ｌ
Ｄ0〜ＬＤn-1により伝達することのできる同期判定回路
６に置き換え、位相比較器１０を、同期判定信号ＬＤ0
〜ＬＤn-1により伝達された同期状態によりリセット信
号を遅延する遅延量およびアップ信号Ｕ1またはダウン
信号Ｄ1をマスクする設定を決定するようにしたもので
ある。ここで、同期判定回路６は、同期判定の状態を最
大２nまで設定することができる。
実施形態のＰＬＬ回路のブロック図を示す。本実施形態
は、図１の第１の実施形態に対して、同期判定回路５
を、同期判定の状態をｎ（ｎ≧３）本の同期判定信号Ｌ
Ｄ0〜ＬＤn-1により伝達することのできる同期判定回路
６に置き換え、位相比較器１０を、同期判定信号ＬＤ0
〜ＬＤn-1により伝達された同期状態によりリセット信
号を遅延する遅延量およびアップ信号Ｕ1またはダウン
信号Ｄ1をマスクする設定を決定するようにしたもので
ある。ここで、同期判定回路６は、同期判定の状態を最
大２nまで設定することができる。
【００５４】また、位相比較器２０は第１の実施形態の
位相比較器１０に対し、遅延回路１４を、最大２n-1個
の異なる遅延量を有する回路からなる遅延回路２４に置
き換え、ＮＯＲ演算子１２を、同期判定信号ＬＤ0〜Ｌ
Ｄn-1により伝達された同期判定状態により遅延回路２
４においてどの遅延量の回路を選択するかを決定するｎ
−１ビットの選択信号Ｓ0〜Ｓn-2を出力する選択信号生
成回路２２に置き換え、ＭＵＸ１３Ａ、１３Ｂを選択信
号Ｓ0〜Ｓn-2により遅延回路２４の遅延量の異なる回路
を選択して接続するＭＵＸ２３Ａ、２３Ｂに置き換え、
同期判定信号ＬＤ 0〜ＬＤn-1により伝達された同期判定
状態によりアップ信号Ｕ1をマスクするためのマスク信
号ＭＵまたはダウン信号Ｄ1をマスクするためのマスク
信号ＭＤを出力する信号マスク制御回路２８とを設けた
ものである。
位相比較器１０に対し、遅延回路１４を、最大２n-1個
の異なる遅延量を有する回路からなる遅延回路２４に置
き換え、ＮＯＲ演算子１２を、同期判定信号ＬＤ0〜Ｌ
Ｄn-1により伝達された同期判定状態により遅延回路２
４においてどの遅延量の回路を選択するかを決定するｎ
−１ビットの選択信号Ｓ0〜Ｓn-2を出力する選択信号生
成回路２２に置き換え、ＭＵＸ１３Ａ、１３Ｂを選択信
号Ｓ0〜Ｓn-2により遅延回路２４の遅延量の異なる回路
を選択して接続するＭＵＸ２３Ａ、２３Ｂに置き換え、
同期判定信号ＬＤ 0〜ＬＤn-1により伝達された同期判定
状態によりアップ信号Ｕ1をマスクするためのマスク信
号ＭＵまたはダウン信号Ｄ1をマスクするためのマスク
信号ＭＤを出力する信号マスク制御回路２８とを設けた
ものである。
【００５５】ここで、マスク信号ＭＵがハイレベルにな
るとアップ信号Ｕ1はハイレベルに固定され、マスク信
号ＭＤがハイレベルになるとダウン信号Ｄ1はロウレベ
ルに固定される。
るとアップ信号Ｕ1はハイレベルに固定され、マスク信
号ＭＤがハイレベルになるとダウン信号Ｄ1はロウレベ
ルに固定される。
【００５６】上記第１の実施形態では、同期状態を２ビ
ットの同期判定信号により伝達したが、本実施形態では
ｎ−１ビットの同期判定信号により伝達するようにした
ものである。そのため、本実施形態は、第１の実施形態
よりもリニアに近い遅延回路の切換が可能となり、出力
発振信号ｆｖのスペクトラム特性を劣化させることな
く、同期引き込みをより高速化することができる。
ットの同期判定信号により伝達したが、本実施形態では
ｎ−１ビットの同期判定信号により伝達するようにした
ものである。そのため、本実施形態は、第１の実施形態
よりもリニアに近い遅延回路の切換が可能となり、出力
発振信号ｆｖのスペクトラム特性を劣化させることな
く、同期引き込みをより高速化することができる。
【００５７】また、上記第１および第２の実施形態で
は、アップ信号Ｕ1またはダウン信号Ｄ1のマスクと同期
状態に応じた遅延量の切り替えの両方を行っているが、
どちらか一方のみを用いても従来よりは、同期引き込み
を高速化することができる。
は、アップ信号Ｕ1またはダウン信号Ｄ1のマスクと同期
状態に応じた遅延量の切り替えの両方を行っているが、
どちらか一方のみを用いても従来よりは、同期引き込み
を高速化することができる。
【００５８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、出力発振信号のスペクトラム特性を劣化させるこ
となく、同期引き込みを高速化することができる。
路は、出力発振信号のスペクトラム特性を劣化させるこ
となく、同期引き込みを高速化することができる。
【図１】本発明の第１の実施形態のＰＬＬ回路のブロッ
ク図である。
ク図である。
【図２】図１中の位相比較器１０の回路図である。
【図３】図１中のの位相比較器１０の動作を示したタイ
ミングチャートである。
ミングチャートである。
【図４】本発明の第２の実施形態のＰＬＬ回路のブロッ
ク図である。
ク図である。
【図５】図４中のの位相比較器２０の回路図である。
【図６】従来のＰＬＬ回路のブロック図である。
【図７】図６中の位相比較器３０の回路図である。
【図８】図６中のの位相比較器３０の動作を示したタイ
ミングチャートである。
ミングチャートである。
【図９】コントロール電圧Ｖｃの伝搬ノイズ例を示した
図（図９（ａ））およびＶＣＯ３のリファレンスリーク
例を示した図（図９（ｂ））である。
図（図９（ａ））およびＶＣＯ３のリファレンスリーク
例を示した図（図９（ｂ））である。
１ チャージポンプ ２ ロウパスフィルタ（ＬＰＦ） ３ 電圧制御発振器（ＶＣＯ） ４ デバイダ ５ 同期判定回路 １０ 位相比較器 １１ リセット信号 １２ ＮＯＲ演算子 １３Ａ、１３Ｂ マルチプレクサ（ＭＵＸ） １４ 遅延回路 １５、１６、１７ ＮＡＮＤ演算子 １８、１９ ＯＲ演算子 ２０ 位相比較器 ２２ 選択信号生成回路 ２３Ａ、２３Ｂ マルチプレクサ（ＭＵＸ） ２４ 遅延回路 ２８、２９ ＯＲ演算子 ３０ 位相比較器 ３１ リセット信号 ３２ 遅延回路 ３４ 信号マスク制御回路 ３６〜４１ ＮＡＮＤ演算子 ４２ インバータ ｆｒ 基準信号 ｆｓ 比較信号 ｆｖ 発振出力信号 ＶC コントロール電圧 Ｕ1、Ｕ2 アップ信号 Ｄ1、Ｄ2 ダウン信号 ＬＤ0〜ＬＤn-1 同期判定信号 Ｓ0〜Ｓn-2 選択信号 ＭＵ、ＭＤ マスク信号
Claims (4)
- 【請求項１】 基準信号と比較信号の位相差を発振出力
信号を用いて判定し、前記比較信号の位相が前記基準信
号の位相より予め定められた一定値以上遅れている場合
は、第１の同期判定信号をインアクティブ、第２の同期
判定信号をアクティブとし、前記比較信号の位相が前記
基準信号の位相より予め定められた一定値以上進んでい
る場合は、第１の同期判定信号をアクティブ、第２の同
期判定信号をインアクティブとし、前記比較信号の位相
と前記基準信号の位相差が予め定められた一定値以下の
場合は、第１の同期判定信号と第２の同期判定信号をイ
ンアクティブとする同期判定回路と、 内部の状態をリセットするためのリセット信号をある一
定の時間だけ遅延させる遅延回路を有し、前記比較信号
と前記基準信号との位相差を検出し、前記比較信号の位
相が前記基準信号の位相より遅れている場合は前記位相
差分のパルス幅の信号をアップ信号として出力し、前記
比較信号の位相が前記基準信号の位相より進んでいる場
合は前記位相差分のパルス幅の信号をダウン信号として
出力し、前記第１の同期判定信号がアクティブの場合前
記アップ信号をマスクし、前記第２の同期判定信号がア
クティブの場合前記ダウン信号をマスクする位相比較器
と、 直流電圧であるコントロール電圧を出力し、前記アップ
信号を入力すると、コントロール電圧の電圧値を増加さ
せ、前記ダウン信号を入力すると、出力するコントロー
ル電圧の電圧値を減少させるチャージポンプと、 前記コントロール電圧により周波数が制御された信号を
発振出力信号として出力する電圧制御発振器と、 前記発振出力信号を分周して前記比較信号として出力す
るデバイダとから構成されるＰＬＬ回路。 - 【請求項２】 前記位相比較器は、前記リセット信号を
遅延させる遅延量が、前記第１および第２の同期判定信
号が共にインアクティブの場合より、前記第１または第
２の同期判定信号がアクティブの場合の方が大きくなる
ように前記遅延回路を切り替える請求項１記載のＰＬＬ
回路。 - 【請求項３】 基準信号と比較信号の同期状態を発振出
力信号を用いて判定し、該同期状態を同期判定信号とし
て出力する同期判定回路と、 内部の状態をリセットするためのリセット信号をある一
定の時間だけ遅延させる遅延回路を有し、前記比較信号
と前記基準信号との位相差を検出し、前記比較信号の位
相が前記基準信号の位相より遅れている場合は前記位相
差分のパルス幅の信号をアップ信号として出力し、前記
比較信号の位相が前記基準信号の位相より進んでいる場
合は前記位相差分のパルス幅の信号をダウン信号として
出力し、前記同期判定信号により伝達された同期状態
が、前記比較信号の位相が前記基準信号の位相より進ん
でいる場合は前記アップ信号をマスクし、前記比較信号
の位相が前記基準信号の位相より遅れている場合は前記
ダウン信号をマスクする位相比較器と、 直流電圧であるコントロール電圧を出力し、前記アップ
信号を入力すると、コントロール電圧の電圧値を増加さ
せ、前記ダウン信号を入力すると、出力するコントロー
ル電圧の電圧値を減少させるチャージポンプと、 前記コントロール電圧により周波数が制御された信号を
発振出力信号として出力する電圧制御発振器と、 前記発振出力信号を分周して前記比較信号として出力す
るデバイダとから構成されるＰＬＬ回路。 - 【請求項４】 前記位相比較器は、前記同期判定信号に
より伝達された同期状態に応じて前記リセット信号を遅
延させる遅延量を切り替える請求項１記載のＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142109A JP3006542B2 (ja) | 1997-05-30 | 1997-05-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142109A JP3006542B2 (ja) | 1997-05-30 | 1997-05-30 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336026A true JPH10336026A (ja) | 1998-12-18 |
| JP3006542B2 JP3006542B2 (ja) | 2000-02-07 |
Family
ID=15307639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142109A Expired - Fee Related JP3006542B2 (ja) | 1997-05-30 | 1997-05-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006542B2 (ja) |
-
1997
- 1997-05-30 JP JP9142109A patent/JP3006542B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3006542B2 (ja) | 2000-02-07 |
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