JPH10335509A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】いわゆるダブルセルフアライン構造のエミッタ
電極形成においても、ＭＩＳトランジスタ上の層間絶縁
層の絶縁不良を有効に防止する。 【解決手段】ベース電極のエッチング阻止膜をＭＩＳト
ランジスタ領域に残存させ、この残存膜をエミッタ電極
加工時のエッチング阻止膜として再度、用いる。具体的
には、まず第１の層間絶縁層８に第１の開口部８ａを形
成し、当該開口部を被膜するベース電極１２と第２の層
間絶縁層１３（オフセット絶縁層）を順に成膜、エッチ
ングして第２の開口部１２ｂを形成し、その内壁に側壁
スペーサ１４を形成した後、ベース電極１２を、その上
面に第２の層間絶縁層１３を残したかたちでパターンニ
ングする。そして、エミッタ電極１６となる導電層を成
膜し、その表面をライトエッチングした後、低抵抗化層
を成膜し下層の導電層とともに所定パターンにエッチン
グする。

Description

【発明の詳細な説明】 【発明の属する技術分野】

【０００１】本発明は、いわゆるＢｉＣＭＯＳデバイス
に代表される、ＭＩＳトランジスタとバイポーラトラン
ジスタが同一基板上に形成された半導体装置の製造方法
に係り、例えば高速ロジックデバイス、高速ＳＲＡＭ等
の信頼性向上、歩留改善を目的とした層間膜の絶縁不良
防止技術に関する。

【０００２】

【従来の技術】ＢｉＣＭＯＳデバイスでは、電子情報通
信学会 技術研究報告SDM93-151 ICD93-145 1993-11 に
開示されているように、工程削減のためにバイポーラト
ランジスタの電極層とＭＯＳトランジスタ形成領域に用
いる配線層を共用する場合が多い。

【０００３】上記文献には、Poly３配線により、エミッ
タ電極層とＭＯＳトランジスタ形成領域のＧＮＤ配線層
を共用している例が開示されている。この例では、エミ
ッタ電極（Poly３）は、ベース電極（Poly２）に対しセ
ルフアラインでＳｉＯ₂ サイドウォールにより分離され
ている。したがって、サイドウォールをＳｉＯ₂ 膜のエ
ッチバックにより形成した後に、ベース電極とエミッタ
電極間の層間の絶縁を十分にとるためには、予め両電極
間に充分な厚さのオフセットＳｉＯ₂ 層を形成する必要
がある。

【０００４】ところが、このバイポーラトランジスタで
は必須となるオフセットＳｉＯ₂ 層が、ＭＯＳトランジ
スタ形成領域においては、メモリセル部分で層間絶縁層
を必要以上に厚くする。このため、その後、第１のＡｌ
配線層（１ＡＬ）をＭＯＳトランジスタに接続させる際
の段差、例えばビットコンタクト孔が深くなり、また上
記文献にも開示されているタングステン（Ｗ）による金
属プラグについて、充分な埋め込み形状を得ることが難
しくなる。

【０００５】この問題を解決するには、ＭＯＳトランジ
スタ形成領域にはオフセットＳｉＯ₂ 層が形成されない
ようにするか、この領域のオフセットＳｉＯ₂ 層を後で
除去した後、ポリサイド構造のエミッタ電極を形成する
とよい。

【０００６】

【発明が解決しようとする課題】このエミッタ電極の形
成に採用されるポリサイド構造は、ポリシリコン膜上に
ＷＳｉ等の低抵抗化層を積層させたもので、低抵抗配線
技術として半導体デバイスに広く用いられている。図２
６は、エミッタ電極の下層膜となるポリシリコン成膜時
の様子を、ＭＯＳトランジスタ形成領域において模式的
に示す図である。

【０００７】ＭＯＳトランジスタのゲート電極１００上
には、第１の層間絶縁層１０１を介してエミッタ電極の
下層膜となるポリシリコン１０２が成膜され、オフセッ
トＳｉＯ₂ 層は上述した理由により介在していない。し
かも、このエミッタ電極の下層膜となるポリシリコン膜
１０２（Poly３）は、通常、積層配線の段差を緩和する
ために、ゲート電極を構成するPoly１、及び図示せぬベ
ース電極となるPoly２よりも薄く形成されている。

【０００８】一般に、ポリシリコン膜は、その成膜後に
表面が薄い自然酸化膜で覆われている。この自然酸化膜
が存在したままＷＳｉ等のシリサイド層を成膜すると、
自然酸化膜により、ウォーターマークと称される染み状
のパターン異常が発生することがある。したがって、希
フッ酸等のエッチャントを用いてポリシリコン膜表面を
薄くライトエッチングして自然酸化膜を除去した後、Ｗ
Ｓｉ等のシリサイド層を成膜する必要がある。しかし、
図２６（ａ）に示すように、ポリシリコン膜１０２が比
較的に薄くしかもポーラスな膜質の場合、このライトエ
ッチング時にポリシリコン膜１０２に穴があき、下層側
の第１の層間絶縁層１０１をエッチングして、その絶縁
耐性を劣化させる危険性が高くなる。

【０００９】このライトエッチングにともなう第１の層
間絶縁層１０１の絶縁不良を防止するには、図２６
（ｂ）に示すように、ポリシリコン膜１０２との間にエ
ッチング速度が遅い膜、例えば窒化シリコン膜１０３を
薄く介在させておくことが有効であると考えられる。と
ころが、上記したＢｉＣＭＯＳデバイスでは、エミッタ
電極を基板と接触させるエミッタコンタクトを、酸化シ
リコン膜等のエッチバックによりベース電極に対してセ
ルフアラインで達成する、いわゆるダブルセルフアライ
ン構造を用いていることから、エッチング阻止を目的と
した窒化シリコン膜を介在させることは非常に困難であ
る。なぜなら、エミッタ電極のポリシリコン成膜前に、
窒化シリコン膜を成膜すると、せっかくセルフアライン
で形成したエミッタコンタクトを塞いでしまうことにな
るからである。

【００１０】以上述べてきた如く、本発明は、ＭＩＳ(M
etal-Insulator-Semiconductor) トランジスタ形成領域
の層間絶縁層厚を必要以上に増大させることなく同一基
板上に形成されるバイポーラトランジスタについて、そ
のエミッタ電極となる導電層をＭＩＳトランジスタの配
線層として利用する半導体装置の製造工程効率化に付随
したもので、バイポーラトランジスタのエミッタ電極形
成時におけるＭＩＳトランジスタの絶縁不良防止技術に
関与する。そして、本発明の目的とするところは、いわ
ゆるダブルセルフアライン構造のエミッタ電極形成にお
いても、ＭＩＳトランジスタ上の層間絶縁層の絶縁不良
を有効に防止できる半導体装置の製造方法を提供するこ
とである。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、ベース電極となる導電層の下に設けら
れ、その加工時のエッチング阻止を目的とした耐エッチ
ング性の高い膜をＭＩＳトランジスタ領域に残存させ、
この残存させたエッチング阻止膜を、エミッタ電極とな
る導電層のエッチング時のストッパに再度、利用するこ
ととしている。

【００１２】すなわち、本発明に係る半導体装置の製造
方法は、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）を覆う第１の層間絶縁層とエッチング阻止膜とを順
に成膜した後、当該第１の層間絶縁層およびエッチング
阻止膜について、バイポーラトランジスタのベースとな
る基板領域上に第１の開口部を形成し、当該第１の開口
部により表出した前記基板領域、及び前記第１の層間絶
縁層上に、ベース電極となる導電層と第２の層間絶縁層
（オフセット絶縁層）を順に成膜し、前記第２の層間絶
縁層および前記導電層をエッチングして、前記第１の開
口部内に第２の開口部を形成した後、当該第２の開口部
の内壁における絶縁性の側壁スペーサの形成と、第１の
開口部を含む位置に所定パターンを残して周囲の前記第
２の層間絶縁層および前記導電層を除去する第２の層間
絶縁層およびベース電極のパターンニングとを行い、そ
の後、エミッタ電極となる導電層を、前記側壁スペーサ
の形成によって前記第２の開口部内に表出する基板領域
に接触させたかたちで成膜し、成膜した導電層表面をラ
イトエッチングした後、低抵抗化層を成膜し、当該低抵
抗化層を下層側の前記導電層とともに所定パターンにエ
ッチングしてエミッタ電極を形成する。

【００１３】また、本発明では、前記側壁スペーサの形
成と前記第２の層間絶縁層およびベース電極のパターン
ニングとを行った後、前記第１の層間絶縁層に前記絶縁
ゲート電界効果トランジスタ上で開口する第３の開口部
を形成し、前記エミッタ電極の形成と同時に、前記第３
の開口部を介して絶縁ゲート電界効果トランジスタに接
続する電極取出層を、エミッタ電極と同じ導電層から形
成する。

【００１４】前記エッチング阻止膜の好ましい膜厚は、
２０ｎｍ〜１００ｎｍである。エッチング阻止膜が２０
ｎｍより薄いとベース電極のパターンニング後に残存し
ないことがあり、１００ｎｍより厚いと、例えばエッチ
ング阻止膜を窒化シリコンから構成した場合、その膜の
応力により酸化シリコン等からなる層間絶縁層にクラッ
クが入る危険性が高いからである。この膜厚の下限を別
の面で捉えれば、前記エッチング阻止膜は、ベース電極
のパターンニング直後で、少なくとも前記絶縁ゲート電
界効果トランジスタ上方において３ｎｍ以上残存してい
ることを要する。

【００１５】このような半導体装置の製造方法では、前
記第２の開口部を介して半導体基板に真性ベース領域を
形成し、また側壁スペーサで小径化された第２の開口部
を介して真性ベース領域内にエミッタ領域を形成するこ
とによって、真性ベース領域とエミッタ領域を自己整合
的に絶縁分離して形成できる。このとき、分離絶縁層と
しての側壁スペーサと前記オフセット絶縁層により、ベ
ース電極とエミッタ電極が絶縁分離されている。このオ
フセット絶縁層は、ベース電極上のみ残存し、例えばＭ
ＩＳＦＥＴ上の層間絶縁層厚は必要以上に厚くならない
ことから、ＭＩＳＦＥＴに対するコンタクト孔が深くな
らず、この結果、電極取出層の接続が容易である。この
とき、本発明では、ＭＩＳＦＥＴ上の第１の層間絶縁層
上にベース電極形成時のエッチング阻止膜が（例えば、
３ｎｍ以上）残存している。このため、つぎにエミッタ
電極となる導電層を成膜し、その導電層表面をライトエ
ッチングする際、導電層にエッチング穴（ピンホール）
が開いても、この下層側の第１の層間絶縁層がエッチン
グ阻止膜に保護されて、ピンホールからのエッチング液
によって第１の層間絶縁層がエッチングされることがな
い。なお、本発明では、このエミッタ電極と同時に、Ｍ
ＩＳＦＥＴの電極取出層が同じ導電層によって形成さ
れ、導電層の効率的な利用が達成される。

【００１６】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を、図面を参照しながら詳細に説明する。先に
記述したごとく、本発明はＭＩＳＦＥＴとバイポーラト
ランジスタとが同一基板上に形成されている半導体装置
についてのものである。したがって、ＭＩＳＦＥＴのゲ
ート絶縁層は、ＭＯＳＦＥＴ等における酸化膜に限ら
ず、酸化窒化膜、強誘電体膜などの単層膜、更には酸化
膜等に電荷蓄積層（導電層でも可）を挟む積層膜構造で
あってもよい。

【００１７】以下、ＢｉＣＭＯＳデバイスのうち、高速
ＳＲＡＭ装置を例に本発明の実施形態を説明する。図１
および図２は、高速ＳＲＡＭ装置の概略構成を示す断面
図、図３〜１７は、図１の高速ＳＲＡＭ装置を例とし
て、本発明の半導体装置の製造方法における各製造過程
を示す断面図である。図１および図３〜１７の各図にお
ける（ａ）は、バイポーラトランジスタ形成領域（以
下、バイポーラ領域）とＭＯＳトランジスタ形成領域
（以下、ＭＯＳ領域）とを並べて示し、図２および各図
（ｂ）ではＭＯＳ領域を更に詳細に、互いに隣り合うメ
モリセル（ＳＲＡＭセル）部と周辺回路部とを示してい
る。

【００１８】まず、本発明が好適に実施される高速ＳＲ
ＡＭ装置を、図１，２を参照しながら説明する。図１，
２中、符号１はシリコンウェーハ等の半導体基板、２は
主としてコレクタ埋込層の形成を目的としたｎ⁺ 埋込領
域、３はエピタキシャル成長層、４はフィールド絶縁
膜、５はエピタキシャル成長層３の表面からコレクタ埋
込層に達するｎ⁺ プラグ領域、６はＭＯＳ領域のエピタ
キシャル成長層３内に形成されているｐ型のウェル（ｐ
ウェル）、７はＬＤＤ構造のＭＯＳトランジスタを示
す。

【００１９】エピタキシャル成長層３の表面は、フィー
ルド絶縁膜４によって適宜絶縁分離されている。ＭＯＳ
領域におけるフィールド絶縁膜４の間隔内には、前記Ｍ
ＯＳトランジスタ７として、図２に詳示するように、Ｓ
ＲＡＭセルのドライブ用トランジスタ７ａと、ゲート電
極（ワード線）の印加電圧に応じて選択されたビット線
にドライブ用トランジスタ７ａのドレインを選択的に接
続させる選択トランジスタ７ｂと、周辺回路用トランジ
スタ７ｃとに大別される。これらのＭＯＳトランジスタ
７ａ，７ｂおよび７ｃのゲート電極は、図示せぬゲート
酸化膜を介して積層された同じ導電層、例えばポリシリ
コン層とＷＳｉ層との積層構造を有している。このポリ
サイド構造では、例えば、ポリシリコン層、ＷＳｉ層と
もに７０ｎｍ〜１５０ｎｍ程度の膜からなる。また、本
例の高速ＳＲＡＭ装置では、ｎ⁺ 埋込領域２がＭＯＳ領
域のうちメモリセル部についても、ほぼ全域に広く形成
されている。

【００２０】これらのＭＯＳトランジスタ７ａ，７ｂお
よび７ｃを含むＭＯＳ領域、及びバイポーラ領域の全面
には、第１の層間絶縁層８とエッチング阻止膜９とが成
膜されている。第１の層間絶縁層８は、例えば通常のＣ
ＶＤ法によるほか、ＴＥＯＳ(Tetraethyloxysilane又は
Tetraethylorthosilicate,Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ）のＯ
₃ による酸化を用いたＣＶＤ法により堆積された酸化シ
リコン膜（以下、ＴＥＯＳ−ＳｉＯ₂ 膜）等からなり、
エッチング阻止膜９は、例えば窒化シリコンからなる。
これらの膜厚は、例えば、第１の層間絶縁膜８が１００
ｎｍ程度、エッチング阻止膜９が最も厚いところ、即ち
ベース電極直下で２０ｎｍ〜１００ｎｍ程度である。Ｍ
ＯＳ領域の電極層下におけるエッチング阻止膜９は、少
なくとも３ｎｍ以上の残膜厚を有する。このエッチング
阻止膜９は、後述するベース電極形成時のエッチング阻
止、或いはエミッタ電極となる導電層のライトエッチン
グによる第１の層間絶縁層８保護に用いられるものであ
り、これらの目的を考慮して膜厚設定がされている。こ
れら第１の層間絶縁膜８およびエッチング阻止膜９に
は、バイポーラ領域側にはベース・エミッタ開口部８ａ
が、ＭＯＳ領域側にはビットコンタクト孔８ｂおよび高
抵抗負荷素子用コンタクト孔８ｃがそれぞれ形成されて
いる。

【００２１】ベース・エミッタ開口部８ａに面するエピ
タキシャル成長層３の深部には、ｎ⁺ 埋込領域２の上面
に接する位置にＳＩＣ領域１１が形成されている。ＳＩ
Ｃ領域１１は、真性ベース領域１０の深さ方向の幅（ベ
ース幅）の不純物濃度プロファイルを急峻にし、かつコ
レクタ抵抗を低減してバイポーラトランジスタの特性
（例えば、カットオフ周波数ｆ_T 等）を向上させるもの
である。

【００２２】バイポーラ領域におけるエッチング阻止膜
９上には、ベース・エミッタ開口部８ａを含む所定パタ
ーンで、ベース電極１２と第２の層間絶縁層（オフセッ
トＳｉＯ₂ 膜１３）が積層されている。ベース電極１２
は、例えばボロン（Ｂ）導入により導電化されたポリシ
リコンからなり、その膜厚は１００ｎｍ〜２００ｎｍ程
度である。なお、ベース電極１２は、例えば、５０ｎｍ
〜１００ｎｍ程度のポリシリコン層と、４０〜１００ｎ
ｍ程度のシリサイド層とからなりポリサイド構造として
もよい。これに対し、オフセットＳｉＯ₂ 膜１３は、例
えばＴＥＯＳ−ＳｉＯ₂ 膜からからなり、その膜厚は１
００ｎｍ〜２００ｎｍ程度である。

【００２３】これらベース電極１２およびオフセットＳ
ｉＯ₂ 膜１３は、ベース・エミッタ開口部８ａより若干
内側で開口するエミッタ開口部１２ｂを有する。このエ
ミッタ開口部１２ｂに面するエピタキシャル成長層３の
表面側には、ｐ型の真性ベース領域１０が浅く形成さ
れ、真性ベース領域１０の周囲に隣接してグラフトベー
ス領域１０ａが形成されている。また、このエミッタ開
口部１２ｂの内壁には、ベース電極とエミッタ電極との
層間絶縁分離用のサイドウォール１４が形成されてい
る。このサイドウォール１４は、例えばＴＥＯＳ−Ｓｉ
Ｏ₂ 膜または常圧ＣＶＤによるＳｉＯ₂ 膜から構成され
ている。

【００２４】層間絶縁分離用のサイドウォール１４によ
り小径化されたエミッタ開口部１２ｂ内から、オフセッ
トＳｉＯ₂ 膜１３上にかけて、エミッタ電極１６が形成
されている。エミッタ電極１６は、ポリサイド構造を有
し、例えば、砒素（Ａｓ）導入により導電化されたポリ
シリコン膜と、ＷＳｉ層とからなり、その膜厚はともに
５０ｎｍ〜１００ｎｍ程度である。エミッタ電極１６が
接する真性ベース領域１０内には、ｎ型のエミッタ領域
１７が形成されている。

【００２５】一方、ＭＯＳ領域においては、エミッタ電
極１６と同じ導電層からなるビット線取出電極層１８
が、ビットコンタクト孔８ｂ内から両側の選択トランジ
スタ７ｂ，７ｂの上方にかけて形成されている。ビット
線取出電極層１８は、選択トランジスタ７ｂ，７ｂに共
通な一方のソース・ドレイン領域に接続されている。ま
た、ＳＲＡＭセルのドライブ用トランジスタ７ａ，７ａ
の上方には、同じ導電層からなるＧＮＤ配線層１９がそ
れぞれ配線されている。

【００２６】このＧＮＤ配線層１９上には、第３の層間
絶縁層２０を介してポリシリコン層による高抵抗負荷素
子２１が配置され、この高抵抗負荷素子２１は、前記第
１の層間絶縁層のコンタクト孔８ｃに連通した第３の層
間絶縁層２０のコンタクト孔を介して、選択トランジス
タ７ｂの他方のソース・ドレイン領域と、ＳＲＡＭセル
のドライブ用トランジスタ７ａのゲート電極に接続され
ている。第３の層間絶縁層２０は、例えば酸化シリコン
膜からなり、その膜厚は１００ｎｍ〜２００ｎｍ程度で
ある。高抵抗負荷素子２１をなすポリシリコン層は、不
純物が低濃度に導入されて導電化されている。ＳＲＡＭ
装置における高抵抗負荷素子２１は抵抗変化を防止する
必要があり、特に図示しないが、水分または水素の進入
防止膜、例えば窒化シリコンの薄い膜によってポリシリ
コン層の上下を挟んだ積層構造が採用されている。

【００２７】高抵抗負荷素子２１上には、第４の層間絶
縁層２２が形成され、この第４の層間絶縁層２２および
下層側の第３の層間絶縁層２０には、ビット線取出電極
層１８の上面に接続するかたちで金属プラグ２３ａが埋
め込まれている。金属プラグ２３ａは、コンタクト内壁
および底面に接するＴｉＮ／Ｔｉ等の薄い密着層と、タ
ングステン（Ｗ）等の充填金属材で構成されている。第
４の層間絶縁層２２上には、この金属プラグ２３ａに接
続し、第１金属配線層からなるビット配線層２４が配線
されている。第１金属配線層は、主配線金属（Ａｌ）膜
の上下に、それぞれ反射防止膜とバリアメタルとを有
し、これらで３層の積層構造を形成している。バリアメ
タルは、ＡｌとＷとの高温耐性を向上させるため、反射
防止膜は、Ａｌの反射率が大きいことを考慮したもの
で、本発明では何れも必須ではない。

【００２８】対するバイポーラ領域においては、エミッ
タ電極１６の上面に接続する金属プラグ２３ｂが、第３
の層間絶縁層２０および第４の層間絶縁層２２内に埋め
込まれている。同様に、ベース電極１２の上面に接続す
る金属プラグ２３ｃが、層間絶縁層２０，２２およびオ
フセットＳｉＯ₂ 膜１３内に埋め込まれ、ｎ⁺ プラグ領
域５に接続する金属プラグ２３ｄが、層間絶縁層２０，
２２、エッチング阻止膜９および第１の層間絶縁層８内
に埋め込まれている。金属プラグ２３ｂ，２３ｃ，２３
ｄにそれぞれ接続されているエミッタ配線層２５，ベー
ス配線層２６およびコレクタ配線層２７が、第４の層間
絶縁層２２上に互いに分離して配線されている。これら
の配線層２５，２６，２７、及び金属プラグ２３ｂ，２
３ｃ，２３ｄの構成（構造および材料）は、ＭＯＳ領域
側と同様に、配線層は上記第１金属配線層からなり、金
属プラグは密着層と充填金属材からなる。

【００２９】ＭＯＳ領域における配線層２５，２６，２
７上、及びバイポーラ領域における配線層２４上には、
必要に応じて他の金属配線層が層間絶縁層を介して積層
されている。図１，２は、金属配線層をもう一層設けた
場合であり、それぞれの領域に第５の層間絶縁層２８、
第２の金属配線層２９が順に積層され、更に全面がオー
バーコート３０で覆われている。

【００３０】このような構成のＢｉＣＭＯＳデバイス
（高速ＳＲＡＭ装置）は、エッチング阻止膜９が、ベー
ス電極層１２の下で２０ｎｍ〜１００ｎｍ程度の膜厚を
有している。このエッチング阻止膜９の成膜時の膜厚に
よって、これがＭＯＳ領域においてエミッタ電極と同じ
導電層からなるビット線取出電極層１８およびＧＮＤ配
線層１９の下に少なくとも３ｎｍ以上残存されており、
これにより下層側の第１の層間絶縁層８を保護すること
が可能な構成となっている。また、オフセットＳｉＯ₂
層１３がベース電極１２にのみ残存することから、その
周囲おける層間絶縁層が必要以上に厚くなく、この結
果、例えばｎ⁺ プラグ領域５に接続される金属プラグ２
３ｄ形成時の段差が緩和され、Ｗ等の金属が充分に被膜
性よく埋め込まれており、金属内で空洞の発生もない。
この段差緩和はＭＯＳ領域でも同じであり、例えばビッ
ト線取出電極層１８を構成する膜材が充分にビットコン
タクト孔８ｂに充填している。これらの結果、金属プラ
グを含むコンタクトの安定性が高く、また、そのコンタ
クト抵抗自体も小さい。

【００３１】つぎに、上述した構成のＳＲＡＭ装置を例
として、本発明の半導体装置の製造方法を、図３〜図１
７を参照しながら説明する。

【００３２】まず、図３に示すように、所定濃度を有す
るｐ型シリコンウェーハ等の半導体基板１を用意し、前
記ｎ⁺ 埋込領域を設けようとする半導体基板１の所定領
域に、選択的にｎ型の不純物層を形成する。具体的に
は、半導体基板１表面に、例えば４００ｎｍ程度の膜厚
でＳｉＯ₂ 層を熱酸化法により形成し、ＳｉＯ₂ 層を選
択的にエッチングして開口部を形成した後、このＳｉＯ
₂ 層をマスクにして、Ｓｂ（アンチモン）を例えばＳｂ
₂ Ｏ₃ を用いた気相ソース拡散により導入する。この気
相拡散によって、アンチモンガラス層２ａが基板表面に
選択的に形成される。その後、拡散マスクとして用いた
ＳｉＯ₂ 層を、例えばバッファード弗酸によりエッチン
グ除去すると、図２のｎ型不純物層の形成工程が終了す
る。なお、このｎ型の不純物層の形成では、気相ソース
拡散の代わりに、イオン注入により基板表面にｎ型不純
物をドーピングしてもよい。

【００３３】つぎに、図４に示すように、アンチモンガ
ラス層２ａが形成された半導体基板面に、ｎ型の単結晶
シリコン層を、例えば０．７μｍ〜１．０μｍの厚さで
エピタキシャル成長させる。成長ガスとして例えばジク
ロルシラン（ＳｉＨ₂ Ｃｌ₂）を用いる。また、エピタ
キシャル成長中にりん（Ｐ）をドーパントとして用い、
成長層が所定の抵抗率となるようにｎ化調整（ドーピン
グ量の調整）を行う。これにより、所定濃度のｎ型のエ
ピタキシャル成長層３を得る。このエピタキシャル成長
過程で、アンチモンガラス層２ａが高温に曝されること
により、アンチモンガラス層２ａ内の不純物（アンチモ
ン）がエピタキシャル成長とともに成長層および基板内
に拡散し、図４に示すｎ⁺ 埋込領域２が形成される。

【００３４】図５に示すように、エピタキシャル成長層
３表面に、例えばＬＯＣＯＳ法を用いて、膜厚が４００
ｎｍほどのフィールド絶縁膜４を選択的に形成する。フ
ィールド絶縁膜４を形成するには、特に図示しないが、
まずパッド用酸化膜と窒化シリコン膜などの酸化阻止膜
をこの順に積層し、これらをドライエッチングにより所
定パターンに加工した後、ＬＯＣＯＳ酸化を行う。この
酸化阻止膜を除去し薄いパッド用酸化膜が残った状態
で、所定のレジストパターンを形成し、これをマスクに
ボロン（Ｂ）等のｐ型不純物をｎ型のエピタキシャル成
長層３に選択的にイオン注入する。これにより、ＭＯＳ
領域にはｐウェル６が形成され、またバイポーラ領域に
は、特に図示しないが、バイポーラトランジスタ同士を
絶縁分離するアイソレーション領域が形成される。続い
て、バイポーラ領域にｎ⁺ プラグ領域５を形成する。こ
のｎ⁺ プラグ領域５の形成は、特に図示しないが、まず
所定のフィールド絶縁膜間隔内に開口するレジストパタ
ーンを形成し、これをマスクにリン（Ｐ）をイオン注入
し、レジスト除去後、所定のアニールングを行う。これ
により、エピタキシャル成長層３表面からコレクタ埋込
層としてのｎ⁺ 埋込領域２に達するｎ⁺ プラグ領域５を
得る。

【００３５】図６に示す工程では、ＬＤＤ構造のＭＯＳ
トランジスタを形成する。このＭＯＳトランジスタの形
成は、まず、図示せぬゲート酸化膜を成膜後、ポリシリ
コン層を７０ｎｍ〜１５０ｎｍ程度ＣＶＤ法により成膜
し、導電化後、ＷＳｉ等のシリサイド層を７０ｎｍ〜１
５０ｎｍ程度スパッタリング法等により成膜し、この積
層膜をフォトリソグラフィ加工技術を用いて所定形状に
パターンニングする。続いて、これらゲート電極および
フィールド絶縁膜４をマスクとして、砒素（Ａｓ）をイ
オン注入してｎ型の低濃度不純物領域（ＬＤＤ領域）
を、ｐウェル６の表面に選択的に形成する。また、全面
にＳｉＯ₂ 等からなるサイドウォール膜材を成膜し、Ｒ
ＩＥ等の異方性エッチングによりゲート電極側壁にサイ
ドウォールを形成した後、このサイドウォール、ゲート
電極およびフィールド絶縁膜４をマスクとして、高濃度
のＡｓをイオン注入してｎ型のソース・ドレイン領域を
形成する。これにより、ＭＯＳトランジスタ７、具体的
にはＳＲＡＭセルのドライブ用トランジスタ７ａ、選択
トランジスタ７ｂ、および周辺回路用トランジス７ｃを
得る。

【００３６】図７に示す工程では、ＭＯＳトランジスタ
が形成されているＭＯＳ領域、およびバイポーラ領域全
面に、第１の層間絶縁層８として、例えばＴＥＯＳ−Ｓ
ｉＯ₂ 膜を１００ｎｍ程度、さらにエッチング阻止膜９
として、例えばＳｉＮ膜を２０ｎｍ〜１００ｎｍ程度、
順にＣＶＤ法により堆積する。エッチング阻止膜９の膜
厚は、後述するエミッタ電極となるポリシリコン成膜前
に、このエッチング阻止膜９が少なくとも３ｎｍ以上残
されていること、及び上層及び下層側の層間絶縁層にク
ラックが発生しない条件に設定されている。すなわち、
エッチング阻止膜９が２０ｎｍ未満ではエミッタ電極形
成前に３ｎｍ以上残すことは困難であり、またエッチン
グ阻止膜９が１００ｎｍの超えると上記クラックの発生
が懸念されることから、この範囲内にエッチング阻止膜
９の最適な初期膜厚が決められる。

【００３７】つぎに、図８に示すように、堆積した第１
の層間絶縁層８およびエッチング阻止膜９について、所
定位置（バイポーラ領域のｎ⁺ プラグ領域５が形成され
ていないｎ⁺ 埋込領域２の上方）に開口するベース・エ
ミッタ開口部８ａを、フォトリソグラフィ加工技術を用
いて形成する。ベース・エミッタ開口部８ａは、本発明
の第１の開口部に該当する。このベース・エミッタ開口
部８ａの形成時の加工マスク（例えば、レジスト）を付
けた状態で、形成したベース・エミッタ開口部８ａを通
じてｎ型の不純物をエピタキシャル成長層３の深部にイ
オン注入する。これにより、ｎ⁺ 埋込領域２上に接する
位置にＳＩＣ領域１１が形成され、完成後のバイポーラ
トランジスタの特性が向上することとなる。

【００３８】続いて、図９に示すように、ベース電極と
なる膜材として、例えばポリシリコン膜１２ａを１００
ｎｍ〜２００ｎｍ程度ＣＶＤ法により堆積し、ボロン
（Ｂ）をイオン注入して導電化する。なお、このベース
電極となる膜材としては、膜厚が５０ｎｍほどの導電化
ポリシリコン膜と、スパッタリング法等による膜厚が４
０ｎｍ〜１００ｎｍほどのシリサイド層（ＷＳｉ等）と
からなるポリサイド構造としてもよい。また、ポリシリ
コン膜１２ａ上に、エミッタとベ−スの電極間を分離す
るためのオフセットＳｉＯ₂ 層となるＴＥＯＳ−ＳｉＯ
₂ 膜１３ａを、例えば１００ｎｍ〜２００ｎｍほど堆積
する。

【００３９】つぎに、図１０に示すように、バイポーラ
領域のベース・エミッタ開口部８ａの内側で、ＴＥＯＳ
−ＳｉＯ₂ 膜１３ａおよびポリシリコン膜１２ａをフォ
トリソグラフィ加工技術を用いて開口し、これにより本
発明における第２の開口部として、エミッタ開口部１２
ｂを形成する。形成したエミッタ開口部１２ｂにより表
出したエピタキシャル成長層３の浅い領域に、当該エミ
ッタ開口部１２ｂを通じてｐ型の不純物（例えば、Ｂ）
をイオン注入し、真性ベース領域１０を形成する。

【００４０】図１１に示す工程では、形成したエミッタ
開口部１２ｂにサイドウォールを形成するための膜、例
えば１００ｎｍ〜５００ｎｍほどの膜厚でＳｉＯ₂ 膜１
４ａを全面に堆積する。このＳｉＯ₂ 膜１４ａは、ＴＥ
ＯＳ−ＳｉＯ₂ 膜または常圧ＣＶＤによるＳｉＯ₂ 膜の
何れでもよい。

【００４１】次いで、図１２に示すように、全面にＲＩ
Ｅ等の異方性エッチングを施す。これにより、バイポー
ラ領域において、エミッタ開口部１２ｂの内壁にサイド
ウォール１４が形成される。

【００４２】次の図１３に示す工程では、ベース電極の
加工形成を行う。具体的には、ベース・エミッタ開口部
８ａを含むＴＥＯＳ−ＳｉＯ₂ 膜１３ａ上の位置に、レ
ジストパターン３１をフォトリソグラフィ技術を用いて
形成し、形成したレジストパターン３１をマスクとして
ＲＩＥ等のドライエッチングを行う。このとき、まず、
ポリシリコン膜１２ａをエッチングストッパとして、レ
ジストパターン３１下の部分を残して周囲のＴＥＯＳ−
ＳｉＯ₂ 膜１３ａをエッチング除去し、次いで、表出し
たポリシリコン膜１２ａ部分を、下地のエッチング阻止
膜９との選択比がとれる条件でエッチング除去する。こ
れにより、エミッタ開口部１２ｂの周囲に所定パターン
のベース電極１２が形成され、ベース電極１２上にのみ
オフセット絶縁層（ＴＥＯＳ−ＳｉＯ₂ 層１３）が残さ
れる。つまり、少なくとも、バイポーラ領域のｎ⁺ プラ
グ領域５の上方、及びＭＯＳ領域の全域において、ＴＥ
ＯＳ−ＳｉＯ₂ 膜１３ａが除去されることとなる。この
エッチング後は、ベース電極１２の周囲にエッチング阻
止膜層９が最低でも３ｎｍ以上残される。

【００４３】レジストパターン３１を除去した後、次の
図１４に示す工程では、ＭＯＳ領域のメモリセル部にお
いて、選択トランジスタ７ｂ，７ｂに共通な一方のソー
ス・ドレイン領域上に開口するレジストパターン３２を
形成する。そして、このレジストパターン３２をマスク
としたフォトリソグラフィ加工技術を用いて、エッチン
グ阻止膜９および第１の層間絶縁層８について、本発明
の第３の開口部としてビットコンタクト孔８ｂを形成す
る。本発明では、先の図１３に示すベース電極加工工程
において、オフセットＳｉＯ₂ 膜１３ａが必要な部分を
残して除去されていることから、当該図１４に示すコン
タクト形成工程における段差、つまりビットコンタクト
孔８ｂを形成する際のエッチング深さが必要最小限です
む。

【００４４】レジストパターン３２を除去した後、続く
図１５に示す工程では、バイポーラ領域のエミッタ電極
形成、ＭＯＳ領域におけるビット線取出電極層およびＧ
ＮＤ配線層線を同時に形成する。具体的には、まず、バ
イポーラ領域においてサイドウォール１４に囲まれた真
性ベース領域１０の表出面、及びＭＯＳ領域においてビ
ットコンタクト孔８ｂによるソース・ドレイン領域の表
出面をともに塞ぐように、ポリシリコン層を例えば５０
ｎｍ〜１００ｎｍ程度、ＣＶＤ法により堆積する。堆積
膜の全面に砒素（Ａｓ）をイオン注入して導電化した
後、希フッ酸によるライトエッチングを施し、直ぐにＷ
Ｓｉ等のシリサイド層を、例えば５０ｎｍ〜１００ｎｍ
程度スパッタリング法等により形成する。この希フッ酸
によるライトエッチングは、ポリシリコン層表面の自然
酸化膜を除去するために行うものであるが、図１４に示
す如く、ポリシリコン層の下地にエッチング阻止膜９が
充分に（例えば、３ｎｍ以上）残されていることから、
ライトエッチングを充分に行っても下層側の第１の層間
絶縁層８に穴が空いてＭＯＳトランジスタのゲート電極
に対し絶縁不良を起こすことがない。ポリシリコン層が
比較的薄く例えポーラスな膜質であっても、ポリシリコ
ン層下に残されたエッチング阻止膜９がライトエッチン
グの阻止膜としても機能するためである。

【００４５】その後、このポリサイド構造の積層膜を、
フォトリソグラフィ加工技術を用いて所定形状にパター
ンニングすると、バイポーラ領域には、エミッタ電極１
６がサイドウォール１４の隙間を埋めるかたちで形成さ
れる。同時に、ＭＯＳ領域においては、ビット線取出電
極層１８がビットコンタクト孔８ｂを埋め、選択トラン
ジスタ７ｂ，７ｂの上方にかけて形成されるとともに、
ＧＮＤ配線層１９が、例えばＳＲＡＭセルのドライブ用
トランジスタ７ａの上方位置に形成される。このパター
ンニングにおけるポリサイド構造の積層膜のエッチング
によって、図１５に示す例では、エッチング阻止膜９が
ベース電極層１２の直下を除いて、全て除去されている
が、図１４の段階における残膜厚によっては多少残存さ
せてもよい。

【００４６】つぎに、図１６に示すように、第３の層間
絶縁層２０を例えば１００〜２００ｎｍほどＣＶＤ法に
より堆積した後、フォトリソグラフィ加工技術を用い
て、第３の層間絶縁膜２０、エッチング阻止膜９および
第１の層間絶縁層８を順にエッチングし、メモリセルの
選択トランジスタ７ｂの他方のソース・ドレイン領域上
に開口する高抵抗負荷素子用のコンタクト孔８ｃを形成
する。そして、ポリシリコン層による高抵抗負荷素子２
１を、第３の層間絶縁層２０上からコンタクト孔８ｃを
介して選択トランジスタ７ｂおよびドライブ用トランジ
スタ７ａに接続するかたちで形成する。ＳＲＡＭセルの
負荷抵抗となるポリシリコン層は、水分および水素の侵
入による抵抗値の変動を抑えるためにポリシリコン層の
上下にＳｉＮ膜を介在させ、またはＳｉＮ膜でポリシリ
コン層周囲を囲むことが望ましい。この場合、ポリシリ
コン層の膜厚が例えば１００ｎｍ程度であるのに対し、
ＳｉＮ膜の膜厚は５〜３０ｎｍであり、例えば減圧ＣＶ
Ｄ法により形成する。なお、先に記述した如く、オフセ
ットＳｉＯ₂ 膜１３ａがＭＯＳ領域に存在しないことか
ら、この高抵抗負荷素子２１を接続するコンタクト孔８
ｃについても、段差が緩和され、この比較的に薄い高抵
抗負荷素子２１の接続が容易である。

【００４７】続く図１７に示す工程では、まず、第４の
層間絶縁層２２として、例えばＢＰＳＧ膜をＣＶＤ法に
より堆積後、アニーリング（通常のアニーリング、ＲＴ
Ａ(Rapid Thermal Annealing) のほか、ＥＬＡ(Exicime
r Laser Annealing)等の部分的なアニーリングの何れも
可）を行い、エミッタ電極１６のポリシリコン層からｎ
型の導入不純物（Ａｓ）をエピタキシャル成長層３中に
拡散させて、真性ベース領域１０内の表面側にエミッタ
領域１７を形成する。このとき、同時にベース電極１２
からは、ｐ型の導入不純物（Ｂ）がエピタキシャル成長
層３中に拡散し、これによりグラフトベース領域１０ａ
が、真性ベース領域１０の周回に隣接して形成される。
なお、第４の層間絶縁層２２としてＢＰＳＧ等のリフロ
ー膜を用いた場合、上記アニーリングにともなって、層
間絶縁層の平坦化が可能となる。

【００４８】つぎに、通常のフォトリソグラフィ加工技
術を用いて、形成した第４の層間絶縁層２２上方から所
定の層に達するコンタクト孔を形成し、このコンタクト
孔にタングステン（Ｗ）等からなる金属プラグを埋め込
む。具体的には、ＴｉＮ／Ｔｉ等の密着層に続いて、Ｗ
膜をスパッタリング法により厚めに形成し、これらの膜
をエッチバックする。これにより、図１７に示すよう
に、バイポーラ領域ではエミッタ電極１６，ベース電極
１２およびコレクタのｎ⁺ プラグ領域５にそれぞれ接続
する金属プラグ２３ｂ，２３ｃおよび２３ｄが形成さ
れ、またＭＯＳ領域では、ビット線取出電極層１８に接
続する金属プラグ２３ａが形成される。なお、このとき
も、先に記述したようにＭＯＳ領域のｎ⁺ プラグ領域５
上方にオフセットＳｉＯ₂ 膜１３ａが存在しないことか
ら、この金属プラグ２３ｄを接続するコンタクト孔につ
いても段差が緩和され、この最も深くまで埋め込まれる
金属プラグ２３ｄ形成時にＷ膜の段差被膜性を良好にす
ることができる。

【００４９】そして、下層側にバリヤメタル、上層側に
反射防止膜を有し、中間のＡｌ層にＣｕ等を含有する３
層構造のＡｌ配線層を成膜し、このＡｌ配線層をフォト
リソグラフィ加工技術を用いてパターンニングする。こ
れにより、第１の金属配線層として、バイポーラ領域に
はエミッタ配線層２５，ベース配線層２６およびコレク
タ配線層２７が形成され、ＭＯＳ領域にはビット配線層
２４が形成される。

【００５０】その後、図１，２に示すように、２層目の
Ａｌ配線層からなる第２の金属配線層２９を、第５の層
間絶縁層２８を介し、また当該第５の層間絶縁層２８に
適宜形成したコンタクト孔（不図示）により下層側の第
１の金属配線層に接続させながら形成する。さらに、オ
ーバコート膜３０として例えばＳｉＮ膜を、プラズマＣ
ＶＤにより全面に被膜する。その後、特に図示しない
が、オーバコート膜３０に対するパッド窓開け工程を経
て、当該高速ＳＲＡＭ装置が完成する。

【００５１】以上述べてきた本実施形態のＢｉＣＭＯＳ
デバイス（高速ＳＲＡＭ装置）の製造方法では、オフセ
ットＳｉＯ₂ 層１３がベース電極１２上にのみ残存する
ことから、その周囲おける層間絶縁層が必要以上に厚く
ならず、このため、例えば金属プラグ２３ｄおよびビッ
ト線取出電極層１８などの形成時の段差が緩和され、こ
れらの構成膜材の段差被膜性がよくなる結果、コンタク
トの安定性が高く、コンタクト抵抗自体も小さくでき
る。

【００５２】また、バイポーラトランジスタについて、
真性ベース領域１０に対し、エミッタ領域１７およびグ
ラフトベース領域１０ａが何れも自己整合的に形成さ
れ、特性が安定で均一性が高いものとなる。

【００５３】本発明では、特にベース電極加工時のエッ
チング阻止膜９を有し、これがサイドウォール形成後に
成膜されるエミッタ電極１６の構成材（ポリシリコン
層）について、その表面のライトエッチング時におい
て、下層側の第１の層間絶縁層８に対するエッチング阻
止膜としても機能し、第１の層間絶縁層８の絶縁不良を
有効に防止できる。

【００５４】さらに、例えば第１の層間絶縁層８として
ＴＥＯＳ−ＳｉＯ₂ 膜、エッチング阻止膜９としてＳｉ
Ｎ膜を選択した場合などでは、エッチング阻止膜９を成
膜しただけで、第１の層間絶縁層８の表面段差が多少平
坦化される。また、ＴＥＯＳ−ＣＶＤ膜は、通常、その
堆積直後の膜質ではエッチング時の膜減りが激しいこと
から、高温（例えば、８００℃程度）のアニーリングに
よって膜質を改善（緻密化）することが行われる。この
場合、ＳｉＮ膜のＣＶＤ成膜温度が上記膜質改善のため
の高温アニーリングの温度に近いことから、ＳｉＮ膜の
ＣＶＤ最中にＴＥＯＳ−ＳｉＯ₂ 膜の緻密化を同時に行
うこともでき、このため、エッチング阻止膜９を一層付
加しても工程増につながらないといった利点もある。

【００５５】以上述べてきた製造方法では、図１５に示
すエミッタ電極をエッチングしたときに、ベース電極１
２とオフセットＳｉＯ₂ 層１３とによる段差部分に、エ
ミッタ電極のエッチング残渣１６ａが発生しやすい。こ
のため、エミッタ電極１６のエッジをベース電極周縁部
に近づけることができないといったパターンレイアウト
上の制約があり、これが更なる高集積化を阻害する要因
となるといった難点がある。つぎに、この難点を解消す
るオフセット段差緩和手法について、図面を参照しなが
ら説明する。

【００５６】オフセット段差緩和に関する変形例 図１８〜２２は、この変形例を示す各製造過程の断面図
であり、先に説明した図１１から図１５までの工程に対
応したものである。

【００５７】図１０に示す工程、即ちエミッタ開口部１
２ｂの形成後、本例では図１８に示すように、最初にベ
ース電極の加工形成を行う。具体的には、ベース・エミ
ッタ開口部８ａを含むＴＥＯＳ−ＳｉＯ₂ 膜１３ａ上の
位置に、レジストパターン３１をフォトリソグラフィ技
術を用いて形成し、形成したレジストパターン３１をマ
スクとしてＲＩＥ等のドライエッチングを行う。このと
き、まず、ポリシリコン膜１２ａをエッチングストッパ
として、レジストパターン３１下の部分を残して周囲の
ＴＥＯＳ−ＳｉＯ₂ 膜１３ａをエッチング除去し、次い
で、表出したポリシリコン膜１２ａ部分を、下地のエッ
チング阻止膜９との選択比がとれる条件でエッチング除
去する。これにより、エミッタ開口部１２ｂの周囲に所
定パターンのベース電極１２が形成され、ベース電極１
２上にのみオフセット絶縁層（ＴＥＯＳ−ＳｉＯ₂ 層１
３）が残される。つまり、少なくとも、バイポーラ領域
のｎ⁺ プラグ領域５の上方、及びＭＯＳ領域の全域にお
いて、ＴＥＯＳ−ＳｉＯ₂ 膜１３ａが除去されることと
なる。このベース電極１２の形成後に、その周囲のエッ
チング阻止膜層９が最低でも３ｎｍ以上残される。

【００５８】レジストパターン３１除去後、図１９に示
すように、エミッタとベースの電極間を分離するサイド
ウォール膜材として、例えば１００ｎｍ〜５００ｎｍほ
どの膜厚でＳｉＯ₂ 膜１４ａを堆積する。このＳｉＯ₂
膜１４ａは、ＴＥＯＳ−ＳｉＯ₂ 膜または常圧ＣＶＤに
よるＳｉＯ₂ 膜の何れでもよい。

【００５９】次いで、図２０に示すように、全面にＲＩ
Ｅ等の異方性エッチングを施す。これにより、バイポー
ラ領域において、エミッタ開口部１２ｂの内壁にサイド
ウォール１４が形成され、またベース電極１２およびオ
フセットＳｉＯ₂ 層１３の外周壁がサイドウォール１５
で覆われる。このため、次に形成するエミッタ電極形成
前に、予めベース電極１２の周囲を基板接触面を除いて
絶縁物で覆うことができる。このサイドウォール形成時
の異方性エッチングにおいて、その終点検出は重要であ
る。なぜなら、ＲＩＥ等による過度のオーバーエッチン
グは、エッチングの最終段階で表出するエピタキシャル
成長層３の表面を削り、この掘れ量がバイポーラトラン
ジスタの特性に大きく影響するためである。

【００６０】図２３は、バイポーラトランジスタ完成後
のエピタキシャル成長層の表面側領域を拡大して示す図
であり、図２４はＲＩＥ等によるオーバーエッチングが
過度に行われたときの、エピタキシャル成長層の表面周
囲を拡大して示す図である。一般に、バイポーラトラン
ジスタのＡＣ特性として重要なカットオフ周波数ｆ
_T は、次式で表される。

【００６１】

【数１】ｆ_T ＝１／（２πτ_B ）＝（１／２π）×２Ｄ
n ／Ｗ_B ² ここで、τ_B はベース時定数、Ｄn は電子の拡散定数を
示す。また、Ｗ_B は、図２３に示すように、エミッタ領
域１７直下の真性ベース領域１０の深さ方向の幅（ベー
ス幅）を示す。上記の式から、カットオフ周波数ｆ
_T は、ベース幅Ｗ_B で決まり、このベース幅Ｗ_B が小さ
いほど高いｆ_T が得られる。

【００６２】図２４に示すように、サイドウォール１４
形成時の過度なオーバーエッチングによりエピタキシャ
ル成長層３の表面が削れると、先に形成されている真性
ベース領域１０がこの部分で浅くなり、この真性ベース
領域１０の深さから、その後に形成されるエミッタ領域
１７の深さを差し引いた上記ベース幅Ｗ_B も小さくな
る。ところが、オーバーエッチング量が安定しないとき
は、ベース幅Ｗ_B も安定せず、カットオフ周波数ｆ_T が
ばらついてしまう。また、このオーバーエッチング量の
変動幅を見込んで予め真性ベース領域１０を深く形成し
ておく必要があることから、全体としてはカットオフ周
波数ｆ_T が劣化する結果を招くこととなる。

【００６３】このカットオフ周波数ｆ_T の変動および劣
化を防止するには、サイドウォール１４形成時にエッチ
ング終点検出を行い、オーバーエッチングが殆ど発生し
ないようにするか、オーバーエッチング量を安定化さ
せ、ベース幅Ｗ_B が設計値から大きくずれないようにす
る必要がある。

【００６４】以下、本例で採用したエッチング終点検出
方法について述べる。一般に、ＲＩＥにおけるＳｉＯ₂
膜のエッチングガスとしては、テトラフルオロメタン
（ＣＦ₄ ）と水素（Ｈ₂ ）の混合ガスまたはＣＨＦ₃ 等
のフッ素系ガスが用いられる。ＲＩＥでは、これらの導
入ガスに、加速された電子が衝突して反応性が高いフッ
素原子を生成するが、その過程で導入ガスが連鎖的に分
解される。この分解後のガス分子は、フッ素原子ととも
にエッチング対象の膜材と反応し、このエッチング対象
膜の種類に応じた反応ガスを生成することによって、膜
材を解離させ削っていく。エッチングが終了すると、生
成される反応ガス量が急激に低下することから、ウェー
ハ周囲のガス中に含まれる反応ガス量をモニタし、その
急激な低下点を捉えることによりエッチング終点検出を
行うことができる。たとえば、ＣＦ₄ ／Ｈ₂ を用いた場
合、その電子衝突によりＣＦ_X (x=3,2, …) のガス分子
が生成され、これがＳｉＯ₂ 膜に衝突して解離すること
による反応ガスとしてＳｉＦ₄ またはＣＯが生成され、
これら反応ガスの生成量はエッチングの終了とともに急
激に低下する。

【００６５】図２５は、反応ガスとしてＣＯをモニタす
る場合を例として、ウェーハ周囲における反応ガス量の
時間的な推移を示すグラフである。本例では、図１９に
示すように、サイドウォール膜材としてのＳｉＯ₂ 膜１
４ａは、その殆どがエッチング阻止膜９上に成膜されて
おり、エッチング阻止膜９はＳｉＯ₂ に対するエッチン
グ選択比が高い。しがたって、図２０でエッチングが終
了しエッチング阻止膜９が表出したときに、図２５のグ
ラフに見られるような反応ガスＣＯの量について急激な
低下が観測され、例えば、この反応ガス量が所定割合に
低下した時刻ｔをＳｉＯ₂ 膜１４ａのエッチング終了時
として検出すれば、過度のオーバーエッチングを防止で
きる。なお、図２５はＣＯをモニタする場合であるが、
これに対し、本例において反応ガスＳｉＦ₄ をモニタす
ることもできる。この場合、エッチング終了時点でエピ
タキシャル成長層３が一部表出し、その単結晶シリコン
層がエッチングされ、ＳｉＦ₄ が若干生成される。この
ため、より急峻なモニタガス量の低下が得られる意味で
は、ＳｉＦ₄ よりもＣＯをモニタする上記の場合が望ま
しい。一方、エッチング阻止膜９の更なる選択比向上を
目的として、ＣＯガスを添加することもできる。この場
合、終点検出でモニタする反応ガスとして同種のＣＯを
用いることは困難であり、ＳｉＦ₄ をモニタして終点検
出を行うとよい。

【００６６】以上のようにサイドウォールを形成した
後、次の図２１に示す工程では、ＭＯＳ領域のメモリセ
ル部において、選択トランジスタ７ｂ，７ｂに共通な一
方のソース・ドレイン領域上に開口するレジストパター
ン３２を形成する。そして、このレジストパターン３２
をマスクとしたフォトリソグラフィ加工技術を用いて、
エッチング阻止膜９および第１の層間絶縁層８につい
て、本発明の第３の開口部としてビットコンタクト孔８
ｂを形成する。本例においても、先の図１８に示すベー
ス電極加工工程において、オフセットＳｉＯ₂ 膜１３ａ
が必要な部分を残して除去されていることから、当該図
２１に示すコンタクト形成工程における段差、つまりビ
ットコンタクト孔８ｂを形成する際のエッチング深さが
必要最小限ですむ。

【００６７】レジストパターン３２除去後、続く図２２
に示す工程では、バイポーラ領域のエミッタ電極形成、
ＭＯＳ領域におけるビット線取出電極層およびＧＮＤ配
線層線を同時に形成する。具体的には、まず、バイポー
ラ領域においてサイドウォール１４に囲まれた真性ベー
ス領域１０の表出面、及びＭＯＳ領域においてビットコ
ンタクト孔８ｂによるソース・ドレイン領域の表出面を
ともに塞ぐように、ポリシリコン層を例えば５０ｎｍ〜
１００ｎｍ程度、ＣＶＤ法により堆積する。堆積膜の全
面に砒素（Ａｓ）をイオン注入して導電化した後、希フ
ッ酸によるライトエッチングを施し、直ぐにＷＳｉ等の
シリサイド層を、例えば５０ｎｍ〜１００ｎｍ程度スパ
ッタリング法等により形成する。この希フッ酸によるラ
イトエッチングは、ポリシリコン層表面の自然酸化膜を
除去するために行うものであるが、図２１に示す段階
で、ポリシリコン層の下地となるエッチング阻止膜９が
充分に（例えば、３ｎｍ以上）残されていることから、
ライトエッチングを充分に行っても下層側の第１の層間
絶縁層８に穴が空いてＭＯＳトランジスタのゲート電極
に対し絶縁不良を起こすことがない。ポリシリコン層が
比較的薄く例えポーラスな膜質であっても、ポリシリコ
ン層下に残されたエッチング阻止膜９がライトエッチン
グの阻止膜としても機能するためである。

【００６８】その後、このポリサイド構造の積層膜を、
フォトリソグラフィ加工技術を用いて所定形状にパター
ンニングすると、バイポーラ領域には、エミッタ電極１
６がサイドウォール１４の隙間を埋めるかたちで形成さ
れる。同時に、ＭＯＳ領域においては、ビット線取出電
極層１８がビットコンタクト孔８ｂを埋め、選択トラン
ジスタ７ｂ，７ｂの上方にかけて形成されるとともに、
ＧＮＤ配線層１９が、例えばＳＲＡＭセルのドライブ用
トランジスタ７ａの上方位置に形成される。このパター
ンニングにおけるポリサイド構造の積層膜のエッチング
では、ベース電極周辺部における導電性の残渣１６ａ
（図１５参照）は、本例では発生しない。なぜなら、ベ
ース電極１２およびオフセットＳｉＯ₂ 層１３の外周壁
に形成されたサイドウォール１５によって段差が緩和さ
れ、オフセットＳｉＯ₂ 層１３上面からエッチング阻止
膜９にかけてなだらかな順テーパーが形成されているか
らである。そのうえ、オフセットＳｉＯ₂ 層１３および
サイドウォール１４，１５によってエミッタ電極１６を
形成する前にベース電極１２の表面が絶縁物で覆われて
いることから、ベース電極１２の外側エッジに対してエ
ミッタ電極１６を離す必要がなく、その分、ベース電極
１２のシュリンクが可能で、より高集積化を図ることが
できる。

【００６９】その後は、先の説明と同様（図１６および
図１７参照）にして、第３の層間絶縁層２０の成膜、コ
ンタクト孔８ｃの形成、高抵抗負荷素子２１の形成、第
４の層間絶縁層２２成膜、アニーリング、金属プラグの
埋め込み、第１の金属配線層の形成を順に行う。また、
図１，２に示すように、第５の層間絶縁層２８、第２の
金属配線層２９の形成、オーバコート膜３０の成膜を順
に行い、そのパッド窓開け工程を経て当該高速ＳＲＡＭ
装置を完成させる。

【００７０】以上述べてきたオフセット段差緩和に関す
る変形例では、先に述べた層間絶縁層の絶縁不良防止等
の利点に加え、特別な工程増を招くことなく（つまり、
エミッタ開口部１２ｂ内のサイドウォール１４形成と同
時に）、ベース電極１２の外周壁にも絶縁物からなるサ
イドウォール１５を形成でき、この結果、先に述べたよ
うに、レイアウト上の制約がなくて高集積化が図りやす
い、残渣の発生および飛散を有効に防止して信頼性に優
れ特性劣化がないといった特有の利点を有する。

【００７１】また、サイドウォール１４形成時に、その
終点検出が容易でありエピタキシャル成長層３表面が削
れてバイポーラトランジスタの特性（例えば、カットオ
フ周波数ｆ_T ）が劣化することがない。

【００７２】このサイドウォール１４終点検出は、同時
形成されるベース電極１２周囲のサイドウォール１５の
下地から周囲のバイポーラ領域およびＭＯＳ領域全域
に、選択比が高い膜を設けると検出精度が向上する。な
ぜなら、本例における終点検出は、エッチングとともに
生成される特定な反応ガスを量的に検出することにより
行うが、サイドウォールのエッチング終了とともにエッ
チング選択比が高い膜がほぼ全域に表出すると、それ以
上エッチングが進まなくなり急激な反応ガス量の低下が
観測されるからである。本例の場合、この終点検出用の
膜として、ベース電極加工時のエッチング阻止膜９を残
存させて兼用するので、工程増とならずに高い終点検出
精度を確保できる。サイドウォールがＳｉＯ₂ からなる
場合、エッチング阻止膜９としてＳｉＮ膜を選択でき、
この場合、ＣＯまたはＳｉＦ₄ をモニタするとよい。Ｃ
Ｏ添加により、エッチング阻止膜９の選択比を向上でき
る。

【００７３】

【発明の効果】本発明に係る半導体装置の製造方法は、
従来技術が奏する効果、即ち第２の層間絶縁層がバイポ
ーラトランジスタのベース電極上にのみ残存し周囲のコ
ンタクト孔段差が緩和される、バイポーラトランジスタ
形成領域とＭＩＳトランジスタ形成領域とで電極層およ
び配線層とを共通な導電層から形成して電極および配線
ソースの効率的な利用を図るといったことに加え、以下
の特有な効果を有する。

【００７４】ベース電極加工時のエッチング阻止膜を有
し、これが２０ｎｍ〜１００ｎｍとエミッタ電極のポリ
シリコン成膜の下地にも残される膜厚であることから、
その表面のライトエッチング時において、下層側の第１
の層間絶縁層に対するエッチング阻止膜としても機能
し、第１の層間絶縁層の絶縁不良を有効に防止できる。
エッチング阻止膜は、その成膜時に下地の第１の層間絶
縁層の緻密化を同時に行うこともでき、この場合、何ら
工程増とならない。

【図面の簡単な説明】

【図１】本発明が好適に実施可能な高速ＳＲＡＭ装置の
概略構成を示す断面図である。

【図２】図１のＭＯＳトランジスタ形成領域を更に詳し
く示す同断面図である。

【図３】図１，２の高速ＳＲＡＭ装置の製造過程を示す
断面図であり、ｎ⁺ 埋込領域となるアンチモンガラス層
の形成までを示すものである。

【図４】図３に続く製造過程で、ｎ⁺ 埋込領域の形成ま
でを示す同断面図である。

【図５】図４に続く製造過程で、ｎ⁺ プラグ領域の形成
までを示す同断面図である。

【図６】図５に続く製造過程で、ＭＯＳトランジスタの
形成までを示す同断面図である。

【図７】図６に続く製造過程で、エッチング阻止膜の成
膜までを示す同断面図である。

【図８】図７に続く製造過程で、ＳＩＣ領域形成までを
示す同断面図である。

【図９】図８に続く製造過程で、オフセットＳｉＯ₂ 膜
の成膜までを示す同断面図である。

【図１０】図９に続く製造過程で、エミッタ開口部の形
成までを示す同断面図である。

【図１１】図１０に続く製造過程で、ベースとエミッタ
間の電極分離用サイドウォールとなる膜の成膜までを示
す同断面図である。

【図１２】図１１に続く製造過程で、同サイドウォール
形成までを示す同断面図である。

【図１３】図１２に続く製造過程で、ベース電極加工ま
でを示す同断面図である。

【図１４】図１３に続く製造過程で、ビットコンタクト
孔の形成までを示す同断面図である。

【図１５】図１４に続く製造過程で、エミッタ電極、ビ
ット線取出電極層およびＧＮＤ配線層の同時形成までを
示す同断面図である。

【図１６】図１５に続く製造過程で、高抵抗負荷素子の
形成までを示す同断面図である。

【図１７】図１６に続く製造過程で、第１の金属配線層
の形成までを示す同断面図である。

【図１８】オフセット段差緩和に関する変形例に係り、
図１０に続く製造過程（ベース電極の加工）を示す断面
図である。

【図１９】同変形例に係り、図１８に続く製造過程（ベ
ースとエミッタ間の電極分離用サイドウォールとなる膜
の成膜）を示す断面図である。

【図２０】同変形例に係り、図１９に続く製造過程（同
サイドウォール形成）を示す断面図である。

【図２１】同変形例に係り、図２０に続く製造過程（ビ
ットコンタクト孔の形成）を示す断面図である。

【図２２】同変形例に係り、図２１に続く製造過程（エ
ミッタ電極、ビット線取出電極層およびＧＮＤ配線層の
同時形成）を示す断面図である。

【図２３】バイポーラトランジスタ完成後のエピタキシ
ャル成長層の表面側領域を拡大して示す図である。

【図２４】ＲＩＥ等によるオーバーエッチングが過度に
行われたときの、エピタキシャル成長層の表面周囲を拡
大して示す図である。

【図２５】サイドウォールのエッチング終点検出におい
て反応ガスＣＯをモニタする場合を例として、ウェーハ
周囲における反応ガス量の時間的な推移を示すグラフで
ある。

【図２６】従来の課題の説明に用い、エミッタ電極とな
る導電層（ポリシリコン膜）がＭＯＳトランジスタ領域
において成膜されたときを模式的に示す図である。

【符号の説明】

１…半導体基板、２…ｎ⁺ 埋込領域、２ａ…アンチモン
ガラス層、３…エピタキシャル成長層、４…フィールド
絶縁膜、５…ｎ⁺ プラグ領域、６…ｐウェル、７…ＭＯ
Ｓトランジスタ（絶縁ゲート電界効果トランジスタ）、
７ａ…ＳＲＡＭセルのドライブ用トランジスタ、７ｂ…
ＳＲＡＭセルの選択トランジスタ、７ｃ…周辺回路用ト
ランジスタ、８…第１の層間絶縁層（下層膜）、８ａ…
ベース・エミッタ開口部（第１の開口部）、８ｂ…ビッ
トコンタクト孔（第３の開口部）、８ｃ…高抵抗負荷素
子用コンタクト孔、９…エッチング阻止膜、１０…真性
ベース領域、１０ａ…グラフトベース領域、１１…ＳＩ
Ｃ領域、１２…ベース電極層、１２ｂ…エミッタ開口部
（第２の開口部）、１３…オフセットＳｉＯ₂ 膜（第２
の層間絶縁層）、１４，１５…サイドウォール（側壁ス
ペーサ）、１６…エミッタ電極層、１６ａ…導電性の残
渣、１７…エミッタ領域、１８…ビット線取出電極層、
１９…ＧＮＤ配線層、２０…第３の層間絶縁層、２１…
高抵抗負荷素子、２２…第４の層間絶縁層、２３ａ〜２
３ｄ…金属プラグ、２４…ビット配線層、２５…エミッ
タ配線層、２６…ベース配線層、２７…コレクタ配線
層、２８…第５の層間絶縁層、２９…第２の金属配線
層、３０…オーバーコート、３１，３２…レジストパタ
ーン、ｆ_T …カットオフ周波数、Ｗ_B …ベース幅。

Claims (7)

【特許請求の範囲】
1. 【請求項１】絶縁ゲート電界効果トランジスタを形成
   後、同一半導体基板にバイポーラトランジスタのベース
   電極とエミッタ電極とを層間の絶縁分離をしながら形成
   する半導体装置の製造方法であって、 前記絶縁ゲート電界効果トランジスタを覆う第１の層間
   絶縁層とエッチング阻止膜とを順に成膜し、 当該第１の層間絶縁層およびエッチング阻止膜につい
   て、バイポーラトランジスタのベースとなる基板領域上
   に第１の開口部を形成し、 当該第１の開口部により表出した前記基板領域、及び前
   記第１の層間絶縁層上に、ベース電極となる導電層と第
   ２の層間絶縁層を順に成膜し、 前記第２の層間絶縁層および前記導電層をエッチングし
   て、前記第１の開口部内に第２の開口部を形成した後、 当該第２の開口部の内壁における絶縁性の側壁スペーサ
   の形成と、前記第１の開口部を含む位置に所定パターン
   を残して周囲の前記第２の層間絶縁層および前記導電層
   を除去する第２の層間絶縁層およびベース電極のパター
   ンニングとを行い、 その後、エミッタ電極となる導電層を、前記側壁スペー
   サの形成によって前記第２の開口部内に表出する基板領
   域に接触させたかたちで成膜し、 成膜した導電層表面をライトエッチングした後、低抵抗
   化層を成膜し、当該低抵抗化層を下層側の前記導電層と
   ともに所定パターンにエッチングしてエミッタ電極を形
   成する半導体装置の製造方法。
2. 【請求項２】前記側壁スペーサの形成と前記第２の層間
   絶縁層およびベース電極のパターンニングとを行った
   後、前記第１の層間絶縁層に前記絶縁ゲート電界効果ト
   ランジスタ上で開口する第３の開口部を形成し、 前記エミッタ電極の形成と同時に、前記第３の開口部を
   介して絶縁ゲート電界効果トランジスタに接続する電極
   取出層を、エミッタ電極と同じ導電層から形成する請求
   項１に記載の半導体装置の製造方法。
3. 【請求項３】前記第１の層間絶縁層は、ＴＥＯＳのオゾ
   ンによる酸化を用いて化学的気相成長法により堆積され
   た酸化シリコンからなり、 前記エッチング阻止膜は、窒化シリコンからなる請求項
   １に記載の半導体装置の製造方法。
4. 【請求項４】前記エミッタ電極となる導電層は、ポリシ
   リコンからなり、 前記エッチング阻止膜は、窒化シリコンからなる請求項
   １に記載の半導体装置の製造方法。
5. 【請求項５】前記エッチング阻止膜の膜厚は、２０ｎｍ
   〜１００ｎｍである請求項１に記載の半導体装置の製造
   方法。
6. 【請求項６】前記エッチング阻止膜は、ベース電極のパ
   ターンニング直後で、少なくとも前記絶縁ゲート電界効
   果トランジスタ上方において３ｎｍ以上残存している請
   求項１に記載の半導体装置の製造方法。
7. 【請求項７】前記エッチング阻止膜は、エミッタ電極の
   形成後は、少なくとも前記絶縁ゲート電界効果トランジ
   スタ上方において除去されている請求項６に記載の半導
   体装置の製造方法。