JPH10327067A - Frequency divider - Google Patents
Frequency dividerInfo
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- JPH10327067A JPH10327067A JP13240397A JP13240397A JPH10327067A JP H10327067 A JPH10327067 A JP H10327067A JP 13240397 A JP13240397 A JP 13240397A JP 13240397 A JP13240397 A JP 13240397A JP H10327067 A JPH10327067 A JP H10327067A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は分周器に関し、さら
に詳しくはクロックの半周期を含む分周比で分周するこ
とが可能な分周器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency divider, and more particularly, to a frequency divider capable of dividing a frequency by a division ratio including a half cycle of a clock.
【０００２】[0002]
【従来の技術】従来の分周器は、例えば図６に示すよう
にカウンタ３１により分周比設定部３２で設定した整数
ｎでクロックＣＫ0 をカウントし、ＣＫ0 ／ｎに分周す
るものが一般的である。この場合、分周比ｎは整数に限
られていて、クロックの半サイクル分を含めた数で分周
を行うことはできなかった。従って、例えば１．５ＧＨ
ｚと１ＧＨｚと０．６ＧＨｚを得る場合にはその最小公
倍数の３ＧＨｚを源周波数とし、それを１／２、１／
３、１／５に分周する必要があった。即ち、高い周波数
の源発振器を必要としていた。2. Description of the Related Art A conventional frequency divider counts a clock CK 0 by an integer n set by a frequency dividing ratio setting unit 32 by a counter 31 as shown in FIG. 6 and divides the clock into CK 0 / n. Is common. In this case, the frequency division ratio n is limited to an integer, and the frequency cannot be divided by a number including a half cycle of the clock. Thus, for example, 1.5 GH
When z, 1 GHz and 0.6 GHz are obtained, the least common multiple of 3 GHz is used as the source frequency, and it is set to 1/2, 1 /
It was necessary to divide by 3/5. That is, a high-frequency source oscillator was required.
【０００３】[0003]
【発明が解決しようとする課題】従って本発明は、高い
周波数の源発振器を必要とすることなく、クロックの半
サイクルを含めた分周比で分周して、種々の周波数のク
ロックを生成しようとするものである。Therefore, the present invention is to generate clocks of various frequencies by dividing by a dividing ratio including a half cycle of the clock without requiring a high-frequency source oscillator. It is assumed that.
【０００４】[0004]
【課題を解決するための手段】本発明は上記課題に鑑み
なされたものであり、ｎを整数とし、クロックを１／
（２ｎ＋１）に分周する分周手段と、該分周手段により
分周された波形のデューティを２ｎ：１とする波形整形
手段と、該波形整形手段により整形された波形を、（ｎ
＋１／２）クロックだけ遅延する遅延手段と、デューテ
ィを２ｎ：１に整形した波形であって、遅延前の波形と
（ｎ＋１／２）クロック遅延後の波形とをクロックで交
互に切り換える切り換え手段とを具備し、クロックを１
／（ｎ＋１／２）に分周する分周器を構成して上記課題
を解決する。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and it is assumed that n is an integer and a clock is 1 /.
Frequency dividing means for dividing the frequency by (2n + 1), a waveform shaping means for setting the duty of the waveform divided by the frequency dividing means to 2n: 1, and a waveform shaped by the waveform shaping means by (n
Delay means for delaying by +1/2) clock, and switching means for alternately switching between a waveform before the delay and a waveform after the (n + 1/2) clock delay by a clock, which is a waveform shaped with a duty of 2n: 1. And the clock is 1
The above problem is solved by configuring a frequency divider for dividing the frequency by / (n + ｎ).
【０００５】本発明の構成によると、源発振器のクロッ
クを、クロックの半サイクルを含めた分周比で分周する
ことが可能となる。According to the configuration of the present invention, it is possible to divide the frequency of the clock of the source oscillator by the frequency division ratio including a half cycle of the clock.
【０００６】[0006]
【発明の実施の形態】本発明に係わる実施形態例につい
て図１および図５を参照して説明する。図１は本発明に
係わる分周器のブロック図であり、図２はこのブロック
図の要部のタイムチャートである。図３は本発明に係わ
る分周器の実施形態例であって、図４はその要部のタイ
ムチャートである。また、図５は本発明に係わる分周器
の他の実施形態例を示す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a frequency divider according to the present invention, and FIG. 2 is a time chart of a main part of the block diagram. FIG. 3 is an embodiment of a frequency divider according to the present invention, and FIG. 4 is a time chart of a main part thereof. FIG. 5 is a diagram showing another embodiment of the frequency divider according to the present invention.
【０００７】まず、本発明の分周器は図１のブロック図
に示すように、（２ｎ＋１）分周器１と、デューティ調
整器２と、（ｎ＋１／２）クロック遅延回路３と、切換
器４とで構成されている。入力したクロックＣＫ0 は
（２ｎ＋１）分周器１で１／（２ｎ＋１）に分周され、
つぎにデューティ調整器２で分周された信号のデューテ
ィを１：２ｎに調整する。このときＨ：Ｌ＝１：２ｎ、
またはＨ：Ｌ＝２ｎ：１のどちらに調整してもよい。First, as shown in the block diagram of FIG. 1, the frequency divider of the present invention comprises a (2n + 1) frequency divider 1, a duty adjuster 2, a (n + 1/2) clock delay circuit 3, a switch 4. The input clock CK 0 is divided by the (2n + 1) frequency divider 1 into 1 / (2n + 1),
Next, the duty of the signal divided by the duty adjuster 2 is adjusted to 1: 2n. At this time, H: L = 1: 2n,
Alternatively, it may be adjusted to either H: L = 2n: 1.
【０００８】デューティ調整された信号は（ｎ＋１／
２）クロック遅延回路３で（ｎ＋１／２）クロック分だ
け遅延され、切換器４に入力される。一方、デューティ
調整器２から出力された遅延前の信号も切換器４に入力
され、クロックＣＫ0 によって２つの信号は切り換えら
れ、ＣＫ0 ／（ｎ＋１／２）の分周出力を得る。The duty-adjusted signal is (n + 1 /
2) The signal is delayed by (n + ／) clocks in the clock delay circuit 3 and input to the switch 4. On the other hand, the signal before the delay output from the duty adjuster 2 is also input to the switch 4, and the two signals are switched by the clock CK 0 to obtain a frequency-divided output of CK 0 / (n + ／).
【０００９】図２は図１における２．５分周（ｎ＝２）
の場合のタイムチャートであって、同図（ａ）は入力ク
ロックＣＫ0 であり、同図（ｂ）は（２ｎ＋１）、即ち
５分周後のデューティ調整された波形である。この場
合、Ｈ：Ｌ＝１：２ｎ、即ち１：４となっている。同図
（ｃ）はデューティ調整された後、ｎ＋１／２、即ち
２．５クロック遅延された後の波形である。更に同図
（ｄ）は切換器４の出力波形であって、クロックＣＫ0
によって同図（ｂ）と同図（ｃ）の波形が抜き取られて
形成されたものであって、クロックＣＫ0 を１／２．５
に分周している。即ち、ＣＫ0 のＬで同図（ｂ）の波形
を選択し、一方、Ｈで同図（ｃ）の波形を選択し、同図
（ｄ）の分周出力を得ている。上述した構成により、ク
ロックの半サイクルを含めた分周比で分周することが可
能となっている。FIG. 2 shows a frequency division of 2.5 (n = 2) in FIG.
In this case, FIG. 7A shows the input clock CK 0 , and FIG. 7B shows (2n + 1), that is, the waveform after the frequency division by 5 and the duty of which has been adjusted. In this case, H: L = 1: 2n, that is, 1: 4. FIG. 7C shows the waveform after the duty adjustment and n + 1/2, that is, after the 2.5 clock delay. FIG. 3D shows the output waveform of the switch 4 and the clock CK 0.
The waveforms shown in FIGS. 3B and 3C are extracted and formed, and the clock CK 0 is set to 1 / 2.5
Divided into That is, the waveform of FIG. 9B is selected by L of CK 0 , and the waveform of FIG. 9C is selected by H, and the divided output of FIG. 9D is obtained. With the above-described configuration, it is possible to divide the frequency by the frequency division ratio including a half cycle of the clock.
【００１０】つぎに、本発明に係わる具体的な回路構成
と動作について説明する。尚、分周比は２．５（ｎ＝
２）とする。図３に示すように、Ｄ−ＦＦ（Ｄタイプフ
リップフロップ）１１、Ｄ−ＦＦ１２、Ｄ−ＦＦ１３と
ＡＮＤゲート１５が図１に示す（２ｎ＋１）分周器１に
相当し、目的とする２．５分周の２倍の５分周器を構成
している。クロックＣＫ0 はＤ−ＦＦ１１、Ｄ−ＦＦ１
２、Ｄ−ＦＦ１３のＣＫ端子に入力され、Ｄ−ＦＦ１１
の端子Ｑから図４（ｂ）に示す波形が、また、Ｄ−ＦＦ
１２の端子Ｑから図４（ｂ）に示す波形が出力される。
尚、図４（ａ）はクロックＣＫ0 の波形である。Next, a specific circuit configuration and operation according to the present invention will be described. The frequency division ratio is 2.5 (n =
2). As shown in FIG. 3, the D-FF (D-type flip-flop) 11, D-FF 12, D-FF 13, and AND gate 15 correspond to the (2n + 1) frequency divider 1 shown in FIG. A divide-by-5 frequency divider that is twice the divide-by-5 frequency is configured. Clock CK 0 is D-FF11, D-FF1
2. Input to the CK terminal of D-FF13,
The waveform shown in FIG. 4B from the terminal Q of FIG.
A waveform shown in FIG. 4B is output from twelve terminals Q.
Incidentally, FIG. 4 (a) is a waveform of the clock CK 0.
【００１１】２入力のＡＮＤゲート１６が図１に示すデ
ューティ調整器２に相当し、入力の一端にＤ−ＦＦ１２
の出力が、他の一端にはＤ−ＦＦ１１の出力が反転して
入力されていて、ＡＮＤゲート１６の端子Ｙからは図４
（ｄ）に示すようなＨ：Ｌ＝１：４に成形された波形が
出力される。A 2-input AND gate 16 corresponds to the duty adjuster 2 shown in FIG.
Is input to the other end of the output of the D-FF 11 by inverting the output of the D-FF 11.
A waveform shaped as H: L = 1: 4 as shown in (d) is output.
【００１２】ＡＮＤゲート１７とＤ−ＦＦ１４が図１に
示す（ｎ＋１／２）クロック遅延回路３に相当し、ＡＮ
Ｄゲート１７の端子Ｙからは図４（ｅ）に示すように、
ＡＮＤゲート１６の端子Ｙの出力より２クロック遅れた
信号が出力される。ＡＮＤゲート１７の端子Ｙからの信
号をＤ−ＦＦ１４の端子Ｄに入力し、クロックＣＫ0の
立ち下がりでサンプルすることにより、Ｄ−ＦＦ１４の
端子Ｑからは、図４（ｆ）に示すように、更に、半周期
遅れた信号が出力される。The AND gate 17 and the D-FF 14 correspond to the (n + 1/2) clock delay circuit 3 shown in FIG.
From the terminal Y of the D gate 17, as shown in FIG.
A signal delayed by two clocks from the output of the terminal Y of the AND gate 16 is output. The signal from the terminal Y of the AND gate 17 is input to the terminal D of the D-FF 14, by sampling at the falling edge of the clock CK 0, from the terminal Q of the D-FF 14, as shown in FIG. 4 (f) Further, a signal delayed by a half cycle is output.
【００１３】マルチプレクサ１８は図１に示す切換器４
に相当し、上述したＡＮＤゲート１６の端子Ｙからの信
号と、ＡＮＤゲート１６の端子Ｙからの信号を２．５ク
ロック遅延させたＤ−ＦＦ１４の端子Ｑからの信号とを
マルチプレクサ１８に入力し、クロックＣＫ0 で切り換
えることにより、即ち、クロックＣＫ0 がＨのときはＤ
−ＦＦ１４の端子Ｑの信号を、一方、ＬのときはＡＮＤ
ゲート１６の端子Ｙからの信号を選択することにより、
図４（ｇ）に示すようにクロックＣＫ0 を１／２．５に
分周した信号が得られる。The multiplexer 18 is connected to the switch 4 shown in FIG.
The signal from the terminal Y of the AND gate 16 and the signal from the terminal Q of the D-FF 14 obtained by delaying the signal from the terminal Y of the AND gate 16 by 2.5 clocks are input to the multiplexer 18. , By switching with clock CK 0 , that is, when clock CK 0 is H
The signal at the terminal Q of the FF 14 is AND
By selecting the signal from the terminal Y of the gate 16,
As shown in FIG. 4G, a signal obtained by dividing the clock CK 0 by 1 / 2.5 is obtained.
【００１４】上述した構成による半サイクルを含む分周
回路は、特に高い周波数の分周に用いて効果が大きい。
例えば、パソコン等の画像信号をシリアルに伝送する回
路に用いる場合について、図５を参照して説明する。The frequency dividing circuit including a half cycle according to the above configuration is particularly effective for frequency division at a high frequency.
For example, a case where the image signal is used in a circuit for serially transmitting an image signal, such as a personal computer, will be described with reference to FIG.
【００１５】一般的にパラレルデータをシリアルデータ
に変換して伝送する場合、送り側（または受け側）の回
路にＰＬＬ（Phase Locked Loop ）回路を持ち、ＶＣＯ
（Voltage Controlled Oscillator ）によって発振され
た一定の周波数で送信（または受信）する。In general, when parallel data is converted into serial data and transmitted, a PLL (Phase Locked Loop) circuit is provided in a circuit on the transmitting side (or receiving side) and the VCO
(Voltage Controlled Oscillator) to transmit (or receive) at a constant frequency oscillated.
【００１６】しかしながら、パソコン等の画像信号は解
像度により伝送周波数が異なる。一画面当たり、ＶＧＡ
規格の解像度は６４０×４８０ドットであり、ＳＶＧＡ
規格の解像度は８００×６００ドットであり、ＸＧＡ規
格の解像度は１０２４×７６８ドットであるので、１ド
ットを２４ビット階調とし、１秒に８０枚の画像を伝送
する場合、伝送に必要な周波数はＶＧＡ規格で約６００
ＭＨｚ、ＳＶＧＡ規格で約１ＧＨｚ、ＸＧＡ規格で約
１．５ＧＨｚとなり、それぞれの解像度に応じた伝送周
波数が必要となる。However, the transmission frequency of an image signal from a personal computer or the like varies depending on the resolution. VGA per screen
The standard resolution is 640 x 480 dots, and SVGA
Since the resolution of the standard is 800 × 600 dots and the resolution of the XGA standard is 1024 × 768 dots, if one dot is a 24-bit gradation and 80 images are transmitted per second, the frequency required for transmission is required. Is about 600 in VGA standard
MHz, about 1 GHz in the SVGA standard, and about 1.5 GHz in the XGA standard, and transmission frequencies corresponding to the respective resolutions are required.
【００１７】従来技術を用いると上記３種の周波数を生
成するためには、最小公倍数である約３ＧＨｚをＶＣＯ
を用いて発振させ、その発振周波数を２分周、３分周、
５分周してそれぞれの周波数を得なければならないが、
このような高い周波数を発振させるＶＣＯを作成するこ
とは困難である。また、上記３種の周波数を含む６００
ＭＨｚ以上、１．５ＧＨｚ以下の周波数帯域をもつＶＣ
Ｏを作成することも困難であるため、単一のＶＣＯでそ
れぞれの解像度に応じた伝送周波数を得ることがきなか
った。According to the prior art, in order to generate the above three types of frequencies, the least common multiple of about 3 GHz must be
And oscillate by dividing the oscillation frequency by 2 and 3
You have to divide by 5 to get each frequency,
It is difficult to create a VCO that oscillates at such a high frequency. In addition, 600 including the above three frequencies
VC that has a frequency band between MHz and 1.5 GHz
Since it is also difficult to create O, it was not possible to obtain a transmission frequency corresponding to each resolution with a single VCO.
【００１８】しかしながら本発明の分周回路によれば、
図５に示すようにＶＣＯ２１の周波数をＸＧＡ規格の伝
送周波数約１．５ＧＨｚに合わせて発振させ、ＳＶＧＡ
規格に対してはこれを１．５分周器２２により１．５分
周して約１ＧＨｚを得、また、ＶＧＡ規格に対してはこ
れを２．５分周器２３により２．５分周して約６００Ｍ
Ｈｚを得ることが可能となる。これら３種類のクロック
は切換器２４に入力され、解像度選択信号の指示により
目的とするクロックを取り出すことによって単一のＶＣ
Ｏで３種類の解像度に対する画像伝送が可能となる。However, according to the frequency dividing circuit of the present invention,
As shown in FIG. 5, the frequency of the VCO 21 is oscillated in accordance with the transmission frequency of the XGA standard of about 1.5 GHz, and the SVGA
For the standard, this is divided by 1.5 with a 1.5 divider 22 to obtain about 1 GHz, and for the VGA standard, this is divided by 2.5 with a 2.5 divider 23. About 600M
Hz can be obtained. These three types of clocks are input to a switch 24, and a single VC is extracted by extracting a target clock in accordance with an instruction of a resolution selection signal.
O enables image transmission for three resolutions.
【００１９】[0019]
【発明の効果】以上の説明から明らかなように、本発明
の分周器によると、クロックをクロックの半サイクルを
含めた分周比で分周することができるため、源発振器の
周波数を高くすることなく、種々の周波数のクロックを
得ることが可能となる。As is apparent from the above description, according to the frequency divider of the present invention, the clock can be divided by the division ratio including the half cycle of the clock, so that the frequency of the source oscillator can be increased. It is possible to obtain clocks of various frequencies without performing.
【図１】 本発明に係わる分周器のブロック図である。FIG. 1 is a block diagram of a frequency divider according to the present invention.
【図２】 図１に示すブロック図の要部のタイムチャー
トである。FIG. 2 is a time chart of a main part of the block diagram shown in FIG. 1;
【図３】 本発明に係わる分周器の実施形態例の回路構
成図である。FIG. 3 is a circuit configuration diagram of an embodiment of a frequency divider according to the present invention.
【図４】 図３に示す回路構成図の要部のタイムチャー
トである。FIG. 4 is a time chart of a main part of the circuit configuration diagram shown in FIG. 3;
【図５】 本発明に係わる分周器の他の実施形態例を示
す図である。FIG. 5 is a diagram showing another embodiment of the frequency divider according to the present invention.
【図６】 従来の分周器について説明するための図であ
る。FIG. 6 is a diagram for explaining a conventional frequency divider.
１…（２ｎ＋１）分周器、２…デューティ調整器、３…
（ｎ＋１／２）クロック遅延回路、４…切換器、１１，
１２，１３，１４…Ｄ−ＦＦ、１５，１６，１７…ＡＮ
Ｄゲート、１８…マルチプレクサ、２１…ＶＣＯ、２２
…１．５分周器、２３…２．５分周器、２４…切換器、
３１…カウンタ、３２…分周比設定部1 ... (2n + 1) divider, 2 ... Duty adjuster, 3 ...
(N + 1/2) clock delay circuit, 4 ... switch, 11,
12, 13, 14 ... D-FF, 15, 16, 17 ... AN
D gate, 18 multiplexer, 21 VCO, 22
... 1.5 frequency divider, 23 ... 2.5 frequency divider, 24 ... Switcher,
31: counter, 32: division ratio setting unit
Claims (1)
１）に分周する分周手段と、 該分周手段により分周された波形のデューティを２ｎ：
１とする波形整形手段と、 該波形整形手段により整形された波形を、（ｎ＋１／
２）クロックだけ遅延する遅延手段と、 デューティを２ｎ：１に整形した波形であって、遅延前
の波形と（ｎ＋１／２）クロック遅延後の波形とを前記
クロックで交互に切り換える切り換え手段とを具備し、
前記クロックを１／（ｎ＋１／２）に分周することを特
徴とする分周器。1. n is an integer and the clock is 1 / (2n +
Frequency dividing means for dividing into 1), and the duty of the waveform divided by the frequency dividing means is 2n:
1 and a waveform shaped by the waveform shaping means is (n + 1 /
2) delay means for delaying by a clock, and switching means for alternately switching between the waveform before the delay and the waveform after the (n + 1/2) clock delay, which is a waveform shaped with a duty ratio of 2n: 1, by the clock. Have,
A frequency divider, wherein the clock is frequency-divided into 1 / (n + 1/2).
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1997
- 1997-05-22 JP JP13240397A patent/JP3707203B2/en not_active Expired - Fee Related
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