JPH10308728A - Synchronous transmission system - Google Patents
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- JPH10308728A JPH10308728A JP9117693A JP11769397A JPH10308728A JP H10308728 A JPH10308728 A JP H10308728A JP 9117693 A JP9117693 A JP 9117693A JP 11769397 A JP11769397 A JP 11769397A JP H10308728 A JPH10308728 A JP H10308728A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、同期信号の抽出を
容易にした同期伝送システムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous transmission system that facilitates extraction of a synchronous signal.
【０００２】[0002]
【従来の技術】現在、多くのディジタル通信において
は、同期伝送方式が用いられている。同期伝送方式とし
ては、伝送されるデータ信号そのものから同期信号を抽
出する方式が主流である。そのためには、伝送されるデ
ータ信号に同期信号成分が十分存在することが望まし
い。図２は、代表的なデータ伝送の符号形式である。
（１）〜（３）はＮＲＺ（Non Return to zero）形式、
（４）はＲＺ（Retun to zero）形式、（５）はバイポ
ーラ形式と呼ばれるものであり、それぞれ符号作成の容
易さ、必要な信号帯域が狭いなどの特徴があるが、デー
タ“１”または“０”が連続すると、同期信号成分を抽
出することが困難になる形式である。そのため、これら
の符号形式を採用する場合には、（ａ）送信側で送出す
る符号を制限する、（ｂ）符号の状態を変化させるタイ
ミングビットを挿入する、（ｃ）データのスクランブル
化、などを行い、長い期間、連続して“１”や“０”が
生じることを避ける必要があった。また（６）〜（８）
のバイフェーズ形式、（９）の差分マンチェスタ形式、
（１０）の遅延変調形式は、長い間“１”や“０”が連
続しても、同期信号成分はそれほど少なくならないが、
符号作成や同期信号抽出が複雑である。2. Description of the Related Art At present, a synchronous transmission system is used in many digital communications. As a synchronous transmission method, a method of extracting a synchronization signal from a transmitted data signal itself is mainly used. For this purpose, it is desirable that the transmitted data signal has a sufficient synchronization signal component. FIG. 2 shows a typical data transmission code format.
(1) to (3) are NRZ (Non Return to zero) format,
(4) is called an RZ (Retun to zero) format, and (5) is called a bipolar format, which has features such as easy code creation and a narrow required signal band. If the 0s continue, it is difficult to extract the synchronization signal component. Therefore, when these code formats are adopted, (a) limit the codes to be transmitted on the transmission side, (b) insert timing bits that change the state of the codes, (c) scramble the data, etc. It was necessary to avoid the occurrence of "1" or "0" continuously for a long period of time. (6) to (8)
Biphase format, differential Manchester format (9),
In the delay modulation method of (10), even if “1” or “0” continues for a long time, the synchronization signal component does not decrease so much.
Code creation and synchronization signal extraction are complicated.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、デー
タ“１”や“０”が連続しても、符号の作成が単純で、
同期信号抽出が容易な符号形式と簡易な同期抽出回路を
もつ同期伝送システムを提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to make a code simple even if data "1" or "0" continues.
An object of the present invention is to provide a synchronous transmission system having a code format for easily extracting a synchronization signal and a simple synchronization extraction circuit.
【０００４】[0004]
【課題を解決するための手段】伝送されるデータ信号か
ら容易に同期信号を抽出するため送信側の送出符号形式
として、データ“１”（正論理）は、データ周期の１ビ
ットの間で、中間レベル電圧からハイレベル電圧に上昇
し、ハイレベル電圧を一定時間持続したあと、ハイレベ
ル電圧から中間レベル電圧に下降し、中間レベル電圧を
一定時間持続する電圧波形とする。一方、データ“０”
（負論理）は、データ周期の１ビットの間で、中間レベ
ル電圧からローレベル電圧に下降し、ローレベル電圧を
一定時間持続したあと、ローレベル電圧から中間レベル
電圧に上昇し、中間レベル電圧を一定時間持続する電圧
波形とする。データ伝送の受信側では、受信データ
“１”に相当する電圧を検出する比較回路および受信デ
ータ“０”に相当する電圧を検出する比較回路を設け、
この二つの比較回路からの出力を合成回路で合成し、そ
の合成回路の出力の立ち上がり、または立ち下がりを単
安定マルチバイブレータ回路の入力信号とし、その単安
定マルチバイブレータ回路出力の立ち上がり、または立
ち下がりの信号を同期信号とする。また、データ“１”
に相当する電圧を検出する比較回路の閾値電圧と、デー
タ“０”に相当する電圧を検出する比較回路の閾値電圧
のそれぞれを、任意の電圧に変更することが出来るよう
にして、信号が劣化しても同期信号抽出を可能にした
り、使用する比較回路を、設定した基準電圧を中心に、
設定した範囲の電圧を検出するウインドコンパレータと
して回路形式の簡易化を図る。In order to easily extract a synchronization signal from a transmitted data signal, data "1" (positive logic) is used as a transmission code format on the transmission side in one bit of a data cycle. The voltage waveform rises from the intermediate level voltage to the high level voltage, maintains the high level voltage for a certain period of time, then drops from the high level voltage to the intermediate level voltage, and makes the intermediate level voltage a voltage waveform that lasts for a certain period of time. On the other hand, data "0"
(Negative logic) means that during one bit of the data period, the voltage drops from the intermediate level voltage to the low level voltage, maintains the low level voltage for a certain period of time, then increases from the low level voltage to the intermediate level voltage, Is a voltage waveform that lasts for a certain period of time. On the receiving side of data transmission, a comparison circuit for detecting a voltage corresponding to the reception data “1” and a comparison circuit for detecting a voltage corresponding to the reception data “0” are provided.
The outputs from the two comparison circuits are combined by a combining circuit, and the rising or falling of the output of the combining circuit is used as the input signal of the monostable multivibrator circuit, and the rising or falling of the output of the monostable multivibrator circuit. Is a synchronization signal. In addition, data "1"
The threshold voltage of the comparison circuit for detecting the voltage corresponding to the threshold voltage and the threshold voltage of the comparison circuit for detecting the voltage corresponding to the data “0” can be changed to arbitrary voltages, thereby deteriorating the signal. Even if the synchronization signal can be extracted or the comparison circuit used is centered on the set reference voltage,
The circuit type is simplified as a window comparator that detects a voltage in a set range.
【０００５】[0005]
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明のデータを送出する場合の
符号形式の説明図である。図１では、ハイレベルとして
５Vの電圧を、ローレベルとして０Vの電圧を、中間レベ
ルの電圧として２.５Vの電圧を割り当てている。データ
“１”（正論理）を送出するには、データ周期の１ビッ
トの最初で、中間レベル電圧２.５Vからハイレベル電圧
５Vに上昇し、ハイレベル電圧５Vを一定時間持続したあ
と、中間レベル電圧２.５Vに下降し、その電圧を一定時
間持続する電圧波形とする。一方、データ“０”（負論
理）は、データ周期の１ビットの最初で、中間レベル電
圧２.５Vからローレベル電圧０Vに下降し、ローレベル
電圧０Vを一定時間持続したあと、中間レベル電圧２.５
Vに上昇し、その電圧を一定時間持続する電圧波形とす
る。このような符号形式であれば、データの各ビットで
ハイレベル電圧またはローレベル電圧から中間レベル電
圧への切り替えが行われているので、伝送するデータに
“１”または“０”が連続して存在しても、各ビットの
電圧変化から容易に同期信号を抽出することができる。
データ“１”のハイレベル電圧の持続時間と中間レベル
電圧の持続時間は、図では１：１でほぼ等しいが、これ
は任意の比率でもよい。データ“０”のローレベル電圧
の持続時間と中間レベル電圧の持続時間の比率も同様で
ある。Embodiments of the present invention will be described below in detail. FIG. 1 is an explanatory diagram of a code format when transmitting data of the present invention. In FIG. 1, a voltage of 5 V is assigned as a high level, a voltage of 0 V is assigned as a low level, and a voltage of 2.5 V is assigned as an intermediate level voltage. To send data "1" (positive logic), at the beginning of one bit of the data cycle, the intermediate level voltage rises from 2.5 V to the high level voltage 5 V, and the high level voltage 5 V is maintained for a certain period of time. The voltage drops to a level voltage of 2.5 V, and the voltage has a voltage waveform that lasts for a certain period of time. On the other hand, the data "0" (negative logic) is at the beginning of one bit of the data cycle, falls from the intermediate level voltage 2.5V to the low level voltage 0V, and maintains the low level voltage 0V for a certain period of time. 2.5
The voltage rises to V, and the voltage becomes a voltage waveform that lasts for a certain period of time. In such a code format, since the switching from the high-level voltage or the low-level voltage to the intermediate-level voltage is performed at each bit of the data, “1” or “0” is continuously transmitted data. Even if it exists, the synchronization signal can be easily extracted from the voltage change of each bit.
The duration of the high-level voltage and the duration of the intermediate-level voltage of the data “1” are approximately equal to 1: 1 in the figure, but may be any ratio. The same applies to the ratio of the duration of the low-level voltage to the duration of the intermediate-level voltage of data “0”.
【０００６】次に、受信側での同期抽出回路について説
明する。図３は本発明の同期抽出・データ変換回路の原
理図で、符号１は比較回路、符号２はハイレベルに対す
る比較回路、符号３はローレベルに対する比較回路、符
号４は合成回路、符号５は同期信号生成回路、符号６は
データ変換回路である。比較回路１には、図１に示した
符号形式のデータが入力される。比較回路１には、ハイ
レベル（本例ではハイレベル電圧５Vとする）に対する
比較回路２と、ローレベル（本例ではローレベル電圧０
Vとする）に対する比較回路３があり、比較回路２、３
に同時にデータが入力される。比較回路２、３ともに比
較電圧（閾値電圧）は可変になっている。比較回路２の
閾値電圧は、ハイレベル電圧以下で中間レベル電圧以上
に設定され、比較回路３の閾値電圧はローレベル電圧以
上で中間レベル電圧以下に設定される。すなわち、比較
回路１に入力されるデータ“１”のハイレベル電圧が５
Vであるなら、比較回路２の閾値電圧は２.５V以上、５V
以下の電圧となる。ここでは、ハイレベル電圧と中間レ
ベル電圧の中間値である３.７５V付近に設定する。一方
比較回路３の閾値電圧は、ローレベル電圧０V以上で、
中間レベル電圧２.５V以下の電圧となる。ここでは、ロ
ーレベル電圧と中間レベル電圧の中間値である１.２５V
付近に設定する。入力データの電圧値にしたがい、確実
に入力データの“１”、“０”の変化点が検出できるよ
うに、両比較回路の閾値電圧は変化させることが望まし
い。もし、データ“１”のハイレベル電圧値が５Vまで
なければ、比較回路２の閾値電圧も３.７５Vより小さい
値に設定することが望ましい。閾値電圧の変更は、図３
の比較回路２および３に接続した可変抵抗Rvを電源電圧
Vccとアース電位に接続し、抵抗値を変化させることで
容易に可能である。Next, a synchronization extraction circuit on the receiving side will be described. FIG. 3 is a principle diagram of a synchronous extraction / data conversion circuit of the present invention. Reference numeral 1 denotes a comparison circuit, reference numeral 2 denotes a comparison circuit for a high level, reference numeral 3 denotes a comparison circuit for a low level, reference numeral 4 denotes a synthesis circuit, and reference numeral 5 denotes a synthesis circuit. Reference numeral 6 denotes a synchronization signal generation circuit and a data conversion circuit. Data in the code format shown in FIG. The comparison circuit 1 includes a comparison circuit 2 for a high level (high level voltage 5 V in this example) and a low level (low level voltage 0 in this example).
V), and the comparison circuits 2, 3
Are input at the same time. The comparison voltage (threshold voltage) of each of the comparison circuits 2 and 3 is variable. The threshold voltage of the comparison circuit 2 is set to be equal to or higher than the high level voltage and equal to or higher than the intermediate level voltage. The threshold voltage of the comparison circuit 3 is set to be equal to or higher than the low level voltage and equal to or lower than the intermediate level voltage. That is, the high level voltage of the data “1” input to the comparison circuit 1 is 5
If it is V, the threshold voltage of the comparison circuit 2 is 2.5 V or more and 5 V
The following voltages are obtained. Here, it is set near 3.75 V which is an intermediate value between the high level voltage and the intermediate level voltage. On the other hand, the threshold voltage of the comparison circuit 3 is equal to or higher than the low-level voltage 0 V,
The intermediate level voltage is 2.5 V or less. Here, 1.25 V which is an intermediate value between the low level voltage and the intermediate level voltage
Set near. It is desirable to change the threshold voltages of both the comparison circuits so that the change point of “1” or “0” of the input data can be reliably detected according to the voltage value of the input data. If the high-level voltage value of the data “1” does not reach 5V, it is desirable to set the threshold voltage of the comparison circuit 2 to a value smaller than 3.75V. Changing the threshold voltage is shown in FIG.
The variable resistor Rv connected to the comparison circuits 2 and 3 is connected to the power supply voltage.
It is easily possible by connecting to Vcc and earth potential and changing the resistance value.
【０００７】比較回路２の閾値電圧が３.７５V付近、比
較回路３の閾値電圧が１.２５V付近に設定されている
と、図１のデータ“１”（正論理）が入力されると比較
回路２から信号出力があり、データ“０”（負論理）が
入力されると比較回路３から信号出力がある。比較回路
２および３の出力は合成回路４で合成されるので、デー
タが“１”であっても“０”であっても、各ビットごと
に合成回路４から出力があることになる。合成回路４の
出力は同期信号生成回路５に入力される。同期信号生成
回路５では、合成回路４の出力のパルスの立ち上がり、
または立ち下がりをトリガー信号として一定幅のパルス
を生成する。この同期信号生成回路５の出力信号を同期
信号として入力信号を所定のデータに変換するデータ変
換回路６に入力する。データ変換回路６では同期信号の
ある時間点で入力信号のデータをラッチし、出力データ
とする。When the threshold voltage of the comparison circuit 2 is set near 3.75 V and the threshold voltage of the comparison circuit 3 is set near 1.25 V, the comparison is made when data "1" (positive logic) shown in FIG. A signal is output from the circuit 2, and when data "0" (negative logic) is input, a signal is output from the comparison circuit 3. Since the outputs of the comparison circuits 2 and 3 are combined by the combining circuit 4, there is an output from the combining circuit 4 for each bit, regardless of whether the data is "1" or "0". The output of the synthesizing circuit 4 is input to the synchronization signal generating circuit 5. In the synchronizing signal generation circuit 5, the rising edge of the pulse output from the synthesis circuit 4
Alternatively, a pulse having a constant width is generated using the falling edge as a trigger signal. The output signal of the synchronizing signal generation circuit 5 is used as a synchronizing signal and input to a data conversion circuit 6 for converting an input signal into predetermined data. The data conversion circuit 6 latches the data of the input signal at a certain time point of the synchronizing signal and sets it as output data.
【０００８】図５に、以上で説明した入力信号と同期信
号の関係を示す。図５で、同期信号のパルス幅tsiは、
データ“１”のハイレベル電圧の持続時間tinより十分
小さいので、入力信号のデータは、そのハイレベル電圧
の持続する時間内でデータ変換回路６のラッチ回路でラ
ッチされる。ローレベル電圧の場合も同様である。図５
では同期信号のたち下がり（図のパルスの矢印で示す）
でラッチされるものとする。FIG. 5 shows the relationship between the input signal and the synchronization signal described above. In FIG. 5, the pulse width tsi of the synchronization signal is
Since the duration of the high level voltage “tin” of the data “1” is sufficiently smaller, the data of the input signal is latched by the latch circuit of the data conversion circuit 6 within the duration of the high level voltage. The same applies to a low-level voltage. FIG.
Now the falling of the synchronization signal (indicated by the arrow of the pulse in the figure)
Is latched by
【０００９】図４は、本発明の同期抽出・データ変換回
路の具体的構成図であり、符号１は比較回路、符号４は
合成回路、符号５は同期信号生成回路、符号６はデータ
変換回路である。これらの各回路は、原理的には図３の
同符号の各回路と対応している。図４の比較回路１が、
図３の比較回路１と異なる点は、ハイレベルおよびロー
レベルを各々の回路で直接比較するのでなく、設定した
電圧レベルを中心に、きめられた電圧範囲以外のレベル
を検出するウインド・コンパレータで構成されているこ
とである。符号７および８はオペレーショナル・アン
プ、符号９及び１０はコンパレータである。この比較回
路１は、オペレーショナル・アンプ７の＋端子に加えら
れる電圧Vrefを中心に、オペレーショナル・アンプ７と
オペレーショナル・アンプ８を結ぶ抵抗Ｒ１と抵抗Ｒ２
で定まる電圧範囲（ウインド幅）のウインド・コンパレ
ータである。比較回路１の入力信号が、抵抗Ｒ１と抵抗
Ｒ２で定まる電圧範囲にある場合は、ウインド・コンパ
レータの出力はなく、合成回路４の出力はイネーブルと
なる。ウインド幅Ｘと抵抗値の関係は、（１-Ｘ）／２
Ｘ＝Ｒ２／Ｒ１である。ここで、ウインド幅（電圧範
囲）を１０％とすると、R2/R1=(10.1)/(2＊0.1)=0.9/0.
2=4.5となる（＊の記号は乗算を示す）。例えばR1=2.2k
Ω、R2=10kΩとすればよい。Vref=2.5Vとすれば、ウイ
ンド幅は、２.２５Ｖ〜２.７５Ｖとなる。符号１１はＡ
ＮＤ回路で、合成回路４を具体的に構成している。符号
１３、１４はＮＯＲ回路で、コンデンサーCt、抵抗Rt、
Rsとともに単安定マルチバイブレータを構成し、同期信
号生成回路５を具体的に作成している。ＮＯＲ回路１４
の出力はＮＯＲ回路１３の一方の入力にフィードバック
されている。ＮＯＲ回路１３の他方の入力にパルスが加
わるとCt＊Rtの時定数で定まるパルスが出力される。出
力パルス幅は、０.６９＊Ct＊Rt である。RsはＮＯＲ回
路１４の入力インピーダンスの関係から定められる。符
号１２はラッチ回路でデータ変換回路６を構成してい
る。図３の説明では、比較回路２の閾値電圧を３.７５
V、比較回路３の閾値電圧を１.２５Vとしたが、これを
ウインド・コンパレータで得るには、ウインド幅を５０
％とすればよい。すなわち、R2/R1=(10.5/(2＊0.5)=10.
5/1=10.5となるので、R1=1kΩ、R2=10.5kΩとすればよ
い。比較回路１にウインド・コンパレータを使用する
と、Vrefを変更するだけで、データ“１”と“０”の双
方の閾値電圧を一度に変更できる利点がある。FIG. 4 is a specific configuration diagram of a synchronization extraction / data conversion circuit according to the present invention. Reference numeral 1 denotes a comparison circuit, reference numeral 4 denotes a synthesis circuit, reference numeral 5 denotes a synchronization signal generation circuit, and reference numeral 6 denotes a data conversion circuit. It is. These circuits correspond in principle to the circuits with the same reference numerals in FIG. The comparison circuit 1 of FIG.
The difference from the comparison circuit 1 of FIG. 3 is that a window comparator detects a level outside the determined voltage range around a set voltage level instead of directly comparing the high level and the low level in each circuit. It is configured. Reference numerals 7 and 8 are operational amplifiers, and reference numerals 9 and 10 are comparators. The comparison circuit 1 includes a resistor R1 and a resistor R2 that connect the operational amplifier 7 and the operational amplifier 8 around a voltage Vref applied to the + terminal of the operational amplifier 7.
This is a window comparator with a voltage range (window width) determined by. When the input signal of the comparison circuit 1 is within the voltage range determined by the resistors R1 and R2, there is no output of the window comparator, and the output of the synthesis circuit 4 is enabled. The relationship between the window width X and the resistance value is (1−X) / 2
X = R2 / R1. Here, assuming that the window width (voltage range) is 10%, R2 / R1 = (10.1) / (2 * 0.1) = 0.9 / 0.
2 = 4.5 (* indicates multiplication). For example, R1 = 2.2k
Ω and R2 = 10 kΩ. If Vref = 2.5V, the window width is 2.25V to 2.75V. Symbol 11 is A
The combining circuit 4 is specifically configured by an ND circuit. Reference numerals 13 and 14 denote NOR circuits, which include a capacitor Ct, a resistor Rt,
A monostable multivibrator is configured together with Rs, and the synchronization signal generation circuit 5 is specifically created. NOR circuit 14
Is fed back to one input of the NOR circuit 13. When a pulse is applied to the other input of the NOR circuit 13, a pulse determined by the time constant of Ct * Rt is output. The output pulse width is 0.69 * Ct * Rt. Rs is determined from the relationship of the input impedance of the NOR circuit 14. Reference numeral 12 denotes a data conversion circuit 6 which is a latch circuit. In the description of FIG. 3, the threshold voltage of the comparison circuit 2 is set to 3.75.
V, the threshold voltage of the comparison circuit 3 is 1.25 V. To obtain this by the window comparator, the window width must be 50
%And it is sufficient. That is, R2 / R1 = (10.5 / (2 * 0.5) = 10.
Since 5/1 = 10.5, R1 = 1 kΩ and R2 = 10.5 kΩ may be set. When a window comparator is used for the comparison circuit 1, there is an advantage that the threshold voltages of both data "1" and "0" can be changed at a time only by changing Vref.
【００１０】図４の比較回路１に、図１の入力信号が加
わると、上記の説明のように、Vref=2.5Vとし、ウイン
ド幅を１０％とすると、ウインド幅以外の信号、すなわ
ち２.７５V以上の信号か、２.２５V以下の信号に対し合
成回路４から出力が得られる。この出力が同期信号生成
回路５に入力され、図５の同期信号が得られ、データ変
換回路６のラッチ回路１２で入力データがラッチされ出
力データとなる。When the input signal of FIG. 1 is applied to the comparison circuit 1 of FIG. 4, if Vref = 2.5 V and the window width is 10% as described above, a signal other than the window width, ie, 2. An output is obtained from the synthesizing circuit 4 for a signal of 75 V or more or a signal of 2.25 V or less. This output is input to the synchronizing signal generation circuit 5 to obtain the synchronizing signal shown in FIG. 5, and the input data is latched by the latch circuit 12 of the data conversion circuit 6 to become output data.
【００１１】[0011]
【発明の効果】本発明により、以下の効果がある。 （１）データ“１”や“０”が連続しても、同期信号の
情報をもつ符号形式を、複雑な論理を必要とせずに作成
できる。そのため、送出符号に制限を加えたり、スクラ
ンブルを行うなどの必要がない。 （２）伝送されるデータから、簡単な回路で、同期信号
を抽出できる。 （３）比較回路の閾値電圧を可変にすることで、受信デ
ータ信号の入力レベルに適した閾値電圧の設定が可能で
ある。 （４）比較回路にウインドコンパレータを使用すること
で、回路を簡易化できる。According to the present invention, the following effects can be obtained. (1) Even if data "1" or "0" continues, a code format having information of a synchronization signal can be created without requiring complicated logic. Therefore, there is no need to limit transmission codes or to perform scrambling. (2) A synchronization signal can be extracted from transmitted data by a simple circuit. (3) By making the threshold voltage of the comparison circuit variable, it is possible to set a threshold voltage suitable for the input level of the received data signal. (4) The circuit can be simplified by using a window comparator for the comparison circuit.
【図１】本発明のデータ伝送の符号化形式の説明図であ
る。FIG. 1 is an explanatory diagram of an encoding format of data transmission according to the present invention.
【図２】従来のデータ伝送の符号化形式の説明図であ
る。FIG. 2 is an explanatory diagram of an encoding format of a conventional data transmission.
【図３】本発明の同期抽出回路の原理図である。FIG. 3 is a principle diagram of a synchronization extraction circuit according to the present invention.
【図４】本発明の同期抽出回路の具体例を示す図であ
る。FIG. 4 is a diagram showing a specific example of a synchronization extraction circuit of the present invention.
１ 比較回路 ２ ハイレベルに対する比較回路 ３ ローレベルに対する比較回路 ４ 合成回路 ５ 同期信号生成回路 ６ データ変換回路 ７、８ オペレーショナルアンプ ９ １０ コンパレータ １１ ＮＡＮＤ回路 １２ ラッチ回路 １３、１４ ＮＯＲ回路 Reference Signs List 1 comparison circuit 2 comparison circuit for high level 3 comparison circuit for low level 4 synthesizing circuit 5 synchronizing signal generation circuit 6 data conversion circuit 7, 8 operational amplifier 9 10 comparator 11 NAND circuit 12 latch circuit 13, 14 NOR circuit
【手続補正書】[Procedure amendment]
【提出日】平成９年６月２０日[Submission date] June 20, 1997
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明のデータ伝送の符号化形式の説明図であ
る。FIG. 1 is an explanatory diagram of an encoding format of data transmission according to the present invention.
【図２】従来のデータ伝送の符号化形式の説明図であ
る。FIG. 2 is an explanatory diagram of an encoding format of a conventional data transmission.
【図３】本発明の同期抽出回路の原理図である。FIG. 3 is a principle diagram of a synchronization extraction circuit according to the present invention.
【図４】本発明の同期抽出回路の具体例を示す図であ
る。FIG. 4 is a diagram showing a specific example of a synchronization extraction circuit of the present invention.
【図５】入力データの取り込みタイミング説明図であ
る。FIG. 5 is an explanatory diagram of input data fetch timing.
【符号の説明】 １ 比較回路 ２ ハイレベルに対する比較回路 ３ ローレベルに対する比較回路 ４ 合成回路 ５ 同期信号生成回路 ６ データ変換回路 ７、８ オペレーショナルアンプ ９ １０ コンパレータ １１ ＮＡＮＤ回路 １２ ラッチ回路 １３、１４ ＮＯＲ回路[Description of Signs] 1 Comparison circuit 2 Comparison circuit for high level 3 Comparison circuit for low level 4 Synthesis circuit 5 Synchronization signal generation circuit 6 Data conversion circuit 7, 8 Operational amplifier 9 10 Comparator 11 NAND circuit 12 Latch circuit 13, 14 NOR circuit
Claims (3)
で、中間レベル電圧から該中間レベル電圧よりも高いハ
イレベル電圧に上昇し、前記ハイレベル電圧を一定時間
持続し、前記ハイレベル電圧から前記中間レベル電圧に
下降し、前記中間レベル電圧を一定時間持続する電圧波
形で伝送し、 かつデータ“０”（負論理）を、データ周期の１ビット
の間で、前記中間レベル電圧から該中間レベル電圧より
も低いローレベル電圧に下降し、前記ローレベル電圧を
一定時間持続し、前記ローレベル電圧から前記中間レベ
ル電圧に上昇し、前記中間レベル電圧を一定時間持続す
る電圧波形で伝送するための送信手段を設け、 ２進データ伝送の受信側には、前記ハイレベル電圧を検
出するための第１の比較回路および前記ローレベル電圧
を検出するための第２の比較回路と、前記二つの比較回
路からの出力を合成する合成回路と、その合成回路の出
力の立ち上がり、または立ち下がりを入力信号とする単
安定マルチバイブレータ回路とを設けたことを特徴とす
る同期伝送システム。1. The transmitting side of binary data transmission raises data "1" (positive logic) from an intermediate level voltage to a high level voltage higher than the intermediate level voltage during one bit of a data cycle. The high-level voltage is maintained for a predetermined time, the high-level voltage is decreased to the intermediate level voltage, the intermediate level voltage is transmitted in a voltage waveform that lasts for a predetermined time, and data “0” (negative logic) is transmitted. During one bit of a data cycle, the voltage drops from the intermediate level voltage to a low level voltage lower than the intermediate level voltage, maintains the low level voltage for a certain period of time, and rises from the low level voltage to the intermediate level voltage And transmitting means for transmitting the intermediate level voltage in a voltage waveform lasting for a certain period of time. The receiving side of the binary data transmission has a first ratio for detecting the high level voltage. Comparison circuit, a second comparison circuit for detecting the low-level voltage, a synthesis circuit for synthesizing outputs from the two comparison circuits, and a rising or falling output of the synthesis circuit as an input signal. A synchronous transmission system comprising a monostable multivibrator circuit.
前記第１の比較回路の閾値電圧と、前記第２の比較回路
の閾値電圧のそれぞれを、任意の電圧に設定するための
閾値設定手段を設けたことを特徴とする同期伝送システ
ム。2. The synchronous transmission system according to claim 1, wherein
A synchronous transmission system comprising a threshold setting unit for setting each of a threshold voltage of the first comparison circuit and a threshold voltage of the second comparison circuit to an arbitrary voltage.
前記第１の比較回路と前記第２の比較回路の閾値電圧
を、前記第１及び第２の比較回路が１つのウインドコン
パレータを構成するように設定するための閾値設定手段
を設けたことを特徴とする同期伝送システム。3. The synchronous transmission system according to claim 1, wherein
Threshold setting means for setting threshold voltages of the first comparison circuit and the second comparison circuit so that the first and second comparison circuits constitute one window comparator is provided. And synchronous transmission system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117693A JPH10308728A (en) | 1997-05-08 | 1997-05-08 | Synchronous transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117693A JPH10308728A (en) | 1997-05-08 | 1997-05-08 | Synchronous transmission system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308728A true JPH10308728A (en) | 1998-11-17 |
Family
ID=14717967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117693A Pending JPH10308728A (en) | 1997-05-08 | 1997-05-08 | Synchronous transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10308728A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306730A (en) * | 2007-06-08 | 2008-12-18 | Advantest Corp | Transmission system, transmitter, receiver, and transmission method |
| WO2011013591A1 (en) * | 2009-07-30 | 2011-02-03 | オリンパス株式会社 | Signal transmitting device and endoscopic system |
| CN111739276A (en) * | 2020-07-02 | 2020-10-02 | 上海赞芯电子科技有限公司 | Communication protocol and communication method for electronic fuse |
| WO2024098827A1 (en) * | 2022-11-10 | 2024-05-16 | 江苏彩汇芯电子科技有限公司 | Information transmission apparatus and electronic device |
-
1997
- 1997-05-08 JP JP9117693A patent/JPH10308728A/en active Pending
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