JPH10301893A - コンピュータシステムにおけるデータバス間の送達トランザクション - Google Patents

コンピュータシステムにおけるデータバス間の送達トランザクション

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JPH10301893A
JPH10301893A JP9370468A JP37046897A JPH10301893A JP H10301893 A JPH10301893 A JP H10301893A JP 9370468 A JP9370468 A JP 9370468A JP 37046897 A JP37046897 A JP 37046897A JP H10301893 A JPH10301893 A JP H10301893A
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JP
Japan
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transaction
pci
devices
computer system
bus
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JP9370468A
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English (en)
Inventor
Brian S Hausauer
ブライアン・エス・ハウザー
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Compaq Computer Corp
Original Assignee
Compaq Computer Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses

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Abstract

(57)【要約】 （修正有） 【課題】２つのデバイス間のトランザクションが同じ２
つのデバイス間の他のトランザクションに関してのみ厳
格に順序付けされるようにするためにトランザクション
順序規則を緩和する。 【解決手段】ブリッジデバイス５０を介して処理し得る
各対のデバイス６０，６２に対して、この対のデバイス
間のトランザクションを完了するのを助ける専用記憶領
域６４，６６を含んでいるコンピュータシステムにおけ
る２つのデータバス上のデバイス間のデータトランザク
ションの送達のためのブリッジデバイス。ブリッジデバ
イスは、また、ある専用記憶領域におけるトランザクシ
ョンが、別の専用記憶領域における前に発行されたトラ
ンザクションの完了に拘わりなく完了出来るようにする
コントローラを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
におけるデータバス間の送達トランザクションに関する
ものである。
【０００２】
【従来の技術】コンピュータシステムはコンピュータシ
ステムの諸成分どうしが通信出来るようにする１つ又は
それ以上のデータバスを含んでいることが多い。例え
ば、１つの共通型のデータバスは、コンピュータシステ
ムのＣＰＵ／主メモりと周辺成分間で特別な通信プロト
コルを行う周辺成分インターフェース（ＰＣＩ）バスで
あり、該ＰＣＩには小コンピュータシステムインターフ
ェース（ＳＣＳＩ）デバイスやネットワークインターフ
ェースカード（ＮＩＣｓ）が含まれる。システムメモり
及びこの周辺成分（例えば、ＰＣＩデバイス）が別々の
バス上に常駐している時は、これら２つのバス間のデー
タトランザクションの流れを管理するのにブリッジが必
要となる。通常、システムメモリとＰＣＩデバイスは各
々、ＰＣＩ−ＰＣＩブリッジによって結合されているＰ
ＣＩバス上に、少なくとも間接的に常駐している。ＰＣ
Ｉバスアーキテクチャは、参照として含まれている、オ
レゴン州ポートランド在のＰＣＩスペシャルインタリス
トグループによる１９９５年６月発行のＰＣＩ局所的バ
ス仕様（改定版２.１）（”ＰＣＩ仕様２.１）によって
定義されている。ＰＣＩ−ＰＣＩブリッジアーキテクチ
ャは、これも参照として含まれている、ＰＣＩスペシャ
ルインタリストグループによる１９９４年４月発行のＰ
ＣＩーＰＣＩブリッジアーキテクチャ仕様（改定版１.
０（”ＰＣＩブリッジ仕様１.０）によって定義されて
いる。
【０００３】ＰＣＩ仕様２.１及びＰＣＩブリッジ仕様
１.０規格の下では、ＰＣＩブリッジは２つの型のトラ
ンザクションを支持している。即ち、目標バス（ｔａｒ
ｇｅｔｂｕｓ）上で完了する前に開始バス（ｉｎｉｔｉ
ａｔｉｎｇ ｂｕｓ）上で完了するポストされたトラン
ザクション（全てのメモり書込みサイクルを含む）、及
び開始バス上で完了する前に目標バス上で完了する遅延
トランザクション（メモリ読出し要求及びＩ／Ｏ及び構
成読出し／書込み要求を含む）である。ＰＣＩ仕様２.
１によると、ＰＣＩーＰＣＩブリッジは諸トランザクシ
ョンが目標バス上で実行される順番を決定する時にポス
トされた書込みトランザクションを強く優先しなければ
ならない。ＰＣＩ仕様２.１は、ロック・アップ状態
（ｌｏｃｋ−ｕｐ）を防ぐために、コンピュータシステ
ムはポストされた書込みサイクルに前に初期化された遅
延要求サイクルを迂回させなければならないし、かつ遅
延要求サイクルが前に初期化されたポストされた書込み
サイクルを迂回しないように防がなければならないよう
に要求している。この要求は、ポストされた書込みトラ
ンザクションと遅延された要求トランザクションが２つ
の異なった対のデバイスの間で生じても保持される。
【０００４】図１について説明する。通常のコンピュー
タシステムは、ホストバス１４に接続されている中央処
理装置（ＣＰＵ）１０及び主メモリデバイス１２（メモ
リ制御装置を含む）を含んでいる。ホストバス１４はホ
ストーＰＣＩブリッジデバイス１８を通してＰＣＩバス
１６と通信している。ＰＣＩバス１６はＰＣＩ−ＰＣＩ
ブリッジ２０を通して別のＰＣＩバス１９と交互に通信
している。ＰＣＩバス１６は”一次”ＰＣＩバスとして
知られており、ＰＣＩバス１９は”二次”ＰＣＩバスと
して知られているが、これはＰＣＩバス１６がＰＣＩバ
ス１９よりもホストバス１４に階層的に近接しているか
らである。
【０００５】ビデオカード２２、ＮＩＣ２４、及びＰＣ
Ｉオプションカード２６を含む幾つかの周辺デバイスは
二次ＰＣＩバス１９に接続されている。各デバイスは二
次ＰＣＩバス１９上の“スロット”に差し込まれてつな
がる。ＰＣＩオプションカード２６は、ＰＣＩ−ＰＣＩ
ブリッジデバイス２８及びそれ自身のＰＣＩバス３０を
含んでおり、このＰＣＩバス３０によって付加的なＰＣ
Ｉデバイスが二次ＰＣＩバス１９上のシングルスロット
（ｓｉｎｇｌｅ ｓｌｏｔ）に差し込まれてつながる。
１つ又はそれ以上のＰＣＩデバイス、例えばＳＣＳＩデ
バイス３２がＰＣＩオプションカード２６上に常駐し得
る。ＰＣＩオプションカード２６は、２つ以上のＰＣＩ
デバイスがその局所的ＰＣＩバス３０に接続されている
時、“多条（ｍｕｌｔｉ−ｔｈｒｅａｄｅｄ）”デバイ
ス（即ち、多数の遅延されたトランザクションを同時に
維持することが出来るデバイス）として作動する。
【０００６】ＣＰＵによって開始されたトランザクショ
ン及び二次ＰＣＩバス１９上のデバイスを目標とするこ
とは“ダウンストリーム”トランザクションとして知ら
れており、二次バス１９上のデバイスによって開始され
たトランザクション及び主メモリ１２を目標とすること
は”“アップストリーム”トランザクションとして知ら
れている。二次バス１９上のデバイスによって開始され
るトランザクション及び二次バス１９上の別のデバイス
を目標とすることは”対等”トランザクションとして知
られている。対等トランザクションは本明細書では扱わ
ない。
【０００７】
【発明が解決しようとする課題】ＰＣＩ仕様２.１によ
ると、一次又は二次ＰＣＩバス上で開始された且つＰＣ
Ｉ−ＰＣＩブリッジデバイス２０においてポストされた
如何なる書込みトランザクションも、次に発行されたト
ランザクションのどれかが目標バス上で完了され得る前
に目標バス上で完了されなければならない。加うるに、
遅延された読出しトランザクションがバス上で開始され
る前に開始バス上で完了する任意のトランザクション
も、その遅延された読出しトランザクションが目標バス
上で完了される前に目標バス上で完了されなければなら
ない。同様に、遅延された読出しトランザクションが開
始バス上で完了した後で開始バス上で完了される任意の
トランザクションも、目標バス上の遅延された読出しト
ランザクションの後に完了されなければならない。それ
故、ＳＣＳＩデバイス２２によってＰＣＩ−ＰＣＩブリ
ッジ２０においてポストされたメモリ書込みトランザク
ションは、ＮＩＣ２４からの後に発行される遅延された
読出し要求が完了される前に一次ＰＣＩバス１６上で完
了されなければならないし、ポストされたメモリ書込み
トランザクションは、ＮＩＣ２４からの任意の前に発行
された遅延された読出しトランザクションに関連した事
前取出しデータを無効にしなければならない（即ち、メ
モリ書込みトランザクションがポストされた時、事前取
出しデータはＰＣＩ−ＰＣＩブリッジ２０から流れなけ
ればならない）。
【０００８】
【課題を解決するための手段】第一の特徴によると、本
発明は、第一データバス上の第一デバイス、第二データ
バス上の第二及び第三デバイス、第一及び第二データバ
ス間に介在されたブリッジデバイスであって第一デバイ
スと第三デバイスとの間のトランザクションの前或いは
後にトランザクションがブリッジデバイスにエンターし
たかに拘わらず第一デバイスと第二デバイスとの間のト
ランザクションを完了するように構成されているブリッ
ジデバイスを有するコンピュータシステムを特徴として
いる。
【０００９】本発明の実施態様は以下の特徴の１つ又は
それ以上を含んでいる。ブリッジデバイスは、第一デバ
イスと第二デバイスとの間のトランザクションの発生順
順序を保存し得る。ブリッジデバイスは、遅延されたト
ランザクションが第一及び第二デバイスとの間の別のト
ランザクション（例えば、ＣＰＵからのダウンストリー
ム読出しトランザクション）の完了を防いでいる時に第
一及び第二デバイス間の遅延されたトランザクションの
完了を加速するように試み得る。コンピュータシステム
は、第二データバス上のどのデバイスが第一デバイスに
よって開始されたトランザクションの目標であるかを決
定することを助けるゴーストベースアドレスレジスタ
（ｇｈｏｓｔ ｂａｓｅ ａｄｄｒｅｓｓ ｒｅｇｉｓｔ
ｅｒ ）を含み得る。
【００１０】コンピュータシステムはまた、第二或いは
第三デバイスのどちらかへの第二データバスの制御を許
可する許可信号を含み得る。そして、ブリッジデバイス
は第二或いは第三デバイスが第二データバス上のトラン
ザクションを開始したかを決定するのにこの許可信号を
使用するように構成されている。これらのデータバスの
一方または両方はＰＣＩバスであり得る。
【００１１】別の特徴によると、本発明は、データバス
を取り扱うブリッジデバイスを通る第一データバス上の
デバイスと第二データバス上の２つの他のデバイスの各
々間の２つのトランザクションの送達を制御するのに用
いられる方法を特徴とする。これらのトランザクション
は先ず、ブリッジデバイスに記憶され、次に、これらの
トランザクションの一方が、これらのトランザクション
がブリッジデバイスに記憶された発生順順序に拘わらず
送達される。次に他方のトランザクションが送達され得
る。
【００１２】本発明の実施態様は以下の特徴の１つ又は
それ以上を含み得る。第一データバス上のデバイスと他
方のデバイスの１つとの間で送達されるトランザクショ
ンの発生順順序は保存され得る。第一データバス上のデ
バイスと他方のデバイスの１つとの間の遅延されたトラ
ンザクションの送達は、遅延されたトランザクションが
別のトランザクション（即ち、ＣＰＵからのダウンスト
リーム読出しトランザクション）がこれらのデバイス間
で送達されないように防いでいる時に加速され得る。こ
れらのバスの一方又は両方はＰＣＩバスであり得る。
【００１３】別の特徴によると、本発明は、一次ＰＣＩ
バス上のＣＰＵ、第二ＰＣＩバス上の２つのＰＣＩデバ
イス、及び一次及び二次バス間に介在するＰＣＩ−ＰＣ
Ｉブリッジデバイスを有するコンピュータシステムを特
徴とする。このブリッジデバイスは、一方がＣＰＵとＰ
ＣＩデバイスの各々間で送達される２つのトランザクシ
ョンを記憶する記憶領域、並びにこれらのトランザクシ
ョンが記憶領域に記憶された発生順順序に拘わらずこれ
らのトランザクションの１つを送達用に選択する仲介回
路を含んでいる。
【００１４】本発明の実施態様は以下の特徴の１つ又は
それ以上を含み得る。仲介回路は１つのトランザクショ
ンを選択した後に他方のトランザクションを選択するよ
うに構成され得る。記憶領域は、その一方がＣＰＵとＰ
ＣＩデバイスの１つとの間に生じるトランザクションを
記憶し、他方がＣＰＵと他方のＰＣＩデバイスとの間に
生じるトランザクションを記憶する２つの待ち行列を含
み得る。記憶領域は、ＣＰＵからＰＣＩデバイスの第一
の１つに流れるデータを記憶する１つのバッファ並びに
第一ＰＣＩデバイスからＣＰＵに流れるデータを記憶す
る別のバッファを有する第一組のバッファを含み得る。
記憶領域はまた、ＣＰＵからＰＣＩデバイスの第二の１
つに流れるデータを記憶する１つのバッファ並びに第二
ＰＣＩデバイスからＣＰＵに流れるデータを記憶する別
のバッファを有する第二組のバッファを含み得る。
【００１５】別の特徴によると、本発明は、コンピュー
タシステムにおける２つのデータバス上のデバイス間で
データトランザクションを送達するためのブリッジデバ
イスを特徴とする。
【００１６】ブリッジデバイスを介して処理し得る各々
の対のデバイスに関して、ブリッジデバイスは、この対
のデバイス間のトランザクションを完了することを助け
る専用の記憶領域を含んでいる。ブリッジデバイスは
又、１つの専用記憶領域が前に発行されたトランザクシ
ョンの別の専用記憶領域における完了に拘わらず完了せ
しめる制御装置を含んでいる。
【００１７】本発明の実施態様は以下の特徴の１つ又は
それ以上を含み得る。各専用記憶領域は、ブリッジデバ
イスを介した特定の方向に流れるデータに割り当てられ
た部分を含み得る。そして、各専用記憶領域は又、ブリ
ッジデバイスを介した反対方向に流れるデータに割り当
てられた部分を含み得る。この専用記憶領域はブリッジ
を交差し得る各種のトランザクションに対する専用バッ
ファを含み得る。これらのトランザクション種類は、ポ
ストされた書込み、遅延された要求、及び遅延された完
了を含み得る。
【００１８】本発明の実施態様の利点には以下のものが
含まれる。２つのデバイス間のトランザクションが同じ
２つのデバイス間の他のトランザクションに関してのみ
厳格に順序付けされるようにするためにトランザクショ
ン順序規則を緩和し得る。例えば、遅延されたトランザ
クションアーキテクチャにおいて、ＣＰＵと第一ＰＣＩ
デバイスとの間の遅延された読出しトランザクションを
ＣＰＵと別のＰＣＩデバイスとの間の前に発行されたポ
ストされた書込みトランザクションの前に完了され得
る。加うるに、ＣＰＵと第一ＰＣＩデバイスとの間の前
に発行された遅延された読出しトランザクションに関連
した事前取出しデータは、ＣＰＵと他方のＰＣＩデバイ
スがポストされた時には無効にする必要がない。それ
故、ＰＣＩブリッジに依存するコンピュータシステムは
より効率的に作動し得る。何となれば、遅延されたトラ
ンザクション中に送達されるデータは頻繁に破棄されな
いからである。
【００１９】
【実施例】図２について説明する。コンピュータシステ
ム５０は、緩和されたトランザクション順序付け規則に
従う一次及び二次ＰＣＩバス５２及び５４にそれぞれ接
続しているＰＣＩ−ＰＣＩブリッジデバイス５０（ＰＰ
Ｂ又は“ブリッジ”）を含む。特に、ブリッジ５０は、
ＣＰＵ５８とＰＣＩデバイス６０（“デバイスＡ”）と
の間のトランザクションが、これらのトランザクション
とＣＰＵ５８とＰＣＩデバイス６２（“デバイスＢ”）
との間で生じるトランザクションとの間の発生順関係に
拘わらず、これら２つのデバイス間の他方のトランザク
ションに関してのみ順序付けされるように作動する。
【００２０】ブリッジ５０は、２つの同等の組のバッフ
ァ６４及び６６、即ち、ブリッジ５０を介して処理し得
る各ＰＣＩデバイス“対”に対して“待ち行列ブロッ
ク”を維持することによって緩和されたトランザクショ
ン順序付けを達成する。例えば、待ち行列ブロック６４
は一時的にＣＰＵ５８とデバイスＡ６０との間に生じる
トランザクションを記憶し、待ち行列ブロック６６はＣ
ＰＵ５８とデバイスＢ６２間に生じるトランザクション
を一時的に記憶する。ブリッジ５０は二次ＰＣＩバス５
４上の各々の他のＰＣＩデバイスに対する付加的な待ち
行列ブロックを含む。ブリッジデバイス５０は、ＣＰＵ
５８及びメモリ５９を一次ＰＣＩバス５２上の唯１つの
デバイスとして処理する。待ち行列ブロック６４及び６
６におけるバッファは、二次ＰＣＩスロットに永久的に
割り当てられる必要がないが、その代わり、動的に、例
えば、システム開始に割り当てられ得る。
【００２１】各待ち行列ブロック６４及び６６は、一次
ＰＣＩバス５２と二次ＰＣＩバス５４上のデバイス６０
及び６２間に流れるトランザクションを管理する。待ち
行列ブロック６４及び６６は同様であり、待ち行列ブロ
ック６４のみを以下に説明する。待ち行列ブロック６６
（及びブリッジデバイス５２に存在し得る他の何らかの
待ち行列ブロック）も同様に機能する。各待ち行列ブロ
ックは、Ｊｏｈｎ Ｍａｒｃｌａｒｅｎ とＡｌａｎ
Ｇｏｏｄｒｕｍｔとにより、１９９６年６月５日に出願
されれ、本願発明の参照とされる、米国特許第０８／６
５５、２５４号に開示され記載されている待ち行列に類
似している。
【００２２】各待ち行列ブロック６４は、（二次ＰＣＩ
バス５４上の対応するＰＣＩデバイス６０からＣＰＵ５
８に）アップストリームに流れる情報を記憶する３つの
アップストリーム待ち行列(upstream queue)７０、７
２、及び７４、並びに、（ＣＰＵ５８から対応するＰＣ
Ｉデバイス６０に）ダウンストリームに流れる情報を記
憶する３つのダウンストリーム待ち行列(downstream qu
eue )７６、７８、及び８０を含んでいる。待ち行列ブ
ロック６４は又、以下に述べるように、アップストリー
ム又はダウンストリーム待ち行列のどちらからか出る情
報の流れを支配する２つのサイクルアービタ８２及び８
４並びに２つの待ち行列ブロックーＰＣＩ（ＱＰＩＦ）
インターフェース８６及び８９を含んでいる。
【００２３】第一ダウンストリーム待ち行列、即ちポス
トされたメモリ書込み待ち行列７６は、二次バス５４上
の各サイクルを実施するのに必要な全ての情報と共に一
次バス５２上のＣＰＵ５８によって発行されるポストさ
れたメモリ書込みサイクルを記憶する。ＰＭＷＱ７６
は、各々が８本までのキャッシュライン（２５６バイ
ト）のデータを含む１つのポストされたメモリ書込みト
ランザクションを保持する４つのトランザクションバッ
ファを有する。ダウンストリームＰＭＷＱ７０は二次バ
ス５４上のＰＣＩデバイス６０によって発行されたポス
トされたメモリ書込みサイクルを記憶し、ダウンストリ
ームＰＭＷＱ７６と同様に機能する。これらのＰＭＷＱ
７０及び７６は、１９９６年６月に出願された米国特許
出願第０８／６５５、２５４号により詳細に記載されて
いる。
【００２４】第二ダウンストリーム待ち行列、即ち、遅
延された要求待ち行列（ＤＲＱ）７８は、二次バス５４
上の各トランザクションを実施するのに必要な全ての情
報と共に、一次バス５２上のＣＰＵ５８によって発行さ
れた遅延された要求トランザクション〔即ち、メモリ読
出し（ＭＲ）、メモリ読出しライン（ＭＲＬ）、及びメ
モリ読出し多重（ＭＲＭ）要求等の遅延された読出し要
求（ＤＲＲ）、並びに入力／出力（Ｉ／Ｏ）読出し／書
込み及び構成（ｃｏｎｆｉｇ）読出し／書込み〕を記憶
する。ＤＲＱ７８は、それぞれが遅延された書込みに対
するデータの１つの二重ワード、即ち“ｄｗｏｒｄ”を
保持することが出来る３つのトランザクションバッファ
を有している。同様にして、アップストリームＤＲＱ７
２は、二次バス６４上のＰＣＩデバイス６０によって発
行された遅延された要求トランザクションを記憶し、ダ
ウンストリームと同様に機能する。ＤＲＱ７２及び７８
は、１９９６年６月５日に出願された米国特許出願第０
８／６５５、２５４号により詳細に記載されている。
【００２５】第三ダウンストリーム待ち行列、即ち、遅
延された完了待ち行列（ＤＣＱ）８０は、ＰＣＩデバイ
ス６０によって発生された遅延された要求トランザクシ
ョンに応答してＣＰＵ５８によって与えられた遅延され
た完了情報を記憶する。遅延された読出し要求に対して
は、対応する完了情報は、開始デバイスによって要求さ
れた読出しデータ及び読出し状態〔 即ち、パリティエ
ラー或いは目標アボート(target abort）のどちらかが
生じたかの指示 〕を含んでいる。遅延された書込みト
ランザクションに対して帰還した遅延された完了情報
は、遅延された書込みに対してデータが何も帰還されな
いこと以外、遅延された読出し要求に対して帰還したそ
れと同じである。
【００２６】ＤＣＱ８０は、それぞれが唯一つの遅延さ
れた要求に対して８本までのキャッシュラインの完了ラ
インを保持することが出来る８個の完了バッファを有す
る。完了情報に加えて、各完了バッファは又、その情報
を発生した遅延された要求の複写を記憶する。この遅延
された要求の複写は、発行ＰＣＩデバイスによる後続の
要求が記憶された要求の再試行となる時を決定するのに
用いられる。後続の要求が記憶された要求に一致し、完
了バッファが要求されたデータを含む場合、ＤＣＱ８０
は完了データを要求デバイスに与える。
【００２７】同様にして、アップストリームＤＣＱ７４
は、ＣＰＵ５８からの遅延された要求に応答してＰＣＩ
デバイス６０によって与えられる遅延された完了情報を
記憶する。Ｉ／Ｏ及びｃｏｎｆｉｇ読出し／書込みがダ
ウンストリームバス上にのみ生じるため、アップストリ
ームＤＣＱ７４のみが、これらのトランザクションの１
つに対応する遅延された完了情報を含み得る。
【００２８】ＤＣＱ７４又は８０の一方が、そのバッフ
ァの１つが要求デバイスに対して意図されているが、現
在のトランザクションにおいて要求されるデータとは異
なるデータを含むことを決定する場合、バッファがフラ
ッシュされて要求マスタが古いデータ(stale ｄａｔ
ａ）を受けないように防ぐことが出来る。バッファは、
それが事前取出しデータ（即ち、要求デバイスがデータ
の幾つかを取り出した後にバッファに残されたデータ、
或いはデバイスによって特別に要求されなかったデー
タ）を含んでいる時にはフラッシュ（ｆｌｕｓｈ）され
るが、それが完了データ（即ち、それを取り出すために
未だ帰還してないデバイスによって特別に要求されたデ
ータ）を含んでいる時にはフラッシュされない。バッフ
ァが完了データを含み且つ要求デバイスがバッファを
“ヒット（ｈｉｔ）”しないことの要求を発行している
場合、ＤＣＱ１４４はこのデバイスを“多条”デバイス
（即ち、一度に２つ以上のトランザクションを維持する
ことが出来るデバイス）として標識を与え、この新しい
要求に別の完了バッファを割り当てる。
【００２９】ＤＣＱ７４及び８０における各バッファは
データが通過すると幾つかの状態を通して進行する。バ
ッファは、それがデータを何も含んでいない時は“空”
状態にあり、それが開始デバイスによって特別に要求さ
れたデータを含んでいる時は“完了”状態にあり、且
つ、それが（例えば、開始デバイスがバッファから全て
の要求されたデータを取り出し且つその“フレーム”信
号を主張し続けて、それがデータをもっと希望している
ことを指示した後）ブリッジデバイス５２によって特別
に要求されなかったが事前取出しされたデータを含んで
いる時は“事前取出し”状態にある。このＤＣＱ７４及
び８０は、１９９６年６月５日に出願された米国特許出
願第０８／６５５、２５４号により詳細に記載されてい
る。
【００３０】待ち行列ブロック６４における各マスタサ
イクルアービタ（ＭＣＡ）８２及び８４は、ダウンスト
リーム待ち行列或いはアップストリーム待ち行列のどち
らかにおけるポストされたメモリ書込み、遅延された要
求、及び遅延された完了トランザクション間の順序付け
制約を維持する。緩和された順序付け制約は、厳格な順
序付けが同じ対のデバイスを伴うトランザクション間の
みで維持される（即ち、ＣＰＵ５８とＰＣＩデバイス６
０間のトランザクションがこれら２つのデバイス間の他
方のトランザクションについてのみ順序付けされる）こ
とを除いて、ＰＣＩブリッジアーキテクチャ仕様の２.
１版に記載されているものと同様である。これらの順序
付け制約は、バスサイクルが強い書込み順序付けを維持
すること及びデッドロックが生じないことを要求する。
それ故、各ＭＣＡ８２又は８４は、対応するＰＭＷＱ７
０又は７６におけるポストされたメモリ書込みトランザ
クション並びに対応するＤＲＱ７２又は７８における遅
延された要求トランザクションが対応するＰＣＩバス５
２又は５４上の実行される順序を決定する。各ＭＣＡ８
２又は８４は又、対応するＤＣＱ７４又は８０に記憶さ
れた遅延された完了情報の使用可能度を制御する。これ
らの規則との追従を確実にするために、ダウンストリー
ムＭＣＡ８４は各ポストされたメモリ書込みサイクルに
前に発行された遅延された要求サイクルを迂回する機会
を与え、一方、ダウンストリーム及びアップストリーム
ＭＣＡ８４及び８２は両方ともそれぞれ、遅延された要
求及び遅延された完了サイクルに前に発行されたポスト
されたメモリ書込みサイクルを迂回させない。
【００３１】図３についても説明する。各ＭＣＡ８２又
は８４は、２つのトランザクション待ち行列、即ち、ト
ランザクション実行待ち行列（ＴＲＱ）（即ち、トラン
ザクション実施待ち行列）２００及びトランザクション
命令待ち行列（ＴＯＱ）２０２を用いて、対応するＰＭ
ＷＱ、ＤＲＱ、及びＤＣＱにおいて待ち行列されるサイ
クルを管理する。ＭＣＡ制御ブロック２０４はＰＭＷ
Ｑ、ＤＲＱ、及びＤＣＱからトランザクションを受け、
実行命令を出力する。これらのトランザクションは、そ
れぞれ、ＴＲＱ制御ブロック２０６及びＴＯＱ制御ブロ
ック２０８によってＴＲＱ２００及びと２０２に出入り
する。
【００３２】ＴＲＱ２００は、ＭＣＡがトランザクショ
ン実施命令を決定する時の待ち行列である。ＴＲＱ２０
０におけるトランザクションは、トランザクション順序
付け規則を犯すことなく任意の順序でも実施され得る
が、一旦、ポストされたメモリ書込みサイクルがＴＲＱ
２００に置かれると、ポストされたメモリ書込みが取り
除かれるまで、他のサイクルは何もＴＲＱ２００に置か
れ得ない。ＴＲＱ２００におけるトランザクションは循
環順序で試行され、全体的に、それらが受けられる順序
で完了される。しかしながら、ＴＲＱ２００におけるト
ランザクションがＰＣＩバス上で再試される場合、ＭＣ
Ａ８２又は８４はＰＣＩバス上で試行されるＴＲＱ２０
０における次のトランザクションを選択し得る。遅延さ
れた完了トランザクションは、これらがマスタサイクル
でなくスレーブサイクルであるためにＴＲＱ２００に決
して置かれることがない。更に、遅延された完了情報
が、ＰＭＷＱにおいてポストされたメモリ書込みサイク
ルが保留中である場合にそれがＤＣＱにエンタするとす
ぐに要求デバイスに対して得られるようになるため、遅
延された完了トランザクションは、ポストされたメモリ
書込みサイクルがＴＲＱ２００において保留中の時にの
みＴＯＱ２０２に置かれる。
【００３３】ＴＲＱ２００は一度に４つまでのトランザ
クションを保持する循環待ち行列である。ＭＣＡは常に
少なくとも１つのポストされたメモリ書込みトランザク
ションを実行させて所要順序付け制約を保存することが
出来なければならないため、ＴＲＱ２００は一度に３つ
以上の遅延された要求トランザクションを保持すること
が決して出来ない。更に、ＴＲＱは一度に１つだけのポ
ストされた書込みトランザクションを保持出来ないが、
これは、ポストされた書込みは、他のポストされた書込
みを含む何らかの後に開始されたトランザクションにパ
スされることがないからである。
【００３４】ＴＯＱ２０２は、ポストされたメモリ書込
みトランザクションがＴＲＱ２００に置かれた後にブリ
ッジによって受けられたトランザクションの履歴的順序
を保持する先入れ先だし（ＦＩＦＯ）待ち行列である。
全てのトランザクションが実行するには前に発行された
ポストされたメモリ書込みを待機しなければならないた
め、ポストされたメモリ書込み、遅延された要求、及び
遅延された完了トランザクションを含む全てのトランザ
クションは、ポストされたメモリ書込みがＴＲＱ２００
において待ち行列される時にＴＯＱ２０２に置かれる。
ＴＯＱ２０２におけるトランザクションは、ポストされ
たメモリ書込みトランザクションがＴＲＱ２００から取
り除かれるまでＴＯＱ２０２に保持されなければならな
い。ＴＯＱ２０２は３個までのポストされたメモリ書込
みトランザクション（４個目はＴＲＱ２００に記憶され
る）、３個の遅延された要求トランザクション、及び遅
延された完了トランザクションを保持し得る。ＴＲＱ２
００、ＴＯＱ２０２、並びに制御ブロック２０４、２０
６、及び２０８を含むＭＣＡ８２及び８４は、１９９６
年６月５日出願の米国特許出願第０８／６５５、２５４
号により詳細に記載されている。
【００３５】アップストリーム待ち行列−ＰＣＩインタ
ーフェース（ＱＰＩＦ）８６は、アップストリーム待ち
行列７０、７２、及び７４から一次ＰＣＩバス５２に且
つ一次ＰＣＩバス５２からダウンストリームＤＣＱ８０
に流れるトランザクションを管理する。ＱＰＩＦ８６
は、“マスタ”モードに入って、一次バス５２上のＰＭ
ＷＱ７０及びＤＲＱ７２からポストされたメモリ書込み
及び遅延された要求トランザクションを実行する。ＱＰ
ＩＦ８６は“スレーブ”モードに入り、アップストリー
ムＤＣＱ７４からのデータをＣＰＵ５８に与え、一次Ｐ
ＣＩバス５２からのトランザクションをダウンストリー
ムＤＣＱ８０に送る。
【００３６】ＱＰＩＦ８６がバス５２からポストされた
書込みトランザクションを受けると、一群のトランザク
ション計数器８８の対応する１つがダウンストリームＰ
ＭＷＱ７６が一杯でないことを指示している場合、この
トランザクションをダウンストリームＰＭＷＱ７６に送
る。ＱＰＩＦ８６が遅延された要求を受けると、それは
先ず、この要求をＤＣＱ７４に送り、このトランザクシ
ョンが既にアップストリームＤＣＱ７４に置かれている
か否かを、そうである場合、対応する遅延された完了情
報がＰＣＩデバイス６０によって帰還されているか否か
を決定する。遅延された完了情報がアップストリームＤ
ＣＱ７４にある場合、情報はＣＰＵ５８に与えられ、こ
のトランザクションが終了する。この要求が既に待ち行
列されているが、遅延された完了情報が帰還されていな
い場合、ＣＰＵ５８は再試され、このトランザクション
は一次ＰＣＩバス５２上で終了する。このトランザクシ
ョンが未だ待ち行列されていなく、トランザクション計
数器８８の対応する１つがダウンストリームＤＲＱ７８
が一杯でないことを指示する限り、アップストリームＤ
ＣＱ７４はトランザクションに対する完了バッファを保
存し、ＱＰＩＦ８６はこのトランザクションをダウンス
トリームＤＲＱ７８に送る。ダウンストリームＱＰＩＦ
８９はアップストリームＱＰＩＦ８６と同様に機能す
る。ＱＰＩＦ８６及び８９は１９９６ね６月５日に出願
された米国特許出願第０８／６５５、２５４号により詳
細に記載されている。
【００３７】トランザクション計数器８８は、アップス
トリーム及びダウンストリーム待ち行列にそれぞれ待ち
行列されているトランザクションの数の計数を維持す
る。ポストされたメモリ書込み（ＰＭＷ）計数器は、対
応するポストされたメモリ書込み待ち行列に保持された
ＰＭＷトランザクションの数を指示する。このＰＭＷ計
数器は、ＰＭＷトランザクションが対応するＰＭＷＱに
送られる度に増分する。この計数器は、ＰＭＷサイクル
が対応ＰＣＩバス上で完了される度に減分する。同様
に、遅延された要求（ＤＲ）計数器は対応する遅延され
た要求待ち行列に保持されたＤＲトランザクションの数
を計数する。遅延された完了（ＤＣ）計数器は対応する
マスタサイクルアービタにおいて待ち行列されている遅
延された完了の数を計数する。これらのトランザクショ
ン計数器は、１９９６年６月５日に出願された米国特許
出願第０８／６５５、２５４号により詳細に記載されて
いる。
【００３８】ブリッジデバイス５２は、アップストリー
ムＰＣＩインターフェースデバイス９０及びダウンスト
リームＰＣＩインターフェースデバイス９２を含んでい
る。アップストリームＰＣＩインターフェース９０は、
ブリッジデバイス５０を一次バス５２上のデバイス（即
ち、ＣＰＵ５８及び主メモリ５９）と通信せしめ、ダウ
ンストリームＰＣＩインターフェース９２は、ブリッジ
デバイス５０を二次バス５４上のデバイス（即ち、デバ
イスＡ６０及びデバイスＢ６０）と通信せしめる。
【００３９】ＣＰＵが一次バスの制御を行い且つトラン
ザクションを開始する時に、アップストリームＰＣＩイ
ンターフェース９０はＰＣＩスレーブデバイスとなる。
インターフェース９０はＰＣＩ命令、アドレス、及びデ
ータをデータ及びアドレスラッチ９４及び９５にラッチ
する。そしてインターフェース９０はダウンストリーム
ＰＣＩデバイス６０及び６２のどちらかがトランザクシ
ョンの目標となるかを決定する。このようにするため
に、インターフェースはＣＰＵ５８によって与えられた
メモリアドレスをブリッジデバイス５０におけるゴース
トベースアドレスレジスタ（ゴーストＢＡＲ）９６にお
けるアドレスと比較する〔ゴーストＢＡＲ９６は、開始
におけるＰＯＳＴによって形成されるベースアドレスレ
ジスタ（ＢＡＲ）を詮索することによって形成される。
各対のＢＡＲはＰＣＩスロットをメモリのブロックにマ
ッピングし、ゴーストＢＡＲはこれらのマッピングの複
写を含んでいる〕。
【００４０】ＰＣＩインターフェース９０は、ＣＰＵ５
８は全てのダウンストリームトランザクションのマスタ
であることを仮定する。
【００４１】図４Ａについても説明する。アップストリ
ームサイクルアービタ１００は、“レベルＩ”ラウンド
ロビン・スキーム１０５を用いて、アップストリームト
ランザクションが一次バス５２上で実行されるべき待ち
行列ブロック６４又は６６を選択する。アービタ（ａｒ
ｂｉｔｅｒ）１００は先ず、デバイスＡ６０（状態１０
２）に対応する待ち行列ブロック６４を選択する。アー
ビタ１００は次に、デバイスＢ６２に対応する待ち行列
６６を選択し、他の任意のＰＣＩデバイスが二次バス５
４に接続されている場合、アービタ１００は、これらの
デバイスに対応する待ち行列を漸次に選択する。待ち行
列ブロック６４及び６６の一方が実行すべきトランザク
ションを含んでいない場合、アービタ１００はそのラウ
ンドロビン・スキーム１０５において対応する状態をス
キップする。選択された待ち行列ブロックからのトラン
ザクションが再試される場合、アービタ１００は、ラウ
ンドロビン・スキーム１０５において次の状態に移行す
る。
【００４２】図４Ｂについて説明する。ＰＣＩ仕様２.
１は一次及び二次バスが両方ともトランザクションを同
時に開始すると、アービタ１００はダウンストリームト
ランザクションに優先順位を与えなければならないこと
を規定する“ブリッジインターフェース優先”規則を含
んでいる。しかし、書込みポストを可能にする幾つかの
ブリッジにおいては、この要求は、ダウンストリームデ
バイスがＣＰＵがダウンストリームデバイスに読出し要
求を発行するのと同時に書込みをポストする場合にデッ
ドロックに至り得る。この状態において、ブリッジ５０
は、同じデバイスに対する任意の遅延された要求を完了
する前にポストされた書込みを完了し且つダウンストリ
ームマスタによって同時に発行された任意のトランザク
ションを完了する前にダウンストリーム読出しを完了す
ることの両方を指示される。
【００４３】デッドロックが生じるのを防ぐために、幾
つかの実施態様におけるアップストリームサイクルアー
ビタは、この条件が生じた場合、“レベルII”調停スキ
ーム１０８に切り替わる必要があり得る。レベルＩＩス
キーム１０８において、アービタ１００は、このトラン
ザクションをより迅速に完了しようとして、同時に発行
されたポストされた書込みトランザクションの優先順位
を上げる（状態１１０）。アップストリームインターフ
ェース９０が、一次バス５２上のポストされた書込みト
ランザクションを実行することを試行した後、アービタ
１００は図４Ａの“レベルＩ”調停スキーム１０５に帰
還して次に実行するトランザクションを選択する。ポス
トされた書込みトランザクションが一次バス５２上で首
尾良く実行しなかった場合、アービタ１００は、レベル
Ｉスキーム１０５からのトランザクションを選択した
後、レベルＩＩ調停スキーム１０８に帰還する（即ち、
ポストされた書込みトランザクションが首尾良く完了す
るまで、アービタ１００はレベルＩＩスキーム１０８に
継続する）。
【００４４】図２について再び説明する。ダウンストリ
ームＰＣＩインターフェース９２は、幾つかの例外はあ
るが、アップストリームＰＣＩインターフェース９０と
同様に作動する。第一に、アップストリームサイクルア
ービタ１００と異なり、ダウンストリームサイクルアー
ビタ１１６は２レベル調停スキームを用いる必要は絶対
にない。これは、ダウンストリームＰＣＩインターフェ
ース９２が、”ブリッジインターフェース優先”規則に
従わないからである。第二に、ダウンストリームインタ
ーフェース９２は常に、ＣＰＵ５８は目標デバイスであ
り且つＰＣＩデバイス６０又は６２のどちらがマスタで
あるかを決定するのにゴーストＢＡＲ９６に依存する必
要がないと仮定している。その代わり、ダウンストリー
ムインターフェース９２はＰＣＩアービタ１１４におけ
るＲＥＱ及びＧＮＴラインを監視して、二次ＰＣＩバス
５４上のデバイス６０及び６２のどちらがマスタである
かを、即ち、待ち行列ブロック６４又は６６のどちらが
トランザクションを受けるかを決定する。
【００４５】他の実施態様は、特許請求の範囲内にあ
る。例えば、図５を参照すると、ＰＣＩ−ＰＣＩブリッ
ジデバイスは、対当たり２組の単一方向待ち行列の代わ
りに、各々のＰＣＩデバイス対に対して１組の双方向ト
ランザクション待ち行列１２０ａ、１２０ｂを含み得
る。本発明は又、非ＰＣＩアーキテクチャ及びＰＣＩ仕
様２．１ａ或いはＰＣＩブリッジ仕様１.０に従わない
ＰＣＩアーキテクチャの形で実施され得る。
【図面の簡単な説明】
【図１】図１は、コンピュータシステムのブロック図で
ある。
【図２】図２は、緩和されたトランザクション順序規則
を実施するブリッジによってデータバスが接続されるコ
ンピュータシステムのブロック図である。
【図３】図３は、トランザクションの適切な順序付けを
確実にするマスタサイクルアービタのブロック図であ
る。
【図４】図４は、図４Ａ及び図４Ｂを含み、図４Ａ及び
図４Ｂは調停スキームの状態遷移図である。
【図５】図５は、代替ブリッジアーキテクチャのブロッ
ク図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムにおいて、第一デ
    ータバス上の第一デバイス、第二データバス上の第二及
    び第三デバイス、及び上記第一及び第二データバス間に
    介在しているブリッジデバイスであって、上記第一及び
    第三デバイス間のトランザクションの前或いは後で上記
    第一デバイスと上記第二デバイス間のトランザクション
    が上記ブリッジデバイスにエンタしたか否かに拘わらず
    上記トランザクションを完了するように構成されている
    ブリッジデバイスを含むことを特徴とするコンピュータ
    システム。
  2. 【請求項２】 上記ブリッジデバイスが上記第一及び上
    記第二デバイス間のトランザクションの発生順順序を保
    存することを特徴とする請求項１のコンピュータシステ
    ム。
  3. 【請求項３】 上記ブリッジデバイスが上記第一デバイ
    スと上記第二デバイス間の遅延されたトランザクション
    を、それが上記第一及び第二デバイス間の別のトランザ
    クションの完了を妨げている時に、完了を加速すること
    を試みることを特徴とする請求項１のコンピュータシス
    テム。
  4. 【請求項４】 上記の別のトランザクションがＣＰＵか
    らのダウンストリーム読出しトランザクションを含むこ
    とを特徴とする請求項３のコンピュータシステム。
  5. 【請求項５】 上記第二データバス上のデバイスのどれ
    が上記第一デバイスによって開始されたトランザクショ
    ンの目標となるかを決定することを助けるゴーストベー
    スアドレスレジスタを更に含むことを特徴とする請求項
    １のコンピュータシステム。
  6. 【請求項６】 上記第二又は第三デバイスのどちらかへ
    の上記第二データバスの制御を許可する許可信号を更に
    含むことを特徴とする請求項１のコンピュータシステ
    ム。
  7. 【請求項７】 上記ブリッジデバイスが、上記第二又は
    第三デバイスが上記第二データバス上のトランザクショ
    ンを開始したか否かを上記許可信号を用いて決定するよ
    うに構成されていることを特徴とする請求項６のコンピ
    ュータシステム。
  8. 【請求項８】 上記データバスの１つがＰＣＩバスを含
    むことを特徴とする請求項１のコンピュータシステム。
  9. 【請求項９】 上記データバスの各々がＰＣＩバスを含
    むことを特徴とする請求項１のコンピュータシステム。
  10. 【請求項１０】 第一データバス上のデバイスと第二デ
    ータバス上の他の２つのデバイスの各々との間での上記
    データバスを扱うブリッジデバイスを介しての２つのト
    ランザクションの送達を制御するのに用いられる方法に
    おいて、上記ブリッジデバイスに上記トランザクション
    を記憶する段階、及び上記トランザクションが上記ブリ
    ッジデバイスに記憶された発生順順序に拘わらず上記ト
    ランザクションの一方を送達する段階を含むことを特徴
    とする方法。
  11. 【請求項１１】 その後、他方のトランザクションを送
    達する段階を更に含むことを特徴とする請求項１０の方
    法。
  12. 【請求項１２】 上記第一データバス上のデバイスと上
    記他方のデバイスの一方との間で送達されるトランザク
    ションの発生順順序を保存する段階を更に含むことを特
    徴とする請求項１０の方法。
  13. 【請求項１３】 上記第一データバス上のデバイスと上
    記他方デバイスの一方との間の遅延されたトランザクシ
    ョンの送達を、該遅延されたトランクザンクションが別
    のトランザクションを上記デバイス間で送達されないよ
    うに妨げている時に、加速することを試みる段階を更に
    含むことを特徴とする請求項１０の方法。
  14. 【請求項１４】 上記他方のトランザクションがＣＰＵ
    からのダウンストリーム読出しトランザクションを含む
    ことを特徴とする請求項１３の方法。
  15. 【請求項１５】 上記バスの一つがＰＣＩバスを含むこ
    とを特徴とする請求項１０の方法。
  16. 【請求項１６】 上記バスの各々がＰＣＩバスを含むこ
    とを特徴とする請求項１０の方法。
  17. 【請求項１７】 コンピュータシステムにおいて、一次
    ＰＣＩバス上のＣＰＵと、二次ＰＣＩバス上の２つのＰ
    ＣＩデバイスと、上記一次及び二次バス間に介在してい
    るＰＣＩ−ＰＣＩブリッジデバイスと、一方が上記ＣＰ
    Ｕと上記ＰＣＩデバイスの各々との間で送達される２つ
    のトランザクションを記憶する記憶領域と、上記トラン
    ザクションが上記記憶領域に記憶された発生順順序に拘
    わらず上記トランザクションの一方を送達のために選択
    する調停回路と、を含むＰＣＩ−ＰＣＩブリッジデバイ
    スを含むことを特徴とするコンピュータシステム。
  18. 【請求項１８】 上記調停回路が、上記一方のトランザ
    クションを選択した後に他方のトランザクションを選択
    するように構成されていることを特徴とする請求項１７
    のコンピュータシステム。
  19. 【請求項１９】 上記記憶領域が、一方が上記ＣＰＵと
    上記ＰＣＩデバイスの１つとの間で生じたトランザクシ
    ョンを記憶し、他方が上記ＣＰＵと他方のＰＣＩデバイ
    ス間で生じたトランザクションを記憶する２つの待ち行
    列ブロックを含むことを特徴とする請求項１７のコンピ
    ュータシステム。
  20. 【請求項２０】 上記記憶領域が、上記ＣＰＵから上記
    ＰＣＩデバイスの第一のものに流れるデータを記憶する
    １つのバッファ並びに上記第一ＰＣＩデバイスから上記
    ＣＰＵに流れるデータを記憶する別のバッファを有する
    第一組のバッファ、及び上記ＣＰＵから上記ＰＣＩデバ
    イスの第二のものに流れるデータを記憶する１つのバッ
    ファ並びに上記第二ＰＣＩデバイスから上記ＣＰＵに流
    れるデータを記憶する別のバッファを有する第二組のバ
    ッファを含むことを特徴とする請求項１７のコンピュー
    タシステム。
  21. 【請求項２１】 コンピュータシステムにおける２つの
    データバス上のデバイス間でデータトランザクションを
    送達するためのブリッジデバイスにおいて、上記ブリッ
    ジデバイスを介して処理し得る各対のデバイスに対し
    て、上記対のデバイス間のトランザクションを完了する
    のを助ける専用記憶領域、及び１つの専用記憶領域にお
    けるトランザクションを別の専用記憶領域における前に
    発行されたトランザクションの完了に拘わらず完了せし
    める制御装置を含むことを特徴とするブリッジデバイ
    ス。
  22. 【請求項２２】 各々の専用記憶領域が上記ブリッジデ
    バイスを介して特定の方向に流れるデータに割り当てら
    れた部分を含むことを特徴とする請求項２１のブリッジ
    デバイス。
  23. 【請求項２３】 各々の専用記憶領域が上記ブリッジデ
    バイスを介して上記と反対の方向に流れるデータに割り
    当てられた別の部分を含むことを特徴とする請求項２２
    のブリッジデバイス。
  24. 【請求項２４】 上記専用記憶領域が上記ブリッジを交
    差し得る各々の種類のトランザクションのための専用バ
    ッファを含むことを特徴とする請求項２１のブリッジデ
    バイス。
  25. 【請求項２５】 上記トランザクションのタイプが、ポ
    ストされた書込み、遅延された要求、及び遅延された完
    了を含むことを特徴とする請求項２４のブリッジデバイ
    ス。
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