JPH10300806A

JPH10300806A - 半導体集積回路の断線検出試験方法及び断線検出試験装置

Info

Publication number: JPH10300806A
Application number: JP9113023A
Authority: JP
Inventors: Yukihiro Shimamoto; 行博島本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-04-30
Filing date: 1997-04-30
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】ＣＭＯＳ型半導体集積回路において簡単かつ
確実に断線のある不良品を検出し得る試験方法及び試験
装置を提供する。【解決手段】ＮＡＮＤ回路及びその次段のインバータ
回路から構成される電源回路１により電源電圧ＶＤＤを
印加し、電源端子９とＮＡＮＤ回路の出力線との間に接
続されるトランジスタをパターン発生回路２のパターン
により導通させる。次に、そのトランジスタと出力線と
の間が断線している場合に、電源端子９と出力線との電
位差が電源端子９と接地端子との間のインバータ回路に
おけるトランジスタを全て導通させる値になるように、
電源電圧ＶＤＤのレベルを上昇させる。すると、断線の
ある不良品の場合には所定期間の間に電源端子９に流れ
る電流の波形に異常が起こる。この電流をＩ−Ｖ変換器
４で電圧に変換し、さらに比較判定回路５で基準電圧と
比較することで断線を検出することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ型半導体
集積回路の断線を判定する試験方法及び試験装置に関す
るものである。

【０００２】

【従来の技術】従来、半導体集積回路の断線を検出する
試験方法には、以下のような方法が提案されている。例
えば、公知文献１（特開昭６２−２８５０７４号公報）
に開示されているように、電源電流を測定する際にＣＭ
ＯＳの内部論理状態を変えて、電源電流を強制的に流
し、その値を測定して貫通電流の減少を検出することに
より断線を確認する方法がある。

【０００３】また、公知文献２（特開平４−３６４４８
７号公報）に開示されているように、ＭＯＳ集積回路に
おいて、２つのインバータを設け、後段のインバータに
は逆バイアス状態となるようにダイオードが接続され、
前段への入力電圧の論理レベルを変化させても後段のＭ
ＯＳの論理レベルがこれに応じて変化しないことにより
断線を確認する方法がある。

【０００４】さらに、公知文献３（特開平５−２７５６
２１号公報）に開示されているように、ＣＭＯＳＩＣの
外部端子に所定のピンチェック制御信号を入力すること
により、その各端子から見たＩＣ内部の断線を確認する
方法がある。

【０００５】さらに、公知文献４（特開平７−１０６３
８５号公報）に開示されているように、スルーホールチ
ェーンにｐ型及びｎ型のＭＯＳトランジスタ群を並列接
続させた構成を有し、スルーホールチェーンに電圧を印
加したときに、スルーホールの前後で電位が変化するこ
とをトランジスタ群で検出することにより断線を確認す
る方法がある。

【０００６】ＣＭＯＳ型半導体集積回路については、そ
の他、入力信号に対し所定の出力信号が得られるか否か
によって断線を確認する方法がある。以下に、図２、図
７及び図８を用いてこの方法について説明する。

【０００７】上記の方法に用いる断線試験回路は、図７
に示すように、電源１１、パターン発生回路１２及び被
測定デバイス１３から構成されている。ここで、電源１
１は一定の電圧Ｖ０を発生しており、被測定デバイス１
３にこの電圧を印加している。パターン発生回路１２は
被測定デバイス１３の入力端子に電源電圧Ｖ０と同位相
でＨＩＧＨレベルまたはＬＯＷレベルの論理信号を入力
するための回路である。被測定デバイス１３は図２に示
すように、入力端子Ａ及び入力端子Ｂを備えたＮＡＮＤ
回路１４及びＮＡＮＤ回路１４の次段に出力線Ｃにて接
続され出力端子Ｏを備えたインバータ回路１５から構成
されている。ここで、ＮＡＮＤ回路１４のトランジスタ
と出力線Ｃとの間の信号線に断線のないものを良品、断
線のあるものを不良品とする。

【０００８】上記の構成の断線試験回路において、被測
定デバイス１３の入力端子Ａ及び入力端子Ｂに図８に示
すようなパターンの信号をパターン発生回路１２により
入力する。すると、図８において、期間Ｔ２では出力線
ＣはＬＯＷレベルであり、期間Ｔ３になると、良品では
ＮＡＮＤ回路１４中のトランジスタを通じて出力線Ｃは
ＨＩＧＨレベルになるのに対して、信号線に断線のある
不良品では出力線Ｃがフローティング状態となり、期間
Ｔ２における電位が維持されるのでＬＯＷレベルのまま
である。このように、断線のない良品と断線のある不良
品とでは出力線Ｃの電位変化が異なり、それが後段のイ
ンバータ回路１５に伝搬して出力端子Ｏの電位変化が異
なる。すなわち、良品と不良品とで出力端子Ｏの電位に
差が生じるので、これを測定すれば、信号線の断線を検
出することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路の断線検出試験方法は、以下の問題
点を有している。

【００１０】上記公知文献１の方法では、良品を試験す
る場合でもいくらかの電流が流れるので、不良による電
流変化の測定は容易ではない。また、良品と不良品とを
区別するためには統計的な処理を必要とするので多大な
労力を要する。さらに、貫通電流の減少を検出するだけ
では電源回路の断線を検出することはできても信号線の
断線故障を検出することはできない。従って、全ての信
号線の断線を確実に検出できるものではない。

【００１１】一方、上記公知文献２、３及び４の方法を
実現するには、回路内にあらかじめ断線検出のための専
用の回路を追加しなければならず、回路規模が非常に大
きくなるという問題点を有している。

【００１２】一方、断線検出の対象となるＣＭＯＳ型半
導体集積回路にパターン発生回路から入力信号を与え、
その出力信号の変化に違いが生じることを検出する方法
では、出力信号の変化に違いを生じさせることのできる
回路が限られており、より多くの回路について断線の有
無を検出することができない。

【００１３】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、ＣＭＯＳ型半導体集積回
路において簡単かつ確実に断線を検出し得る試験方法及
び試験装置を提供することにある。

【００１４】

【課題を解決するための手段】請求項１に係る発明の半
導体集積回路の断線検出試験方法は、上記課題を解決す
るために、複数の第１トランジスタからなる第１ゲート
回路と、これに接続され、複数の第２トランジスタから
なる第２ゲート回路とを有するＣＭＯＳ型の半導体集積
回路の断線検出試験方法において、上記第１ゲート回路
及び第２ゲート回路に電源電圧を印加し、電源電圧が印
加される電源端子と上記第１ゲート回路の出力線との間
に接続される上記第１トランジスタを導通させ、その第
１トランジスタと上記出力線との間が断線しているとき
の上記電源端子と上記出力線との電位差が、上記電源端
子と接地端子との間の上記第２トランジスタを全て導通
させる値になるように、電源電圧のレベルを変化させる
と共に、上記電源端子に流れる電流を検出することを特
徴としている。

【００１５】一般に、ＣＭＯＳ型半導体集積回路を構成
するトランジスタには次のような性質がある。入力の電
位が電源と同じ電位または接地端子と同じ電位であるな
らば、ＰチャンネルもしくはＮチャンネルトランジスタ
のいずれかが完全に非導通状態となる。この性質より通
常、ＣＭＯＳ型半導体集積回路の電源端子に流れる電流
は０である。つまり、ＣＭＯＳ型半導体集積回路では、
全ての信号線の電位が電源と同じ電位または接地端子と
同じ電位になっているため、電源端子に流れる電流は０
になっている。

【００１６】ここで、第１のゲート回路の第１トランジ
スタと出力線の間の信号線が断線している場合、この断
線している信号線の電位は本来は不定つまり、電源の電
位と接地端子の電位との間の任意の電位になるはずであ
る。ところが、この信号線は通常は電源と同じ電位また
は接地端子と同じ電位のいずれかになっている場合が多
い。これは、各信号線が他の回路との間に寄生容量を持
っているためであり、この寄生容量に電荷が蓄積されて
電位が維持される。

【００１７】この状態で第１及び第２ゲート回路に印加
される電源電圧を例えばある一定のレベルに上昇させ
る。この時の電源電圧は、電源端子と第１ゲート回路の
出力線との電位差が第２ゲート回路における電源端子と
接地端子との間の第２トランジスタを全て導通させる
値、すなわち第２トランジスタのしきい値電圧よりも大
きな電圧に設定されている。すると、導通状態のトラン
ジスタで駆動されている断線のない正常な信号線は、電
源と同じ電位まで上昇する。従って、電源端子には電流
が流れない。しかし、全く駆動されていない断線した信
号線は、上記のように寄生容量に蓄積された電荷によっ
て電位が決まるので、電源と同じ電位までは上昇しな
い。

【００１８】つまり、その信号線の電位は電源の電位及
び接地端子の電位以外の電位になる。このため、電源端
子と第１ゲート回路の出力線との間に接続される第１ト
ランジスタを導通させた状態で、電源電圧を上記のよう
に変化させると、上記信号線を入力としている第２ゲー
ト回路において電源と接地端子との間に電流が流れる。
よって、内部に断線のある不良品の場合には、電源端子
に流れる電流を測定することにより断線を検出すること
ができる。

【００１９】請求項２に係る発明の半導体集積回路の断
線検出試験装置は、上記課題を解決するために、複数の
第１トランジスタからなる第１ゲート回路と、これに接
続され、複数の第２トランジスタからなる第２ゲート回
路とを有するＣＭＯＳ型の半導体集積回路の断線を検出
する試験装置において、上記第１トランジスタを導通ま
たは非導通にする電圧のパターンを発生するパターン発
生手段と、上記第１ゲート回路及び第２ゲート回路に電
源電圧を印加し、電源電圧が印加される電源端子と上記
第１ゲート回路の出力線との間に接続される上記第１ト
ランジスタが導通している状態で、その第１トランジス
タと上記出力線との間が断線しているときの電源端子と
上記出力線との電位差が、上記電源端子と接地端子との
間の上記第２のトランジスタを全て導通させる値になる
ように、電源電圧のレベルを変化させる電源電圧発生手
段と、上記電源の電圧のレベルを変化させたときに電源
端子に流れる電流を検出する電流検出手段とを備えたこ
とを特徴としている。

【００２０】上記の発明では、電源により第１ゲート回
路及び第２ゲート回路に電源電圧を印加した状態で、パ
ターン発生手段により第１ゲート回路に電圧パターンを
変化させながら信号を入力して、電源端子と第１ゲート
回路の出力線との間に接続される第１トランジスタを導
通させる。このとき電源は、第１トランジスタと上記出
力線との間が断線しているときの電源端子と上記出力線
との電位差が、電源端子と接地端子との間の上記第２ト
ランジスタを全て導通させる値になるように、電圧のレ
ベルを変化させる。

【００２１】上記のように第１トランジスタを導通させ
た状態で電源電圧のレベルを変化させれば、第１トラン
ジスタと上記出力線との間に断線がある場合は、前述の
断線検出試験方法と同様に電源端子に電流が流れる。従
って電流検出手段によりこの電流を検出することで断線
の検出が可能となる。

【００２２】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図６に基づいて説明すれば、以下の通りであ
る。

【００２３】本実施の形態の信号線の断線試験回路は、
図１に示すように、電源電圧発生手段としての電源回路
１、パターン発生回路２、被測定デバイス３、Ｉ−Ｖ変
換器４及び比較判定回路５から構成されている。さら
に、電源回路１は、電源１ａ、電源１ｂ、スイッチ６、
端子７、端子８、及び電源端子９から構成されている。

【００２４】ここで、電源１ａは電圧Ｖ０を発生してお
り、電源１ｂは電圧Ｖ０に、後述する各トランジスタの
しきい値電圧より大きい電圧Ｖ１を加えた電圧Ｖ０＋Ｖ
１を発生している。なお、以下の説明では、電源回路１
から電源端子９を通して出力される電圧Ｖ１及び電圧Ｖ
０＋Ｖ１を電源電圧ＶＤＤと総称する。パターン発生手
段としてのパターン発生回路２は電源電圧ＶＤＤと同位
相でかつ同レベルで変化するＨＩＧＨレベルまたはＬＯ
Ｗレベルの論理信号を発生する回路であり、その論理信
号を被測定デバイス３の入力端子に入力する。電流検出
手段としてのＩ−Ｖ変換器４は電源端子９に流れる電流
Ｉｄｄを検出して電圧に変換する回路である。電流検出
手段としての比較判定回路５はＩ−Ｖ変換器４の出力電
圧を入力とし、所定の基準電圧と大小比較を行う回路で
ある。被測定デバイス３は図２に示すように、入力端子
Ａ及び入力端子Ｂを備えた第１ゲート回路としてのＮＡ
ＮＤ回路１４及びＮＡＮＤ回路１４の出力端子に出力線
Ｃを介して接続され、かつ出力端子Ｏを備えた第２ゲー
ト回路としてのインバータ回路１５から構成されてい
る。

【００２５】また、上記被測定デバイス３は、トランジ
スタレベルで表現された図３に示すような構成となって
いる。ＮＡＮＤ回路１４の入力端子Ａには第１トランジ
スタとしてのｐＭＯＳ型のトランジスタｐ１のゲート及
び第１トランジスタとしてのｎＭＯＳ型のトランジスタ
ｎ２のゲートが接続され、入力端子Ｂには第１トランジ
スタとしてのｐＭＯＳ型のトランジスタｐ２のゲート及
び第１トランジスタとしてのｎＭＯＳ型のトランジスタ
ｎ１のゲートが接続されている。一方、出力線Ｃを介し
てＮＡＮＤ回路１４に接続されるインバータ回路１５の
入力端子には第２トランジスタとしてのｐＭＯＳ型のト
ランジスタｐ３のゲート及び第２トランジスタとしての
ｎＭＯＳ型のトランジスタｎ３のゲートが接続されてい
る。また、トランジスタｐ３とトランジスタｎ３との間
に出力端子Ｏが設けられている。

【００２６】さらに、トランジスタｐ１、トランジスタ
ｐ２及びトランジスタｐ３には電源回路１から電源電圧
ＶＤＤが印加されている。また、図３には示さないが、
トランジスタｐ１、トランジスタｐ２、トランジスタｐ
３と電源端子９との間にＩ−Ｖ変換器４が設けられてい
る。ここで、トランジスタｐ１・ｐ２と出力線との間の
各信号線が断線していないものを良品、断線しているも
のを不良品とする。

【００２７】上記の構成において電源電圧ＶＤＤを変化
させながら、即ち、図１におけるスイッチ６を端子７と
端子８とに切り替えながら、パターン発生回路２により
被測定デバイス３の入力端子Ａ及び入力端子Ｂに図４に
示すようなテストパターンを入力し、そのときに電源端
子９に流れる電流Ｉｄｄの波形を観測する。

【００２８】時刻ｔ１ではトランジスタｐ１及びトラン
ジスタｐ２が導通状態であり、トランジスタｎ１及びト
ランジスタｎ２が非導通状態である。従って、出力線Ｃ
はトランジスタｐ１を介して電源１ａに駆動されるの
で、スイッチ６が端子８に接続されている間、すなわ
ち、電源電圧ＶＤＤがＶ０＋Ｖ１である間の時刻ｔ２に
おいても出力線Ｃの電位は電源電圧ＶＤＤと同じように
変化する。このとき、電流Ｉｄｄの波形は瞬時に立上が
り、徐々に立ち下がる形となる。

【００２９】時刻ｔ３ではトランジスタｐ１及びトラン
ジスタｎ１が導通状態であり、トランジスタｐ２及びト
ランジスタｎ２が非導通状態である。従って、出力線Ｃ
はトランジスタｐ１を介して電源１ａにより駆動される
ので、スイッチ６が端子８に接続されている間の時刻ｔ
４においても信号線Ｃの電位は電源電圧ＶＤＤと同じよ
うに変化する。

【００３０】時刻ｔ７ではトランジスタｐ２及びトラン
ジスタｎ２が導通状態であり、トランジスタｐ１及びト
ランジスタｎ１は非導通状態である。ここで、出力線Ｃ
は本来ならばトランジスタｐ２を介して電源１ａに駆動
されるはずであるが、点Ｘに断線があると全く駆動され
ない状態となる。次に、スイッチ６が端子８に接続され
ている間の時刻ｔ８において、出力線Ｃは出力線Ｃ自身
の寄生容量によって直前の電位を保持し続ける。これに
より、出力線Ｃは電源電圧ＶＤＤを上昇させても電源電
圧ＶＤＤよりは上昇しない。以下にこのメカニズムを説
明する。

【００３１】図５は図３における断線故障の回路を等価
回路で置き換えたものである。スイッチ１０は図３にお
けるトランジスタｐ１、トランジスタｎ１及びトランジ
スタｎ２の等価回路であり、コンデンサＣａ及びコンデ
ンサＣｂは図３における信号線Ｃの寄生容量の等価回路
である。ただし、ここでは説明を簡略化するために寄生
容量に関しては電源側の配線との間に発生する寄生容量
と、接地端子側の配線との間に発生する寄生容量のみを
考えている。なお、全ての寄生容量を考慮した場合でも
動作的には上記の２つの寄生容量のモデルと同じ動作を
するので、上記のようにモデルを簡略化する。

【００３２】まず、図４における時刻ｔ５の状態では電
源電圧ＶＤＤはＶ０である。この状態は図５においてス
イッチ１０がα側（電源端子９側）にある場合に相当す
る。

【００３３】この状態で、コンデンサＣａ及びコンデン
サＣｂに蓄えられる電荷量を各々ｑ１４、ｑ２４とす
る。また、コンデンサＣａ及びコンデンサＣｂの容量を
各々Ｃ１、Ｃ２とし、各々のコンデンサの両端の電位差
をＶ１４、Ｖ２４とすると、コンデンサの容量・電圧・
電荷の関係から次の式が成り立つ。ｑ１４＝Ｃ１×Ｖ１４（１）ｑ２４＝Ｃ２×Ｖ２４（２）ここで、スイッチ１０がα側にあることから、Ｖ１４＝０（３）Ｖ２４＝Ｖ０（４）次に、時刻ｔ６の状態ではスイッチ１０はβ側（浮遊状
態）に切り替わる。この状態でコンデンサＣａ及びコン
デンサＣｂに蓄えられる電荷量を各々ｑ１５、ｑ２５と
し、各々のコンデンサの両端の電位差をＶ１５、Ｖ２５
とすると次の式が成り立つ。ｑ１５＝Ｃ１×Ｖ１５（５）ｑ２５＝Ｃ２×Ｖ２５（６）ところで、信号線は断線しているので電源１ａによって
駆動されていない。よって、出力線Ｃにおける電荷量は
保存されている。このことにより次の式が成り立つ。ｑ１５−ｑ１４＝ｑ２５−ｑ２４（７）また、この回路の電源電圧ＶＤＤがＶ０であることか
ら、Ｖ１５＋Ｖ２５＝Ｖ０（８）上記（１）〜（８）式より計算すると、Ｖ１５＝０（９）Ｖ２５＝Ｖ０（１０）が求められる。つまり、この状態では出力線Ｃの電位は
保持されていることが分かる。

【００３４】次に、この状態でスイッチ６を端子８側へ
切り替え、電源電圧ＶＤＤをＶ０＋Ｖ１に変化させる。
この時（時刻ｔ８）のコンデンサＣａ及びコンデンサＣ
ｂに蓄えられる電荷量を各々ｑ１６、ｑ２６とし、各々
のコンデンサの両端の電位差をＶ１６、Ｖ２６とすると
次の式が成り立つ。ｑ１６＝Ｃ１×Ｖ１６（１１）ｑ２６＝Ｃ２×Ｖ２６（１２）ところで、スイッチ１０がβ側にあることにより出力線
Ｃにおける電荷量は保存されており、次の式が成り立
つ。ｑ１６−ｑ１５＝ｑ２６−ｑ２５（１３）またこの時、回路の電源電圧ＶＤＤがＶ０＋Ｖ１である
ことから、Ｖ１６＋Ｖ２６＝Ｖ０＋Ｖ１（１４）上記（１）〜（１４）式より計算すると、Ｖ１６＝Ｖ１×Ｃ２／（Ｃ１＋Ｃ２）（１５）Ｖ２６＝Ｖ０＋Ｖ１×Ｃ１／（Ｃ１＋Ｃ２）（１６）が求められる。つまり、図４において期間Ｔの間に電源
電圧ＶＤＤがＶ１だけ変化し、電源端子９と出力線Ｃと
の間にＶ１×Ｃ２／（Ｃ１＋Ｃ２）の電位差が発生する
ことになる。

【００３５】ここで、上記電源端子９と出力線Ｃとの電
位差Ｖ１×Ｃ２／（Ｃ１＋Ｃ２）がトランジスタｐ３の
しきい値電圧（Ｖｔｈ）を越えるとトランジスタｐ３が
導通状態となる。トランジスタｎ３は導通状態であるの
で、電源端子９→トランジスタｐ３→トランジスタｎ３
→接地端子の経路で期間Ｔの間に不良品のＩｄｄのよう
な一定の大きさの電流が流れる。この電流変化をＩ−Ｖ
変換器４で電圧信号に変化させ、比較判定回路５で基準
電圧との大小比較を行うことにより不良品として検出す
ることができる。このため、Ｖ１はＶ１×Ｃ２／（Ｃ１
＋Ｃ２）がＶｔｈより高くなるようなレベルに設定され
ている。

【００３６】時刻ｔ９ではトランジスタｎ１及びトラン
ジスタｎ２が導通状態であり、トランジスタｐ１及びト
ランジスタｐ２は非導通状態であることから、出力線Ｃ
は接地端子と同じ電位となる。また、時刻ｔ１０では電
源電圧ＶＤＤがＶ０＋Ｖ１に変化しているが、時刻ｔ９
と同様に出力線Ｃは接地端子と同じ電位となる。なお、
時刻ｔ９及び時刻ｔ１０はスイッチ１０がγ側（接地端
子側）に切り替わった状態である。

【００３７】上述の結果として、期間Ｔでのみ電源端子
９に流れる電流Ｉｄｄに異常が生じていることが分か
る。このように、電源電圧ＶＤＤとテストパターンの変
化によりＮＡＮＤ回路１４の不良症状を次の段のインバ
ータ回路１５に伝搬させることにより全ての信号線の断
線故障を検出することができる。

【００３８】ここで、本実施の形態の比較例について説
明する。

【００３９】この比較例の構成では、図１においてスイ
ッチ６を端子７に接続し、電源電圧ＶＤＤをＶ０に固定
したままパターン発生回路２により被測定デバイス３の
入力端子Ａ及び入力端子Ｂに、図６に示すようなテスト
パターンを入力する。この結果、電源端子９に流れる電
流Ｉｄｄの波形が良品と不良品とで同じになり、断線を
検出できないことが分かる。

【００４０】

【発明の効果】請求項１に係る発明の信号線の断線箇所
を検出する試験方法は、以上のように、複数の第１トラ
ンジスタからなる第１ゲート回路と、これに接続され、
複数の第２トランジスタからなる第２ゲート回路とを有
するＣＭＯＳ型の半導体集積回路の断線検出試験方法に
おいて、上記第１ゲート回路及び第２ゲート回路に電源
電圧を印加し、電源電圧が印加される電源端子と上記第
１ゲート回路の出力線との間に接続される上記第１トラ
ンジスタを導通させ、その第１トランジスタと上記出力
線との間が断線しているときの上記電源端子と上記出力
線との電位差が、上記電源端子と接地端子との間の上記
第２トランジスタを全て導通させる値になるように、電
源電圧のレベルを変化させると共に、上記電源端子に流
れる電流を検出するものである。

【００４１】それゆえ、断線を有する不良品では電源端
子に電流が流れ、断線のない良品では電源端子に電流が
流れないので、全ての信号線の断線による不良を確実に
検出することが可能になる。また、断線以外でも、任意
の信号線がオープン状態になる不良の検出も可能にな
る。また、良品と不良品を区別するのに統計的な処理も
不要である。さらに、回路内に予め断線検出のための専
用回路を挿入する必要がないのでチップサイズが増大し
ない。

【００４２】この結果、ＣＭＯＳ型半導体集積回路にお
いて簡単かつ確実に断線のある不良品を検出し得る試験
方法を提供することができるという効果を奏する。

【００４３】請求項２に係る発明の信号線の断線箇所を
検出する試験装置は、以上のように、複数の第１トラン
ジスタからなる第１ゲート回路と、これに接続され、複
数の第２トランジスタからなる第２ゲート回路とを有す
るＣＭＯＳ型の半導体集積回路の断線を検出する試験装
置において、上記第１トランジスタを導通または非導通
にする電圧のパターンを発生するパターン発生手段と、
上記第１ゲート回路及び第２ゲート回路に電源電圧を印
加し、電源電圧が印加される電源端子と上記第１ゲート
回路の出力線との間に接続される上記第１トランジスタ
が導通している状態で、その第１トランジスタと上記出
力線との間が断線しているときの電源端子と上記出力線
との電位差が、上記電源端子と接地端子との間の上記第
２のトランジスタを全て導通させる値になるように、電
源電圧のレベルを変化させる電源電圧発生手段と、上記
電源の電圧のレベルを変化させたときに電源端子に流れ
る電流を検出する電流検出手段とを備えたものである。

【００４４】それゆえ、請求項１に係る発明と同様に、
断線やオープン状態の確実な検出、統計的な処理の省略
及びチップサイズの増大抑止を図ることができる。この
結果、多くのＣＭＯＳ型半導体集積回路における断線を
上記の試験装置のみで検出することができ、ＣＭＯＳ型
半導体集積回路において簡単かつ確実に断線のある不良
品を検出し得る試験装置を提供することができるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態における断線試験回路の構
成を示すブロック図である。

【図２】本発明の実施の形態における被測定デバイスの
構成を示す論理回路図である。

【図３】本発明の実施の形態における被測定デバイスの
構成を示す回路図である。

【図４】本発明の実施の形態における電圧パターン及び
電流波形を示す波形図である。

【図５】断線状態にある上記被測定デバイスの等価回路
を示す回路図である。

【図６】本発明の実施の形態に対する比較例における電
圧パターン及び電流波形を示す波形図である。

【図７】従来の断線試験回路の構成を示すブロック図で
ある。

【図８】図７の断線試験回路に用いられる電圧パターン
を示す波形図である。

【符号の説明】

１電源回路（電源電圧発生手段）２パターン発生回路（パターン発生手段）３被測定デバイス（第１ゲート回路及び第２ゲート
回路）４Ｉ−Ｖ変換器（電流検出手段）５比較判定回路（電流検出手段）９電源端子Ｃ出力線ｐ１、ｐ２、ｎ１、ｎ２第１トランジスタｐ３、ｎ３第２トランジスタ

Claims

【特許請求の範囲】

【請求項１】複数の第１トランジスタからなる第１ゲー
ト回路と、これに接続され、複数の第２トランジスタか
らなる第２ゲート回路とを有するＣＭＯＳ型の半導体集
積回路の断線検出試験方法において、上記第１ゲート回路及び第２ゲート回路に電源電圧を印
加し、電源電圧が印加される電源端子と上記第１ゲート
回路の出力線との間に接続される上記第１トランジスタ
を導通させ、その第１トランジスタと上記出力線との間が断線してい
るときの上記電源端子と上記出力線との電位差が、上記
電源端子と接地端子との間の上記第２トランジスタを全
て導通させる値になるように、電源電圧のレベルを変化
させると共に、上記電源端子に流れる電流を検出することを特徴とする
半導体集積回路の断線検出試験方法。
【請求項２】複数の第１トランジスタからなる第１ゲー
ト回路と、これに接続され、複数の第２トランジスタか
らなる第２ゲート回路とを有するＣＭＯＳ型の半導体集
積回路の断線を検出する試験装置において、上記第１トランジスタを導通または非導通にする電圧の
パターンを発生するパターン発生手段と、上記第１ゲート回路及び第２ゲート回路に電源電圧を印
加し、電源電圧が印加される電源端子と上記第１ゲート
回路の出力線との間に接続される上記第１トランジスタ
が導通している状態で、その第１トランジスタと上記出
力線との間が断線しているときの電源端子と上記出力線
との電位差が、上記電源端子と接地端子との間の上記第
２トランジスタを全て導通させる値になるように、電源
電圧のレベルを変化させる電源電圧発生手段と、上記電源電圧のレベルを変化させたときに上記電源端子
に流れる電流を検出する電流検出手段とを備えたことを
特徴とする半導体集積回路の断線検出試験装置。