JPH10284699A - Manufacture of semiconductor memory device - Google Patents

Manufacture of semiconductor memory device

Info

Publication number
JPH10284699A
JPH10284699A JP9088199A JP8819997A JPH10284699A JP H10284699 A JPH10284699 A JP H10284699A JP 9088199 A JP9088199 A JP 9088199A JP 8819997 A JP8819997 A JP 8819997A JP H10284699 A JPH10284699 A JP H10284699A
Authority
JP
Japan
Prior art keywords
core
insulating film
film
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9088199A
Other languages
Japanese (ja)
Inventor
Kenji Kawai
健治 川井
Masaru Kawasaki
賢 川崎
Hiroshi Miyatake
浩 宮武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9088199A priority Critical patent/JPH10284699A/en
Publication of JPH10284699A publication Critical patent/JPH10284699A/en
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)

Abstract

PROBLEM TO BE SOLVED: To leave the part of a film formed on the sidewall of a core for forming the inner wall of the lower electrode of a cylindrical stacked capacitor by being etched only slightly by a method, wherein the shape of the core has a part where the dimension of the lower part is smaller than the dimension of an upper part. SOLUTION: A core 15, for forming the inner wall of the lower electrode of a cylindrical capacitor, is composed of a 1st core 13 and a 2nd core 14a. The shape of the core 15 has a part where the dimension of the lower part is smaller than the dimension of the upper part. A 2nd conductive film 16 is formed, so as to cover the core 15 and parts of the 2nd conductive film 16 formed on a 1st interlayer insulating film 9 and a 2nd interlayer insulating film 11 are removed by etching. At that time, overetching is applied in order to eliminate the etching remnant on a step part A. However, owing to the overhanging shape of the core 15, the part of the 2nd conductive film 16 deposited on the sidewall of the core 15 is etched only slightly and can be left.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は段差部上に形成さ
れた筒型のスタックキャパシタを有する半導体装置の製
造方法に係り、特に、筒型のスタックキャパシタの下部
電極の側壁の、高さ方向を増大させるためのものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a cylindrical stack capacitor formed on a step, and more particularly to a method of manufacturing a semiconductor device having a cylindrical stack capacitor in which a side wall of a lower electrode has a height direction. It is to increase.

【0002】[0002]

【従来の技術】半導体装置のメモリセルは近年の高集積
化および微細化に伴い、小さいセル面積内で十分な蓄積
容量を必要とする。そのため円筒型キャパシタなどが開
発されてきた。
2. Description of the Related Art A memory cell of a semiconductor device requires a sufficient storage capacity within a small cell area with recent high integration and miniaturization. For this reason, cylindrical capacitors and the like have been developed.

【0003】図14および図15は従来の半導体装置の
製造方法を示す断面図である。図に基づいて従来の半導
体装置の製造方法について説明する。まず、第1の層間
絶縁膜1上にビット線2を形成する。次に、ビット線2
を覆うように第2の層間絶縁膜3を積層する。次に、第
2の層間絶縁膜3上に第1の導電膜4を積層する。次
に、この第1の導電膜4上に、絶縁膜を積層し、パター
ニングする事により、第1の導電膜4の段差部上に、キ
ャパシタの下部電極の内壁を形成するための芯5を形成
する(図14(a))。
FIGS. 14 and 15 are sectional views showing a conventional method for manufacturing a semiconductor device. A conventional method for manufacturing a semiconductor device will be described with reference to the drawings. First, the bit line 2 is formed on the first interlayer insulating film 1. Next, bit line 2
The second interlayer insulating film 3 is stacked so as to cover the second insulating film. Next, the first conductive film 4 is stacked on the second interlayer insulating film 3. Next, an insulating film is laminated on the first conductive film 4 and patterned to form a core 5 for forming the inner wall of the lower electrode of the capacitor on the step portion of the first conductive film 4. It is formed (FIG. 14A).

【0004】この際、キャパシタの芯5を段差部上に形
成しなければならないのは、上記示した微細化にともな
うものであり、これによりキャパシタの芯5は、第1の
導電膜4の段差部上、すなわち、ビット線2上に形成せ
ざるを得ない。
In this case, the reason why the core 5 of the capacitor must be formed on the stepped portion is due to the miniaturization described above, whereby the core 5 of the capacitor is formed on the step of the first conductive film 4. It has to be formed on the part, that is, on the bit line 2.

【0005】次に、第1の導電膜4をパターニングし、
筒状の下部電極の底面となる第1の導電膜4aを形成す
る。次に、芯5を覆うように第2の導電膜6を積層する
(図14(b))。次に、芯5の上面、第1の層間絶縁
膜1および第2の層間絶縁膜3上に積層された第2の導
電膜6をエッチングにより除去する。そして、芯5の側
壁上に積層された第2の導電膜6aを形成し、筒状の下
部電極の側壁となる第2の導電膜6aとする。そして、
第1の導電膜4aおよび第2の導電膜6aにより下部電
極7が形成されることとなる(図14(c))。
Next, the first conductive film 4 is patterned,
A first conductive film 4a serving as a bottom surface of the cylindrical lower electrode is formed. Next, a second conductive film 6 is laminated so as to cover the core 5 (FIG. 14B). Next, the second conductive film 6 laminated on the upper surface of the core 5, the first interlayer insulating film 1 and the second interlayer insulating film 3 is removed by etching. Then, a second conductive film 6a laminated on the side wall of the core 5 is formed, and the second conductive film 6a becomes a side wall of the cylindrical lower electrode. And
The lower electrode 7 is formed by the first conductive film 4a and the second conductive film 6a (FIG. 14C).

【0006】次に、フォトレジストなどの有機系の膜を
塗布した後、全面エッチングし、芯5の上部の一部を露
出させ膜8を形成する(図15(a))。次に、希釈H
F溶液により、芯5のみをエッチングし除去する(図1
5(b))。次に、膜8を除去する(図15(c))。
そして、下部電極7上にキャパシタ絶縁膜および上部電
極を順次積層してキャパシタを形成する。
Next, after an organic film such as a photoresist is applied, the entire surface is etched to form a film 8 exposing a part of the upper portion of the core 5 (FIG. 15A). Next, dilution H
With the F solution, only the core 5 is etched and removed (FIG. 1).
5 (b)). Next, the film 8 is removed (FIG. 15C).
Then, a capacitor insulating film and an upper electrode are sequentially laminated on the lower electrode 7 to form a capacitor.

【0007】[0007]

【発明が解決しようとする課題】従来の半導体装置は以
上のように製造されているので、下部電極7の側面とな
る第2の導電膜6aを形成する際に、下部の段差部のA
にエッチング残渣が生じないように、オーバーエッチを
十分に行っている。これは、例えば図16に示すよう
に、第2の導電膜の高さを、筒5の高さと同程度まで残
すようにすると(図16では6bで示す部分)、段差部
のAに余分な第2の導電膜が残る(図16では6cで示
す部分)ことによるものである。よって、図14(c)
に示したように第2の導電膜6aの高さは、芯5の高さ
より低く形成されることとなり、所望の高さを有する第
2の導電膜6aを得ることができなくなり、キャパシタ
の容量の低下につながるという問題点があった。
Since the conventional semiconductor device is manufactured as described above, when the second conductive film 6a serving as the side surface of the lower electrode 7 is formed, the A of the lower step portion is formed.
The overetching is sufficiently performed so that no etching residue is generated in the first step. For example, as shown in FIG. 16, if the height of the second conductive film is made to remain approximately the same as the height of the cylinder 5 (portion indicated by 6b in FIG. 16), an extra This is because the second conductive film remains (the portion indicated by 6c in FIG. 16). Therefore, FIG.
As shown in (2), the height of the second conductive film 6a is smaller than the height of the core 5, so that the second conductive film 6a having a desired height cannot be obtained, and the capacitance of the capacitor There is a problem that leads to a decrease in

【0008】この発明は上記のような問題点を解消する
ためになされたもので、キャパシタを段差部上に形成す
る場合に、キャパシタの下部電極の側壁の高さを、キャ
パシタの下部電極の内面を形成するための芯の高さをで
きる限り低く形成することのない半導体装置の製造方法
を提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. When a capacitor is formed on a step, the height of the side wall of the lower electrode of the capacitor is reduced by adjusting the inner surface of the lower electrode of the capacitor. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which the height of a core for forming a semiconductor is not formed as low as possible.

【0009】[0009]

【課題を解決するための手段】この発明に係る請求項1
の半導体装置の製造方法は、段差部を有する第1の膜
の、段差部上に筒型のスタックキャパシタを備えた半導
体装置の製造方法において、筒型のスタックキャパシタ
の下部電極の内壁を形成するための芯の形状を、上部の
大きさより下部の大きさが小さくなる箇所を有するよう
に形成するものである。
Means for Solving the Problems Claim 1 according to the present invention.
The method of manufacturing a semiconductor device according to the first aspect of the invention is a method of manufacturing a semiconductor device having a cylindrical stack capacitor on a step portion of a first film having a step portion, wherein an inner wall of a lower electrode of the cylindrical stack capacitor is formed. Is formed so as to have a portion where the size of the lower part is smaller than the size of the upper part.

【0010】又、この発明に係る請求項2の半導体装置
の製造方法は、請求項1において、筒型のスタックキャ
パシタの芯の側壁形状を、逆テーパ状に形成するもので
ある。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect, wherein the side wall shape of the core of the cylindrical stacked capacitor is formed in an inversely tapered shape.

【0011】又、この発明に係る請求項3の半導体装置
の製造方法は、請求項1において、第1の膜の段差部上
に第1の芯を形成し、第1の芯上にオーバーハング形状
にてなる絶縁膜を積層し、第1の芯の上面および第1の
膜上に積層されている絶縁膜をエッチングにより除去
し、第1の芯の側壁上に積層されている絶縁膜を残存さ
せ第2の芯とし、第1の芯および第2の芯にて筒型のス
タックキャパシタの芯とし、芯の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するように形成
するものである。
According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect, the first core is formed on the step portion of the first film, and the overhang is formed on the first core. An insulating film having a shape is laminated, the upper surface of the first core and the insulating film laminated on the first film are removed by etching, and the insulating film laminated on the side wall of the first core is removed. The second core is allowed to remain, and the first and second cores are used as the core of a cylindrical stack capacitor, and the shape of the core is formed so as to have a portion where the size of the lower portion is smaller than the size of the upper portion. Is what you do.

【0012】又、この発明に係る請求項4の半導体装置
の製造方法は、請求項3に記載の半導体装置の製造方法
において、第1の芯を、第1の膜上に第1の絶縁膜を積
層し、第1の絶縁膜上に多結晶シリコン膜にてなるマス
クパターンを形成し、マスクパターンをマスクとして第
1の絶縁膜をエッチングし、第1の芯の形状を、上部の
大きさより下部の大きさが小さくなる箇所を有するよう
に形成するものである。
According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the third aspect, wherein the first core is provided on the first film with the first insulating film. Are laminated, a mask pattern made of a polycrystalline silicon film is formed on the first insulating film, the first insulating film is etched using the mask pattern as a mask, and the shape of the first core is changed from the upper size. The lower portion is formed so as to have a portion where the size is reduced.

【0013】又、この発明に係る請求項5の半導体装置
の製造方法は、請求項3または請求項4に記載の半導体
装置の製造方法において、筒型のスタックキャパシタの
下部に形成されている複数の配線間の間隔を、絶縁膜の
エッチングの際に、各配線間上に絶縁膜が残存しない間
隔以下に形成するものである。
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the third or fourth aspect, wherein the plurality of semiconductor devices are formed below the cylindrical stacked capacitor. Are formed to be equal to or smaller than the interval where the insulating film does not remain between the wirings when the insulating film is etched.

【0014】又、この発明に係る請求項6の半導体装置
の製造方法は、請求項1において第1の膜上に第1の絶
縁膜を積層し、第1の絶縁膜上に多結晶シリコン膜にて
なるマスクパターンを形成し、マスクパターンをマスク
として第1の絶縁膜をエッチングし、筒型のスタックキ
ャパシタの芯とし、芯の形状を、上部の大きさより下部
の大きさが小さくなる箇所を有するように形成するもの
である。
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, a first insulating film is laminated on the first film, and a polycrystalline silicon film is formed on the first insulating film. Is formed, and the first insulating film is etched using the mask pattern as a mask, and is used as a core of a cylindrical stack capacitor. The shape of the core is set at a position where the size of the lower part is smaller than the size of the upper part. It is formed to have.

【0015】又、この発明に係る請求項7の半導体装置
の製造方法は、請求項1において、筒型のスタックキャ
パシタの芯の側壁形状を、段差を有するように形成する
ものである。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the side wall shape of the core of the cylindrical stack capacitor is formed so as to have a step.

【0016】又、この発明に係る請求項8の半導体装置
の製造方法は、請求項7において、第1の膜上にエッチ
ング特性が互いに異なる第1の絶縁膜および第2の絶縁
膜を順次積層し、第1の絶縁膜および第2の絶縁膜をレ
ジストをマスクとしてパターニングし、マスクを除去
し、パターニングされた第1の絶縁膜および第2の絶縁
膜を、第1の絶縁膜がエッチングされやすい条件にてエ
ッチングし、第2の絶縁膜と第1の絶縁膜とに段差を有
するように形成し、第1の絶縁膜および第2の絶縁膜を
筒型のスタックキャパシタの芯とするものである。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh aspect, a first insulating film and a second insulating film having different etching characteristics are sequentially laminated on the first film. Then, the first insulating film and the second insulating film are patterned using the resist as a mask, the mask is removed, and the patterned first insulating film and the second insulating film are etched. Etching under easy conditions, forming a step between the second insulating film and the first insulating film, and using the first insulating film and the second insulating film as cores of a cylindrical stacked capacitor. It is.

【0017】又、この発明に係る請求項9の半導体装置
の製造方法は、請求項1において、第1の膜上に絶縁膜
を積層し、レジストをマスクとして、絶縁膜の所定の膜
厚を、絶縁膜の側壁にデポの強い条件にて第1のエッチ
ングを行い、レジストをマスクとして、絶縁膜の側壁に
デポの弱い条件にて第2のエッチングを行い、筒型のス
タックキャパシタの芯とし、芯の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するように形成
するものである。
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, an insulating film is laminated on the first film, and a predetermined thickness of the insulating film is formed using a resist as a mask. The first etching is performed on the side wall of the insulating film under the condition of strong deposition, and the second etching is performed on the side wall of the insulating film using the resist as a mask under the condition of weak deposition to obtain the core of the cylindrical stack capacitor. The core is formed so as to have a portion where the size of the lower part is smaller than the size of the upper part.

【0018】[0018]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

実施の形態1.以下、この発明の実施の形態を図につい
て説明する。図1ないし図3はこの発明の実施の形態1
の半導体装置の製造方法を示す断面図である。図に基づ
いて実施の形態1の半導体装置の製造方法について説明
する。まず、従来の場合と同様に、第1の層間絶縁膜9
上にビット線10を形成する。次に、ビット線10を覆
うように第2の層間絶縁膜11を積層する。
Embodiment 1 FIG. Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 to 3 show a first embodiment of the present invention.
FIG. 6 is a cross-sectional view illustrating the method for manufacturing the semiconductor device of FIG. A method for manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings. First, as in the conventional case, the first interlayer insulating film 9 is formed.
A bit line 10 is formed thereon. Next, a second interlayer insulating film 11 is laminated so as to cover the bit line 10.

【0019】次に、第2の層間絶縁膜11上に第1の膜
としての第1の導電膜12を積層する。次に、この第1
の導電膜12上に、絶縁膜を積層し、パターニングする
事により、第1の導電膜12の段差部上に、第1の芯1
3を形成する(図1(a))。
Next, a first conductive film 12 as a first film is laminated on the second interlayer insulating film 11. Next, this first
By stacking and patterning an insulating film on the conductive film 12, the first core 1 is formed on the step portion of the first conductive film 12.
3 is formed (FIG. 1A).

【0020】この際キャパシタの第1の芯13を段差部
上に形成しなければならないのは、従来の場合と同様、
半導体装置の微細化にともなうものであり、これにより
第1の芯13は、第1の導電膜12の段差部上、すなわ
ち、ビット線10上に形成せざるを得ない。尚、以下に
示す各実施の形態においても、同様の理由により、キャ
パシタを段差部上に形成しなければならないことを前提
に説明する。
At this time, the first core 13 of the capacitor must be formed on the step, as in the conventional case.
With the miniaturization of the semiconductor device, the first core 13 has to be formed on the step portion of the first conductive film 12, that is, on the bit line 10. In each of the following embodiments, description will be made on the assumption that a capacitor must be formed on a step portion for the same reason.

【0021】次に、第1の芯13上に、平行平板型(容
量結合型)のプラズマCVD装置にて、プラズマCVD
法を用いて、成膜条件を例えば、温度:300℃、圧
力:5Torr、RF電力:500W、混合ガス:Si
4/N2O/N2=100/1500/1000scc
mとしてシリコン酸化膜を積層する。このように積層す
ると、側壁部の方が、底部上より積層されやすくなる。
よって、第1の芯13上には、第1の芯13の側壁部上
の膜厚が、他の箇所の膜厚より厚くなる、オーバーハン
グ形状にてなる、絶縁膜としてのシリコン酸化膜14が
積層されることとなる(図1(b))。
Next, on the first core 13, a plasma CVD apparatus of a parallel plate type (capacitive coupling type) is used.
The film forming conditions were set to, for example, temperature: 300 ° C., pressure: 5 Torr, RF power: 500 W, and mixed gas: Si
H 4 / N 2 O / N 2 = 100/1500/1000 scc
A silicon oxide film is laminated as m. With such lamination, the side wall portion is more easily laminated than on the bottom portion.
Therefore, on the first core 13, the silicon oxide film 14 as an insulating film has an overhang shape in which the thickness on the side wall portion of the first core 13 is thicker than other portions. Are laminated (FIG. 1B).

【0022】次に、第1の芯13上面、および、第1の
導電膜12上に積層された、シリコン酸化膜14を全面
エッチングにより除去し、第1の芯13の側壁上に積層
されているシリコン酸化膜14を残存させ第2の芯14
aとする。そして、第1の芯13および第2の芯14a
にて、筒型のキャパシタの下部電極の内壁を形成するた
めの芯15とし、芯15の形状を、上部の大きさより下
部の大きさが小さくなる箇所を有するように形成する
(図1(c))。
Next, the silicon oxide film 14 laminated on the upper surface of the first core 13 and the first conductive film 12 is removed by etching over the entire surface, and the silicon oxide film 14 is laminated on the side wall of the first core 13. The second core 14
a. Then, the first core 13 and the second core 14a
In FIG. 1, a core 15 for forming the inner wall of the lower electrode of the cylindrical capacitor is formed, and the shape of the core 15 is formed so as to have a portion where the size of the lower portion is smaller than the size of the upper portion (FIG. 1 (c)). )).

【0023】次に、第1の導電膜12をパターニング
し、筒状の下部電極の底面となる第1の導電膜12aを
形成する(図2(a))。次に、芯15を覆うように例
えば多結晶シリコン膜にてなる第2の導電膜16を積層
する(図2(b))。次に、芯15の上面、第1の層間
絶縁膜9および第2の層間絶縁膜11上に積層された第
2の導電膜16をエッチングにより除去する。
Next, the first conductive film 12 is patterned to form a first conductive film 12a serving as a bottom surface of the cylindrical lower electrode (FIG. 2A). Next, a second conductive film 16 made of, for example, a polycrystalline silicon film is laminated so as to cover the core 15 (FIG. 2B). Next, the second conductive film 16 laminated on the upper surface of the core 15, the first interlayer insulating film 9, and the second interlayer insulating film 11 is removed by etching.

【0024】この際、従来の場合と同様に段差部のAに
第2の導電膜16のエッチング残渣が生じないように、
オーバーエッチングを行っているが、芯15の形状が、
上部の大きさより下部の大きさが小さくなる箇所を有す
るオーバーハング形状となっているため、異方性エッチ
ングにおいては、芯15の側壁に堆積された第2の導電
膜16は若干のエッチングのみにてとどまり残る。
At this time, similarly to the conventional case, the etching residue of the second conductive film 16 is not formed on the step A, so that it does not occur.
Although the over-etching is performed, the shape of the core 15 is
In the anisotropic etching, the second conductive film 16 deposited on the side wall of the core 15 is subjected to only a slight etching because the overhanging shape has a portion where the size of the lower portion is smaller than the size of the upper portion. It will stay.

【0025】そして、芯15の側壁上に積層された第2
の導電膜16aを形成し、筒状の下部電極の側壁となる
第2の導電膜16aとする。そして、第1の導電膜12
aおよび第2の導電膜16aにより下部電極17が形成
されることとなる(図2(c))。
Then, the second layer laminated on the side wall of the core 15
Is formed to form a second conductive film 16a serving as a side wall of the cylindrical lower electrode. Then, the first conductive film 12
a and the second conductive film 16a form the lower electrode 17 (FIG. 2C).

【0026】次に、フォトレジストなどの有機系の膜を
塗布した後、全面エッチングし、芯15の上部の一部を
露出させ膜18を形成する(図3(a))。次に、希釈
HF溶液により、芯15のみをエッチングし除去した
後、膜18を除去する(図3(b))。そして、下部電
極17上にキャパシタ絶縁膜19および上部電極20を
順次積層してキャパシタ21を形成する(図3
(c))。
Next, after applying an organic film such as a photoresist, the whole surface is etched to form a film 18 exposing a part of the upper part of the core 15 (FIG. 3A). Next, after only the core 15 is removed by etching with a diluted HF solution, the film 18 is removed (FIG. 3B). Then, a capacitor insulating film 19 and an upper electrode 20 are sequentially laminated on the lower electrode 17 to form a capacitor 21 (FIG. 3).
(C)).

【0027】上記のように形成された実施の形態1の半
導体装置の製造方法は、芯15の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するオーバーハ
ング形状にて形成したので、芯15の側壁上に積層され
た第2の導電膜16が若干のエッチングのみとなり、芯
15の側壁上に積層された第2の導電膜16の高さを、
芯15の高さより若干低くなるのみにてパターニングを
行う事ができる。よって、キャパシタの容量を十分確保
することが可能となる。
In the method of manufacturing the semiconductor device according to the first embodiment formed as described above, the core 15 is formed in an overhang shape having a portion where the size of the lower portion is smaller than the size of the upper portion. The second conductive film 16 laminated on the side wall of the core 15 is only slightly etched, and the height of the second conductive film 16 laminated on the side wall of the core 15 is
Patterning can be performed only by slightly lowering the height of the core 15. Therefore, it is possible to sufficiently secure the capacitance of the capacitor.

【0028】実施の形態2.図4および図5はこの発明
の実施の形態2の半導体装置の製造方法を示す断面図で
ある。図に基づいて実施の形態2の半導体装置の製造方
法について説明する。まず、第1の層間絶縁膜22上に
ビット線23を形成する。次に、ビット線23を覆うよ
うに第2の層間絶縁膜24を積層する。
Embodiment 2 4 and 5 are sectional views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. A method for manufacturing the semiconductor device according to the second embodiment will be described with reference to the drawings. First, the bit line 23 is formed on the first interlayer insulating film 22. Next, a second interlayer insulating film 24 is laminated so as to cover the bit line 23.

【0029】次に、第2の層間絶縁膜24上に第1の膜
としての、例えば多結晶シリコン膜にてなる厚み200
0オンク゛ストロームの第1の導電膜25を積層する。次に、こ
の第1の導電膜25上に、第1の絶縁膜26を積層す
る。第1の絶縁膜26上に例えば2000オンク゛ストロームの
厚みで、多結晶シリコン膜にてなるマスクパターン27
を形成する(図4(a))。次に、このマスクパターン
27をマスクとして第1の絶縁膜26をエッチングす
る。
Next, on the second interlayer insulating film 24, as a first film, for example, a thickness 200 of a polycrystalline silicon film is formed.
A first conductive film 25 of 0 Å is laminated. Next, a first insulating film 26 is stacked on the first conductive film 25. A mask pattern 27 made of a polycrystalline silicon film and having a thickness of, for example, 2000 angstroms is formed on the first insulating film 26.
Is formed (FIG. 4A). Next, the first insulating film 26 is etched using the mask pattern 27 as a mask.

【0030】この際のエッチングは、有磁場RIE装置
を用い、エッチング条件を例えば、圧力:20mTor
r、RF電力:700W、磁場:50G、混合ガス:C
HF3/O2/Ar=40/5/50sccmとして行
う。
The etching at this time is performed by using a magnetic field RIE apparatus and the etching conditions are set, for example, at a pressure of 20 mTorr.
r, RF power: 700 W, magnetic field: 50 G, mixed gas: C
HF 3 / O 2 / Ar = 40/5/50 sccm.

【0031】通常、フォトレジストをマスクとしてエッ
チングする場合は、エッチング中にフォトレジストが分
解され、例えばCFx系のデポジション膜が絶縁膜の側
壁に付着する。そして、この付着により、絶縁膜の側壁
は保護され垂直に近い異方性形状がえられエッチングが
進行する。しかし、上述した多結晶シリコン膜にてなる
マスクパターン27をマスクとしてエッチングすると、
上記示したようなCFx系のデポ物が得られないため、
絶縁膜の側面保護の効果は得られなくなる。
Usually, when etching is performed using a photoresist as a mask, the photoresist is decomposed during the etching, and for example, a CFx-based deposition film adheres to the side wall of the insulating film. Then, by this adhesion, the side wall of the insulating film is protected, an anisotropic shape close to vertical is obtained, and the etching proceeds. However, when etching is performed using the mask pattern 27 made of the polycrystalline silicon film as a mask,
Since a CFx-based deposit as shown above cannot be obtained,
The effect of protecting the side surface of the insulating film cannot be obtained.

【0032】よって、マスクパターン27をマスクとし
てエッチングを行うと、絶縁膜26は、上部の大きさよ
り下部の大きさが小さくなるようにエッチングされ、上
部の大きさより下部の大きさが小さくなる箇所を有す
る、筒型のキャパシタの下部電極の内壁を形成するため
の芯26aとなる(図4(b))。
Therefore, when the etching is performed using the mask pattern 27 as a mask, the insulating film 26 is etched so that the size of the lower portion is smaller than the size of the upper portion, and the portion where the size of the lower portion is smaller than the size of the upper portion. It becomes a core 26a for forming the inner wall of the lower electrode of the cylindrical capacitor (FIG. 4B).

【0033】次に、マスクパターン27をエッチングす
る。この際、第1の導電膜25のパターニングを同時に
行うことが可能となる。そして、筒状の下部電極の底面
となる第1の導電膜25aを形成する(図4(c))。
尚、マスクパターン27の厚みと、第1の導電膜25の
厚みとを同一に形成しているため、第1の導電膜25の
パターニング後に、マスクパターン27が芯26a上に
残存することはない。
Next, the mask pattern 27 is etched. At this time, the first conductive film 25 can be simultaneously patterned. Then, a first conductive film 25a to be a bottom surface of the cylindrical lower electrode is formed (FIG. 4C).
Since the thickness of the mask pattern 27 is the same as the thickness of the first conductive film 25, the mask pattern 27 does not remain on the core 26a after the patterning of the first conductive film 25. .

【0034】次に、芯26aを覆うように例えば多結晶
シリコン膜にてなる第2の導電膜28を積層する(図5
(a))。次に、芯26aの上面、第1の層間絶縁膜2
2および第2の層間絶縁膜24上に積層された第2の導
電膜28をエッチングにより除去する。
Next, a second conductive film 28 made of, for example, a polycrystalline silicon film is laminated so as to cover the core 26a (FIG. 5).
(A)). Next, the upper surface of the core 26a, the first interlayer insulating film 2
The second conductive film 28 laminated on the second and second interlayer insulating films 24 is removed by etching.

【0035】この際、上記実施の形態1と同様に段差部
のAに第2の導電膜28のエッチング残渣が生じないよ
うに、オーバーエッチングを行っているが、芯26aの
形状が、上部の大きさより下部の大きさが小さくなる箇
所を有する形状となっているため、異方性エッチングに
おいては、芯26aの側壁に堆積された第2の導電膜2
8は若干のエッチングにてとどまり残る。
At this time, as in the first embodiment, over-etching is performed so that an etching residue of the second conductive film 28 does not occur in the step A, but the shape of the core 26a is Since the shape has a portion where the size below the size is smaller than the size, the second conductive film 2 deposited on the side wall of the core 26a is used in the anisotropic etching.
8 remains with some etching.

【0036】そして、芯26aの側壁上に積層された第
2の導電膜28aを形成し、筒状の下部電極の側壁とな
る第2の導電膜28aとする。そして、第1の導電膜2
5aおよび第2の導電膜28aにより下部電極29が形
成されることとなる(図5(b))。
Then, a second conductive film 28a laminated on the side wall of the core 26a is formed to be a second conductive film 28a to be a side wall of the cylindrical lower electrode. Then, the first conductive film 2
The lower electrode 29 is formed by 5a and the second conductive film 28a (FIG. 5B).

【0037】次に、上記実施の形態1と同様に、フォト
レジストなどの有機系の膜を塗布した後、全面エッチン
グし、芯26aの上部の一部を露出させ膜を形成し、希
釈HF溶液により、芯26aのみをエッチングし除去し
た後、上記膜を除去する(図5(c))。そして、下部
電極29上にキャパシタ絶縁膜および上部電極を順次積
層してキャパシタを形成する。
Next, in the same manner as in the first embodiment, an organic film such as a photoresist is applied, and the entire surface is etched to form a film exposing a part of the upper portion of the core 26a. Then, only the core 26a is etched and removed, and then the film is removed (FIG. 5C). Then, a capacitor insulating film and an upper electrode are sequentially laminated on the lower electrode 29 to form a capacitor.

【0038】上記のように形成された実施の形態2の半
導体装置の製造方法は、芯26aの形状を、上部の大き
さより下部の大きさが小さくなる箇所を有する形状にて
形成したので、芯26aの側壁上に積層された第2の導
電膜28が若干のエッチングのみとなり、芯26aの側
壁上に積層された第2の導電膜28の高さを、芯26a
の高さより若干低くなるのみにてパターニングを行う事
ができる。よって、キャパシタの容量を十分確保するこ
とが可能となる。
In the method of manufacturing the semiconductor device according to the second embodiment formed as described above, the core 26a is formed in a shape having a portion where the size of the lower portion is smaller than the size of the upper portion. The second conductive film 28 laminated on the side wall of the core 26a is only slightly etched, and the height of the second conductive film 28 laminated on the side wall of the core 26a is changed to the height of the core 26a.
Patterning can be performed only by slightly lowering the height. Therefore, it is possible to sufficiently secure the capacitance of the capacitor.

【0039】実施の形態3.図6および図7はこの発明
の実施の形態3の半導体装置の製造方法を示す断面図で
ある。図に基づいて実施の形態3の半導体装置の製造方
法について説明する。まず、上記実施の形態2と同様の
工程を経て、多結晶シリコン膜にてなるマスクパターン
31を用いて、図6(a)に示すような、上部の大きさ
より下部の大きさが小さくなる箇所を有する形状の第1
の芯30を形成する。
Embodiment 3 6 and 7 are sectional views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention. A method for manufacturing the semiconductor device according to the third embodiment will be described with reference to the drawings. First, through a process similar to that of the second embodiment, a portion where the size of the lower portion is smaller than the size of the upper portion as shown in FIG. The first of the shape having
Is formed.

【0040】次に、上記実施の形態1にて示したような
条件にて、オーバーハング形状にてなる絶縁膜としての
シリコン酸化膜32を積層する(図6(b))。次に、
第1の芯30上面、および、第1の導電膜25上に積層
された、シリコン酸化膜32を全面エッチングにより除
去し、第1の芯30の側壁上に積層されているシリコン
酸化膜32を残存させ第2の芯32aする。そして、第
1の芯30および第2の芯32aにて筒型のキャパシタ
の下部電極の内壁を形成するための芯33とし、芯33
の形状を、上部の大きさより下部の大きさが小さくなる
箇所を有するように形成する(図6(c))。
Next, a silicon oxide film 32 as an insulating film having an overhang shape is laminated under the conditions described in the first embodiment (FIG. 6B). next,
The silicon oxide film 32 laminated on the upper surface of the first core 30 and on the first conductive film 25 is removed by etching the entire surface, and the silicon oxide film 32 laminated on the side wall of the first core 30 is removed. The second core 32a is left. The first core 30 and the second core 32a form a core 33 for forming the inner wall of the lower electrode of the cylindrical capacitor.
Is formed so as to have a portion where the size of the lower part is smaller than the size of the upper part (FIG. 6C).

【0041】次に、マスクパターン31をエッチングす
る。この際、第1の導電膜25のパターニングを同時に
行うことが可能となる。そして、筒状の下部電極の底面
となる第1の導電膜25bを形成する(図7(a))。
次に、芯33を覆うように例えば多結晶シリコン膜にて
なる第2の導電膜34を積層する(図7(b))。次
に、芯33の上面、第1の層間絶縁膜22および第2の
層間絶縁膜24上に積層された第2の導電膜34をエッ
チングにより除去する。
Next, the mask pattern 31 is etched. At this time, the first conductive film 25 can be simultaneously patterned. Then, a first conductive film 25b serving as a bottom surface of the cylindrical lower electrode is formed (FIG. 7A).
Next, a second conductive film 34 made of, for example, a polycrystalline silicon film is laminated so as to cover the core 33 (FIG. 7B). Next, the second conductive film 34 laminated on the upper surface of the core 33, the first interlayer insulating film 22 and the second interlayer insulating film 24 is removed by etching.

【0042】この際、上記各実施の形態と同様に段差部
のAに第2の導電膜34のエッチング残渣が生じないよ
うに、オーバーエッチングを行っているが、芯33の形
状が、上部の大きさより下部の大きさが小さくなる箇所
を有する形状となっているため、異方性エッチングにお
いては、芯33の側壁に堆積された第2の導電膜34は
さらに若干のエッチングにてとどまり残る。
At this time, as in each of the above embodiments, over-etching is performed so that the etching residue of the second conductive film 34 does not occur at the stepped portion A. The second conductive film 34 deposited on the side wall of the core 33 in the anisotropic etching is left with a small amount of etching, because the shape has a portion where the size below the size is smaller than the size.

【0043】そして、芯33の側壁上に積層された第2
の導電膜34aを形成し、筒状の下部電極の側壁となる
第2の導電膜34aとする。そして、第1の導電膜25
bおよび第2の導電膜34aにより下部電極35が形成
されることとなる(図7(c))。次に、上記各実施の
形態と同様に、フォトレジストなどの有機系の膜を塗布
した後、全面エッチングし、芯33の上部の一部を露出
させ膜を形成し、希釈HF溶液により、芯33のみをエ
ッチングし除去した後、膜を除去する。そして、下部電
極35上にキャパシタ絶縁膜および上部電極を順次積層
してキャパシタを形成する。
The second layer laminated on the side wall of the core 33
The conductive film 34a is formed as a second conductive film 34a to be a side wall of the cylindrical lower electrode. Then, the first conductive film 25
The lower electrode 35 will be formed by b and the second conductive film 34a (FIG. 7C). Next, as in the above embodiments, an organic film such as a photoresist is applied, and then the entire surface is etched to expose a part of the upper part of the core 33 to form a film. After etching and removing only 33, the film is removed. Then, a capacitor insulating film and an upper electrode are sequentially laminated on the lower electrode 35 to form a capacitor.

【0044】上記のように形成された実施の形態3の半
導体装置の製造方法は、芯33の形状を、上記各実施の
形態の場合より確実に、上部の大きさより下部の大きさ
が小さくなる箇所を有するように形成したので、芯33
の側壁上に積層された第2の導電膜34のエッチング量
がさらに減少し、さらに確実に残すことができる。よっ
て、芯33の側壁上に積層された第2の導電膜34の高
さを、芯33の高さより確実に低くすることなくパター
ニングを行う事ができる。よって、キャパシタの容量を
確実に十分確保することが可能となる。
In the method of manufacturing the semiconductor device according to the third embodiment formed as described above, the shape of the core 33 is more reliably made such that the size of the lower part is smaller than the size of the upper part in each of the above embodiments. Because it was formed to have a portion,
The amount of etching of the second conductive film 34 laminated on the side wall of the second conductive film can be further reduced and can be left more reliably. Therefore, patterning can be performed without making the height of the second conductive film 34 laminated on the side wall of the core 33 surely lower than the height of the core 33. Therefore, it is possible to ensure a sufficient capacity of the capacitor.

【0045】実施の形態4.微細化にともない半導体装
置の配線間隔は余裕がなく上記示したように段差部上に
キャパシタを形成しなければならなくなっているのだ
が、半導体装置の全体を見れば、周辺部分などはまだ余
裕があり、配線間隔の広い箇所が存在する可能性があ
る。この場合、上記実施の形態1および実施の形態3に
おいて、絶縁膜としてのシリコン酸化膜を積層した後の
エッチングにおいて、以下のような不具合が生じる可能
性がある。
Embodiment 4 With miniaturization, there is no room for the wiring interval of the semiconductor device, and as shown above, it is necessary to form a capacitor on the step, but if you look at the entire semiconductor device, there is still room for the peripheral parts etc. Yes, there is a possibility that a part with a wide wiring interval exists. In this case, in the first and third embodiments, the following problem may occur in the etching after the silicon oxide film as the insulating film is stacked.

【0046】例えば、図8に示すように配線間隔の広い
箇所について説明する。まず、第1の層間絶縁膜36上
に形成された第1の配線37と第2の配線38との配線
間隔t1が広い場合、これら上部に第2の層間絶縁膜3
9、第1の導電膜40および絶縁膜41を順次積層する
と、配線間隔t1が広いため、配線間Bでの絶縁膜41
の膜厚が厚くなる。(図8(a))。次に、絶縁膜40
をエッチングすると、配線間隔t1が広く、厚い絶縁膜
40が存在するため、この配線間Bに絶縁膜41aが残
る(図8(b))。この状態にて、第1の導電膜40を
パターニングすると、絶縁膜41aがマスクとなり、不
要な第1の導電膜40aが残る(図8(c))。
For example, a description will be given of a portion having a wide wiring interval as shown in FIG. First, when the wiring interval t 1 between the first wiring 37 and the second wiring 38 formed on the first interlayer insulating film 36 is wide, the second interlayer insulating film 3
9, when the first conductive film 40 and the insulating film 41 are sequentially laminated, the wiring interval t 1 is wide, so that the insulating film 41
Becomes thicker. (FIG. 8 (a)). Next, the insulating film 40
Is etched, the wiring interval t 1 is wide and the thick insulating film 40 exists, so that the insulating film 41a remains between the wirings B (FIG. 8B). When the first conductive film 40 is patterned in this state, the insulating film 41a serves as a mask, and the unnecessary first conductive film 40a remains (FIG. 8C).

【0047】このことを解決するために、実施の形態4
において、図9に示すように、配線間隔の広く取ること
のできる箇所では、まず、第1の層間絶縁膜42上に形
成された第1の配線43と第2の配線44との配線間隔
t2が狭くなるように、パターンレイアウトを図8に示
した場合と変更し、第1の配線43に付加配線43aを
パターンニングの際に形成しておき、後述する絶縁膜の
エッチングの際に、各配線間上に絶縁膜が残存しない間
隔以下にしておく。
To solve this, the fourth embodiment
In a place where the wiring interval can be widened as shown in FIG. 9, first, at the wiring interval t2 between the first wiring 43 and the second wiring 44 formed on the first interlayer insulating film 42, The pattern layout is changed from that shown in FIG. 8 so that the additional wiring 43a is formed on the first wiring 43 at the time of patterning, and each pattern is formed at the time of etching the insulating film described later. The distance is set to be equal to or less than an interval where the insulating film does not remain between the wirings.

【0048】そして、これら上部に第2の層間絶縁膜4
5、第1の導電膜46および絶縁膜47を順次積層す
る。この際、配線間隔t2が狭いため、配線間Bでの絶
縁膜47の膜厚が厚くなることがない(図9(a))。
次に、絶縁膜47をエッチングすると、配線間隔t2が
狭く、厚い絶縁膜47が存在しないため、この配線間B
に絶縁膜47が残らない(図9(b))。この状態に
て、第1の導電膜46をパターニングすると、余分な絶
縁膜47が残っていないため、不要な第1の導電膜46
が残ることはない(図9(c))。
Then, a second interlayer insulating film 4 is formed on these
5, the first conductive film 46 and the insulating film 47 are sequentially laminated. At this time, since the wiring interval t2 is narrow, the thickness of the insulating film 47 between the wirings B does not increase (FIG. 9A).
Next, when the insulating film 47 is etched, the wiring interval t2 is narrow and the thick insulating film 47 does not exist.
The insulating film 47 does not remain on the substrate (FIG. 9B). When the first conductive film 46 is patterned in this state, since the extra insulating film 47 does not remain, the unnecessary first conductive film 46 is unnecessary.
Does not remain (FIG. 9C).

【0049】上記のように形成された実施の形態4の半
導体装置の製造方法は、筒型のスタックキャパシタの下
部に形成されている第1の配線43および付加配線43
aと第2の配線44間の間隔を、絶縁膜47のエッチン
グの際に、各配線43、43a、44間上に絶縁膜47
が残存しない間隔以下に形成するので、余分な第1の導
電膜46が残ることがない。
The method of manufacturing the semiconductor device according to the fourth embodiment formed as described above uses the first wiring 43 and the additional wiring 43 formed below the cylindrical stack capacitor.
When the insulating film 47 is etched, the interval between the second wiring 44 and the second wiring 44 is
Are formed below the interval at which no remaining first conductive film 46 remains.

【0050】実施の形態5.図10および図11はこの
発明の実施の形態5の半導体装置の製造方法を示す断面
図である。図に基づいて実施の形態5の半導体装置の製
造方法について説明する。まず、第1の層間絶縁膜48
上にビット線49を形成する。次に、ビット線49を覆
うように第2の層間絶縁膜50を積層する。
Embodiment 5 10 and 11 are sectional views showing a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention. A method for manufacturing a semiconductor device according to the fifth embodiment will be described with reference to the drawings. First, the first interlayer insulating film 48
A bit line 49 is formed thereon. Next, a second interlayer insulating film 50 is stacked so as to cover the bit lines 49.

【0051】次に、第2の層間絶縁膜50上に第1の膜
としての、例えば多結晶シリコン膜にてなる第1の導電
膜51を積層する。次に、この第1の導電膜51上に、
エッチング特性が互いに異なる、例えば厚み5000オン
ク゛ストロームのボロン、リンドープシリコン酸化膜にてなる
第1の絶縁膜52、および、厚み2000オンク゛ストロームの
シリコン窒化膜にてなる第2の絶縁膜53を順次積層す
る。
Next, on the second interlayer insulating film 50, a first conductive film 51 made of, for example, a polycrystalline silicon film is laminated as a first film. Next, on the first conductive film 51,
For example, a first insulating film 52 made of, for example, 5,000 angstroms of boron and a phosphorus-doped silicon oxide film and a second insulating film 53 made of a 2,000 angstroms thick silicon nitride film having different etching characteristics are sequentially laminated. .

【0052】次に、レジストを塗布し、パターニングを
行いマスク54を形成する(図10(a))。次に、マ
スク54を用いて第1および第2の絶縁膜52、53を
パターニングし、第1および第2の絶縁膜52a、53
aを形成する。次に、マスク54を除去する。次に、こ
の第1および第2の絶縁膜52a、53aをマスクとし
て、第1の導電膜51をパターニングし、筒状の下部電
極の底面となる第1の導電膜51aを形成する(図10
(b))。
Next, a resist is applied and patterned to form a mask 54 (FIG. 10A). Next, the first and second insulating films 52 and 53 are patterned using the mask 54, and the first and second insulating films 52a and 53
a is formed. Next, the mask 54 is removed. Next, using the first and second insulating films 52a and 53a as a mask, the first conductive film 51 is patterned to form a first conductive film 51a serving as a bottom surface of the cylindrical lower electrode (FIG. 10).
(B)).

【0053】次に、パターニングされた第1の絶縁膜5
2aおよび第2の絶縁膜53aを、第1の絶縁膜52a
がエッチングされやすい条件、例えばHFベーパにてエ
ッチングし、第2の絶縁膜53aと第1の絶縁膜52a
とに段差を有するような、第2の絶縁膜52bを形成
し、第1の絶縁膜52bおよび第2の絶縁膜53aを、
筒型のキャパシタの下部電極の内壁を形成するための芯
55とする。よって、芯55の形状は、上部の大きさよ
り下部の大きさが小さくなる箇所を有するように形成さ
れる(図10(c))。
Next, the patterned first insulating film 5
2a and the second insulating film 53a are replaced with the first insulating film 52a.
Are etched by HF vapor so that the second insulating film 53a and the first insulating film 52a are easily etched.
And a second insulating film 52b having a step between the first and second insulating films 52b and 53a.
The core 55 is used to form the inner wall of the lower electrode of the cylindrical capacitor. Therefore, the shape of the core 55 is formed so as to have a portion where the size of the lower part is smaller than the size of the upper part (FIG. 10C).

【0054】次に、芯55を覆うように例えば多結晶シ
リコン膜にてなる第2の導電膜56を積層する(図11
(a))。次に、芯55の上面、第1の層間絶縁膜48
および第2の層間絶縁膜50上に積層された第2の導電
膜56をエッチングにより除去する。
Next, a second conductive film 56 made of, for example, a polycrystalline silicon film is laminated so as to cover the core 55 (FIG. 11).
(A)). Next, the upper surface of the core 55, the first interlayer insulating film 48
Then, the second conductive film 56 laminated on the second interlayer insulating film 50 is removed by etching.

【0055】この際、上記各実施の形態と同様に段差部
のAに第2の導電膜56のエッチング残渣が生じないよ
うに、オーバーエッチングを行っているが、芯55の形
状が、上部の大きさより下部の大きさが小さくなる箇所
を有する段差形状となっているため、異方性エッチング
においては、芯55の側壁に堆積された第2の導電膜5
6は、第2の絶縁膜53aの部分が大きいためマスクと
なり、第1の絶縁膜52bの側壁に堆積された第2の導
電膜56の部分は、エッチングされずに残る。
At this time, as in each of the above embodiments, over-etching is performed so that the etching residue of the second conductive film 56 does not occur at the step A, but the shape of the core 55 is Because of the stepped shape having a portion where the size below the size becomes smaller, the second conductive film 5 deposited on the side wall of the core 55 is used in the anisotropic etching.
6 is a mask since the portion of the second insulating film 53a is large, and the portion of the second conductive film 56 deposited on the side wall of the first insulating film 52b remains without being etched.

【0056】そして、芯55の側壁上に積層された第2
の導電膜56aを形成し、筒状の下部電極の側壁となる
第2の導電膜56aとする。そして、第1の導電膜51
aおよび第2の導電膜56aにより下部電極57が形成
されることとなる(図11(b))。次に、上記各実施
の形態と同様に、フォトレジストなどの有機系の膜を塗
布した後、全面エッチングし、芯55の上部の一部を露
出させ膜を形成し、熱燐酸により、芯55のみをエッチ
ングし除去した後、膜を除去する。そして、下部電極5
7上にキャパシタ絶縁膜および上部電極を順次積層して
キャパシタを形成する。
Then, the second laminated on the side wall of the core 55
Is formed to form a second conductive film 56a serving as a side wall of the cylindrical lower electrode. Then, the first conductive film 51
a and the second conductive film 56a form the lower electrode 57 (FIG. 11B). Next, as in the above-described embodiments, an organic film such as a photoresist is applied, and the entire surface is etched to expose a part of the upper portion of the core 55 to form a film. After etching and removing only the film, the film is removed. And the lower electrode 5
A capacitor is formed by sequentially laminating a capacitor insulating film and an upper electrode on.

【0057】上記のように形成された実施の形態5の半
導体装置の製造方法は、芯55の形状を、上部の大きさ
より下部の大きさが小さくなる段差形状にて形成したの
で、芯55の第1の絶縁膜52bの側壁上に積層された
第2の導電膜56がエッチングされることなく、芯55
の側壁上に積層された第2の導電膜56の高さを、芯5
5の第1の絶縁膜52bの高さより低くすることなくパ
ターニングを行う事ができる。よって、キャパシタの容
量を十分確保することが可能となる。
In the method of manufacturing a semiconductor device according to the fifth embodiment formed as described above, the core 55 is formed in a step shape in which the size of the lower portion is smaller than the size of the upper portion. The second conductive film 56 laminated on the side wall of the first insulating film 52b is not etched and the core 55 is not etched.
The height of the second conductive film 56 laminated on the side wall of
The patterning can be performed without lowering the height of the first insulating film 52b. Therefore, it is possible to sufficiently secure the capacitance of the capacitor.

【0058】また、第2の絶縁膜53の膜厚を2000
オンク゛ストロームとしたのは、例えばこの膜厚が厚すぎると、
第2の絶縁膜53aの側壁にて第2の導電膜56が厚く
積層され、第2の導電膜56のパターニングの際に除去
が行いにくくなるためである。よって、第2の絶縁膜5
3の膜厚は、第2の導電膜56のパターニングを考慮に
いれて設定すればよい。
The thickness of the second insulating film 53 is set to 2000
The reason for the on-crystal is, for example, if this film thickness is too thick,
This is because the second conductive film 56 is thickly stacked on the side wall of the second insulating film 53a, and becomes difficult to remove at the time of patterning the second conductive film 56. Therefore, the second insulating film 5
The film thickness of No. 3 may be set in consideration of the patterning of the second conductive film 56.

【0059】実施の形態6.図12および図13はこの
発明の実施の形態6の半導体装置の製造方法を示す断面
図である。図に基づいて実施の形態6の半導体装置の製
造方法について説明する。まず、第1の層間絶縁膜58
上にビット線59を形成する。次に、ビット線59を覆
うように第2の層間絶縁膜60を積層する。
Embodiment 6 FIG. 12 and 13 are sectional views showing a method for manufacturing a semiconductor device according to the sixth embodiment of the present invention. A method for manufacturing a semiconductor device according to the sixth embodiment will be described with reference to the drawings. First, the first interlayer insulating film 58
A bit line 59 is formed thereon. Next, a second interlayer insulating film 60 is laminated so as to cover the bit line 59.

【0060】次に、第2の層間絶縁膜60上に第1の膜
としての、例えば多結晶シリコン膜にてなる第1の導電
膜61を積層する。次に、この第1の導電膜61上に、
例えば厚み7000オンク゛ストロームの絶縁膜62を積層す
る。次に、絶縁膜62上にレジストを塗布してパターン
ニングし、マスク63を形成する(図12(a))。次
に、このマスク63を用いて絶縁膜62をエッチングす
る。
Next, on the second interlayer insulating film 60, a first conductive film 61 made of, for example, a polycrystalline silicon film is laminated as a first film. Next, on this first conductive film 61,
For example, an insulating film 62 having a thickness of 7000 angstroms is laminated. Next, a resist is applied on the insulating film 62 and patterned to form a mask 63 (FIG. 12A). Next, the insulating film 62 is etched using the mask 63.

【0061】この際のエッチングは、第1のエッチング
として、エッチング条件を例えば、混合ガス:CHF3
/O2/Ar=40/5/50sccmとし、絶縁膜6
2の側壁にデポの強い条件にて、所定の厚みとして、例
えば2000オンク゛ストローム程度の絶縁膜62のエッチング
を行う。次に、第2のエッチングとして、エッチング条
件を例えば、混合ガス:CHF3/NF3/Ar=30/
15/50sccmとし、絶縁膜62の側壁にデポの弱
い条件にて、残りの厚みとして、例えば5000オンク゛スト
ローム程度の絶縁膜62のエッチングを行う。
In this case, the etching is performed as the first etching by changing the etching conditions to, for example, a mixed gas: CHF 3.
/ O 2 / Ar = 40/5/50 sccm, and the insulating film 6
The insulating film 62 having a predetermined thickness, for example, about 2000 angstroms is etched on the side wall of the second substrate 2 under a strong deposit condition. Next, as the second etching, the etching condition is set to, for example, a mixed gas: CHF 3 / NF 3 / Ar = 30 /
The insulating film 62 is etched to have a remaining thickness of, for example, about 5000 angstroms, under the condition of 15/50 sccm and a weak deposit on the side wall of the insulating film 62.

【0062】このようにエッチングを行うと、絶縁膜6
2は、第1のエッチングにおいて、側壁にデポされなが
らエッチングされた絶縁膜62aの部分と、第2のエッ
チングにおいて、側壁にデポされないでエッチングされ
た絶縁膜62bの部分とが形成される。よって、この絶
縁膜62aおよび62bにより、上部の大きさより下部
の大きさが小さくなる箇所を有する、筒型のキャパシタ
の下部電極を形成するための芯64が形成されることと
なる(図12(b))。
When the etching is performed in this manner, the insulating film 6
2, a portion of the insulating film 62a etched while being deposited on the side wall in the first etching, and a portion of the insulating film 62b etched without being deposited on the side wall in the second etching. Therefore, the insulating films 62a and 62b form the core 64 for forming the lower electrode of the cylindrical capacitor having a portion where the size of the lower portion is smaller than the size of the upper portion (FIG. 12 ( b)).

【0063】次に、マスク63を除去する。つぎに、芯
64をマスクとして、第1の導電膜61のパターニング
を行う。そして、筒状の下部電極の底面となる第1の導
電膜61aを形成する(図12(c))。次に、芯64
を覆うように例えば多結晶シリコン膜にてなる第2の導
電膜65を積層する(図13(a))。次に、芯64の
上面、第1の層間絶縁膜58および第2の層間絶縁膜6
0上に積層された第2の導電膜65をエッチングにより
除去する。
Next, the mask 63 is removed. Next, the first conductive film 61 is patterned using the core 64 as a mask. Then, a first conductive film 61a serving as a bottom surface of the cylindrical lower electrode is formed (FIG. 12C). Next, the core 64
A second conductive film 65 made of, for example, a polycrystalline silicon film is laminated so as to cover (FIG. 13A). Next, the upper surface of the core 64, the first interlayer insulating film 58, and the second interlayer insulating film 6
The second conductive film 65 stacked on 0 is removed by etching.

【0064】この際、上記各実施の形態と同様に段差部
のAに第2の導電膜65のエッチング残渣が生じないよ
うに、オーバーエッチングを行っているが、芯64の形
状が、上部の大きさより下部の大きさが小さくなる箇所
を有する形状となっているため、異方性エッチングにお
いては、芯64の側壁に堆積された第2の導電膜65は
若干のエッチングのみにて残る。
At this time, as in each of the above-described embodiments, over-etching is performed so that no etching residue of the second conductive film 65 is formed on the stepped portion A. The second conductive film 65 deposited on the side wall of the core 64 remains in the anisotropic etching by a small amount of etching, because the shape has a portion where the size below the size is smaller than the size.

【0065】そして、芯64の側壁上に積層された第2
の導電膜65aを形成し、筒状の下部電極の側壁となる
第2の導電膜65aとする。そして、第1の導電膜61
aおよび第2の導電膜65aにより下部電極66が形成
されることとなる(図13(b))。
Then, the second layer laminated on the side wall of the core 64
Is formed as a second conductive film 65a to be a side wall of the cylindrical lower electrode. Then, the first conductive film 61
a and the second conductive film 65a form the lower electrode 66 (FIG. 13B).

【0066】次に、上記各実施の形態と同様に、フォト
レジストなどの有機系の膜を塗布した後、全面エッチン
グし、芯64の上部の一部を露出させ膜を形成し、希釈
HF溶液により、芯64のみをエッチングし除去した
後、上記膜を除去する(図13(c))。そして、下部
電極66上にキャパシタ絶縁膜および上部電極を順次積
層してキャパシタを形成する。
Next, as in the above embodiments, an organic film such as a photoresist is applied, and then the entire surface is etched to expose a part of the upper portion of the core 64 to form a film. Then, only the core 64 is etched and removed, and then the film is removed (FIG. 13C). Then, a capacitor insulating film and an upper electrode are sequentially laminated on the lower electrode 66 to form a capacitor.

【0067】上記のように形成された実施の形態6の半
導体装置の製造方法は、芯64の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有する形状にて形
成したので、芯64の側壁上に積層された第2の導電膜
65が若干エッチングされるのみとなり、芯64の側壁
上に積層された第2の導電膜65の高さを、芯64の高
さより若干低くなるのみにてパターニングを行う事がで
きる。よって、キャパシタの容量を十分確保することが
可能となる。
In the method of manufacturing the semiconductor device according to the sixth embodiment formed as described above, the shape of the core 64 is formed in a shape having a portion where the size of the lower part is smaller than the size of the upper part. The second conductive film 65 stacked on the side wall of the core 64 is only slightly etched, and the height of the second conductive film 65 stacked on the side wall of the core 64 is slightly lower than the height of the core 64. Patterning can be performed only by using the patterning method. Therefore, it is possible to sufficiently secure the capacitance of the capacitor.

【0068】上記各実施の形態では、さまざまな方法に
て筒型のキャパシタの下部電極の内壁を形成するための
芯の形状を、上部の大きさより下部の大きさが小さくな
る箇所を有するように形成したが、これら方法に限られ
ることはなく、他の方法においても、キャパシタの芯の
形状を、例えば逆テーパ形状にしたり、又、他の構成に
て上部の大きさより下部の大きさが小さくなる箇所を有
するように形成する事ができれば、上記各実施の形態と
同様に半導体装置を製造することが可能であることはい
うまでもない。
In each of the above embodiments, the shape of the core for forming the inner wall of the lower electrode of the cylindrical capacitor by various methods is adjusted so that the lower portion has a smaller size than the upper portion. However, the present invention is not limited to these methods. In other methods, the shape of the core of the capacitor may be, for example, an inverted taper shape, or the size of the lower portion may be smaller than the size of the upper portion in other configurations. It goes without saying that a semiconductor device can be manufactured in the same manner as in each of the above embodiments if it can be formed so as to have a certain portion.

【0069】上記各実施の形態では、下部の段差をビッ
ト線に対するもののみにて示したが、これに限られるこ
とはなく、例えばビット線とプラグとのレイアウトが重
なり、さらに段差がきつくなる場合なども考えられる。
しかし、上記各実施の形態にて示した半導体装置の製造
方法を用いれば、上記各実施の形態にて示した下部の段
差部よりきつい段差形状にも対応することができること
はいうまでもない。
In each of the above embodiments, the lower step is shown only for the bit line. However, the present invention is not limited to this. For example, when the layout of the bit line and the plug is overlapped, and the step becomes further tighter And so on.
However, it is needless to say that the method of manufacturing the semiconductor device described in each of the above-described embodiments can cope with a step shape that is tighter than the lower step portion shown in each of the above-described embodiments.

【0070】[0070]

【発明の効果】この発明に係る請求項1の半導体装置の
製造方法は、段差部を有する第1の膜の、段差部上に筒
型のスタックキャパシタを備えた半導体装置の製造方法
において、筒型のスタックキャパシタの下部電極の内壁
を形成するための芯の形状を、上部の大きさより下部の
大きさが小さくなる箇所を有するように形成するので、
芯上を覆うように積層される膜のパターニングの際に、
芯の側壁上に形成された膜を若干のエッチングのみにて
とどめ残すことができる半導体装置の製造方法を提供す
ることが可能という効果がある。
According to the first aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a cylindrical stack capacitor on a step of a first film having a step. Since the shape of the core for forming the inner wall of the lower electrode of the mold stack capacitor is formed so as to have a portion where the size of the lower portion is smaller than the size of the upper portion,
When patterning a film that is laminated so as to cover the core,
There is an effect that it is possible to provide a method of manufacturing a semiconductor device in which the film formed on the side wall of the core can be left with only a slight etching.

【0071】又、この発明に係る請求項2の半導体装置
の製造方法は、請求項1において、筒型のスタックキャ
パシタの芯の側壁形状を、逆テーパ状に形成するので、
芯の形状を、上部の大きさより下部の大きさが小さくな
る箇所を確実に有するように形成できるので、芯上を覆
うように積層される膜のパターニングの際に、芯の側壁
上に形成された膜を、若干のエッチングのみにてとどめ
確実に残すことができる半導体装置の製造方法を提供す
ることが可能という効果がある。
According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the side wall shape of the core of the cylindrical stack capacitor is formed in an inversely tapered shape.
Since the shape of the core can be formed so as to surely have a portion where the size of the lower portion is smaller than the size of the upper portion, it is formed on the side wall of the core when patterning a film laminated so as to cover the core. There is an effect that it is possible to provide a method of manufacturing a semiconductor device in which a thin film can be reliably left with only a slight etching.

【0072】又、この発明に係る請求項3の半導体装置
の製造方法は、請求項1において、第1の膜の段差部上
に第1の芯を形成し、第1の芯上にオーバーハング形状
にてなる絶縁膜を積層し、第1の芯の上面および第1の
膜上に積層されている絶縁膜をエッチングにより除去
し、第1の芯の側壁上に積層されている絶縁膜を残存さ
せ第2の芯とし、第1の芯および第2の芯にて筒型のス
タックキャパシタの芯とし、芯の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するように形成
するので、芯の形状を、上部の大きさより下部の大きさ
が小さくなる箇所を確実に有するように形成できるの
で、芯上を覆うように積層される膜のパターニングの際
に、芯の側壁上に形成された膜を、若干のエッチングの
みにてとどめ確実に残すことができる半導体装置の製造
方法を提供することが可能という効果がある。
According to a third aspect of the present invention, in the method for manufacturing a semiconductor device according to the first aspect, the first core is formed on the step portion of the first film, and the overhang is formed on the first core. An insulating film having a shape is laminated, the upper surface of the first core and the insulating film laminated on the first film are removed by etching, and the insulating film laminated on the side wall of the first core is removed. The second core is allowed to remain, and the first and second cores are used as the core of a cylindrical stack capacitor, and the shape of the core is formed so as to have a portion where the size of the lower portion is smaller than the size of the upper portion. Therefore, the shape of the core can be formed so as to surely have a portion where the size of the lower portion is smaller than the size of the upper portion. The film formed in It has the effect that it is possible to provide a method of manufacturing a semiconductor device capable.

【0073】又、この発明に係る請求項4の半導体装置
の製造方法は、請求項3に記載の半導体装置の製造方法
において、第1の芯を、第1の膜上に第1の絶縁膜を積
層し、第1の絶縁膜上に多結晶シリコン膜にてなるマス
クパターンを形成し、マスクパターンをマスクとして第
1の絶縁膜をエッチングし、第1の芯の形状を、上部の
大きさより下部の大きさが小さくなる箇所を有するよう
に形成するので、芯の形状を、上部の大きさより下部の
大きさが小さくなる箇所をさらに確実に有するように形
成できるので、芯上を覆うように積層される膜のパター
ニングの際に、芯の側壁上に形成された膜を、さらに若
干のエッチングのみにてとどめ、さらに確実に残すこと
ができる半導体装置の製造方法を提供することが可能と
いう効果がある。
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the third aspect, the first core is provided on the first film with the first insulating film. Are laminated, a mask pattern made of a polycrystalline silicon film is formed on the first insulating film, the first insulating film is etched using the mask pattern as a mask, and the shape of the first core is changed from the upper size. Since it is formed so as to have a portion where the size of the lower portion is reduced, the shape of the core can be formed so as to more reliably have a portion where the size of the lower portion is smaller than the size of the upper portion. When patterning a film to be laminated, it is possible to provide a method of manufacturing a semiconductor device in which a film formed on a side wall of a core can be left more reliably by only a small amount of etching. There is.

【0074】又、この発明に係る請求項5の半導体装置
の製造方法は、請求項3または請求項4に記載の半導体
装置の製造方法において、筒型のスタックキャパシタの
下部に形成されている複数の配線間の間隔を、絶縁膜の
エッチングの際に、各配線間上に絶縁膜が残存しない間
隔以下に形成するので、配線間上に余分な絶縁膜が残存
することなく形成することができる半導体装置の製造方
法を提供することが可能という効果がある。
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the third or fourth aspect, wherein the plurality of semiconductor devices are formed below the cylindrical stacked capacitor. Are formed to be equal to or less than the interval where the insulating film does not remain between the respective wirings when the insulating film is etched, so that the insulating film can be formed without the extra insulating film remaining between the wirings. There is an effect that a method for manufacturing a semiconductor device can be provided.

【0075】又、この発明に係る請求項6の半導体装置
の製造方法は、請求項1において第1の膜上に第1の絶
縁膜を積層し、第1の絶縁膜上に多結晶シリコン膜にて
なるマスクパターンを形成し、マスクパターンをマスク
として第1の絶縁膜をエッチングし、筒型のスタックキ
ャパシタの芯とし、芯の形状を、上部の大きさより下部
の大きさが小さくなる箇所を有するように形成するの
で、芯の形状を、上部の大きさより下部の大きさが小さ
くなる箇所を確実に有するように形成できるので、芯上
を覆うように積層される膜のパターニングの際に、芯の
側壁上に形成された膜を、若干のエッチングのみにてと
どめ確実に残すことができる半導体装置の製造方法を提
供することが可能という効果がある。
According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, a first insulating film is laminated on the first film, and a polycrystalline silicon film is formed on the first insulating film. Is formed, and the first insulating film is etched using the mask pattern as a mask, and is used as a core of a cylindrical stack capacitor. The shape of the core is set at a position where the size of the lower part is smaller than the size of the upper part. Since it is formed so as to have, the shape of the core can be formed so as to surely have a portion where the size of the lower portion is smaller than the size of the upper portion, so when patterning a film laminated so as to cover the core, There is an effect that it is possible to provide a method of manufacturing a semiconductor device in which the film formed on the side wall of the core can be reliably left with only a slight etching.

【0076】又、この発明に係る請求項7の半導体装置
の製造方法は、請求項1において、筒型のスタックキャ
パシタの芯の側壁形状を、段差を有するように形成する
ので、芯の形状を、上部の大きさより下部の大きさが小
さくなる箇所を確実に有するように形成できるので、芯
上を覆うように積層される膜のパターニングの際に、芯
の段差部より下部の側壁上に形成された膜を、エッチン
グすることなく確実に残すことができる半導体装置の製
造方法を提供することが可能という効果がある。
In the method of manufacturing a semiconductor device according to a seventh aspect of the present invention, since the side wall shape of the core of the cylindrical stack capacitor is formed to have a step, the shape of the core is reduced. Since it can be formed so as to surely have a portion where the size of the lower portion is smaller than the size of the upper portion, it is formed on the side wall below the step portion of the core when patterning a film laminated so as to cover the core. There is an effect that it is possible to provide a method for manufacturing a semiconductor device in which the etched film can be reliably left without being etched.

【0077】又、この発明に係る請求項8の半導体装置
の製造方法は、請求項7において、第1の膜上にエッチ
ング特性が互いに異なる第1の絶縁膜および第2の絶縁
膜を順次積層し、第1の絶縁膜および第2の絶縁膜をレ
ジストをマスクとしてパターニングし、マスクを除去
し、パターニングされた第1の絶縁膜および第2の絶縁
膜を、第1の絶縁膜がエッチングされやすい条件にてエ
ッチングし、第2の絶縁膜と第1の絶縁膜とに段差を有
するように形成し、第1の絶縁膜および第2の絶縁膜を
筒型のスタックキャパシタの芯とするので、芯の形状
を、上部の大きさより下部の大きさが小さくなる段差箇
所をさらに確実に有するように形成できるので、芯上を
覆うように積層される膜のパターニングの際に、芯の第
1の絶縁膜の側壁上に形成された膜を、エッチングする
ことなくさらに確実に残すことができる半導体装置の製
造方法を提供することが可能という効果がある。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh aspect, a first insulating film and a second insulating film having different etching characteristics are sequentially laminated on the first film. Then, the first insulating film and the second insulating film are patterned using the resist as a mask, the mask is removed, and the patterned first insulating film and the second insulating film are etched. Etching is performed under easy conditions to form a step between the second insulating film and the first insulating film, and the first insulating film and the second insulating film are used as cores of the cylindrical stack capacitor. Since the shape of the core can be formed so as to more surely have a step portion in which the size of the lower portion is smaller than the size of the upper portion, the first portion of the core can be patterned at the time of patterning a film laminated so as to cover the core. On the side wall of the insulating film The made membrane, there is an effect that it is possible to provide a method of manufacturing a semiconductor device which can be left more reliably without etching.

【0078】又、この発明に係る請求項9の半導体装置
の製造方法は、請求項1において、第1の膜上に絶縁膜
を積層し、レジストをマスクとして、絶縁膜の所定の膜
厚を、絶縁膜の側壁にデポの強い条件にて第1のエッチ
ングを行い、レジストをマスクとして、絶縁膜の側壁に
デポの弱い条件にて第2のエッチングを行い、筒型のス
タックキャパシタの芯とし、芯の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するように形成
するので、芯の形状を、上部の大きさより下部の大きさ
が小さくなる箇所を確実に有するように形成できるの
で、芯上を覆うように積層される膜のパターニングの際
に、芯の側壁上に形成された膜を、若干のエッチングの
みにてとどめ確実に残すことができる半導体装置の製造
方法を提供することが可能という効果がある。
According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, an insulating film is laminated on the first film, and a predetermined thickness of the insulating film is formed using a resist as a mask. The first etching is performed on the side wall of the insulating film under the condition of strong deposition, and the second etching is performed on the side wall of the insulating film using the resist as a mask under the condition of weak deposition to obtain the core of the cylindrical stack capacitor. Since the shape of the core is formed so as to have a portion where the size of the lower portion is smaller than the size of the upper portion, the shape of the core is formed so as to surely have a portion where the size of the lower portion is smaller than the size of the upper portion The present invention provides a method of manufacturing a semiconductor device in which a film formed on a side wall of a core can be left assuredly with only a slight etching when patterning a film laminated so as to cover the core. To do There is an effect that possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1による半導体装置の
製造方法を示す断面図である。
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;

【図2】 この発明の実施の形態1による半導体装置の
製造方法を示す断面図である。
FIG. 2 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図3】 この発明の実施の形態1による半導体装置の
製造方法を示す断面図である。
FIG. 3 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図4】 この発明の実施の形態2による半導体装置の
製造方法を示す断面図である。
FIG. 4 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention;

【図5】 この発明の実施の形態2による半導体装置の
製造方法を示す断面図である。
FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention;

【図6】 この発明の実施の形態3による半導体装置の
製造方法を示す断面図である。
FIG. 6 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention.

【図7】 この発明の実施の形態3による半導体装置の
製造方法を示す断面図である。
FIG. 7 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention;

【図8】 半導体装置の問題点を説明するための断面図
である。
FIG. 8 is a cross-sectional view illustrating a problem of the semiconductor device.

【図9】 この発明の実施の形態4による半導体装置の
製造方法を示す断面図である。
FIG. 9 is a sectional view illustrating a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention;

【図10】 この発明の実施の形態5による半導体装置
の製造方法を示す断面図である。
FIG. 10 is a sectional view illustrating a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図11】 この発明の実施の形態5による半導体装置
の製造方法を示す断面図である。
FIG. 11 is a sectional view illustrating a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図12】 この発明の実施の形態6による半導体装置
の製造方法を示す断面図である。
FIG. 12 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.

【図13】 この発明の実施の形態6による半導体装置
の製造方法を示す断面図である。
FIG. 13 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention.

【図14】 従来の半導体装置の製造方法を示す断面図
である。
FIG. 14 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.

【図15】 従来の半導体装置の製造方法を示す断面図
である。
FIG. 15 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device.

【図16】 半導体装置の製造過程を説明するための断
面図である。
FIG. 16 is a cross-sectional view for explaining the manufacturing process of the semiconductor device.

【符号の説明】[Explanation of symbols]

9,22,36,42,48,58 第1の層間絶縁
膜、10,23,49,59 ビット線、11,24,
39,45,50,60 第2の層間絶縁膜、12,1
2a,25,25a,25b,40,40a,46,5
1,51a,61 第1の導電膜、13,30 第1の
芯、14,32 シリコン酸化膜、14a,32a 第
2の芯、15,26a,33,55,64 芯、16,
16a,28,28a,34,34a,56,56a,
65,65a 第2の導電膜、17,29,35,5
7,66 下部電極、18 膜、19 キャパシタ絶縁
膜、20 上部電極、21 キャパシタ、26,26
a,52,52a,52b 第1の絶縁膜、27,31
マスクパターン、37,43 第1の配線、38,4
4 第2の配線、41,41a,62 絶縁膜、43a
付加配線、53,53a 第2の絶縁膜、54,63
マスク、t1,t2 配線間隔。
9, 22, 36, 42, 48, 58 First interlayer insulating film, 10, 23, 49, 59 Bit lines 11, 24,
39, 45, 50, 60 Second interlayer insulating film, 12, 1
2a, 25, 25a, 25b, 40, 40a, 46, 5
1, 51a, 61 first conductive film, 13, 30 first core, 14, 32 silicon oxide film, 14a, 32a second core, 15, 26a, 33, 55, 64 core, 16,
16a, 28, 28a, 34, 34a, 56, 56a,
65, 65a Second conductive film, 17, 29, 35, 5
7, 66 lower electrode, 18 films, 19 capacitor insulating film, 20 upper electrode, 21 capacitor, 26, 26
a, 52, 52a, 52b First insulating film, 27, 31
Mask pattern, 37, 43 first wiring, 38, 4
4 Second wiring, 41, 41a, 62 insulating film, 43a
Additional wiring, 53, 53a Second insulating film, 54, 63
Mask, t 1, t 2 wire spacing.

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 段差部を有する第1の膜の、上記段差部
上に筒型のスタックキャパシタを備えた半導体装置の製
造方法において、上記筒型のスタックキャパシタの下部
電極の内壁を形成するための芯の形状を、上部の大きさ
より下部の大きさが小さくなる箇所を有するように形成
したことを特徴とする半導体装置の製造方法。
In a method for manufacturing a semiconductor device having a cylindrical stack capacitor on a step of a first film having a step, an inner wall of a lower electrode of the cylindrical stack capacitor is formed. A method of manufacturing a semiconductor device, characterized in that the shape of the core is formed so as to have a portion where the size of the lower part is smaller than the size of the upper part.
【請求項2】 筒型のスタックキャパシタの芯の側壁形
状を、逆テーパ状に形成したことを特徴とする請求項1
記載の半導体装置の製造方法。
2. The cylindrical capacitor according to claim 1, wherein the side wall of the core of the stack capacitor is formed in an inverted tapered shape.
The manufacturing method of the semiconductor device described in the above.
【請求項3】 第1の膜の段差部上に第1の芯を形成す
る工程と、上記第1の芯上にオーバーハング形状にてな
る絶縁膜を積層する工程と、上記第1の芯の上面および
上記第1の膜上に積層されている上記絶縁膜をエッチン
グにより除去し、上記第1の芯の側壁上に積層されてい
る上記絶縁膜を残存させ第2の芯とし、上記第1の芯お
よび上記第2の芯にて筒型のスタックキャパシタの芯と
し、上記芯の形状を、上部の大きさより下部の大きさが
小さくなる箇所を有するように形成する工程とを備えた
ことを特徴とする請求項1記載の半導体装置の製造方
法。
3. A step of forming a first core on a step portion of the first film, a step of laminating an overhang-shaped insulating film on the first core, and a step of laminating the first core. The insulating film laminated on the upper surface of the first core and the first film is removed by etching, and the insulating film laminated on the side wall of the first core is left as a second core, and the second core is removed. Forming a core of a cylindrical stack capacitor with the first core and the second core, and forming the core so as to have a portion where the size of the lower portion is smaller than the size of the upper portion. The method for manufacturing a semiconductor device according to claim 1, wherein:
【請求項4】 請求項3に記載の半導体装置の製造方法
において、第1の芯を、第1の膜上に第1の絶縁膜を積
層する工程と、上記第1の絶縁膜上に多結晶シリコン膜
にてなるマスクパターンを形成する工程と、上記マスク
パターンをマスクとして上記第1の絶縁膜をエッチング
し、上記第1の芯の形状を、上部の大きさより下部の大
きさが小さくなる箇所を有するように形成することを特
徴とする半導体装置の製造方法。
4. The method for manufacturing a semiconductor device according to claim 3, wherein a step of laminating a first core with a first insulating film on the first film is performed. A step of forming a mask pattern made of a crystalline silicon film, and etching the first insulating film using the mask pattern as a mask so that the shape of the first core is smaller in the lower part than in the upper part. A method for manufacturing a semiconductor device, comprising: forming a semiconductor device;
【請求項5】 請求項3または請求項4に記載の半導体
装置の製造方法において、筒型のスタックキャパシタの
下部に形成されている複数の配線間の間隔を、絶縁膜の
エッチングの際に、各配線間上に上記絶縁膜が残存しな
い間隔以下に形成することを特徴とする半導体装置の製
造方法。
5. The method of manufacturing a semiconductor device according to claim 3, wherein a distance between a plurality of wirings formed under the cylindrical stack capacitor is set to be smaller when the insulating film is etched. A method for manufacturing a semiconductor device, wherein the insulating film is formed at a distance equal to or less than a distance at which the insulating film does not remain between wirings.
【請求項6】 第1の膜上に第1の絶縁膜を積層する工
程と、上記第1の絶縁膜上に多結晶シリコン膜にてなる
マスクパターンを形成する工程と、上記マスクパターン
をマスクとして上記第1の絶縁膜をエッチングし、筒型
のスタックキャパシタの芯とし、上記芯の形状を、上部
の大きさより下部の大きさが小さくなる箇所を有するよ
うに形成する工程とを備えたことを特徴とする請求項1
記載の半導体装置の製造方法。
6. A step of laminating a first insulating film on the first film; a step of forming a mask pattern made of a polycrystalline silicon film on the first insulating film; Etching the first insulating film to form a core of a cylindrical stack capacitor, and forming the core so as to have a portion where the size of the lower portion is smaller than the size of the upper portion. Claim 1 characterized by the following:
The manufacturing method of the semiconductor device described in the above.
【請求項7】 筒型のスタックキャパシタの芯の側壁形
状を、段差を有するように形成したことを特徴とする請
求項1記載の半導体装置の製造方法。
7. The method of manufacturing a semiconductor device according to claim 1, wherein the side wall shape of the core of the cylindrical stack capacitor is formed to have a step.
【請求項8】 第1の膜上にエッチング特性が互いに異
なる第1の絶縁膜および第2の絶縁膜を順次積層する工
程と、上記第1の絶縁膜および第2の絶縁膜をレジスト
をマスクとしてパターニングする工程と、上記マスクを
除去する工程と、パターニングされた上記第1の絶縁膜
および第2の絶縁膜を、上記第1の絶縁膜がエッチング
されやすい条件にてエッチングし、上記第2の絶縁膜と
上記第1の絶縁膜とに段差を有するように形成し、上記
第1の絶縁膜および第2の絶縁膜を筒型のスタックキャ
パシタの芯とする工程とを備えたことを特徴とする請求
項7記載の半導体装置の製造方法。
8. A step of sequentially laminating a first insulating film and a second insulating film having mutually different etching characteristics on the first film, and masking the first insulating film and the second insulating film with a resist. Patterning, removing the mask, etching the patterned first insulating film and the second insulating film under conditions in which the first insulating film is easily etched, Forming a step between the insulating film and the first insulating film, and using the first insulating film and the second insulating film as cores of a cylindrical stacked capacitor. The method for manufacturing a semiconductor device according to claim 7, wherein
【請求項9】 第1の膜上に絶縁膜を積層する工程と、
レジストをマスクとして、上記絶縁膜の所定の膜厚を、
上記絶縁膜の側壁にデポの強い条件にて第1のエッチン
グを行う工程と、上記レジストをマスクとして、上記絶
縁膜の側壁にデポの弱い条件にて第2のエッチングを行
い、筒型のスタックキャパシタの芯とし、上記芯の形状
を、上部の大きさより下部の大きさが小さくなる箇所を
有するように形成する工程とを備えたことを特徴とする
請求項1記載の半導体装置の製造方法。
9. A step of laminating an insulating film on the first film;
Using a resist as a mask, a predetermined film thickness of the insulating film,
A step of performing a first etching on the side wall of the insulating film under the condition of strong deposition, and a second etching of the side wall of the insulating film using the resist as a mask under the condition of weak deposition, thereby forming a cylindrical stack. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of: forming a core of the capacitor so that the core has a shape in which the size of the lower portion is smaller than the size of the upper portion.
JP9088199A 1997-04-07 1997-04-07 Manufacture of semiconductor memory device Pending JPH10284699A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9088199A JPH10284699A (en) 1997-04-07 1997-04-07 Manufacture of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9088199A JPH10284699A (en) 1997-04-07 1997-04-07 Manufacture of semiconductor memory device

Publications (1)

Publication Number Publication Date
JPH10284699A true JPH10284699A (en) 1998-10-23

Family

ID=13936239

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9088199A Pending JPH10284699A (en) 1997-04-07 1997-04-07 Manufacture of semiconductor memory device

Country Status (1)

Country Link
JP (1) JPH10284699A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334529B1 (en) * 1998-12-24 2002-10-19 주식회사 하이닉스반도체 Capacitor Formation Method of Semiconductor Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100334529B1 (en) * 1998-12-24 2002-10-19 주식회사 하이닉스반도체 Capacitor Formation Method of Semiconductor Device

Similar Documents

Publication Publication Date Title
US20020115310A1 (en) Etching mask, process for forming contact holes using same, and semiconductor device made by the process
US7476613B2 (en) Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (SAC) process
JP3252780B2 (en) Silicon layer etching method
JPH04320369A (en) Highly integrated semiconductor memory device and manufacture thereof
US11889676B2 (en) Method for manufacturing capacitor, capacitor array structure and semiconductor memory
JP3994017B2 (en) Manufacturing method of semiconductor device
US6221714B1 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
KR20020037684A (en) Method of manufacturing semiconductor device
US5960293A (en) Methods including oxide masks for fabricating capacitor structures for integrated circuit devices
JPH11186127A (en) Semiconductor device and manufacture thereof
JP2003338608A (en) Ferroelectric capacitor and manufacturing method therefor
JPH10284699A (en) Manufacture of semiconductor memory device
JP2006148052A (en) Method for forming storage electrode of semiconductor element
JP2708729B2 (en) Method for forming contact hole in semiconductor device
JPH05275644A (en) Semiconductor memory element and manufacture thereof
JPH09120990A (en) Formation of connecting hole
JP2702007B2 (en) Method for manufacturing semiconductor device
US6558999B2 (en) Method for forming a storage electrode on a semiconductor device
KR100235960B1 (en) Method of forming conducting line in semiconductor device
KR100859254B1 (en) Method of manufacturing a capacitor in a semiconductor device
JP2002016134A (en) Manufacturing method of semiconductor device
JP2003282839A (en) Method of manufacturing ferroelectric memory device
KR100548594B1 (en) Manufacturing method for capacitor node in dynamic random access memory
JP2000228503A (en) Manufacture of semiconductor device
KR100324330B1 (en) Contact forming method of semiconductor device