JPH10270568A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、メモリ回路領
域と周辺回路領域とを備える半導体装置の動作特性の向
上を可能とする半導体装置およびその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a memory circuit region and a peripheral circuit region capable of improving operating characteristics and a semiconductor device having the same. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）とＡＳＩＣ（ApplicationSpecific Integrat
ed Circuit ）とを１つのチップ上に搭載した半導体装
置がある。この半導体装置は、たとえば図１３に示すよ
うに、１つのチップ１００上に、ＤＲＡＭ領域１１０と
ＡＳＩＣ領域２００とが形成されている。ＤＲＡＭ領域
１１０は、データを記憶するメモリ回路領域１１１と周
辺回路領域１１２とを有している。2. Description of the Related Art In recent years, DRAMs (Dynamic Random Acceses) have been developed.
s Memory) and ASIC (ApplicationSpecific Integrat)
ed Circuit) on a single chip. In this semiconductor device, for example, as shown in FIG. 13, a DRAM region 110 and an ASIC region 200 are formed on one chip 100. The DRAM area 110 has a memory circuit area 111 for storing data and a peripheral circuit area 112.
【０００３】ここで、メモリ回路領域１１１と周辺回路
領域１１２とＡＳＩＣ２００とには、ＭＯＳトランジス
タが多数用いられている。また、ＤＲＡＭとＡＳＩＣの
回路技術および製造プロセスの要請から、通常は同一構
造のＭＯＳトランジスタが多く用いられている。Here, a large number of MOS transistors are used in the memory circuit area 111, the peripheral circuit area 112, and the ASIC 200. In addition, MOS transistors having the same structure are usually used in many cases due to the demands of circuit technology and manufacturing process of DRAM and ASIC.
【０００４】一方、近年の半導体装置の高速化の要請か
ら、ＭＯＳトランジスタの高駆動能力化、および寄生抵
抗および寄生容量の低減化が望まれている。この要請を
満足させる技術として、サリサイド技術がある。[0004] On the other hand, in response to recent demands for high-speed semiconductor devices, it is desired to increase the driving capability of MOS transistors and reduce parasitic resistance and parasitic capacitance. Salicide technology is a technology that satisfies this requirement.
【０００５】このサリサイド技術は、ＭＯＳトランジス
タを構成するゲート電極表面層およびソース／ドレイン
領域の表面層に金属シリサイド層を形成しようとするも
のである。In the salicide technique, a metal silicide layer is formed on a surface layer of a gate electrode and a surface layer of source / drain regions constituting a MOS transistor.
【０００６】ここで、図１４を参照して、ＤＲＡＭのメ
モリ回路領域で用いられるＭＯＳトランジスタにサリサ
イド技術を適用した場合の構造について説明する。な
お、以下本明細書中において便宜上、ＤＲＡＭのメモリ
回路領域を単に「メモリ回路領域」と称し、ＤＲＡＭの
周辺回路領域およびＡＳＩＣ領域を「周辺回路領域」と
称す。Referring to FIG. 14, a structure in which a salicide technique is applied to a MOS transistor used in a memory circuit area of a DRAM will be described. In the following description, the memory circuit area of the DRAM is simply referred to as “memory circuit area”, and the peripheral circuit area and ASIC area of the DRAM are referred to as “peripheral circuit area”.
【０００７】ｐ型シリコン半導体基板１にｐ型ウェル１
６と、ｐ型チャネルカット層２が形成されている。ｐ型
シリコン半導体基板１の主表面は、フィールド絶縁膜３
により活性領域が規定されている。活性領域において
は、ｐ型シリコン半導体基板１の上にシリコン酸化膜７
からなるゲート絶縁膜６０を介在して、ポリシリコン層
６１およびチタンシリサイド層６２からなるゲート電極
５が形成されている。また、ゲート電極５の側壁には、
サイドウォール酸化膜１９が形成されている。A p-type well 1 is formed in a p-type silicon semiconductor substrate 1.
6 and a p-type channel cut layer 2 are formed. The main surface of the p-type silicon semiconductor substrate 1 has a field insulating film 3
Defines the active region. In the active region, a silicon oxide film 7 is formed on p-type silicon semiconductor substrate 1.
A gate electrode 5 composed of a polysilicon layer 61 and a titanium silicide layer 62 is formed with a gate insulating film 60 composed of. Also, on the side wall of the gate electrode 5,
A side wall oxide film 19 is formed.
【０００８】ｐ型シリコン半導体基板１の主表面には、
ゲート電極５を左右から挟むように、ｎ- 型ソース領域
６およびｎ- 型ドレイン領域７が形成されている。この
ｎ-型ソース領域６の表面層には、チタンシリサイド層
６３が形成され、ｎ- 型ドレイン領域７の表面層にもチ
タンシリサイド層６４が形成されている。このゲート電
極５、ｎ- 型ソース領域６およびｎ- 型ドレイン領域７
によりＭＯＳトランジスタを構成する。On the main surface of the p-type silicon semiconductor substrate 1,
N − -type source region 6 and n − -type drain region 7 are formed so as to sandwich gate electrode 5 from the left and right. A titanium silicide layer 63 is formed on the surface layer of the n − type source region 6, and a titanium silicide layer 64 is also formed on the surface layer of the n − type drain region 7. This gate electrode 5, n − type source region 6 and n − type drain region 7
Form a MOS transistor.
【０００９】ｎ- 型ソース領域６には、層間絶縁膜８を
介在して、ポリシリコン膜９とタングステンシリサイド
膜１０とからなるビット線が電気的に接続されている。
また、ｎ- 型ドレイン領域７には、層間絶縁膜８、１１
を介在して、ストレージノード１２が電気的に接続され
ている。このストレージノード１２の表面には、誘電体
膜１３が形成され、この誘電体膜１３を覆うようにセル
プレート１４が形成されている。ここで、ストレージノ
ード１２、高誘電体膜１３およびセルプレート１４によ
りキャパシタが構成される。A bit line composed of a polysilicon film 9 and a tungsten silicide film 10 is electrically connected to n − type source region 6 with an interlayer insulating film 8 interposed.
The n − -type drain region 7 has interlayer insulating films 8 and 11
, The storage node 12 is electrically connected. A dielectric film 13 is formed on the surface of the storage node 12, and a cell plate 14 is formed so as to cover the dielectric film 13. Here, the storage node 12, the high dielectric film 13, and the cell plate 14 form a capacitor.
【００１０】以上の構成よりなるＭＯＳトランジスタに
おいて、ゲート電極５にチタンシリサイド層６２を設け
ることにより、ゲート電極の低抵抗化が図れ、ＭＯＳト
ランジスタの高駆動化が実現される。同様に、ソース／
ドレイン領域６，８の表面層にチタンシリサイド層６
３，６４を形成することにより、ソース／ドレイン領域
の低抵抗化を図ることができる。これにより、寄生抵抗
および寄生容量の低減化を図ることも可能となる。In the MOS transistor having the above structure, by providing the titanium silicide layer 62 on the gate electrode 5, the resistance of the gate electrode can be reduced, and the driving speed of the MOS transistor can be increased. Similarly, source /
Titanium silicide layer 6 on the surface layer of drain regions 6 and 8
By forming 3, 64, the resistance of the source / drain region can be reduced. As a result, it is possible to reduce the parasitic resistance and the parasitic capacitance.
【００１１】たとえば、図１５に示すように、従来のＭ
ＯＳトランジスタ構造の場合、ｎ-型ソース領域６およ
びｎ- 型ドレイン領域７における配線抵抗を小さくする
ために、アルミコンタクト１１７がそれぞれ２箇所設け
られていた場合に、上述したサリサイド技術を用いるこ
とによって、図１６に示すように、ｎ- 型ソース領域６
およびｎ- 型ドレイン領域７において、それぞれアルミ
コンタクト１１７を１箇所設けることで済む。その結
果、寄生容量特に接合容量の低減化を図るとともに、活
性領域の面積を縮小させることも可能となる。For example, as shown in FIG.
In the case of the OS transistor structure, in order to reduce the wiring resistance in the n − -type source region 6 and the n − -type drain region 7, when the aluminum contacts 117 are provided at two places each, the salicide technique described above is used. As shown in FIG. 16, n − type source region 6 is formed.
It is sufficient to provide one aluminum contact 117 in each of n − type drain region 7 and n − type drain region 7. As a result, the parasitic capacitance, particularly the junction capacitance, can be reduced, and the area of the active region can be reduced.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上述し
たサリサイド技術を、メモリ回路領域のＭＯＳトランジ
スタに用いた場合以下に示すような問題が生じる。However, when the above-mentioned salicide technique is used for a MOS transistor in a memory circuit area, the following problems occur.
【００１３】図１４に示すように、ｎ- 型ソース領域６
およびｎ- 型ドレイン領域７の表面にチタンシリサイド
層６４を形成する場合、ｎ- 不純物領域からなるｎ- 型
ソース領域６およびｎ- 型ドレイン領域７の表面層の上
に直接チタンを堆積し、加熱処理を行なうことにより、
シリコンとチタンとに合金反応を行なわせて、チタンシ
リサイド層６４を形成している。As shown in FIG. 14, n - type source region 6
And the n - -type if the surface of the drain region 7 to form a titanium silicide layer 64, n - depositing a titanium directly on the surface layer of the type drain region 7, - type source region 6 and the n - n consisting of the impurity region By performing the heat treatment,
An alloy reaction is performed between silicon and titanium to form a titanium silicide layer 64.
【００１４】しかしながら、この合金反応を用いた場合
に、ｐ型シリコン半導体基板１に大きな引張り応力が生
ずるために、結晶欠陥が生じやすい。また、チタンシリ
サイド層６４がｎ- 型ソース領域６およびｎ- 型ドレイ
ン領域７を突き破って形成されるなどして、ｎ- 型ソー
ス領域６およびｎ- 型ドレイン領域７における接合リー
クが増大し、メモリ回路の特性を著しく低下させてしま
う。However, when this alloy reaction is used, a large tensile stress is generated in the p-type silicon semiconductor substrate 1, so that crystal defects are likely to occur. Further, the titanium silicide layer 64 is n - and such breaks through the type drain region 7 are formed, n - - type source region 6 and the n junction leakage is increased in type drain region 7, - type source region 6 and n This significantly degrades the characteristics of the memory circuit.
【００１５】そのため、現実には、メモリ回路領域のＭ
ＯＳトランジスタにサリサイド技術を適用できないた
め、メモリ回路のＭＯＳトランジスタのみならず、周辺
回路領域、ＡＳＩＣ領域におけるＭＯＳトランジスタに
も、サリサイド技術が適用できないという問題が生じて
しまう。Therefore, in reality, M in the memory circuit area
Since the salicide technique cannot be applied to the OS transistor, there arises a problem that the salicide technique cannot be applied not only to the MOS transistors in the memory circuit but also to the MOS transistors in the peripheral circuit area and the ASIC area.
【００１６】したがって、この発明の目的は、同一の半
導体基板の上にメモリ回路領域と周辺回路領域とを備え
た半導体装置において、メモリ回路領域のＭＯＳトラン
ジスタの特性を低下させることなく、周辺回路領域のＭ
ＯＳトランジスタの特性の向上を図るための半導体装置
およびその製造方法を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device having a memory circuit region and a peripheral circuit region on the same semiconductor substrate without deteriorating the characteristics of the MOS transistors in the memory circuit region. M
An object of the present invention is to provide a semiconductor device for improving characteristics of an OS transistor and a method for manufacturing the same.
【００１７】[0017]
【課題を解決するための手段】この発明に基づいた半導
体装置によれば、同一の半導体基板の上にメモリ回路領
域と周辺回路領域とを備え、上記メモリ回路領域は上記
半導体基板の上にゲート絶縁膜を介在して設けられる第
１ゲート電極および上記半導体基板の主表面に形成され
単一の不純物領域のみからなる第１ソース／ドレイン領
域を有する第１ＭＯＳトランジスタを複数含み、上記周
辺回路領域は、上記半導体基板の上にゲート絶縁膜を介
在して設けられる第２ゲート電極および上記半導体基板
の主表面に形成される第２ソース／ドレイン領域を有す
る第２ＭＯＳトランジスタを複数含む半導体装置であっ
て、上記周辺回路領域は、上記第２ソース／ドレイン領
域の表面に第１金属シリサイド層を有する上記第２ＭＯ
Ｓトランジスタを含んでいる。According to the semiconductor device of the present invention, a memory circuit region and a peripheral circuit region are provided on the same semiconductor substrate, and the memory circuit region has a gate on the semiconductor substrate. A plurality of first MOS transistors having a first gate electrode provided with an insulating film interposed therebetween and a first source / drain region formed on a main surface of the semiconductor substrate and formed of only a single impurity region, wherein the peripheral circuit region is A semiconductor device comprising a plurality of second MOS transistors each having a second gate electrode provided on the semiconductor substrate with a gate insulating film interposed therebetween and a second source / drain region formed on a main surface of the semiconductor substrate. The peripheral circuit region has a first metal silicide layer on a surface of the second source / drain region.
Includes S transistor.
【００１８】このように、メモリ回路領域における第１
ＭＯＳトランジスタの第１ソース／ドレイン領域は単一
の不純物領域から形成され、周辺回路領域における第２
ＭＯＳトランジスタの第２ソース／ドレイン領域の表面
には第１金属シリサイド層が設けられている。したがっ
て、この発明に基づく半導体装置は、メモリ回路領域の
第１ＭＯＳトランジスタと周辺回路領域の第２ＭＯＳト
ランジスタとの構造が異なっている。Thus, the first in the memory circuit area
The first source / drain region of the MOS transistor is formed from a single impurity region, and the second source / drain region in the peripheral circuit region is
A first metal silicide layer is provided on the surface of the second source / drain region of the MOS transistor. Therefore, in the semiconductor device according to the present invention, the structure of the first MOS transistor in the memory circuit region is different from the structure of the second MOS transistor in the peripheral circuit region.
【００１９】これにより、メモリ回路領域の第１ＭＯＳ
トランジスタの第１ソース／ドレイン領域には金属シリ
サイド層が形成されていないため、金属シリサイド層を
形成するときに生じる合金反応に基づく引張り応力によ
る結晶欠陥および金属シリサイド層の第１ソース／ドレ
イン領域の突き破りが生じないため、従来問題となって
いた接合リークの増大によるメモリ回路の特性の低下を
回避することができる。As a result, the first MOS in the memory circuit area
Since a metal silicide layer is not formed in the first source / drain region of the transistor, crystal defects due to tensile stress based on an alloy reaction generated when the metal silicide layer is formed and the first source / drain region of the metal silicide layer Since the breakthrough does not occur, it is possible to avoid a decrease in the characteristics of the memory circuit due to an increase in the junction leak, which has conventionally been a problem.
【００２０】一方、周辺回路領域における第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域には、第１金属
シリサイド層が設けられているため、第２ソース／ドレ
イン領域の配線抵抗が小さくなるとともに、寄生容量特
に接合容量の低減化を図り、周辺回路におけるＭＯＳト
ランジスタの動作特性の向上を実現することが可能とな
る。On the other hand, since the first metal silicide layer is provided in the second source / drain region of the second MOS transistor in the peripheral circuit region, the wiring resistance of the second source / drain region is reduced and the parasitic capacitance is reduced. In particular, it is possible to reduce the junction capacitance and improve the operating characteristics of the MOS transistor in the peripheral circuit.
【００２１】また、好ましくは、上記第２ソース／ドレ
イン領域の表面に第１金属シリサイド層を有する上記第
２ＭＯＳトランジスタの上記第２ゲート電極は、表面に
第２金属シリサイド層を有する第１ポリサイド構造であ
る。Preferably, the second gate electrode of the second MOS transistor having a first metal silicide layer on the surface of the second source / drain region has a first polycide structure having a second metal silicide layer on the surface. It is.
【００２２】このように、第２ＭＯＳトランジスタの第
２ゲート電極を第１ポリサイド構造とすることにより、
第２ゲート電極の配線抵抗が低下し、さらに周辺回路領
域におけるＭＯＳトランジスタの動作特性の向上を図る
ことが可能となる。As described above, when the second gate electrode of the second MOS transistor has the first polycide structure,
The wiring resistance of the second gate electrode is reduced, and the operating characteristics of the MOS transistor in the peripheral circuit region can be improved.
【００２３】また、さらに好ましくは、上記第１ゲート
電極は、表面に第３金属シリサイド層を有する第２ポリ
サイド構造を有している。Still more preferably, the first gate electrode has a second polycide structure having a third metal silicide layer on the surface.
【００２４】このように、メモリ回路領域における第１
ＭＯＳトランジスタの第１ゲート電極を第２ポリサイド
構造とすることにより、第１ゲート電極の配線抵抗を小
さくすることが可能となる。その結果、メモリ回路領域
における第１ＭＯＳトランジスタの動作特性の向上を図
ることが可能となる。As described above, the first in the memory circuit area
When the first gate electrode of the MOS transistor has the second polycide structure, the wiring resistance of the first gate electrode can be reduced. As a result, it is possible to improve the operation characteristics of the first MOS transistor in the memory circuit area.
【００２５】また、さらに好ましくは、第２ソース／ド
レイン領域の表面に第１金属シリサイド層を有する上記
第２ＭＯＳトランジスタの第２ゲート電極は、表面に第
４金属シリサイド層を有する第３ポリサイド構造をさら
に有している。More preferably, the second gate electrode of the second MOS transistor having the first metal silicide layer on the surface of the second source / drain region has a third polycide structure having the fourth metal silicide layer on the surface. Have more.
【００２６】このように、第２ＭＯＳトランジスタの第
１ポリサイド構造の上にさらに第３ポリサイド構造を設
けることにより、第２ＭＯＳトランジスタの第２ゲート
電極の配線抵抗がさらに小さくなり、周辺回路領域にお
ける第２ＭＯＳトランジスタの動作特性のさらなる向上
を図ることが可能となる。As described above, by further providing the third polycide structure on the first polycide structure of the second MOS transistor, the wiring resistance of the second gate electrode of the second MOS transistor is further reduced, and the second MOS transistor in the peripheral circuit region is formed. It is possible to further improve the operation characteristics of the transistor.
【００２７】次に、この発明に基づいた半導体装置の製
造方法においては、同一の半導体基板の上に、メモリ回
路領域と周辺回路領域とを備え、上記メモリ回路領域
は、上記半導体基板の上にゲート絶縁膜を介在して設け
られる第１ゲート電極および上記半導体基板の主表面に
形成され単一の不純物領域のみからなる第１ソース／ド
レイン領域を有する第１ＭＯＳトランジスタを複数含
み、上記周辺回路領域は、上記半導体基板の上にゲート
絶縁膜を介在して設けられる第２ゲート電極および上記
半導体基板の主表面に形成される第２ソース／ドレイン
領域を有する第２ＭＯＳトランジスタを複数含む半導体
装置の製造方法であって、以下の工程を備えている。Next, in a method of manufacturing a semiconductor device according to the present invention, a memory circuit region and a peripheral circuit region are provided on the same semiconductor substrate, and the memory circuit region is provided on the semiconductor substrate. A plurality of first MOS transistors each having a first gate electrode provided with a gate insulating film interposed therebetween and a first source / drain region formed on a main surface of the semiconductor substrate and including only a single impurity region; Manufacturing a semiconductor device including a plurality of second MOS transistors having a second gate electrode provided on the semiconductor substrate with a gate insulating film interposed therebetween and a second source / drain region formed on a main surface of the semiconductor substrate; The method comprises the following steps.
【００２８】まず、上記半導体基板の主表面上に第１絶
縁膜が形成され、その後、この第１絶縁膜の上に導電層
が形成される。次に、上記導電層の上に所定のパターン
形状を有する第２絶縁膜が形成された後、この第２絶縁
膜をマスクにして上記導電層のパターニングが行なわ
れ、上記メモリ回路領域に第１ゲート電極および上記周
辺回路領域に第２ゲート電極が形成される。First, a first insulating film is formed on the main surface of the semiconductor substrate, and thereafter, a conductive layer is formed on the first insulating film. Next, after a second insulating film having a predetermined pattern shape is formed on the conductive layer, the conductive layer is patterned using the second insulating film as a mask. A second gate electrode is formed in the gate electrode and the peripheral circuit region.
【００２９】次に、上記第１ゲート電極および上記第２
ゲート電極をマスクにして、上記半導体基板の表面に不
純物が導入され、上記メモリ回路領域に低濃度の不純物
領域からなる上記第１ソース／ドレイン領域が形成さ
れ、上記周辺回路領域に上記第２ソース／ドレイン領域
を構成する１対の第１低濃度不純物領域が形成される。Next, the first gate electrode and the second gate electrode
Using the gate electrode as a mask, an impurity is introduced into the surface of the semiconductor substrate, the first source / drain region formed of a low-concentration impurity region is formed in the memory circuit region, and the second source / drain region is formed in the peripheral circuit region. / Drain region is formed as a pair of first low concentration impurity regions.
【００３０】次に、上記半導体基板の全面が第３絶縁膜
で覆われる。その後、上記周辺回路領域が露出するよう
に、上記メモリ領域がレジスト膜で覆われる。Next, the entire surface of the semiconductor substrate is covered with a third insulating film. Thereafter, the memory region is covered with a resist film so that the peripheral circuit region is exposed.
【００３１】次に、上記第３絶縁膜をエッチングするこ
とにより、上記周辺回路領域の上記第２ゲート電極の側
壁にサイドウォール絶縁膜が形成される。Next, a sidewall insulating film is formed on the side wall of the second gate electrode in the peripheral circuit region by etching the third insulating film.
【００３２】次に、上記第２ゲート電極および上記サイ
ドウォール絶縁膜をマスクとして上記半導体基板の表面
に不純物が導入され、上記周辺回路領域に上記１対の低
濃度不純物領域とともに上記第２ソース／ドレイン領域
を構成する１対の第２高濃度不純物領域が形成される。Next, an impurity is introduced into the surface of the semiconductor substrate using the second gate electrode and the sidewall insulating film as a mask, and the second source / source region is introduced into the peripheral circuit region together with the pair of low-concentration impurity regions. A pair of second high-concentration impurity regions forming a drain region are formed.
【００３３】次に、上記周辺回路領域の少なくとも上記
１対の第２高濃度不純物領域の上に高融点金属層が形成
され、加熱処理を行なうことにより、少なくとも上記１
対の第２高濃度不純物領域の表面に第１金属シリサイド
層が形成される。Next, a refractory metal layer is formed on at least the pair of second high-concentration impurity regions in the peripheral circuit region, and a heat treatment is performed to at least form the first high-concentration metal layer.
A first metal silicide layer is formed on surfaces of the pair of second high-concentration impurity regions.
【００３４】上記工程よりなる半導体装置の製造方法に
よれば、メモリ回路領域の第１ＭＯＳトランジスタと周
辺回路領域の第２ＭＯＳトランジスタとの構造を異なら
せることができる。つまり、メモリ回路領域の第１ＭＯ
Ｓトランジスタの第１ソース／ドレイン領域には、金属
シリサイド層が形成されないため、従来問題となってい
た結晶欠陥の発生や、金属シリサイド層の第１ソース／
ドレイン領域の突き破りに基づく接合リークの発生によ
るメモリ回路の特性の低下を回避することが可能とな
る。According to the method of manufacturing a semiconductor device comprising the above steps, the structure of the first MOS transistor in the memory circuit region and the structure of the second MOS transistor in the peripheral circuit region can be made different. That is, the first MO of the memory circuit area
Since a metal silicide layer is not formed in the first source / drain region of the S transistor, crystal defects, which have been a problem in the related art, occur, and the first source / drain region of the metal silicide layer does not.
It is possible to avoid a decrease in the characteristics of the memory circuit due to the occurrence of a junction leak due to the penetration of the drain region.
【００３５】一方、周辺回路領域における第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域には第１金属シ
リサイド層が形成されるため、第２ソース／ドレイン領
域の配線抵抗が小さくなるとともに、寄生容量特に接合
容量の低減化を図り、周辺回路領域におけるＭＯＳトラ
ンジスタの動作特性の向上を実現することが可能とな
る。On the other hand, since the first metal silicide layer is formed in the second source / drain region of the second MOS transistor in the peripheral circuit region, the wiring resistance of the second source / drain region decreases, and the parasitic capacitance, especially the junction, It is possible to reduce the capacitance and improve the operation characteristics of the MOS transistor in the peripheral circuit region.
【００３６】また、上記導電層を形成する工程は、シリ
コン層を形成する工程を含んでいる。この工程を含むこ
とにより、上記第２ゲート電極をポリサイド構造にする
ことが可能となり、上記第２ゲート電極の配線抵抗を低
下させることが可能となる。その結果、周辺回路領域に
おける第２ＭＯＳトランジスタの動作特性の向上を図る
ことが可能となる。The step of forming the conductive layer includes a step of forming a silicon layer. By including this step, the second gate electrode can have a polycide structure, and the wiring resistance of the second gate electrode can be reduced. As a result, the operation characteristics of the second MOS transistor in the peripheral circuit region can be improved.
【００３７】また、上記導電層を形成する工程は、第１
シリコン層を形成する工程と、この第１シリコン層の上
に高融点金属層を形成する工程と、この高融点金属層を
形成した後に加熱処理を行ない、上記ポリシリコン層の
上層に金属シリサイド層を形成する工程と、この金属シ
リサイド層の上に第２シリコン層を形成する工程とを含
んでいる。Further, the step of forming the conductive layer includes the first step.
Forming a silicon layer, forming a refractory metal layer on the first silicon layer, performing heat treatment after forming the refractory metal layer, and forming a metal silicide layer on the polysilicon layer. And a step of forming a second silicon layer on the metal silicide layer.
【００３８】上記工程を含むことによって、上記第１ゲ
ート電極および上記第２ゲート電極は、それぞれポリサ
イド構造となり、上記第１ゲート電極および上記第２ゲ
ート電極の配線抵抗を低下させることが可能となる。そ
の結果、メモリ回路領域における第１ＭＯＳトランジス
タおよび周辺回路領域における第２ＭＯＳトランジスタ
の動作特性の向上を図ることが可能となる。By including the above steps, the first gate electrode and the second gate electrode have a polycide structure, respectively, so that the wiring resistance of the first gate electrode and the second gate electrode can be reduced. . As a result, it is possible to improve the operation characteristics of the first MOS transistor in the memory circuit area and the second MOS transistor in the peripheral circuit area.
【００３９】また、好ましくは、上記第１金属シリサイ
ド層を形成する工程は、上記第２ゲート電極をパターニ
ングした後、上記第２絶縁膜を残存させておくことによ
り、上記１対の第２高濃度不純物領域の表面にのみ第１
金属シリサイド層を形成する工程を含んでいる。Preferably, in the step of forming the first metal silicide layer, the second gate electrode is patterned and the second insulating film is left, so that the pair of second high silicide layers is left. Only on the surface of the impurity region
Forming a metal silicide layer.
【００４０】これにより、周辺回路領域における第２ソ
ース／ドレイン領域にのみ第１金属シリサイド層が形成
され、周辺回路領域における第２ＭＯＳトランジスタの
第２ソース／ドレイン領域の配線抵抗を低下させるとと
もに、寄生容量特に接合容量の低減化を図ることが可能
となる。これにより、周辺回路領域の第２ＭＯＳトラン
ジスタの動作特性を向上させることが可能となる。As a result, the first metal silicide layer is formed only in the second source / drain region in the peripheral circuit region, and the wiring resistance of the second source / drain region of the second MOS transistor in the peripheral circuit region is reduced, and the parasitic resistance is reduced. It is possible to reduce the capacitance, particularly the junction capacitance. This makes it possible to improve the operation characteristics of the second MOS transistor in the peripheral circuit area.
【００４１】また、好ましくは、上記第１金属シリサイ
ド層を形成する工程は、上記第２ゲート電極をパターニ
ングした後に、上記第２絶縁膜を除去し、上記第２ゲー
ト電極の上にも上記高融点金属層を形成し、上記加熱処
理を行なうことにより、上記第２ゲート電極の上に第２
金属シリサイド層を同時に形成する工程を含んでいる。Preferably, in the step of forming the first metal silicide layer, after patterning the second gate electrode, the second insulating film is removed, and the high metal layer is formed on the second gate electrode. By forming a melting point metal layer and performing the above-described heat treatment, a second layer is formed on the second gate electrode.
And forming a metal silicide layer simultaneously.
【００４２】これにより、周辺回路領域の第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域の配線抵抗を下
げるだけでなく、第２ゲート電極の配線抵抗も低下さ
れ、周辺回路領域の第２ＭＯＳトランジスタの動作特性
のさらなる向上を図ることが可能となる。Thus, not only the wiring resistance of the second source / drain region of the second MOS transistor in the peripheral circuit region is reduced, but also the wiring resistance of the second gate electrode is reduced, and the operating characteristics of the second MOS transistor in the peripheral circuit region are reduced. Can be further improved.
【００４３】[0043]
【発明の実施の形態】以下、この発明に基づく半導体装
置およびその製造方法の実施の形態について、図を参照
して説明する。Embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００４４】（実施の形態１）図１を参照して、実施の
形態１に基づく半導体装置について説明する。なお、こ
の実施の形態に基づく半導体装置は、ＤＲＡＭ領域とＡ
ＳＩＣ領域とを１つのチップに搭載した半導体装置であ
る。また、図１において、（Ａ）は、メモリ回路領域に
おけるＭＯＳトランジスタの断面構造を示し、（Ｂ）
は、周辺回路領域におけるＭＯＳトランジスタの断面構
造を示している。ここで、以下本明細書中において便宜
上、ＤＲＡＭのメモリ回路領域を単に「メモリ回路領
域」と称し、ＤＲＡＭの周辺回路領域およびＡＳＩＣ領
域を「周辺回路領域」と称す。(Embodiment 1) A semiconductor device based on Embodiment 1 will be described with reference to FIG. Note that the semiconductor device according to this embodiment has a
This is a semiconductor device in which the SIC area is mounted on one chip. FIG. 1A shows a cross-sectional structure of a MOS transistor in a memory circuit region, and FIG.
Shows the cross-sectional structure of the MOS transistor in the peripheral circuit region. Here, for convenience in the present specification, the memory circuit area of the DRAM is simply referred to as “memory circuit area”, and the peripheral circuit area and the ASIC area of the DRAM are referred to as “peripheral circuit area”.
【００４５】まず、図１（Ａ）を参照して、メモリ回路
領域におけるＭＯＳトランジスタの構造について説明す
る。First, the structure of the MOS transistor in the memory circuit area will be described with reference to FIG.
【００４６】ｐ型シリコン半導体基板１にｐ型ウェル１
６とｐ型チャネルカット層２が形成されている。ｐ型ウ
ェル１６は、約１×１０17ｃｍ-3の不純物濃度を有し、
ｐ型チャネルカット層２も、約１×１０17ｃｍ-3の不純
物濃度を有している。A p-type well 1 is formed in a p-type silicon semiconductor substrate 1.
6 and a p-type channel cut layer 2 are formed. The p-type well 16 has an impurity concentration of about 1 × 10 17 cm −3 ,
The p-type channel cut layer 2 also has an impurity concentration of about 1 × 10 17 cm −3 .
【００４７】ｐ型シリコン半導体基板１の主表面は、シ
リコン酸化膜などからなるフィールド絶縁膜３により活
性領域が規定されている。活性領域においては、ｐ型シ
リコン半導体基板１の上にシリコン酸化膜などからなる
ゲート絶縁膜４を介在して、ポリシリコンなどからなる
ゲート電極５が形成されている。On the main surface of p-type silicon semiconductor substrate 1, an active region is defined by field insulating film 3 made of a silicon oxide film or the like. In the active region, a gate electrode 5 made of polysilicon or the like is formed on a p-type silicon semiconductor substrate 1 with a gate insulating film 4 made of a silicon oxide film or the like interposed therebetween.
【００４８】また、ｐ型シリコン半導体基板１の主表面
には、ゲート電極５を挟むように、ｎ- 型ソース領域６
およびｎ- 型ドレイン領域７が形成されている。このゲ
ート電極５、ｎ- 型ソース領域６およびｎ- 型ドレイン
領域７により、メモリ回路領域におけるＭＯＳトランジ
スタを構成する。On the main surface of p-type silicon semiconductor substrate 1, n − -type source region 6 is sandwiched so as to sandwich gate electrode 5.
And n − type drain region 7 are formed. The gate electrode 5, the n − type source region 6 and the n − type drain region 7 constitute a MOS transistor in the memory circuit region.
【００４９】さらに、ｎ- 型ソース領域６には、シリコ
ン酸化膜などからなる層間絶縁膜８を介在して、ポリシ
リコン膜９とタングステンシリサイド膜１０とからなる
ビット線が電気的に接続されている。Further, a bit line composed of a polysilicon film 9 and a tungsten silicide film 10 is electrically connected to n − type source region 6 with an interlayer insulating film 8 composed of a silicon oxide film or the like interposed therebetween. I have.
【００５０】また、ｎ- 型ドレイン領域７には、層間絶
縁膜８および層間絶縁膜１１を介在して、ポリシリコン
膜などからなるストレージノード１２が電気的に接続さ
れている。このストレージノード１２の表面には、誘電
体膜１３が形成され、さらに、この誘電体膜１３を覆う
ようにセルプレート１４が形成されている。このストレ
ージノード１２、誘電体膜１３およびセルプレート１４
によりキャパシタが構成されている。A storage node 12 made of a polysilicon film or the like is electrically connected to n − type drain region 7 with interlayer insulating film 8 and interlayer insulating film 11 interposed. A dielectric film 13 is formed on the surface of the storage node 12, and a cell plate 14 is formed so as to cover the dielectric film 13. The storage node 12, the dielectric film 13, and the cell plate 14
Constitutes a capacitor.
【００５１】セルプレート１４の表面は、ボロン・リン
シリコンガラス膜（ＢＰＳＧ膜）からなる層間絶縁膜１
５により、ｐ型シリコン半導体基板１の全面が覆われて
いる。The surface of the cell plate 14 has an interlayer insulating film 1 made of a boron-phosphorus-silicon glass film (BPSG film).
5, the entire surface of the p-type silicon semiconductor substrate 1 is covered.
【００５２】次に、図１（Ｂ）を参照して、周辺回路領
域におけるＭＯＳトランジスタの構造について説明す
る。Next, the structure of the MOS transistor in the peripheral circuit region will be described with reference to FIG.
【００５３】ｐ型シリコン半導体基板１にｐ型ウェル１
６とｐ型チャネルカット層２が形成されている。ｐ型ウ
ェル１６は、約１×１０17ｃｍ-3程度の不純物濃度を有
し、ｐ型チャネルカット層２も、約１×１０17ｃｍ-3程
度の不純物濃度を有している。A p-type well 1 is formed in a p-type silicon semiconductor substrate 1.
6 and a p-type channel cut layer 2 are formed. The p-type well 16 has an impurity concentration of about 1 × 10 17 cm −3 , and the p-type channel cut layer 2 also has an impurity concentration of about 1 × 10 17 cm −3 .
【００５４】ｐ型シリコン半導体基板１の主表面には、
フィールド絶縁膜２３により活性領域が規定されてい
る。活性領域においては、ｐ型シリコン半導体基板１の
上にシリコン酸化膜などからなるゲート絶縁膜４を介在
して、ポリシリコンなどからなるゲート電極１７と、こ
のゲート電極１７の上に、チタンシリサイド膜１８が形
成されている。また、ゲート電極１７とチタンシリサイ
ド膜１８との側壁には、シリコン酸化膜などからなるサ
イドウォール絶縁膜１９が形成されている。On the main surface of the p-type silicon semiconductor substrate 1,
The active region is defined by the field insulating film 23. In the active region, a gate electrode 17 made of polysilicon or the like is interposed on a p-type silicon semiconductor substrate 1 with a gate insulating film 4 made of a silicon oxide film or the like interposed therebetween, and a titanium silicide film is formed on the gate electrode 17. 18 are formed. On the side walls of the gate electrode 17 and the titanium silicide film 18, a side wall insulating film 19 made of a silicon oxide film or the like is formed.
【００５５】ｐ型シリコン半導体基板１の主表面には、
ゲート電極１７を挟むように、不純物濃度１×１０18〜
１×１０19ｃｍ-3のｎ- 型不純物領域２０ａ，２０ｂ、
不純物濃度５×１０19〜５×１０20ｃｍ-3のｎ+ 型不純
物領域２２ａ，２２ｂが形成され、ＬＤＤ（Lightly Do
ped Drain ）構造のソース／ドレイン領域が構成されて
いる。また、ｎ+ 型不純物領域２２ａ，２２ｂの表面に
は、チタンシリサイド層２１ａ，２１ｂが形成されてい
る。On the main surface of the p-type silicon semiconductor substrate 1,
Impurity concentration of 1 × 10 18-
1 × 10 19 cm −3 n − -type impurity regions 20a and 20b,
N + -type impurity regions 22a and 22b having an impurity concentration of 5 × 10 19 to 5 × 10 20 cm −3 are formed, and an LDD (Lightly Do
The source / drain region has a ped drain structure. Further, titanium silicide layers 21a and 21b are formed on the surfaces of n + -type impurity regions 22a and 22b.
【００５６】ｐ型シリコン半導体基板１の表面は、シリ
コン酸化膜などからなる層間絶縁膜２４，２５およびボ
ロンリンシリコンガラス膜（ＢＰＳＧ膜）からなる層間
絶縁膜２６により覆われている。The surface of p-type silicon semiconductor substrate 1 is covered with interlayer insulating films 24 and 25 made of a silicon oxide film or the like and an interlayer insulating film 26 made of a boron phosphorus silicon glass film (BPSG film).
【００５７】次に、図２〜図６を参照して、上述した半
導体装置の製造方法について説明する。なお、各図中
（Ａ）は、図１（Ａ）の断面に従ったメモリ回路領域の
ＭＯＳトランジスタの製造工程を示す図であり、（Ｂ）
は、図１（Ｂ）の断面に従った周辺回路領域におけるＭ
ＯＳトランジスタの製造工程を示す図である。Next, a method for manufacturing the above-described semiconductor device will be described with reference to FIGS. 1A is a diagram showing a manufacturing process of a MOS transistor in a memory circuit region according to the cross section of FIG. 1A, and FIG.
Is M in the peripheral circuit region according to the cross section of FIG.
FIG. 7 is a diagram illustrating a manufacturing process of the OS transistor.
【００５８】まず、図２（Ａ）、（Ｂ）を参照して、ｐ
型シリコン半導体基板１の主表面に、ＬＯＣＯＳ（LOCa
l Oxidation of Silicon）法を用いて、シリコン酸化膜
からなるフィールド絶縁膜３、２３を所定の位置に形成
する。First, referring to FIGS. 2A and 2B, p
LOCOS (LOCa)
The field insulating films 3 and 23 made of a silicon oxide film are formed at predetermined positions by using an oxidation (Silicon Oxidation of Silicon) method.
【００５９】次に、ｐ型シリコン半導体基板１の全面
に、高エネルギイオン注入法により、不純物を注入し、
ｐ型ウェル１６およびｐ型チャネルカット層２を形成す
る。Next, impurities are implanted into the entire surface of the p-type silicon semiconductor substrate 1 by a high energy ion implantation method.
The p-type well 16 and the p-type channel cut layer 2 are formed.
【００６０】次に、図３（Ａ）、（Ｂ）を参照して、ｐ
型シリコン半導体基板１の全面に、熱酸化法によりシリ
コン酸化膜からなるゲート絶縁膜４を形成する。さら
に、このゲート絶縁膜４，１６の上に、ＣＶＤ法などを
用いてポリシリコン膜を形成する。その後、このポリシ
リコン膜の上にフォトリソグラフィ技術を用いて、所定
のパターンを有するフォトレジストを形成する。この所
定のパターンを有するフォトレジストをマスクにして、
ポリシリコン膜のパターニングを行ない、メモリ回路領
域にゲート電極５および周辺回路領域にゲート電極１７
を形成する。その後、ゲート電極５およびゲート電極１
７上に残存するフォトレジストを除去する。Next, referring to FIGS. 3A and 3B, p
A gate insulating film 4 made of a silicon oxide film is formed on the entire surface of the type silicon semiconductor substrate 1 by a thermal oxidation method. Further, a polysilicon film is formed on the gate insulating films 4 and 16 by using a CVD method or the like. Thereafter, a photoresist having a predetermined pattern is formed on the polysilicon film by using a photolithography technique. Using the photoresist having the predetermined pattern as a mask,
The polysilicon film is patterned to form a gate electrode 5 in the memory circuit region and a gate electrode 17 in the peripheral circuit region.
To form Then, the gate electrode 5 and the gate electrode 1
The photoresist remaining on 7 is removed.
【００６１】次に、図４（Ａ）、（Ｂ）を参照して、フ
ィールド絶縁膜３，２３およびゲート電極５，１７をマ
スクにして、ヒ素、リンなどの不純物をｐ型シリコン半
導体基板１の表面に注入し、不純物濃度１×１０18〜１
×１０19ｃｍ-3のｎ- 型ソース／ドレイン領域６，７お
よびｎ- 型低濃度不純物領域２０ａ，２０ｂを形成す
る。Referring to FIGS. 4A and 4B, impurities such as arsenic and phosphorus are added to p-type silicon semiconductor substrate 1 using field insulating films 3 and 23 and gate electrodes 5 and 17 as masks. And implanted into the surface of the substrate, with an impurity concentration of 1 × 10 18 to 1
X 10 19 cm -3 n - type source / drain regions 6 and 7 and n - type low-concentration impurity regions 20a and 20b are formed.
【００６２】次に、図５（Ａ）、（Ｂ）を参照して、ｐ
型シリコン半導体基板１の全面にシリコン酸化膜３００
をＣＶＤ法などにより堆積する。その後、メモリ回路領
域のみをレジスト膜３１０で覆う。Next, referring to FIGS. 5A and 5B, p
A silicon oxide film 300 on the entire surface of the silicon semiconductor substrate 1
Is deposited by a CVD method or the like. After that, only the memory circuit area is covered with the resist film 310.
【００６３】次に、異方性エッチングにより、シリコン
酸化膜３００をエッチングし、ゲート電極１７の側壁に
サイドウォール酸化膜１９を形成する。Next, the silicon oxide film 300 is etched by anisotropic etching to form a sidewall oxide film 19 on the side wall of the gate electrode 17.
【００６４】次に、フィールド酸化膜２３、サイドウォ
ール酸化膜１９およびゲート電極１７をマスクにして、
周辺回路領域のｐ型シリコン半導体基板１の表面にヒ素
を注入し、約８００℃、２０分の加熱処理を施すことに
より、不純物濃度５×１０19〜５×１０20ｃｍ-3のｎ+
型高濃度不純物領域２２ａ，２２ｂを形成する。Next, using field oxide film 23, sidewall oxide film 19 and gate electrode 17 as a mask,
By implanting arsenic into the surface of the p-type silicon semiconductor substrate 1 in the peripheral circuit region and performing a heat treatment at about 800 ° C. for 20 minutes, n + with an impurity concentration of 5 × 10 19 to 5 × 10 20 cm −3 is obtained .
Form high concentration impurity regions 22a and 22b are formed.
【００６５】次に、図６（Ａ）、（Ｂ）を参照して、メ
モリ回路領域をレジスト膜３１０で覆ったまま、周辺回
路領域のｐ型シリコン半導体基板１の全面に高融点金属
としてチタン層を堆積し、加熱処理を行なう。これによ
り、ゲート電極１７の表面およびｎ+ 型高濃度不純物領
域２０ａ，２０ｂの表面に、自己整合的にチタンシリサ
イド層１８，２１ａ，２１ｂを形成される。その後、ｐ
型シリコン半導体基板１上に残存するチタン層を除去す
る。Next, referring to FIGS. 6A and 6B, while the memory circuit region is covered with the resist film 310, titanium as a refractory metal is formed on the entire surface of the p-type silicon semiconductor substrate 1 in the peripheral circuit region. A layer is deposited and heat treatment is performed. Thus, titanium silicide layers 18, 21a, 21b are formed in a self-aligning manner on the surface of gate electrode 17 and the surfaces of n + -type high-concentration impurity regions 20a, 20b. Then p
The titanium layer remaining on the type silicon semiconductor substrate 1 is removed.
【００６６】次に、メモリ回路領域のレジスト膜３１０
およびシリコン酸化膜３００を除去した後、公知技術の
製造プロセスを用いて、シリコン酸化膜からなる層間絶
縁膜８，２４、ビット線を形成するポリシリコン層９お
よびタングステンシリサイド層１０、シリコン酸化膜か
らなる層間絶縁膜１１，２５、キャパシタを構成するス
トレージノード１２、誘電体膜１３およびセルプレート
１４、ボロン・リンシリコンガラス膜（ＢＰＳＧ膜）か
らなる層間絶縁膜１５，２６を形成する。これにより、
図１に示す半導体装置が完成する。Next, the resist film 310 in the memory circuit area
After the silicon oxide film 300 is removed, the interlayer insulating films 8 and 24 made of a silicon oxide film, the polysilicon layer 9 and the tungsten silicide layer 10 for forming bit lines, and the silicon oxide film are removed by using a known manufacturing process. Are formed, storage nodes 12 constituting capacitors, dielectric films 13 and cell plates 14, and interlayer insulating films 15 and 26 made of a boron-phosphorus silicon glass film (BPSG film) are formed. This allows
The semiconductor device shown in FIG. 1 is completed.
【００６７】以上、この実施の形態１における半導体装
置およびその製造方法においては、メモリ回路領域のＭ
ＯＳトランジスタと周辺回路領域のＭＯＳトランジスタ
との構造が異なっている。As described above, in the semiconductor device and the method of manufacturing the same according to the first embodiment, the M
The structure of the OS transistor is different from that of the MOS transistor in the peripheral circuit area.
【００６８】つまり、メモリ回路領域のＭＯＳトランジ
スタのソース／ドレイン領域６，７には、金属シリサイ
ド層は形成されていないため、従来問題となっていた合
金反応に基づく結晶欠陥の発生や、金属シリサイド層が
ソース／ドレイン領域を突き破って形成されることによ
る接合リークの増大が問題とならない。その結果、寄生
容量特に接合容量の低減が図れ、メモリ回路の特性の低
下を回避し、メモリ回路領域におけるＭＯＳトランジス
タの信頼性をが向上させることが可能になる。That is, since the metal silicide layer is not formed in the source / drain regions 6 and 7 of the MOS transistor in the memory circuit region, generation of crystal defects due to alloy reaction, which has conventionally been a problem, An increase in junction leakage due to the formation of the layer penetrating the source / drain region does not matter. As a result, the parasitic capacitance, particularly the junction capacitance, can be reduced, the deterioration of the characteristics of the memory circuit can be avoided, and the reliability of the MOS transistor in the memory circuit region can be improved.
【００６９】一方、周辺回路領域におけるＭＯＳトラン
ジスタのゲート電極表面およびソース／ドレイン領域を
構成するｎ+ 型高濃度不純物領域２２ａ，２２ｂの表面
には、チタンシリサイド層が設けられている。これによ
り、ゲート電極１７およびｎ + 型高濃度不純物領域２２
ａ，２２ｂの配線抵抗が小さくなり、周辺回路領域にお
けるＭＯＳトランジスタの動作特性を向上させることが
可能となる。また、製造工程においても、周辺回路領域
にチタンシリサイド層を形成する工程において、メモリ
回路領域をレジスト膜で覆うことのみで、本実施の形態
における半導体装置の構造を実現させることが可能とな
り、新たな製造プロセスを追加することなく、本実施の
形態における半導体装置を製造することが可能となる。
なお、本実施の形態においては、金属シリサイド層とし
て、チタンシリサイド層を用いたが、Ｃｏを用いた場合
であっても同様の作用効果を得ることができる。On the other hand, MOS transistors in the peripheral circuit area
The gate electrode surface and source / drain regions of the
Constituent n+Of high-concentration impurity regions 22a and 22b
Is provided with a titanium silicide layer. This
Gate electrode 17 and n +Type high concentration impurity region 22
a, 22b the wiring resistance is reduced,
The operating characteristics of MOS transistors
It becomes possible. Also, in the manufacturing process, the peripheral circuit area
Forming a titanium silicide layer on the substrate
In this embodiment, only the circuit area is covered with a resist film.
Semiconductor device structure in Japan
Without the need for additional manufacturing processes.
It is possible to manufacture a semiconductor device in the form.
In this embodiment, the metal silicide layer is used.
Using a titanium silicide layer, but using Co
However, the same operation and effect can be obtained.
【００７０】（実施の形態２）次に、図７（Ａ）、
（Ｂ）を参照して、実施の形態２に基づく半導体装置に
ついて説明する。なお、図中上述した実施の形態１に基
づく半導体装置と同一部分には同一符号を付している。
また、図７において、（Ａ）は、メモリ回路領域におけ
るＭＯＳトランジスタの断面構造を示し、（Ｂ）は、周
辺回路領域におけるＭＯＳトランジスタの断面構造を示
している。(Embodiment 2) Next, FIG.
The semiconductor device according to the second embodiment will be described with reference to FIG. In the figure, the same parts as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals.
7A shows a cross-sectional structure of a MOS transistor in a memory circuit region, and FIG. 7B shows a cross-sectional structure of a MOS transistor in a peripheral circuit region.
【００７１】この実施の形態におけるメモリ回路領域の
ＭＯＳトランジスタと周辺回路領域のＭＯＳトランジス
タの構造を上述した実施の形態１におけるそれぞれの領
域のＭＯＳトランジスタと比較した場合、それぞれゲー
ト電極の構造が異なっている。When the structure of the MOS transistor in the memory circuit region and the structure of the MOS transistor in the peripheral circuit region in this embodiment are compared with the structure of the MOS transistor in each region in the first embodiment, the structures of the gate electrodes are different. I have.
【００７２】本実施の形態におけるメモリ回路領域にお
けるＭＯＳトランジスタのゲート電極は、ゲート絶縁膜
４、ポリシリコン層３１、タングステンシリサイド層３
２およびリンがドープされたアモルファスシリコン層３
３とを有している。ここで、アモルファスシリコン層３
３は、メモリ回路領域におけるゲート電極に必須ではな
く、後述する周辺回路領域のゲート電極を形成するとき
に用いられるもので、実質的には、ゲート絶縁膜４、ポ
リシリコン層３１およびタングステンシリサイド層３２
によりポリサイド構造からなるゲート電極を構成してい
る。The gate electrode of the MOS transistor in the memory circuit region according to the present embodiment includes a gate insulating film 4, a polysilicon layer 31, and a tungsten silicide layer 3.
2 and amorphous silicon layer 3 doped with phosphorus
And 3. Here, the amorphous silicon layer 3
Numeral 3 is not essential for the gate electrode in the memory circuit region, but is used when forming a gate electrode in a peripheral circuit region to be described later, and is substantially a gate insulating film 4, a polysilicon layer 31, and a tungsten silicide layer. 32
Constitutes a gate electrode having a polycide structure.
【００７３】一方、周辺回路領域のＭＯＳトランジスタ
のゲート電極は、ゲート絶縁膜４、ポリシリコン層３
４、タングステンシリサイド層３５、リンがドープされ
たアモルファスシリコン層３６およびチタンシリサイド
層３７とを有している。On the other hand, the gate electrode of the MOS transistor in the peripheral circuit region is formed by a gate insulating film 4, a polysilicon layer 3
4, a tungsten silicide layer 35, an amorphous silicon layer 36 doped with phosphorus, and a titanium silicide layer 37.
【００７４】ポリシリコン層３４とタングステンシリサ
イド層３５およびアモルファスシリコン層３６とチタン
シリサイド層３７とでそれぞれポリサイド構造を有し、
二重のポリサイド構造となっている。The polysilicon layer 34 and the tungsten silicide layer 35 and the amorphous silicon layer 36 and the titanium silicide layer 37 have a polycide structure, respectively.
It has a double polycide structure.
【００７５】ここで、アモルファスシリコン層３６は、
ポリシリコン層３４とタングステンシリサイド層３５と
からなるポリサイド構造の上にチタンシリサイド層３７
を形成するために必要となる。すなわち、チタンシリサ
イド層のポリサイド構造上での密着性を向上させるため
に用いられ、アモルファスシリコン層３６を設けること
で、密着性が良好なチタンシリサイド層３７をポリシリ
コン層３４とタングステンシリサイド層３５とからなる
ポリサイド構造の上に形成することができる。Here, the amorphous silicon layer 36
A titanium silicide layer 37 is formed on a polycide structure including a polysilicon layer 34 and a tungsten silicide layer 35.
Is required to form That is, the amorphous silicide layer 36 is used to improve the adhesion of the titanium silicide layer on the polycide structure. Can be formed on a polycide structure composed of
【００７６】なお、リンがドープされたアモルファスシ
リコン層を用いたが、ポリシリコン膜を用いても同様の
作用効果を得ることができる。Although an amorphous silicon layer doped with phosphorus is used, a similar effect can be obtained by using a polysilicon film.
【００７７】次に、上記構造よりなる半導体装置の製造
工程について図８（Ａ）、（Ｂ）８を参照して説明す
る。まず、実施の形態１における半導体装置で説明した
図２（Ａ）、（Ｂ）に示すプロセスと同様にしてｐウェ
ル１６、チャネルカットｐウェル２およびフィールド絶
縁膜３を形成する。Next, a manufacturing process of the semiconductor device having the above structure will be described with reference to FIGS. First, a p-well 16, a channel cut p-well 2, and a field insulating film 3 are formed in the same manner as in the process shown in FIGS. 2A and 2B described for the semiconductor device according to the first embodiment.
【００７８】次に、ｐ型シリコン半導体基板１の上全面
に、ポリシリコン層３１、３４を堆積し、このポリシリ
コン層３１、３４の上にタングステン層を形成し加熱処
理を行なう。その後、ポリシリコン層３１、３４上に残
存したタングステン層を除去した後、さらにリンがドー
プされたアモルファスシリコン層を堆積する。Next, polysilicon layers 31 and 34 are deposited on the entire upper surface of the p-type silicon semiconductor substrate 1, a tungsten layer is formed on the polysilicon layers 31 and 34, and heat treatment is performed. Then, after removing the tungsten layer remaining on the polysilicon layers 31 and 34, an amorphous silicon layer doped with phosphorus is further deposited.
【００７９】その後、フォトリソグラフィ技術を用いて
所定の形状にパターニングされたフォトレジストをマス
クにして、アモルファスシリコン層、タングステンシリ
サイド層、ポリシリコン層のパターニングを行なう。こ
れにより、メモリ回路領域にゲート絶縁膜４、ポリシリ
コン層３１、タングステンシリサイド層３２およびアモ
ルファスシリコン層３３からなるゲート電極が形成さ
れ、周辺回路領域にゲート絶縁膜４、ポリシリコン層３
４、タングステンシリサイド層３５およびアモルファス
シリコン層３６からなるゲート電極が形成される。Thereafter, the amorphous silicon layer, the tungsten silicide layer, and the polysilicon layer are patterned by using the photoresist patterned into a predetermined shape by using the photolithography technique as a mask. Thus, a gate electrode including the gate insulating film 4, the polysilicon layer 31, the tungsten silicide layer 32, and the amorphous silicon layer 33 is formed in the memory circuit region, and the gate insulating film 4, the polysilicon layer 3 is formed in the peripheral circuit region.
4. A gate electrode including the tungsten silicide layer 35 and the amorphous silicon layer 36 is formed.
【００８０】その後、実施の形態１と同様に、図４〜図
６に示す製造工程を経ることにより、図７に示す本実施
の形態における半導体装置が完成する。Thereafter, similarly to the first embodiment, the semiconductor device according to the present embodiment shown in FIG. 7 is completed through the manufacturing steps shown in FIGS.
【００８１】以上、この実施の形態２における半導体装
置およびその製造方法においては、実施の形態１におけ
る半導体装置と比べた場合、メモリ回路領域および周辺
回路領域におけるＭＯＳトランジスタのゲート電極の配
線抵抗が小さくなるため、それぞれの領域におけるＭＯ
Ｓトランジスタの動作特性をさらに向上させることが可
能となる。As described above, in the semiconductor device and the method of manufacturing the same according to the second embodiment, the wiring resistance of the gate electrode of the MOS transistor in the memory circuit region and the peripheral circuit region is smaller than that of the semiconductor device in the first embodiment. Therefore, MO in each area
The operating characteristics of the S transistor can be further improved.
【００８２】（実施の形態３）次に、図９を参照して、
実施の形態３に基づく半導体装置について説明する。な
お、図中上述した実施の形態１に基づく半導体装置と同
一部分には同一符号を付している。また、図９におい
て、（Ａ）はメモリ回路領域におけるＭＯＳトランジス
タの断面構造を示し、（Ｂ）は周辺回路領域におけるＭ
ＯＳトランジスタの断面構造を示している。(Embodiment 3) Next, referring to FIG.
A semiconductor device according to the third embodiment will be described. In the figure, the same parts as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals. 9A shows a cross-sectional structure of a MOS transistor in a memory circuit region, and FIG.
3 shows a cross-sectional structure of an OS transistor.
【００８３】本実施の形態におけるメモリ回路領域のＭ
ＯＳトランジスタと、周辺回路領域におけるＭＯＳトラ
ンジスタとの構造を上述した実施の形態１におけるそれ
ぞれのＭＯＳトランジスタと比較した場合、それぞれゲ
ート電極の構造が異なっている。In the present embodiment, M in the memory circuit area
When the structures of the OS transistor and the MOS transistor in the peripheral circuit region are compared with the respective MOS transistors in the above-described first embodiment, the structures of the gate electrodes are different.
【００８４】メモリ回路領域のＭＯＳトランジスタのゲ
ート電極は、ポリシリコン層５の上に、シリコン酸化膜
４２が形成されている。なお、このシリコン酸化膜４２
は、このゲート電極に必須ではなく、後述する周辺回路
領域のゲート電極を形成するときに用いられるもので、
実質的には、実施の形態１におけるメモリ回路領域のゲ
ートトランジスタと同一の構造を有している。The gate electrode of the MOS transistor in the memory circuit area has a silicon oxide film 42 formed on the polysilicon layer 5. The silicon oxide film 42
Is not essential for this gate electrode, and is used when forming a gate electrode in a peripheral circuit region described later.
It has substantially the same structure as the gate transistor in the memory circuit area in the first embodiment.
【００８５】一方、周辺回路領域のＭＯＳトランジスタ
のゲート電極は、ポリシリコン層１７の上に、シリコン
酸化膜４４が形成されている。したがって、周辺回路領
域におけるＭＯＳトランジスタは、実施の形態１におけ
る周辺回路領域のＭＯＳトランジスタと比較した場合
に、ゲート電極上に金属シリサイド層が形成されず、ソ
ース／ドレイン領域を構成するｎ+ 高濃度不純物領域２
２ａ，２２ｂの表面にのみチタンシリサイド層２１ａ，
２１ｂが形成されている。On the other hand, a silicon oxide film 44 is formed on the polysilicon layer 17 for the gate electrode of the MOS transistor in the peripheral circuit region. Therefore, when compared with the MOS transistor in the peripheral circuit region in the first embodiment, the MOS transistor in the peripheral circuit region does not have a metal silicide layer formed on the gate electrode, and has an n + high concentration forming the source / drain region. Impurity region 2
2a and 22b only on the surface of titanium silicide layer 21a,
21b is formed.
【００８６】ここで、上述した構造よりなるＭＯＳトラ
ンジスタを製造するためには、図１０に示すように、実
施の形態１で説明した図３に示すゲート電極５およびゲ
ート電極１７のパターニングに用いられるシリコン酸化
膜４２，４４を除去することなく残存させた状態で、そ
の後図４〜図６に示す工程を経ることにより製造するこ
とが可能である。Here, in order to manufacture a MOS transistor having the above-described structure, as shown in FIG. 10, it is used for patterning gate electrode 5 and gate electrode 17 shown in FIG. 3 described in the first embodiment. In a state where the silicon oxide films 42 and 44 are left without being removed, they can be manufactured through the steps shown in FIGS.
【００８７】以上、本実施の形態における半導体装置お
よびその製造方法は、図１に示す実施の形態１における
半導体装置の構造において、周辺回路領域におけるＭＯ
Ｓトランジスタのゲート電極の配線抵抗の向上が特に必
要でない場合において有効な構造である。ゲート電極を
パターニングするためのシリコン酸化膜を除去すること
なく残存させておくことで、ゲート電極上に金属シリサ
イド層を形成しない本実施の形態に基づく半導体装置を
容易に形成することが可能である。As described above, the semiconductor device and the method of manufacturing the same according to the present embodiment have the same structure as the semiconductor device according to the first embodiment shown in FIG.
This structure is effective when it is not particularly necessary to improve the wiring resistance of the gate electrode of the S transistor. By leaving the silicon oxide film for patterning the gate electrode without removing it, it is possible to easily form the semiconductor device according to the present embodiment in which the metal silicide layer is not formed on the gate electrode. .
【００８８】（実施の形態４）次に、図１１を参照し
て、実施の形態４に基づく半導体装置について説明す
る。なお、図中上述した実施の形態１に基づく半導体装
置と同一部分には同一符号を付している。また、図１１
において、（Ａ）はメモリ回路領域におけるＭＯＳトラ
ンジスタの断面構造を示し、（Ｂ）は周辺回路領域にお
けるＭＯＳトランジスタの断面構造を示している。(Fourth Embodiment) Next, a semiconductor device according to a fourth embodiment will be described with reference to FIG. In the figure, the same parts as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals. FIG.
2A shows a cross-sectional structure of a MOS transistor in a memory circuit region, and FIG. 2B shows a cross-sectional structure of a MOS transistor in a peripheral circuit region.
【００８９】本実施の形態におけるメモリ回路領域のＭ
ＯＳトランジスタと周辺回路領域のＭＯＳトランジスタ
の構造とを、上述した実施の形態２のそれぞれのＭＯＳ
トランジスタと比較した場合、本実施の形態におけるメ
モリ回路領域におけるＭＯＳトランジスタは、ゲート電
極を構成するゲート絶縁膜４、ポリシリコン層３１、タ
ングステンシリサイド層３２、アモルファスシリコン層
３３の上にシリコン酸化膜５４が形成されている。ここ
で、シリコン酸化膜５４は、メモリ回路領域におけるＭ
ＯＳトランジスタのゲート電極の動作には寄与しないた
め、実質的には実施の形態２におけるメモリ回路領域の
ＭＯＳトランジスタと同一の構造を有している。一方、
周辺回路領域におけるＭＯＳトランジスタにおいては、
ゲート絶縁膜４、ポリシリコン層３４、タングステンシ
リサイド層３５およびアモルファスシリコン層３６の上
にシリコン酸化膜５８が形成されている。したがって、
図７（Ｂ）に示す実施の形態２における半導体装置の周
辺回路領域におけるＭＯＳトランジスタのゲート電極と
比較した場合、チタンシリサイド層が形成されていな
い。In the present embodiment, M in the memory circuit area
The structure of the OS transistor and the MOS transistor in the peripheral circuit region are the same as those of the MOS transistor of the second embodiment.
Compared with the transistor, the MOS transistor in the memory circuit region in the present embodiment has a silicon oxide film 54 on the gate insulating film 4, the polysilicon layer 31, the tungsten silicide layer 32, and the amorphous silicon layer 33 constituting the gate electrode. Are formed. Here, the silicon oxide film 54 has a thickness of M in the memory circuit region.
Since it does not contribute to the operation of the gate electrode of the OS transistor, it has substantially the same structure as the MOS transistor in the memory circuit region in the second embodiment. on the other hand,
In the MOS transistor in the peripheral circuit area,
A silicon oxide film 58 is formed on gate insulating film 4, polysilicon layer 34, tungsten silicide layer 35, and amorphous silicon layer 36. Therefore,
When compared with the gate electrode of the MOS transistor in the peripheral circuit region of the semiconductor device in Embodiment 2 shown in FIG. 7B, no titanium silicide layer is formed.
【００９０】上述した構造よりなるＭＯＳトランジスタ
を製造するためには、図１２に示すように、実施の形態
２で説明した図８（Ａ），（Ｂ）に示すゲート電極をパ
ターニングするために用いられるシリコン酸化膜５４，
５８を除去することなく残存させて、実施の形態２と同
様の工程を経ることにより製造することができる。In order to manufacture a MOS transistor having the above-described structure, as shown in FIG. 12, it is used for patterning the gate electrode shown in FIGS. 8A and 8B described in the second embodiment. Silicon oxide film 54,
It can be manufactured by leaving the 58 without removing it and going through the same steps as in the second embodiment.
【００９１】以上、本実施の形態における半導体装置お
よびその製造方法においては、実施の形態２に示す半導
体装置の構造において、周辺回路領域のゲート電極に金
属シリサイド層を特に必要としない場合には有効な構造
である。ゲート電極をパターニングするためのシリコン
酸化膜を残存させておくことのみで容易に形成すること
が可能となる。As described above, the semiconductor device and the method of manufacturing the same according to the present embodiment are effective when the metal silicide layer is not particularly required for the gate electrode in the peripheral circuit region in the structure of the semiconductor device shown in the second embodiment. Structure. It can be easily formed only by leaving a silicon oxide film for patterning the gate electrode.
【００９２】なお、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなく、特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。It should be noted that the embodiments disclosed this time are illustrative in all aspects and are not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００９３】[0093]
【発明の効果】この発明に基づいた半導体装置によれ
ば、メモリ回路領域における第１ＭＯＳトランジスタの
第１ソース／ドレイン領域は単一の不純物領域から形成
され、周辺回路領域における第２ＭＯＳトランジスタの
第２ソース／ドレイン領域の表面には第１金属シリサイ
ド層が設けられている。したがって、この発明に基づく
半導体装置は、メモリ回路領域の第１ＭＯＳトランジス
タと周辺回路領域の第２ＭＯＳトランジスタとの構造が
異なっている。According to the semiconductor device of the present invention, the first source / drain region of the first MOS transistor in the memory circuit region is formed from a single impurity region, and the second source / drain region of the second MOS transistor in the peripheral circuit region is formed. A first metal silicide layer is provided on the surface of the source / drain region. Therefore, in the semiconductor device according to the present invention, the structure of the first MOS transistor in the memory circuit region is different from the structure of the second MOS transistor in the peripheral circuit region.
【００９４】これにより、メモリ回路領域の第１ＭＯＳ
トランジスタの第１ソース／ドレイン領域には金属シリ
サイド層が形成されていないため、金属シリサイド層を
形成するときに生じる合金反応に基づく引張り応力によ
る結晶欠陥および金属シリサイド層の第１ソース／ドレ
イン領域の突き破りが生じないため、従来問題となって
いた接合リークの増大によるメモリ回路の特性の低下を
回避することができる。Thus, the first MOS in the memory circuit area
Since a metal silicide layer is not formed in the first source / drain region of the transistor, crystal defects due to tensile stress based on an alloy reaction generated when the metal silicide layer is formed, and defects in the first source / drain region of the metal silicide layer. Since the breakthrough does not occur, it is possible to avoid a decrease in the characteristics of the memory circuit due to an increase in the junction leak, which has conventionally been a problem.
【００９５】一方、周辺回路領域における第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域には、第１金属
シリサイド層が設けられているため、第２ソース／ドレ
イン領域の配線抵抗が小さくなるとともに、寄生容量特
に接合容量の低減化を図り、周辺回路におけるＭＯＳト
ランジスタの動作特性の向上を実現することが可能とな
る。On the other hand, since the first metal silicide layer is provided in the second source / drain region of the second MOS transistor in the peripheral circuit region, the wiring resistance of the second source / drain region is reduced and the parasitic capacitance is reduced. In particular, it is possible to reduce the junction capacitance and improve the operating characteristics of the MOS transistor in the peripheral circuit.
【００９６】また、好ましくは、上記第２ソース／ドレ
イン領域の表面に第１金属シリサイド層を有する上記第
２ＭＯＳトランジスタの上記第２ゲート電極は、表面に
第２金属シリサイド層を有する第１ポリサイド構造であ
る。Preferably, the second gate electrode of the second MOS transistor having a first metal silicide layer on the surface of the second source / drain region has a first polycide structure having a second metal silicide layer on the surface. It is.
【００９７】このように、第２ＭＯＳトランジスタの第
２ゲート電極を第１ポリサイド構造とすることにより、
第２ゲート電極の配線抵抗が低下し、さらに周辺回路領
域におけるＭＯＳトランジスタの動作特性の向上を図る
ことが可能となる。As described above, when the second gate electrode of the second MOS transistor has the first polycide structure,
The wiring resistance of the second gate electrode is reduced, and the operating characteristics of the MOS transistor in the peripheral circuit region can be improved.
【００９８】また、さらに好ましくは、上記第１ゲート
電極は、表面に第３金属シリサイド層を有する第２ポリ
サイド構造を有している。[0098] More preferably, the first gate electrode has a second polycide structure having a third metal silicide layer on the surface.
【００９９】このように、メモリ回路領域における第１
ＭＯＳトランジスタの第１ゲート電極を第２ポリサイド
構造とすることにより、第１ゲート電極の配線抵抗を小
さくすることが可能となる。その結果、メモリ回路領域
における第１ＭＯＳトランジスタの動作特性の向上を図
ることが可能となる。Thus, the first in the memory circuit area
When the first gate electrode of the MOS transistor has the second polycide structure, the wiring resistance of the first gate electrode can be reduced. As a result, it is possible to improve the operation characteristics of the first MOS transistor in the memory circuit area.
【０１００】また、さらに好ましくは、第２ソース／ド
レイン領域の表面に第１金属シリサイド層を有する上記
第２ＭＯＳトランジスタの第２ゲート電極は、表面に第
４金属シリサイド層を有する第３ポリサイド構造をさら
に有している。More preferably, the second gate electrode of the second MOS transistor having the first metal silicide layer on the surface of the second source / drain region has a third polycide structure having the fourth metal silicide layer on the surface. Have more.
【０１０１】このように、第２ＭＯＳトランジスタの第
１ポリサイド構造の上にさらに第３ポリサイド構造を設
けることにより、第２ＭＯＳトランジスタの第２ゲート
電極の配線抵抗がさらに小さくなり、周辺回路領域にお
ける第２ＭＯＳトランジスタの動作特性のさらなる向上
を図ることが可能となる。As described above, by further providing the third polycide structure on the first polycide structure of the second MOS transistor, the wiring resistance of the second gate electrode of the second MOS transistor is further reduced, and the second MOS transistor in the peripheral circuit region is formed. It is possible to further improve the operation characteristics of the transistor.
【０１０２】次に、この発明に基づいた半導体装置の製
造方法によれば、メモリ回路領域の第１ＭＯＳトランジ
スタと周辺回路領域の第２ＭＯＳトランジスタとの構造
を異ならせることができる。つまり、メモリ回路領域の
第１ＭＯＳトランジスタの第１ソース／ドレイン領域に
は、金属シリサイド層が形成されないため、従来問題と
なっていた結晶欠陥の発生や、金属シリサイド層の第１
ソース／ドレイン領域の突き破りに基づく接合リークの
発生によるメモリ回路の特性の低下を回避することが可
能となる。Next, according to the method of manufacturing a semiconductor device according to the present invention, the structure of the first MOS transistor in the memory circuit region and the structure of the second MOS transistor in the peripheral circuit region can be made different. That is, since the metal silicide layer is not formed in the first source / drain region of the first MOS transistor in the memory circuit region, the occurrence of crystal defects, which has conventionally been a problem, or the first
It is possible to avoid a decrease in the characteristics of the memory circuit due to the occurrence of a junction leak based on the penetration of the source / drain regions.
【０１０３】一方、周辺回路領域における第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域には第１金属シ
リサイド層が形成されるため、第２ソース／ドレイン領
域の配線抵抗が小さくなるとともに、寄生容量特に接合
容量の低減化を図り、周辺回路領域におけるＭＯＳトラ
ンジスタの動作特性の向上を実現することが可能とな
る。On the other hand, since the first metal silicide layer is formed in the second source / drain region of the second MOS transistor in the peripheral circuit region, the wiring resistance of the second source / drain region is reduced, and the parasitic capacitance, especially the junction It is possible to reduce the capacitance and improve the operation characteristics of the MOS transistor in the peripheral circuit region.
【０１０４】また、上記導電層を形成する工程は、シリ
コン層を形成する工程を含んでいる。この工程を含むこ
とにより、上記第２ゲート電極をポリサイド構造にする
ことが可能となり、上記第２ゲート電極の配線抵抗を低
下させることが可能となる。その結果、周辺回路領域に
おける第２ＭＯＳトランジスタの動作特性の向上を図る
ことが可能となる。The step of forming the conductive layer includes a step of forming a silicon layer. By including this step, the second gate electrode can have a polycide structure, and the wiring resistance of the second gate electrode can be reduced. As a result, the operation characteristics of the second MOS transistor in the peripheral circuit region can be improved.
【０１０５】また、上記導電層を形成する工程は、第１
シリコン層を形成する工程と、この第１シリコン層の上
に高融点金属層を形成する工程と、この高融点金属層を
形成した後に加熱処理を行ない、上記ポリシリコン層の
上層に金属シリサイド層を形成する工程と、この金属シ
リサイド層の上に第２シリコン層を形成する工程とを含
んでいる。Further, the step of forming the conductive layer is performed in the first step.
Forming a silicon layer, forming a refractory metal layer on the first silicon layer, performing heat treatment after forming the refractory metal layer, and forming a metal silicide layer on the polysilicon layer. And a step of forming a second silicon layer on the metal silicide layer.
【０１０６】上記工程を含むことによって、上記第１ゲ
ート電極および上記第２ゲート電極は、それぞれポリサ
イド構造となり、上記第１ゲート電極および上記第２ゲ
ート電極の配線抵抗を低下させることが可能となる。そ
の結果、メモリ回路領域における第１ＭＯＳトランジス
タおよび周辺回路領域における第２ＭＯＳトランジスタ
の動作特性の向上を図ることが可能となる。By including the above steps, the first gate electrode and the second gate electrode have a polycide structure, respectively, so that the wiring resistance of the first gate electrode and the second gate electrode can be reduced. . As a result, it is possible to improve the operation characteristics of the first MOS transistor in the memory circuit area and the second MOS transistor in the peripheral circuit area.
【０１０７】また、好ましくは、上記第１金属シリサイ
ド層を形成する工程は、上記第２ゲート電極をパターニ
ングした後、上記第２絶縁膜を残存させておくことによ
り、上記１対の第２高濃度不純物領域の表面にのみ第１
金属シリサイド層を形成する工程を含んでいる。Preferably, in the step of forming the first metal silicide layer, the second gate electrode is patterned and then the second insulating film is left, so that the pair of second metal silicide layers is left. Only on the surface of the impurity region
Forming a metal silicide layer.
【０１０８】これにより、周辺回路領域における第２ソ
ース／ドレイン領域にのみ第１金属シリサイド層が形成
され、周辺回路領域における第２ＭＯＳトランジスタの
第２ソース／ドレイン領域の配線抵抗を低下させるとと
もに、寄生容量特に接合容量の低減化を図ることが可能
となる。これにより、周辺回路領域の第２ＭＯＳトラン
ジスタの動作特性を向上させることが可能となる。As a result, the first metal silicide layer is formed only in the second source / drain region in the peripheral circuit region, and the wiring resistance of the second source / drain region of the second MOS transistor in the peripheral circuit region is reduced and the parasitic resistance is reduced. It is possible to reduce the capacitance, particularly the junction capacitance. This makes it possible to improve the operation characteristics of the second MOS transistor in the peripheral circuit area.
【０１０９】また、好ましくは、上記第１金属シリサイ
ド層を形成する工程は、上記第２ゲート電極をパターニ
ングした後に、上記第２絶縁膜を除去し、上記第２ゲー
ト電極の上にも上記高融点金属層を形成し、上記加熱処
理を行なうことにより、上記第２ゲート電極の上に第２
金属シリサイド層を同時に形成する工程を含んでいる。Preferably, in the step of forming the first metal silicide layer, the second insulating film is removed after patterning the second gate electrode, and the high-level metal silicide layer is also formed on the second gate electrode. By forming a melting point metal layer and performing the above-described heat treatment, a second layer is formed on the second gate electrode.
And forming a metal silicide layer simultaneously.
【０１１０】これにより、周辺回路領域の第２ＭＯＳト
ランジスタの第２ソース／ドレイン領域の配線抵抗を下
げるだけでなく、第２ゲート電極の配線抵抗も低下さ
れ、周辺回路領域の第２ＭＯＳトランジスタの動作特性
のさらなる向上を図ることが可能となる。Thus, not only the wiring resistance of the second source / drain region of the second MOS transistor in the peripheral circuit region is reduced, but also the wiring resistance of the second gate electrode is reduced, and the operating characteristics of the second MOS transistor in the peripheral circuit region are reduced. Can be further improved.
【図１】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域のＭＯＳトランジス
タの構造を示す断面図であり、（Ｂ）は、この発明に基
づく実施の形態１における半導体装置の周辺回路領域の
ＭＯＳトランジスタの構造を示す断面図である。FIG. 1A is a cross-sectional view illustrating a structure of a MOS transistor in a memory circuit region of a semiconductor device according to a first embodiment of the present invention, and FIG. FIG. 3 is a cross-sectional view illustrating a structure of a MOS transistor in a peripheral circuit region of a semiconductor device.
【図２】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域の第１製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態１における半導体装置の周辺回路領域の第１製造工程
を示す断面図である。FIG. 2A is a cross-sectional view showing a first manufacturing step of a memory circuit region of a semiconductor device according to the first embodiment of the present invention, and FIG. 2B is a sectional view showing the first embodiment of the present invention; FIG. 10 is a cross-sectional view showing a first manufacturing step of a peripheral circuit region of the semiconductor device.
【図３】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域の第２製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態１における半導体装置の周辺回路領域の第２製造工程
を示す断面図である。FIG. 3A is a sectional view showing a second manufacturing step of the memory circuit region of the semiconductor device according to the first embodiment of the present invention, and FIG. 3B is a sectional view showing the first embodiment of the present invention; FIG. 14 is a cross-sectional view showing a second manufacturing step of the peripheral circuit region of the semiconductor device.
【図４】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域の第３製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態１における半導体装置の周辺回路領域の第３製造工程
を示す断面図である。FIG. 4A is a cross-sectional view showing a third manufacturing step of the memory circuit region of the semiconductor device according to the first embodiment of the present invention, and FIG. 4B is a sectional view showing the third embodiment of the present invention; FIG. 14 is a cross-sectional view showing a third manufacturing step of the peripheral circuit region of the semiconductor device.
【図５】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域の第４製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態１における半導体装置の周辺回路領域の第４製造工程
を示す断面図である。FIG. 5A is a sectional view showing a fourth manufacturing step of the memory circuit region of the semiconductor device according to the first embodiment of the present invention, and FIG. 5B is a sectional view showing the fourth embodiment of the present invention; FIG. 14 is a sectional view illustrating a fourth manufacturing step of the peripheral circuit region of the semiconductor device.
【図６】 （Ａ）は、この発明に基づく実施の形態１に
おける半導体装置のメモリ回路領域の第５製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態１における半導体装置の周辺回路領域の第５製造工程
を示す断面図である。FIG. 6A is a sectional view showing a fifth manufacturing step of the memory circuit region of the semiconductor device according to the first embodiment of the present invention, and FIG. 6B is a sectional view showing the fifth embodiment of the present invention; FIG. 14 is a cross-sectional view showing a fifth manufacturing step of the peripheral circuit region of the semiconductor device.
【図７】 （Ａ）は、この発明に基づく実施の形態２に
おける半導体装置のメモリ回路領域のＭＯＳトランジス
タの構造を示す断面図であり、（Ｂ）は、この発明に基
づく実施の形態１における半導体装置の周辺回路領域の
ＭＯＳトランジスタの構造を示す断面図である。FIG. 7A is a sectional view showing a structure of a MOS transistor in a memory circuit region of a semiconductor device according to a second embodiment of the present invention, and FIG. 7B is a sectional view showing a structure of the first embodiment according to the present invention; FIG. 3 is a cross-sectional view illustrating a structure of a MOS transistor in a peripheral circuit region of a semiconductor device.
【図８】 （Ａ）は、この発明に基づく実施の形態２に
おける半導体装置のメモリ回路領域の第２製造工程を示
す断面図であり、（Ｂ）は、この発明に基づく実施の形
態２における半導体装置の周辺回路領域の第２製造工程
を示す断面図である。FIG. 8A is a cross-sectional view showing a second manufacturing step of the memory circuit region of the semiconductor device according to the second embodiment of the present invention, and FIG. 8B is a sectional view showing the second embodiment of the present invention; FIG. 14 is a cross-sectional view showing a second manufacturing step of the peripheral circuit region of the semiconductor device.
【図９】 （Ａ）は、この発明に基づく実施の形態３に
おける半導体装置のメモリ回路領域のＭＯＳトランジス
タの構造を示す断面図であり、（Ｂ）は、この発明に基
づく実施の形態３における半導体装置の周辺回路領域の
ＭＯＳトランジスタの構造を示す断面図である。FIG. 9A is a cross-sectional view showing a structure of a MOS transistor in a memory circuit region of a semiconductor device according to a third embodiment of the present invention, and FIG. FIG. 3 is a cross-sectional view illustrating a structure of a MOS transistor in a peripheral circuit region of a semiconductor device.
【図１０】 （Ａ）は、この発明に基づく実施の形態３
における半導体装置のメモリ回路領域の第２製造工程を
示す断面図であり、（Ｂ）は、この発明に基づく実施の
形態３における半導体装置の周辺回路領域の第２製造工
程を示す断面図である。FIG. 10A shows a third embodiment based on the present invention.
FIG. 13B is a cross-sectional view showing a second manufacturing step of the memory circuit region of the semiconductor device in FIG. 12B, and FIG. 12B is a cross-sectional view showing the second manufacturing step of the peripheral circuit region of the semiconductor device in the third embodiment based on the present invention; .
【図１１】 （Ａ）は、この発明に基づく実施の形態４
における半導体装置のメモリ回路領域のＭＯＳトランジ
スタの構造を示す断面図であり、（Ｂ）は、この発明に
基づく実施の形態４における半導体装置の周辺回路領域
のＭＯＳトランジスタの構造を示す断面図である。FIG. 11A shows a fourth embodiment based on the present invention.
FIG. 14B is a cross-sectional view showing the structure of the MOS transistor in the memory circuit region of the semiconductor device in FIG. 14B, and FIG. 14B is a cross-sectional view showing the structure of the MOS transistor in the peripheral circuit region of the semiconductor device in the fourth embodiment according to the present invention; .
【図１２】 （Ａ）は、この発明に基づく実施の形態４
における半導体装置のメモリ回路領域の第２製造工程を
示す断面図であり、（Ｂ）は、この発明に基づく実施の
形態４における半導体装置の周辺回路領域の第２製造工
程を示す断面図である。FIG. 12A is a fourth embodiment based on the present invention.
FIG. 14B is a cross-sectional view showing a second manufacturing step of the memory circuit region of the semiconductor device in FIG. 12B, and FIG. 12B is a cross-sectional view showing the second manufacturing step of the peripheral circuit region of the semiconductor device in the fourth embodiment based on the present invention; .
【図１３】 ＤＲＡＭ領域とＡＳＩＣ領域とを１つのチ
ップに載せた場合の模式図である。FIG. 13 is a schematic diagram when a DRAM area and an ASIC area are mounted on one chip.
【図１４】 従来技術におけるメモリ回路領域のＭＯＳ
トランジスタの構造を示す断面図である。FIG. 14 shows a MOS in a memory circuit area according to the related art.
FIG. 3 is a cross-sectional view illustrating a structure of a transistor.
【図１５】 従来技術におけるＭＯＳトランジスタの問
題点を説明するための第１の図である。FIG. 15 is a first diagram for describing a problem of a MOS transistor in the related art.
【図１６】 従来技術におけるＭＯＳトランジスタの問
題点を説明するための第２の図である。FIG. 16 is a second diagram for describing a problem of the MOS transistor in the related art.
１ ｐ型シリコン半導体基板、２ ｐ型チャネルカット
層、３，２３ フィールド絶縁膜、４ ゲート絶縁膜、
５，１７ ゲート電極、６ ｎ- 型ソース領域、７ ｎ
- 型ドレイン領域、８，１１，１５，２４，２５，２６
層間絶縁膜、９ ポリシリコン膜、１０ タングステ
ンシリサイド膜、１２ ストレージノード、１３ 誘電
体膜、１４ セルプレート、１６ ｐウェル、１８，２
１ａ，２１ｂチタンシリサイド膜、１９ サイドウォー
ル絶縁膜、２０ａ，２０ｂ ｎ-型低濃度不純物領域、
２２ａ，２２ｂ ｎ+ 型高濃度不純物領域。1 p-type silicon semiconductor substrate, 2 p-type channel cut layer, 3, 23 field insulating film, 4 gate insulating film,
5, 17 gate electrode, 6 n - type source region, 7 n
- type drain region, 8,11,15,24,25,26
Interlayer insulating film, 9 polysilicon film, 10 tungsten silicide film, 12 storage node, 13 dielectric film, 14 cell plate, 16 p-well, 18, 2
1a, 21b titanium silicide film, 19 sidewall insulating film, 20a, 20b n - type low concentration impurity region,
22a, 22b n + type high concentration impurity regions.
Claims (11)
域と周辺回路領域とを備え、前記メモリ回路領域は、前
記半導体基板の上にゲート絶縁膜を介在して設けられる
第１ゲート電極および前記半導体基板の主表面に形成さ
れ単一の不純物領域のみからなる第１ソース／ドレイン
領域を有する第１ＭＯＳトランジスタを複数含み、前記
周辺回路領域は、前記半導体基板の上にゲート絶縁膜を
介在して設けられる第２ゲート電極および前記半導体基
板の主表面に形成される第２ソース／ドレイン領域を有
する第２ＭＯＳトランジスタを複数含む半導体装置であ
って、 前記周辺回路領域は、前記第２ソース／ドレイン領域の
表面に第１金属シリサイド層を有する前記第２ＭＯＳト
ランジスタを含む、半導体装置。1. A semiconductor device comprising: a memory circuit region and a peripheral circuit region on a same semiconductor substrate, wherein the memory circuit region has a first gate electrode provided on the semiconductor substrate with a gate insulating film interposed therebetween; A plurality of first MOS transistors formed on a main surface of the semiconductor substrate and having first source / drain regions consisting of only a single impurity region, wherein the peripheral circuit region has a gate insulating film interposed on the semiconductor substrate; A plurality of second MOS transistors each having a second gate electrode provided and a second source / drain region formed on a main surface of the semiconductor substrate, wherein the peripheral circuit region includes the second source / drain A semiconductor device including the second MOS transistor having a first metal silicide layer on a surface of a region.
第１金属シリサイド層を有する前記第２ＭＯＳトランジ
スタの前記第２ゲート電極は、表面に第２金属シリサイ
ド層を有する第１ポリサイド構造である、請求項１に記
載の半導体装置。2. The second gate electrode of the second MOS transistor having a first metal silicide layer on a surface of the second source / drain region has a first polycide structure having a second metal silicide layer on a surface. The semiconductor device according to claim 1.
シリサイド層を有する第２ポリサイド構造である、請求
項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein said first gate electrode has a second polycide structure having a third metal silicide layer on a surface.
第１金属シリサイド層を有する前記第２ＭＯＳトランジ
スタの前記第２ゲート電極は、表面に第４金属シリサイ
ド層を有する第３ポリサイド構造をさらに有する、請求
項３に記載の半導体装置。4. The second gate electrode of the second MOS transistor having a first metal silicide layer on a surface of the second source / drain region, further comprising a third polycide structure having a fourth metal silicide layer on a surface. The semiconductor device according to claim 3.
域と周辺回路領域とを備え、前記メモリ回路領域は、前
記半導体基板の上にゲート絶縁膜を介在して設けられる
第１ゲート電極および前記半導体基板の主表面に形成さ
れ単一の不純物領域のみからなる第１ソース／ドレイン
領域を有する第１ＭＯＳトランジスタを複数含み、前記
周辺回路領域は前記半導体基板の上にゲート絶縁膜を介
在して設けられる第２ゲート電極および前記半導体基板
の主表面に形成される第２ソース／ドレイン領域を有す
る第２ＭＯＳトランジスタを複数含む半導体装置の製造
方法であって、 前記半導体基板の主表面上に第１絶縁膜を形成し、その
後、この第１絶縁膜の上に導電層を形成する工程と、 前記導電層の上に所定のパターン形状を有する第２絶縁
膜を形成した後、この第２絶縁膜をマスクにして前記導
電層のパターニングを行ない、前記メモリ回路領域に第
１ゲート電極および前記周辺回路領域に第２ゲート電極
を形成する工程と、 前記第１ゲート電極および前記第２ゲート電極をマスク
にして、前記半導体基板の表面に不純物を導入し、前記
メモリ回路領域に低濃度の不純物領域からなる前記第１
ソース／ドレイン領域を形成し、前記周辺回路領域に前
記第２ソース／ドレイン領域を構成する１対の第１低濃
度不純物領域を形成する工程と、 前記半導体基板の全面を第３絶縁膜で覆う工程と、 前記周辺回路領域が露出するように、前記メモリ領域の
みをレジスト膜で覆う工程と、 前記第３絶縁膜を異方性エッチングすることにより、前
記周辺回路領域の前記第２ゲート電極の側壁にサイドウ
ォール絶縁膜を形成する工程と、 前記第２ゲート電極および前記サイドウォール絶縁膜を
マスクにして前記半導体基板の表面に不純物を導入し、
前記周辺回路領域に前記１対の低濃度不純物領域ととも
に前記第２ソース／ドレイン領域を構成する１対の第２
高濃度不純物領域を形成する工程と、 前記周辺回路領域の少なくとも前記１対の第２高濃度不
純物領域の上に高融点金属層を形成し、加熱処理を行な
うことにより、少なくとも前記１対の第２高濃度不純物
領域の表面に第１金属シリサイド層を形成する工程と、
を備える、半導体装置の製造方法。5. A memory circuit region and a peripheral circuit region on the same semiconductor substrate, wherein the memory circuit region has a first gate electrode provided on the semiconductor substrate with a gate insulating film interposed therebetween. A plurality of first MOS transistors formed on a main surface of the semiconductor substrate and having first source / drain regions consisting of only a single impurity region, wherein the peripheral circuit region is provided on the semiconductor substrate with a gate insulating film interposed therebetween; A method of manufacturing a semiconductor device including a plurality of second MOS transistors having a second gate electrode provided and a second source / drain region formed on a main surface of the semiconductor substrate, wherein a first MOS transistor is provided on the main surface of the semiconductor substrate. Forming an insulating film and then forming a conductive layer on the first insulating film; and forming a second insulating film having a predetermined pattern on the conductive layer. Forming a first gate electrode in the memory circuit region and a second gate electrode in the peripheral circuit region by patterning the conductive layer using the second insulating film as a mask; Impurities are introduced into the surface of the semiconductor substrate using the electrode and the second gate electrode as a mask, and the first circuit comprising a low-concentration impurity region is formed in the memory circuit region.
Forming source / drain regions and forming a pair of first low-concentration impurity regions constituting the second source / drain regions in the peripheral circuit region; and covering the entire surface of the semiconductor substrate with a third insulating film A step of covering only the memory region with a resist film so that the peripheral circuit region is exposed; and an anisotropic etching of the third insulating film to form a second gate electrode of the peripheral circuit region. Forming a sidewall insulating film on a side wall; introducing an impurity into a surface of the semiconductor substrate using the second gate electrode and the sidewall insulating film as a mask;
A pair of second source / drain regions forming the second source / drain region in the peripheral circuit region together with the pair of low-concentration impurity regions.
Forming a high-concentration impurity region; forming a high-melting-point metal layer on at least the pair of second high-concentration impurity regions in the peripheral circuit region; (2) forming a first metal silicide layer on the surface of the high concentration impurity region;
A method for manufacturing a semiconductor device, comprising:
導体装置の製造方法。6. The method according to claim 5, wherein the step of forming the conductive layer includes the step of forming a silicon layer.
程は、 前記第２ゲート電極をパターニングした後に、前記第２
絶縁膜を除去し、前記第２ゲート電極の上にも前記高融
点金属層を形成し、前記加熱処理を行なうことにより、
前記第２ゲート電極の上に第２金属シリサイド層を同時
に形成する工程を含む、請求項６に記載の半導体装置の
製造方法。7. The step of forming the first metal silicide layer comprises: patterning the second gate electrode;
Removing the insulating film, forming the refractory metal layer also on the second gate electrode, and performing the heat treatment,
The method of manufacturing a semiconductor device according to claim 6, further comprising a step of simultaneously forming a second metal silicide layer on the second gate electrode.
程は、 前記第２ゲート電極をパターニングした後に、前記第２
絶縁膜を残存させておくことにより、前記１対の第２高
濃度不純物領域の表面にのみ前記第１金属シリサイド層
を形成する、請求項６に記載の半導体装置の製造方法。8. The method of forming the first metal silicide layer, comprising: patterning the second gate electrode;
7. The method according to claim 6, wherein the first metal silicide layer is formed only on surfaces of the pair of second high-concentration impurity regions by leaving an insulating film.
と、 この高融点金属層を形成した後に加熱処理を行ない、前
記第１シリコン層の上層に金属シリサイド層を形成する
工程と、 この金属シリサイド層の上に第２シリコン層を形成する
工程と、を含む、請求項５に記載の半導体装置の製造方
法。9. The step of forming the conductive layer includes: forming a first silicon layer; forming a refractory metal layer on the first silicon layer; and forming the refractory metal layer on the first silicon layer. 6. The semiconductor according to claim 5, comprising: a step of performing a heat treatment later to form a metal silicide layer on the first silicon layer; and a step of forming a second silicon layer on the metal silicide layer. Device manufacturing method.
工程は、 前記第２ゲート電極をパターニングした後に前記第２絶
縁膜を除去し、前記第２ゲート電極の上にも前記高融点
金属層を形成し、前記加熱処理を行なうことにより前記
第２ゲート電極の上に第２金属シリサイド層を同時に形
成する工程を含む、請求項９に記載の半導体装置の製造
方法。10. The step of forming the first metal silicide layer comprises: removing the second insulating film after patterning the second gate electrode, and forming the refractory metal layer on the second gate electrode. The method of manufacturing a semiconductor device according to claim 9, further comprising a step of forming and simultaneously forming a second metal silicide layer on the second gate electrode by performing the heat treatment.
工程は、 前記第２ゲート電極をパターニングした後、前記第２絶
縁膜を残存させておくことにより、前記１対の第２高濃
度不純物領域の表面にのみ前記第１金属シリサイド層を
形成する、請求項９に記載の半導体装置の製造方法。11. The step of forming the first metal silicide layer comprises: patterning the second gate electrode, and leaving the second insulating film, thereby forming the pair of second high-concentration impurity regions. The method according to claim 9, wherein the first metal silicide layer is formed only on the surface of the semiconductor device.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9071645A JPH10270568A (en) | 1997-03-25 | 1997-03-25 | Semiconductor device and its manufacture |
| KR1019970047520A KR19980079367A (en) | 1997-03-25 | 1997-09-18 | Semiconductor device and manufacturing method thereof |
| DE19742616A DE19742616A1 (en) | 1997-03-25 | 1997-09-26 | Semiconductor memory device |
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|---|---|---|---|
| JP9071645A JPH10270568A (en) | 1997-03-25 | 1997-03-25 | Semiconductor device and its manufacture |
Publications (1)
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|---|---|
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Family Applications (1)
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|---|---|---|---|
| JP9071645A Withdrawn JPH10270568A (en) | 1997-03-25 | 1997-03-25 | Semiconductor device and its manufacture |
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| Country | Link |
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| KR (1) | KR19980079367A (en) |
| DE (1) | DE19742616A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333222B1 (en) | 1999-03-17 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1997
- 1997-03-25 JP JP9071645A patent/JPH10270568A/en not_active Withdrawn
- 1997-09-18 KR KR1019970047520A patent/KR19980079367A/en not_active Application Discontinuation
- 1997-09-26 DE DE19742616A patent/DE19742616A1/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333222B1 (en) | 1999-03-17 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19742616A1 (en) | 1998-10-01 |
| KR19980079367A (en) | 1998-11-25 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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