JPH10256391A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH10256391A
JPH10256391A JP9052668A JP5266897A JPH10256391A JP H10256391 A JPH10256391 A JP H10256391A JP 9052668 A JP9052668 A JP 9052668A JP 5266897 A JP5266897 A JP 5266897A JP H10256391 A JPH10256391 A JP H10256391A
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JP
Japan
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film
oxide film
thickness
concentration
chlorine
Prior art date
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Withdrawn
Application number
JP9052668A
Other languages
Japanese (ja)
Inventor
慎二 ▲葛▼谷
Shinji Kuzutani
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To control the thickness of some local areas of an oxide film to be formed in a semiconductor device to any one in a one-time oxidation process by doping chlorine in the oxide film and making a heat treatment so that the concentration of fluorine in a conductor film formed on the oxide film may be different in some local areas. SOLUTION: On a semiconductor substrate 1, oxide films 4, 5 containing chlorine are formed. Then, a conductor film 8 which has a different fluorine concentration in some local areas is formed on the oxide films 4, 5 and then a heat treatment is conducted to control the thickness of the oxide films 4, 5 so that some local area may have different thickness form the other area. Dissociation energy of a Si-O bond is 622kJ/mol and that of a Si-Cl bond is 386kJ/mol. So, if chlorine is preliminarily doped in the oxide films 4, 5, fluorine implanted afterward cuts a Si-Cl bond and forms a Si-F bond easily. Therefore, the thickness of the oxide films can be increased good enough to control the thickness of some local areas of the films to any one.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、MOS型半導体装置にお
けるゲート酸化膜の膜厚の局所的制御方法に特徴のある
半導体装置の製造方法に関するものである。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device characterized by a method for locally controlling the thickness of a gate oxide film in a MOS type semiconductor device. is there.

【0002】[0002]

【従来の技術】半導体装置の製造工程においては、配線
層や電極、或いは、絶縁層の形成のために半導体基板上
への薄膜の成長プロセスが繰り返されており、特に、M
OS型半導体装置においては、一つのチップ内に機能の
異なる複数のMOSFETを構成するために、機能の異
なるMOSFET毎にゲート酸化膜の膜厚を変えること
が必要になり、そのために、さらに多くの成長プロセス
が繰り返されている。
2. Description of the Related Art In a manufacturing process of a semiconductor device, a process of growing a thin film on a semiconductor substrate for forming a wiring layer, an electrode, or an insulating layer is repeated.
In the OS type semiconductor device, in order to configure a plurality of MOSFETs having different functions in one chip, it is necessary to change the thickness of the gate oxide film for each MOSFET having a different function. The growth process is repeated.

【0003】例えば、熱酸化によりゲート酸化膜を形成
したのち、ゲート電極等となる導電体膜を堆積し、次い
で、所定領域における導電体膜のみをパターニングして
形成したゲート電極をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成する。
For example, after a gate oxide film is formed by thermal oxidation, a conductor film serving as a gate electrode or the like is deposited, and then ion implantation is performed using the gate electrode formed by patterning only the conductor film in a predetermined region as a mask. To form source / drain regions.

【0004】次いで、所定領域を被覆し、異なる特性の
素子を形成する領域の導電体膜及びゲート酸化膜を除去
したのち、新たに熱酸化を行い、所定領域におけるゲー
ト酸化膜とは膜厚の異なるゲート酸化膜を形成し、次い
で、ゲート電極等となる導電体膜を堆積したのちパター
ニングして形成したゲート電極をマスクとしてイオン注
入を行ってソース・ドレイン領域を形成し、一つのチッ
プ内に特性の異なるMOSFETを設けている。
[0004] Next, after a predetermined region is covered and the conductor film and the gate oxide film in the region where elements having different characteristics are to be formed are removed, thermal oxidation is newly performed. After forming a different gate oxide film, depositing a conductor film to be a gate electrode, etc., ion-implanting is performed using the patterned gate electrode as a mask to form source / drain regions. MOSFETs having different characteristics are provided.

【0005】この場合には、ゲート酸化膜の膜厚の制御
性は良好であるものの、ゲート絶縁膜の形成工程が2回
となり、さらに、ゲート電極の形成工程を共有すること
ができないので、製造工程が増加し、スループットが低
いという問題がある。
In this case, although the controllability of the thickness of the gate oxide film is good, the step of forming the gate insulating film is performed twice and the step of forming the gate electrode cannot be shared. There is a problem that the number of steps increases and the throughput is low.

【0006】また、他の方法としては、熱酸化によりゲ
ート酸化膜を形成したのち、所定領域のゲート酸化膜を
除去したのち、再び全面を熱酸化してゲート酸化膜を形
成することによって、所定領域を2度熱酸化して膜厚の
厚いゲート酸化膜にすると共に、その他の領域に薄いゲ
ート酸化膜を形成する。
In another method, a gate oxide film is formed by thermal oxidation, a gate oxide film in a predetermined region is removed, and then the whole surface is thermally oxidized again to form a gate oxide film. The region is thermally oxidized twice to form a thick gate oxide film, and a thin gate oxide film is formed in other regions.

【0007】次いで、全面にゲート電極等となる導電体
膜を堆積したのちパターニングして形成したゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域を形成することによって、一つのチップ内に特性の異
なるMOSFETを設けている。
Next, a source / drain region is formed by depositing a conductive film serving as a gate electrode or the like over the entire surface and then performing ion implantation using the gate electrode formed by patterning as a mask to form a source / drain region. Are provided.

【0008】この場合には、ゲート電極の形成工程を共
有することができるので、製造工程数は少なくなるもの
の、先に形成されたゲート酸化膜は、後の酸化工程にお
いて酸化雰囲気に晒されるため、膜厚の制御性が悪いと
いう問題があり、かつ、酸化工程は2度のままである。
In this case, since the step of forming the gate electrode can be shared, the number of manufacturing steps is reduced, but the previously formed gate oxide film is exposed to an oxidizing atmosphere in the subsequent oxidation step. In addition, there is a problem that the controllability of the film thickness is poor, and the oxidation step remains twice.

【0009】この様な問題を改善するために、フッ素
(F)或いは塩素(Cl)を選択的にイオン注入するこ
とによって、一度の酸化工程のままで局所的にゲート酸
化膜の膜厚を異なるようにすることが提案(必要なら
ば、特開平4−206774号公報参照)されているの
で、この従来のゲート酸化膜の膜厚制御方法を図5を参
照して説明する。
In order to solve such a problem, by selectively implanting fluorine (F) or chlorine (Cl), the film thickness of the gate oxide film is locally changed in a single oxidation step. Since this is proposed (if necessary, see JP-A-4-206774), this conventional method for controlling the thickness of the gate oxide film will be described with reference to FIG.

【0010】図5(a)参照 まず、p型シリコン基板31に選択酸化によってフィー
ルド酸化膜32を形成したのち、厚さ20nmのゲート
酸化膜33,34を形成し、次いで、P(リン)を1×
1020cm-3含む厚さ100nmのアモルファスシリコ
ン膜35を堆積させる。
Referring to FIG. 5A, first, a field oxide film 32 is formed on a p-type silicon substrate 31 by selective oxidation, and then gate oxide films 33 and 34 having a thickness of 20 nm are formed. 1x
An amorphous silicon film 35 having a thickness of 100 nm including 10 20 cm −3 is deposited.

【0011】次いで、フォトレジスト層36を設け、ゲ
ート酸化膜33,34の厚さを厚くしようとする領域の
みに開口部37を形成し、この開口部37を介してFイ
オン38の投影飛程がアモルファスシリコン膜35/ゲ
ート酸化膜33の界面に来るように、Fイオン38を4
0keVのエネルギーで1×1013〜2×1016cm -2
のドーズ量でイオン注入する。
Next, a photoresist layer 36 is provided,
Of the region where the thickness of the gate oxide films 33 and 34 is to be increased.
The opening 37 is formed only through the opening 37, and the F
The projection range of ON 38 is amorphous silicon film 35 / g
4 F ions 38 so as to come to the interface of the gate oxide film 33.
1 × 10 at 0 keV energy13~ 2 × 1016cm -2
Is implanted at a dose of.

【0012】図5(b)参照 次いで、フォトレジスト層36を除去したのち、アモル
ファスシリコン層35をパターニングしてゲート電極3
9,40を形成したのち、N2 雰囲気中において、90
0℃で30分間の熱処理を行うことによってイオン注入
の損傷回復と、ゲート電極39,40内のPの活性化を
行う。
Next, after the photoresist layer 36 is removed, the amorphous silicon layer 35 is patterned to form the gate electrode 3.
After forming 9, 40, 90 in N 2 atmosphere
By performing a heat treatment at 0 ° C. for 30 minutes, damage recovery from ion implantation and activation of P in the gate electrodes 39 and 40 are performed.

【0013】この熱処理において、Fイオン38を選択
的にイオン注入した領域におけるゲート酸化膜33の厚
さは10%程度増加するが、これは注入されたFが、ゲ
ート酸化膜33中においてSi−O結合を切ってSi−
F結合を形成し、Si−F結合がSi−O構造を引延
し、構造を緩和する作用があるため物理的膜厚が増加す
るためと考えられている。
In this heat treatment, the thickness of the gate oxide film 33 in the region where the F ions 38 are selectively ion-implanted is increased by about 10%. Break the O bond to obtain Si-
It is considered that an F bond is formed, and the Si—F bond extends the Si—O structure and acts to relax the structure, thereby increasing the physical film thickness.

【0014】図5(c)参照 次いで、ゲート電極39,40をマスクとしてイオン注
入することによってn型ソース・ドレイン領域41,4
2を形成し、再び熱処理を行ってイオン注入による損傷
回復を行って、厚いゲート酸化膜33を有するMOSF
ETと薄いゲート酸化膜34を有するMOSFETとを
1つのチップ内に設ける。
Next, referring to FIG. 5C, ion implantation is performed using the gate electrodes 39 and 40 as a mask to form n-type source / drain regions 41 and 4.
2 is formed, and a heat treatment is performed again to perform damage recovery by ion implantation, and a MOSF having a thick gate oxide film 33 is formed.
The ET and the MOSFET having the thin gate oxide film 34 are provided in one chip.

【0015】なお、この様な膜厚制御のためのFイオン
の注入は、アモルファスシリコン膜35/ゲート酸化膜
33の界面に限られるものではなく、アモルファスシリ
コン膜35の中に止まるようにしても良いものであり、
さらに、Fイオンの代わりにClイオンをイオン注入し
ても良いものである。
The implantation of F ions for controlling the film thickness is not limited to the interface between the amorphous silicon film 35 and the gate oxide film 33, but may be stopped in the amorphous silicon film 35. Something good
Further, Cl ions may be implanted instead of F ions.

【0016】[0016]

【発明が解決しようとする課題】しかし、この様な従来
のFイオンの選択注入による酸化膜の膜厚制御方法は、
必ずしも充分な膜厚変化を得ることが出来ないという問
題がある。
However, such a conventional method for controlling the thickness of an oxide film by selective implantation of F ions is as follows.
There is a problem that a sufficient change in film thickness cannot always be obtained.

【0017】これは、本発明者等による検討では、Si
−O結合の解離エネルギーは622kJ/molと大き
いため、Fイオンの注入によってもSi−O結合を十分
切ることができないためと考えられる。
According to the study by the present inventors, this
It is considered that since the dissociation energy of the -O bond is as large as 622 kJ / mol, the Si-O bond cannot be cut sufficiently even by implantation of F ions.

【0018】したがって、本発明は、半導体装置に設け
る酸化膜の厚さを、一度の酸化工程のみで局所的に任意
に制御することを目的とする。
Therefore, an object of the present invention is to locally and arbitrarily control the thickness of an oxide film provided on a semiconductor device by only one oxidation step.

【0019】[0019]

【課題を解決するための手段】図1は本発明の原理的構
成の説明図であり、また、図2は本発明の作用の説明図
であり、この図1及び図2を参照して本発明における課
題を解決するための手段を説明する。
FIG. 1 is an explanatory view of the principle configuration of the present invention, and FIG. 2 is an explanatory view of the operation of the present invention. Referring to FIG. 1 and FIG. Means for solving the problem in the invention will be described.

【0020】図1(a)乃至(b)参照 (1)本発明は、半導体装置の製造方法において、半導
体基板1上に塩素を含んだ酸化膜4,5を設けたのち、
その酸化膜4,5上にフッ素濃度が局所的に異なる導電
体膜8を設け、熱処理を行うことによって酸化膜4,5
の膜厚を局所的に制御することを特徴とする。
1 (a) and 1 (b) (1) In the present invention, in a method of manufacturing a semiconductor device, after providing oxide films 4 and 5 containing chlorine on a semiconductor substrate 1,
A conductive film 8 having a locally different fluorine concentration is provided on the oxide films 4 and 5, and heat treatment is performed to thereby form the oxide films 4 and 5.
Is characterized in that the film thickness is locally controlled.

【0021】この様に、酸化膜4,5中に塩素をドープ
すると共に、その上に設ける導電体膜8中のフッ素濃度
が局所的に異なるようにして熱処理を施すことによっ
て、酸化膜4,5の膜厚制御を容易に行うことができ
る。
As described above, the oxide films 4 and 5 are doped with chlorine, and the heat treatment is performed such that the fluorine concentration in the conductor film 8 provided thereon is locally different, so that the oxide films 4 and 5 are doped with chlorine. 5 can be easily controlled.

【0022】これは、Si−O結合の解離エネルギーが
622kJ/molであるのに対して、Si−Cl結合
の解離エネルギーは386kJ/molであるため、酸
化膜4,5中に予めClをドープしておくことによっ
て、注入されたFはSi−Cl結合を切ってSi−F結
合を形成するためと考えられ、Si−Cl結合の解離エ
ネルギーは低いのでSi−F結合(解離エネルギー:5
91kJ/mol)の形成が容易に行われ、したがっ
て、膜厚増加が十分に行われる。
This is because the dissociation energy of the Si—O bond is 622 kJ / mol and the dissociation energy of the Si—Cl bond is 386 kJ / mol, so that the oxide films 4 and 5 are doped with Cl in advance. It is considered that the implanted F breaks the Si—Cl bond to form a Si—F bond, and the dissociation energy of the Si—Cl bond is low, so that the Si—F bond (dissociation energy: 5)
(91 kJ / mol), and the film thickness can be sufficiently increased.

【0023】図2参照 図2は、HClを含む酸化雰囲気3で熱酸化して形成し
た厚さ7nmの酸化膜4の膜厚の増加の、酸化膜4中に
おけるCl濃度依存性、及び、厚さ50nmのアモルフ
ァスシリコン膜6上に厚さ150nmのWSi膜7を形
成した導電体膜8にイオン注入したFの濃度依存性を示
す図であり、熱処理条件はN2 雰囲気において、100
0℃で30分行ったものである。
FIG. 2 shows the dependence of the increase in the thickness of the oxide film 4 having a thickness of 7 nm formed by thermal oxidation in the oxidizing atmosphere 3 containing HCl on the Cl concentration in the oxide film 4 and the thickness thereof. is a diagram showing the concentration dependence of the ion-implanted F to the conductor films 8 formed a WSi film 7 having a thickness of 150nm on the amorphous silicon film 6 of the 50 nm, the heat treatment conditions are N 2 atmosphere, 100
This was performed at 0 ° C. for 30 minutes.

【0024】図から明らかなように、酸化膜4中におけ
るCl濃度が2×1011cm-2の場合には、導電体膜8
中のFの濃度が1×1015cm-2の場合には、0.8n
m、Fの濃度が1.5×1015cm-2の場合には、1.
4nmの増加が見られ、また、酸化膜4中におけるCl
濃度が3×1013cm-2の場合には、Fの濃度が1×1
15cm-2の場合には、1.1nm、Fの濃度が1.5
×1015cm-2の場合には、1.6nmの増加が見られ
た。
As is apparent from the figure, when the Cl concentration in the oxide film 4 is 2 × 10 11 cm −2 , the conductor film 8
0.8 n when the concentration of F is 1 × 10 15 cm −2
When the concentrations of m and F are 1.5 × 10 15 cm −2 ,
4 nm increase, and Cl in the oxide film 4
When the concentration is 3 × 10 13 cm −2 , the concentration of F is 1 × 1
In the case of 0 15 cm -2 , 1.1 nm and the concentration of F are 1.5
In the case of × 10 15 cm -2 , an increase of 1.6 nm was observed.

【0025】なお、この場合、WSi膜7の堆積に際し
ては、原料ガスとしてSiH4 とWF6 を用いているの
で、WF6 から分解したFの一部がWSi膜中にドープ
され、その濃度は1×1015cm-2程度となるので、実
際のイオン注入は図のF濃度から約1×1015cm-2
け引いた量となる。
In this case, when depositing the WSi film 7, since SiH 4 and WF 6 are used as source gases, a part of F decomposed from WF 6 is doped into the WSi film, and its concentration is since the 1 × 10 15 cm -2 order, the actual ion implantation amount minus only about 1 × 10 15 cm -2 from F concentration in FIG.

【0026】この様に、酸化膜4,5中に塩素をドープ
しておくことによって、Fを0.5×1015cm-2だけ
イオン注入した場合、即ち、F濃度が1.5×1015
-2の場合の膜厚の増加は、20%(1.4nm/7n
m)〜22.8(1.6nm/7nm)となり、図にお
ける傾向外挿から明らかなように、Fを注入量の増加と
ともに、さらに膜厚を増加させることが可能になる。
As described above, by doping chlorine into the oxide films 4 and 5, when F ions are implanted by 0.5 × 10 15 cm −2 , that is, when the F concentration is 1.5 × 10 15 c
In the case of m −2 , the increase in film thickness is 20% (1.4 nm / 7 n
m) to 22.8 (1.6 nm / 7 nm), and as apparent from the trend extrapolation in the figure, it becomes possible to further increase the film thickness with an increase in the amount of F implantation.

【0027】(2)また、本発明は、上記(1)におい
て、酸化膜4,5中の塩素濃度を、酸化膜4,5形成工
程における塩素を含んだ酸化雰囲気3中の塩素濃度によ
って制御することを特徴とする。
(2) Further, according to the present invention, in the above (1), the chlorine concentration in the oxide films 4 and 5 is controlled by the chlorine concentration in the oxidizing atmosphere 3 containing chlorine in the step of forming the oxide films 4 and 5. It is characterized by doing.

【0028】この様に、塩酸(HCl)或いはディクロ
ルエチレン(DCE)等の塩素を含んだ酸化雰囲気3中
での熱酸化により酸化膜4,5中に塩素をドープするこ
とによって、解離エネルギーの低いSi−Cl結合を多
く含んだ均一な酸化膜4,5を一度の工程で形成するこ
とができる。
As described above, by doping chlorine into the oxide films 4 and 5 by thermal oxidation in the oxidizing atmosphere 3 containing chlorine such as hydrochloric acid (HCl) or dichloroethylene (DCE), the dissociation energy can be reduced. Uniform oxide films 4 and 5 containing many low Si—Cl bonds can be formed in one process.

【0029】(3)また、本発明は、上記(2)におい
て、酸化膜4,5中の塩素濃度を、1×1011〜1×1
14cm-2としたことを特徴とする。
(3) In the present invention, in the above (2), the chlorine concentration in the oxide films 4 and 5 may be 1 × 10 11 to 1 × 1.
0 14 cm -2 .

【0030】この様に、Cl濃度が1×1011cm-2
り小さいと、注入されたフッ素イオン10による酸化膜
4,5の膜厚の増加の程度が小さくなり、また、Cl濃
度が1×1014cm-2より大きくなると、酸化膜4,5
の膜質の低下を招くことになるので、1×1011〜1×
1014cm-2の範囲が好適である。
As described above, when the Cl concentration is smaller than 1 × 10 11 cm −2 , the degree of increase in the thickness of the oxide films 4 and 5 due to the implanted fluorine ions 10 becomes small, and the Cl concentration becomes 1 × 10 11 cm −2. If it is larger than × 10 14 cm −2 , the oxide film
Of 1 × 10 11 to 1 ×
A range of 10 14 cm -2 is preferred.

【0031】(4)また、本発明は、上記(1)乃至
(3)のいずれかにおいて、導電体膜8中のフッ素濃度
を、フッ素イオン10のイオン注入によって制御するこ
とを特徴とする。
(4) The present invention is characterized in that in any one of the above (1) to (3), the fluorine concentration in the conductor film 8 is controlled by ion implantation of fluorine ions 10.

【0032】この様に、フッ素イオン10を酸化膜4,
5の膜厚を厚くしたい領域にフォトレジストマスク9等
のイオン注入マスクを用いて選択的に注入することによ
って膜厚を局所的に制御することができ、膜厚制御のた
めの酸化工程及び酸化膜の除去工程が不要になる。
As described above, the fluorine ions 10 are transferred to the oxide film 4,
5 can be locally controlled by selectively implanting it into a region where the film thickness is to be increased by using an ion implantation mask such as a photoresist mask 9 and the like. The step of removing the film becomes unnecessary.

【0033】(5)また、本発明は、上記(1)乃至
(4)のいずれかにおいて、導電体膜8をパターニング
する前に、上記の熱処理を行うことを特徴とする。
(5) The present invention is characterized in that in any one of the above (1) to (4), the above-mentioned heat treatment is performed before patterning the conductive film 8.

【0034】この様に、導電体膜8をパターニングする
前に熱処理を行うので、フッ素イオン10は導電体膜8
中に存在すれば良く、従来の様に導電体膜8/酸化膜
4,5の界面にフッ素イオン10の投影飛程が来るよう
に精確にイオン注入条件を制御する必要がなくなる。
As described above, since the heat treatment is performed before patterning the conductor film 8, the fluorine ions 10
The ion implantation conditions need not be precisely controlled so that the projection range of the fluorine ions 10 comes to the interface between the conductor film 8 and the oxide films 4 and 5 as in the related art.

【0035】(6)また、本発明は、上記(1)乃至
(5)のいずれかにおいて、酸化膜4,5がゲート酸化
膜であり、また、導電体膜8をパターニングすることに
よってゲート電極を形成することを特徴とする。
(6) Further, according to the present invention, in any one of the above (1) to (5), the oxide films 4 and 5 are gate oxide films, and the conductive film 8 is patterned to form a gate electrode. Is formed.

【0036】本発明の製造方法をMOS型半導体装置に
用いることによって、1チップ内の各MOSFETのゲ
ート酸化膜の厚さを、必要とする耐圧、或いは、印加さ
れるゲート電圧等に応じて任意に設定することができ
る。
By using the manufacturing method of the present invention for a MOS type semiconductor device, the thickness of the gate oxide film of each MOSFET in one chip can be arbitrarily set according to the required breakdown voltage or the applied gate voltage. Can be set to

【0037】[0037]

【発明の実施の形態】ここで、本発明の実施の形態の製
造工程を図3及び図4を参照して説明する。 図3(a)参照 まず、p型シリコン基板11の表面に熱酸化によりパッ
ド酸化膜(図示せず)を形成したのち、CVD法によっ
てSiN膜(図示せず)を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このSiN膜を耐酸化マスクとして熱酸化すること
によって素子分離用の厚いフィールド酸化膜12を形成
する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A manufacturing process according to an embodiment of the present invention will be described with reference to FIGS. First, after a pad oxide film (not shown) is formed on the surface of the p-type silicon substrate 11 by thermal oxidation, a SiN film (not shown) is deposited on the entire surface by a CVD method to form an element. Patterning is performed so that the portion deposited in the region remains, and then the SiN film is thermally oxidized using the oxidation-resistant mask to form a thick field oxide film 12 for element isolation.

【0038】次いで、SiN膜パターン及びパッド酸化
膜を除去したのち、HClをO2 に対して1〜2容量
%、例えば、1.6容量%混合したHClを含んだ酸化
雰囲気13において、800〜1050℃、例えば、1
050℃で熱酸化することによって厚さ3〜10nm、
例えば、7nmで、Cl濃度が1×1011〜1×1014
cm-2、例えば、2×1011cm-2のゲート酸化膜1
4,15を形成する。
[0038] Next, after removing the SiN film pattern and the pad oxide film, 1-2 volume% of HCl relative to O 2, for example, in an oxidizing atmosphere 13 containing HCl were mixed 1.6 volume%, 800 1050 ° C., for example, 1
3 to 10 nm in thickness by thermal oxidation at 050 ° C.
For example, at 7 nm, the Cl concentration is 1 × 10 11 to 1 × 10 14.
cm −2 , for example, 2 × 10 11 cm −2 gate oxide film 1
4, 15 are formed.

【0039】この場合、Cl濃度が1×1011cm-2
り小さいと、注入されたFイオンによる膜厚の増加の程
度が小さくなり、Cl濃度が1×1014cm-2より大き
くなると、ゲート酸化膜14,15の膜質の低下を招く
ことになる。
In this case, if the Cl concentration is less than 1 × 10 11 cm −2 , the degree of increase in the film thickness due to the implanted F ions is small, and if the Cl concentration is more than 1 × 10 14 cm −2 , The quality of the gate oxide films 14 and 15 is degraded.

【0040】図3(b)参照 次いで、CVD法によって全面に厚さ10〜100n
m、例えば、50nmのアモルファスシリコン膜16を
堆積させたのち、同じくSiH4 及びWF6 を原料ガス
として用いたCVD法によって厚さ100〜200、例
えば、150nmのWSi膜17を堆積させる。
Next, as shown in FIG. 3B, a thickness of 10 to 100 n is formed on the entire surface by the CVD method.
After depositing an amorphous silicon film 16 having a thickness of, for example, 50 nm, a WSi film 17 having a thickness of 100 to 200, for example, 150 nm is deposited by a CVD method using SiH 4 and WF 6 as source gases.

【0041】なお、この場合には、アモルファスシリコ
ン膜16の一部及びWSi膜17には、WF6 から分解
したFが1×1015cm-2程度、必然的にドープされる
ことになる。
In this case, a part of the amorphous silicon film 16 and the WSi film 17 are inevitably doped with F decomposed from WF 6 by about 1 × 10 15 cm −2 .

【0042】図3(c)参照 次いで、DRAM(ダイナミック・ランダム・アクセス
・メモリ)を形成する領域におけるゲート酸化膜14の
膜厚を厚くするために、フォトレジスト層18に開口部
19を設け、この開口部19を介してFイオン20を1
0〜30keV、例えば、20keVのエネルギーで2
×1015cm-2のドーズ量をイオン注入する。
Referring to FIG. 3C, an opening 19 is provided in the photoresist layer 18 in order to increase the thickness of the gate oxide film 14 in a region where a DRAM (Dynamic Random Access Memory) is formed. One F ion 20 is supplied through this opening 19.
0 to 30 keV, for example, 2 at an energy of 20 keV
Ion implantation is performed at a dose of 10 15 cm -2 .

【0043】図4(d)参照 次いで、フォトレジスト層18を除去したのち、N2
囲気中において、800〜1000℃、例えば、850
℃で、10〜120分、例えば、20分間熱処理を行う
ことによって、Fイオンがゲート酸化膜14中に固相拡
散し、ゲート酸化膜14中のSi−Cl結合を切ってS
i−F結合を形成することによって、DRAMの形成領
域のゲート酸化膜14の膜厚は10nmとなる。
Next, after removing the photoresist layer 18, the photoresist layer 18 is removed at 800 to 1000 ° C., for example, 850 in an N 2 atmosphere.
By performing heat treatment at 10 ° C. for 10 to 120 minutes, for example, 20 minutes, F ions diffuse in the solid phase into the gate oxide film 14 to cut Si—Cl bonds in the gate oxide film 14 to form S ions.
By forming the i-F bond, the thickness of the gate oxide film 14 in the formation region of the DRAM becomes 10 nm.

【0044】この場合、アモルファスシリコン膜16の
一部及びWSi膜17にはFが1×1015cm-2程度ド
ープされているので、マイコンロジック形成領域のゲー
ト酸化膜15の膜厚も1nm程度増加して約8nmとな
る。
In this case, since a part of the amorphous silicon film 16 and the WSi film 17 are doped with about 1 × 10 15 cm −2 of F, the thickness of the gate oxide film 15 in the microcomputer logic formation region is also about 1 nm. It increases to about 8 nm.

【0045】図4(e)参照 次いで、アモルファスシリコン膜16及びWSi膜17
をパターニングすることによってゲート電極21,22
を形成したのち、このゲート電極21,22及びフィー
ルド酸化膜12をマスクとして、Asイオンを加速エネ
ルギー25keV、2×1015cm-2のドーズ量でイオ
ン注入し、次いで、850℃の窒素雰囲気中で10分間
熱処理することによって低抵抗のn型ソース・ドレイン
領域23,24を形成する。
Referring to FIG. 4E, the amorphous silicon film 16 and the WSi film 17
Gate electrodes 21 and 22 by patterning
Is formed, As ions are implanted at an acceleration energy of 25 keV and a dose of 2 × 10 15 cm −2 using the gate electrodes 21 and 22 and the field oxide film 12 as a mask. For 10 minutes to form low-resistance n-type source / drain regions 23 and 24.

【0046】この様にして、一度のゲート酸化工程及び
一度のゲート電極形成用導電体膜の堆積工程によって、
約10nmの厚さのゲート酸化膜14を有するDRAM
用のMOSFETと、約8nmの厚さのゲート酸化膜1
5を有するマイコンロジック用のMOSFETを1つの
チップ内に形成することができる。
As described above, the gate oxidation step and the gate electrode formation conductor film deposition step are performed once.
DRAM having a gate oxide film 14 having a thickness of about 10 nm
MOSFET and gate oxide film 1 about 8 nm thick
5 can be formed in one chip for microcomputer logic.

【0047】以上、本発明の実施の形態を説明したが、
Fイオンの注入量は、必要とする膜厚の増加量に応じて
図2等から適宜決定すれば良いものであり、また、Fの
導入法としてはイオン注入の代わりに拡散法を用いても
良いものである。
The embodiment of the present invention has been described above.
The implantation amount of F ions may be appropriately determined from FIG. 2 or the like according to the required increase in the film thickness. Further, as a method for introducing F, a diffusion method may be used instead of ion implantation. Good thing.

【0048】また、上記の実施の形態におけるClを含
む酸化雰囲気は、HCl+O2 に限られるものではな
く、HCl+O2 +Arを用いても良く、また、Cl源
もHClに限られるものではなく、ディクロルエチレン
(DCE)を用いて良く、その場合の混合比は、O2
2 +Ar、或いは、O2 +H2 に対して0.5〜1.
5容量%が好適である。
The oxidizing atmosphere containing Cl in the above embodiment is not limited to HCl + O 2 , but may be HCl + O 2 + Ar, and the Cl source is not limited to HCl. Chloroethylene (DCE) may be used, in which case the mixing ratio is O 2 ,
0.5 to 1.0 with respect to O 2 + Ar or O 2 + H 2 .
5% by volume is preferred.

【0049】また、上記の実施の形態におけるゲート電
極はアモルファスシリコン膜とWSi膜との多層構造に
なっているが、単層構造であっても良く、また、アモル
ファスシリコン膜は多結晶シリコン膜に置き換えても良
いものである。
Although the gate electrode in the above embodiment has a multilayer structure of an amorphous silicon film and a WSi film, it may have a single-layer structure, and the amorphous silicon film may be a polycrystalline silicon film. It may be replaced.

【0050】また、上記の実施の形態の説明において
は、2種類のゲート酸化膜の膜厚の異なるMOSFET
を形成しているが、3種類以上のゲート酸化膜の膜厚の
異なるMOSFETを形成しても良いものであり、必要
とする耐圧、或いは、印加される電圧に応じて注入する
Fイオンの量を局所的に異なるようにすれば良い。
In the above description of the embodiment, two types of MOSFETs having different thicknesses of gate oxide films are described.
However, MOSFETs having three or more types of gate oxide films having different thicknesses may be formed, and the required breakdown voltage or the amount of F ions to be implanted in accordance with the applied voltage. Should be locally different.

【0051】また、本発明においては典型的な実施の形
態として、MOS型半導体装置におけるゲート酸化膜の
膜厚制御法として説明しているが、ゲート酸化膜に限ら
れるものではなく、また、MOS型半導体装置に限られ
るものでもない。
Although the present invention has been described as a typical embodiment as a method for controlling the thickness of a gate oxide film in a MOS type semiconductor device, the present invention is not limited to the gate oxide film. It is not limited to the type semiconductor device.

【0052】なお、従来、MOS構造における界面準位
を低減するために、塩酸酸化を行うことが提案されてお
り、本発明のゲート酸化膜の形成工程と類似しているも
のの、従来の塩酸酸化は界面準位の少ない良質の酸化膜
が得られない場合に採用する手法であり、近年のよう
に、良質で、且つ、10nm程度の非常に薄いゲート酸
化膜が再現性良く得られている場合には必要とする工程
ではなく、本発明の酸化工程とは本質的に異なる技術思
想である。
Conventionally, it has been proposed to oxidize hydrochloric acid in order to reduce the interface state in the MOS structure. Although it is similar to the step of forming a gate oxide film of the present invention, the conventional hydrochloric acid oxidation is performed. Is a method adopted when a good-quality oxide film with few interface states cannot be obtained. In recent years, a good-quality and very thin gate oxide film of about 10 nm has been obtained with good reproducibility. This is not a necessary step, but is a technical idea that is essentially different from the oxidation step of the present invention.

【0053】[0053]

【発明の効果】本発明によれば、一度のゲート酸化工程
及び一度のゲート電極堆積工程によって、一つのチップ
内にゲート酸化膜の膜厚の異なる複数種のMOSFET
を形成することができ、半導体装置の特性向上及び製造
歩留りの向上に寄与するところが大きい。
According to the present invention, a plurality of MOSFETs having different gate oxide film thicknesses in one chip can be formed by a single gate oxidation step and a single gate electrode deposition step.
Can be formed, which greatly contributes to improvement of the characteristics of the semiconductor device and improvement of the production yield.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.

【図2】本発明の作用の説明図である。FIG. 2 is an explanatory diagram of the operation of the present invention.

【図3】本発明の実施の形態の途中までの製造工程の説
明図である。
FIG. 3 is an explanatory diagram of a manufacturing process partway through an embodiment of the present invention.

【図4】本発明の実施の形態の図3以降の製造工程の説
明図である。
FIG. 4 is an explanatory diagram of a manufacturing process of the embodiment of the present invention after FIG. 3;

【図5】従来のゲート酸化膜の膜厚制御方法の説明図で
ある。
FIG. 5 is an explanatory diagram of a conventional method for controlling the thickness of a gate oxide film.

【符号の説明】[Explanation of symbols]

1 半導体基板 2 素子分離絶縁膜 3 塩素を含んだ酸化雰囲気 4 酸化膜 5 酸化膜 6 アモルファスシリコン膜 7 WSi膜 8 導電体膜 9 フォトレジストマスク 10 フッ素イオン 11 p型シリコン基板 12 フィールド酸化膜 13 HClを含んだ酸化雰囲気 14 ゲート酸化膜 15 ゲート酸化膜 16 アモルファスシリコン膜 17 WSi膜 18 フォトレジスト層 19 開口部 20 Fイオン 21 ゲート電極 22 ゲート電極 23 n型ソース・ドレイン領域 24 n型ソース・ドレイン領域 31 p型シリコン基板 32 フィールド酸化膜 33 ゲート酸化膜 34 ゲート酸化膜 35 アモルファスシリコン膜 36 フォトレジスト層 37 開口部 38 Fイオン 39 ゲート電極 40 ゲート電極 41 n型ソース・ドレイン領域 42 n型ソース・ドレイン領域 Reference Signs List 1 semiconductor substrate 2 element isolation insulating film 3 oxidizing atmosphere containing chlorine 4 oxide film 5 oxide film 6 amorphous silicon film 7 WSi film 8 conductor film 9 photoresist mask 10 fluorine ion 11 p-type silicon substrate 12 field oxide film 13 HCl Oxidation atmosphere containing 14 gate oxide film 15 gate oxide film 16 amorphous silicon film 17 WSi film 18 photoresist layer 19 opening 20 F ion 21 gate electrode 22 gate electrode 23 n-type source / drain region 24 n-type source / drain region 31 p-type silicon substrate 32 field oxide film 33 gate oxide film 34 gate oxide film 35 amorphous silicon film 36 photoresist layer 37 opening 38 F ion 39 gate electrode 40 gate electrode 41 n-type source / drain region 42 n-type Over vinegar drain region

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に塩素を含んだ酸化膜を設
けたのち、前記酸化膜上にフッ素濃度が局所的に異なる
導電体膜を設け、熱処理を行うことによって前記酸化膜
の膜厚を局所的に制御することを特徴とする半導体装置
の製造方法。
After providing an oxide film containing chlorine on a semiconductor substrate, a conductor film having a locally different fluorine concentration is provided on the oxide film, and heat treatment is performed to reduce the thickness of the oxide film. A method for manufacturing a semiconductor device, comprising controlling locally.
【請求項2】 上記酸化膜中の塩素濃度を、酸化膜形成
工程における酸化雰囲気中の塩素濃度によって制御する
ことを特徴とする請求項1記載の半導体装置の製造方
法。
2. The method according to claim 1, wherein the concentration of chlorine in the oxide film is controlled by the concentration of chlorine in an oxidizing atmosphere in the oxide film forming step.
【請求項3】 上記酸化膜中の塩素濃度を、1×1011
〜1×1014cm-2としたことを特徴とする請求項2記
載の半導体装置の製造方法。
3. The method according to claim 1, wherein the chlorine concentration in the oxide film is 1 × 10 11
3. The method for manufacturing a semiconductor device according to claim 2, wherein the pressure is set to about 1 * 10 < 14 > cm <-2 >.
【請求項4】 上記導電体膜中のフッ素濃度を、フッ素
イオンのイオン注入によって制御することを特徴とする
請求項1乃至3のいずれか1項に記載の半導体装置の製
造方法。
4. The method for manufacturing a semiconductor device according to claim 1, wherein the concentration of fluorine in the conductor film is controlled by ion implantation of fluorine ions.
【請求項5】 上記導電体膜をパターニングする前に、
上記の熱処理を行うことを特徴とする請求項1乃至4の
いずれか1項に記載の半導体装置の製造方法。
5. The method according to claim 1, wherein the conductive film is patterned before
The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed.
【請求項6】 上記酸化膜がゲート酸化膜であり、ま
た、上記導電体膜をパターニングすることによってゲー
ト電極を形成することを特徴とする請求項1乃至5のい
ずれか1項に記載の半導体装置の製造方法。
6. The semiconductor according to claim 1, wherein said oxide film is a gate oxide film, and a gate electrode is formed by patterning said conductor film. Device manufacturing method.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906391B2 (en) 2002-06-12 2005-06-14 Sanyo Electric Co., Ltd. Semiconductor device having silicon oxide film

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