JPH10254779A - 分散キャッシュシステム - Google Patents
分散キャッシュシステムInfo
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- JPH10254779A JPH10254779A JP9060794A JP6079497A JPH10254779A JP H10254779 A JPH10254779 A JP H10254779A JP 9060794 A JP9060794 A JP 9060794A JP 6079497 A JP6079497 A JP 6079497A JP H10254779 A JPH10254779 A JP H10254779A
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Abstract
(57)【要約】
【課題】 本発明は、キャッシュが接続されるバスの他
にキャッシュ制御に係わる経路を独立して設けることに
より、バスの負担軽減をはかった分散キャッシュシステ
ムを構築することを主な特徴とする。 【解決手段】 キャッシュ制御に係わるバス９をシステ
ムバス８とは独立して設け、キャッシュ内蔵の制御ロジ
ック４３は、キャッシュ４（５、６）ならびに各キャッ
シュが共有しているデータをあるデバイス１（２、３）
がローカルに更新した場合、バス９を介して他のキャッ
シュへの更新アドレス通知を行う。キャッシュ制御ロジ
ック４３は、更に、他のデバイスのキャッシュにヒット
したとき、ライトバックならびに他のキャッシュに対す
るデータブロードキャストをバス９を介して行う。
にキャッシュ制御に係わる経路を独立して設けることに
より、バスの負担軽減をはかった分散キャッシュシステ
ムを構築することを主な特徴とする。 【解決手段】 キャッシュ制御に係わるバス９をシステ
ムバス８とは独立して設け、キャッシュ内蔵の制御ロジ
ック４３は、キャッシュ４（５、６）ならびに各キャッ
シュが共有しているデータをあるデバイス１（２、３）
がローカルに更新した場合、バス９を介して他のキャッ
シュへの更新アドレス通知を行う。キャッシュ制御ロジ
ック４３は、更に、他のデバイスのキャッシュにヒット
したとき、ライトバックならびに他のキャッシュに対す
るデータブロードキャストをバス９を介して行う。
Description
【０００１】
【発明の属する技術分野】本発明は、デバイス毎ローカ
ルなキャッシュを持ち、キャッシュ共有時におけるキャ
ッシュ間データの一貫性を維持できる分散キャッシュシ
ステムに関する。
ルなキャッシュを持ち、キャッシュ共有時におけるキャ
ッシュ間データの一貫性を維持できる分散キャッシュシ
ステムに関する。
【０００２】
【従来の技術】メモリアクセスを高速化するために、メ
モリを階層構造とし、常時はＣＰＵ内蔵のキャッシュメ
モリから、キャッシュメモリにないデータは外部の主記
憶装置からデータを得るといったキャッシュメモリシス
テムが頻繁に使用され、最近ではマイクロプロセッサに
も内蔵されるに至った。
モリを階層構造とし、常時はＣＰＵ内蔵のキャッシュメ
モリから、キャッシュメモリにないデータは外部の主記
憶装置からデータを得るといったキャッシュメモリシス
テムが頻繁に使用され、最近ではマイクロプロセッサに
も内蔵されるに至った。
【０００３】一方、ＣＰＵ毎ローカルなキャッシュを持
つマルチプロセッシングシステムの他、ＰＣＩバスの普
及とともに、ストレージデバイス等入出力デバイスにも
キャッシュを持つものがバスに分散配置されるようにな
った。以降、キャッシュを持つＣＰＵもしくは入出力デ
バイスを単にデバイスと称して説明を行う。
つマルチプロセッシングシステムの他、ＰＣＩバスの普
及とともに、ストレージデバイス等入出力デバイスにも
キャッシュを持つものがバスに分散配置されるようにな
った。以降、キャッシュを持つＣＰＵもしくは入出力デ
バイスを単にデバイスと称して説明を行う。
【０００４】ところで、上述した分散キャッシュシステ
ムでは、あるキャッシュ上の有効データが他のキャッシ
ュと共有されている状態で、そのキャッシュが接続され
たデバイスによってローカルにデータ更新がなされた場
合、更新されたキャッシュは、自身以外のキャッシュに
そのデータ更新を通知しなければならない。更新の通知
を受けたキャッシュはそのキャッシュが持つデータエン
トリを更新しなければならない。通常この更新通知のた
めにシステムバス相当が使用される。
ムでは、あるキャッシュ上の有効データが他のキャッシ
ュと共有されている状態で、そのキャッシュが接続され
たデバイスによってローカルにデータ更新がなされた場
合、更新されたキャッシュは、自身以外のキャッシュに
そのデータ更新を通知しなければならない。更新の通知
を受けたキャッシュはそのキャッシュが持つデータエン
トリを更新しなければならない。通常この更新通知のた
めにシステムバス相当が使用される。
【０００５】
【発明が解決しようとする課題】上述した従来の分散キ
ャッシュシステムでは、キャッシュデータ更新の通知を
システムバスを使用するため、都度システムバスを占有
することになり、バストラフィックがシステム性能を低
下させる。また、それぞれの分散キャッシュの個数、容
量の増大とともにデータ更新通知による性能低下が目立
つようになる。
ャッシュシステムでは、キャッシュデータ更新の通知を
システムバスを使用するため、都度システムバスを占有
することになり、バストラフィックがシステム性能を低
下させる。また、それぞれの分散キャッシュの個数、容
量の増大とともにデータ更新通知による性能低下が目立
つようになる。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、キャッシュが接続されるバスの他にキャッシュ制
御に係わる経路を独立して設けることにより、バスの負
担軽減をはかった分散キャッシュシステムを提供するこ
とを目的とする。
あり、キャッシュが接続されるバスの他にキャッシュ制
御に係わる経路を独立して設けることにより、バスの負
担軽減をはかった分散キャッシュシステムを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の分散キャッシュ
システムは、それぞれにキャッシュが接続される１以上
のデバイスを共通接続する、アドレス、データ、コント
ロールのための複数の経路を持つ第一のバスと、第一の
バスが持つ複数の経路のうち、システムに接続されるキ
ャッシュが共通接続され、そのキャッシュの制御に係わ
る経路を上記バスとは独立して設けられる第二のバスと
を具備し、この第二のバスを使用してキャッシュ間で共
有されたデータに対するローカルなデータの更新を知
り、キャッシュ間のデータの一貫性を維持することを特
徴とする。
システムは、それぞれにキャッシュが接続される１以上
のデバイスを共通接続する、アドレス、データ、コント
ロールのための複数の経路を持つ第一のバスと、第一の
バスが持つ複数の経路のうち、システムに接続されるキ
ャッシュが共通接続され、そのキャッシュの制御に係わ
る経路を上記バスとは独立して設けられる第二のバスと
を具備し、この第二のバスを使用してキャッシュ間で共
有されたデータに対するローカルなデータの更新を知
り、キャッシュ間のデータの一貫性を維持することを特
徴とする。
【０００８】第二のバスは、少なくとも各キャッシュ間
でアドレス通知を行う経路、キャッシュヒットを通知す
る経路、アドレスとそのアドレスに対する操作を通知す
る経路、データを通知する経路の少なくとも１個、また
はその組み合わせを含む。
でアドレス通知を行う経路、キャッシュヒットを通知す
る経路、アドレスとそのアドレスに対する操作を通知す
る経路、データを通知する経路の少なくとも１個、また
はその組み合わせを含む。
【０００９】更に本発明の分散キャッシュシステムは、
それぞれにキャッシュが接続される１以上のデバイスを
共通接続する、アドレス、データ、コントロールのため
の複数の経路を持つ第一のバスと、第一のバスが持つ複
数の経路のうち、システムに接続されるキャッシュが共
通接続され、そのキャッシュの制御に係わる経路を上記
バスとは独立して設けられる第二のバスと、キャッシュ
本体ならびに各キャッシュが共有しているデータをある
デバイスがローカルに更新した場合、上記第二のバスを
介して他のキャッシュへの更新アドレス通知を行うキャ
ッシュ制御ロジックを具備することを特徴とする。キャ
ッシュ制御ロジックは、他のデバイスのキャッシュにヒ
ットしたとき、ライトバックならびに他のキャッシュに
対するデータブロードキャストを第二のバスを介して行
う。
それぞれにキャッシュが接続される１以上のデバイスを
共通接続する、アドレス、データ、コントロールのため
の複数の経路を持つ第一のバスと、第一のバスが持つ複
数の経路のうち、システムに接続されるキャッシュが共
通接続され、そのキャッシュの制御に係わる経路を上記
バスとは独立して設けられる第二のバスと、キャッシュ
本体ならびに各キャッシュが共有しているデータをある
デバイスがローカルに更新した場合、上記第二のバスを
介して他のキャッシュへの更新アドレス通知を行うキャ
ッシュ制御ロジックを具備することを特徴とする。キャ
ッシュ制御ロジックは、他のデバイスのキャッシュにヒ
ットしたとき、ライトバックならびに他のキャッシュに
対するデータブロードキャストを第二のバスを介して行
う。
【００１０】このことにより、システムバスのトラフィ
ック量が減るためキャッシュ制御にかかるシステムバス
の負担が軽減され、システム性能向上に寄与する。
ック量が減るためキャッシュ制御にかかるシステムバス
の負担が軽減され、システム性能向上に寄与する。
【００１１】
【発明の実施の形態】図１は本発明の実施例を示すブロ
ック図である。図において、１、２、３はデバイスであ
り、それぞれがローカルなキャッシュ４、５、６を持
つ、もしくは内蔵（６）する。本発明実施例ではデバイ
ス３としてキャッシュ内蔵のインテル社製Ｐｅｎｔｉｕ
ｍプロセッサを想定している。デバイス１、２としてプ
ロセッサを並列に配置したマルチプロセッサ構成、ある
いはストレージデバイス、グラフィクスメモリ等後述す
る主記憶と同様の内容を保持、更新するローカルなメモ
リを持つデバイスを想定している。７は主記憶装置であ
り、上述したデバイス１２３に共通使用される。８はバ
スであり、３６本のアドレスライン（ＡＤＲ）、３２本
のデータライン（ＤＡＴ）、２０本のコマンド他制御ラ
イン（ＣＴＬ）で構成される。バス８はシステムを構成
する各デバイスが共通接続されるシステムバスであった
り、あるいはシステムバス（ローカルバス）にブリッジ
を介し接続されるＰＣＩバスを想定している。
ック図である。図において、１、２、３はデバイスであ
り、それぞれがローカルなキャッシュ４、５、６を持
つ、もしくは内蔵（６）する。本発明実施例ではデバイ
ス３としてキャッシュ内蔵のインテル社製Ｐｅｎｔｉｕ
ｍプロセッサを想定している。デバイス１、２としてプ
ロセッサを並列に配置したマルチプロセッサ構成、ある
いはストレージデバイス、グラフィクスメモリ等後述す
る主記憶と同様の内容を保持、更新するローカルなメモ
リを持つデバイスを想定している。７は主記憶装置であ
り、上述したデバイス１２３に共通使用される。８はバ
スであり、３６本のアドレスライン（ＡＤＲ）、３２本
のデータライン（ＤＡＴ）、２０本のコマンド他制御ラ
イン（ＣＴＬ）で構成される。バス８はシステムを構成
する各デバイスが共通接続されるシステムバスであった
り、あるいはシステムバス（ローカルバス）にブリッジ
を介し接続されるＰＣＩバスを想定している。
【００１２】９は本発明の特徴であるキャッシュコント
ロールバスである。バス構造は上述したシステムバス構
造と同様、もしくは後述するように、キャッシュ制御に
係わるラインのみシステムバスから独立した経路を構成
している。バス構造は、図３乃至図６に変形例として示
されている。詳細は後述する。
ロールバスである。バス構造は上述したシステムバス構
造と同様、もしくは後述するように、キャッシュ制御に
係わるラインのみシステムバスから独立した経路を構成
している。バス構造は、図３乃至図６に変形例として示
されている。詳細は後述する。
【００１３】図２は図１に示すキャッシュ４（５、６）
の内部構成を示すブロック図である。図において、４１
はテータキャッシュであり、主記憶装置７の一部写しが
格納されている。４２はタグメモリであり、アドレスデ
ータが格納されている。４３はキャッシュ制御ロジック
であり、バス８、９のアクセスプロトコル（バス争奪、
開放、調停）に従うバスインタフェース制御ならびにキ
ャッシュのリードライト制御を司る。キャッシュのリー
ドライト制御として、デバイス１（２、３）からアクセ
ス要求を受け、タグメモリ４２を介してアドレスチェッ
クを行い、リードライト応答を行う他、バスの８、９の
アドレスを常に監視し、主記憶との間でロールインロー
ルバック処理に伴うデータ取り込み、掃き出し操作なら
びに、アドレス更新通知等を行う。
の内部構成を示すブロック図である。図において、４１
はテータキャッシュであり、主記憶装置７の一部写しが
格納されている。４２はタグメモリであり、アドレスデ
ータが格納されている。４３はキャッシュ制御ロジック
であり、バス８、９のアクセスプロトコル（バス争奪、
開放、調停）に従うバスインタフェース制御ならびにキ
ャッシュのリードライト制御を司る。キャッシュのリー
ドライト制御として、デバイス１（２、３）からアクセ
ス要求を受け、タグメモリ４２を介してアドレスチェッ
クを行い、リードライト応答を行う他、バスの８、９の
アドレスを常に監視し、主記憶との間でロールインロー
ルバック処理に伴うデータ取り込み、掃き出し操作なら
びに、アドレス更新通知等を行う。
【００１４】キャッシュ制御バス９の構造について以下
の４つの変形例を説明する。
の４つの変形例を説明する。
【００１５】図３に第１の変形例が示されている。図か
らわかるように、各デバイス１、２に接続されたキャッ
シュ４、５、キャッシュ６を内蔵するデバイス３を接続
するバス８の他に、キャッシュ制御バス９として、各キ
ャッシュ４、５、６間でアドレス通知を行う経路９１を
独立して設けたものである。各キャッシュ４、５、６間
を結ぶアドレス通知経路９１をバス８が持つアドレス経
路と独立して設けたことにより、各キャッシュ４、５、
６が共有しているデータを、あるデバイス１（２、３）
がローカルに内容更新した場合の他のキャッシュ５
（６）への更新アドレス通知をバス８を用いることなく
実現できる。
らわかるように、各デバイス１、２に接続されたキャッ
シュ４、５、キャッシュ６を内蔵するデバイス３を接続
するバス８の他に、キャッシュ制御バス９として、各キ
ャッシュ４、５、６間でアドレス通知を行う経路９１を
独立して設けたものである。各キャッシュ４、５、６間
を結ぶアドレス通知経路９１をバス８が持つアドレス経
路と独立して設けたことにより、各キャッシュ４、５、
６が共有しているデータを、あるデバイス１（２、３）
がローカルに内容更新した場合の他のキャッシュ５
（６）への更新アドレス通知をバス８を用いることなく
実現できる。
【００１６】図４に第２の変形例が示されている。９２
はアドレス通知経路である。第１の実施例に比し、アド
レス通知経路９２の本数が少なくなっているのが異な
る。第１の変形例では３６本、第２の実施例では３０本
のアドレス線を想定している。このことにより、各キャ
ッシュ４、５、６への更新アドレス通知をバス８を用い
ることなく実現でき、その際一部アドレスを使用するた
め、第１の変形例よりもハードウェア量の削減ができ
る。
はアドレス通知経路である。第１の実施例に比し、アド
レス通知経路９２の本数が少なくなっているのが異な
る。第１の変形例では３６本、第２の実施例では３０本
のアドレス線を想定している。このことにより、各キャ
ッシュ４、５、６への更新アドレス通知をバス８を用い
ることなく実現でき、その際一部アドレスを使用するた
め、第１の変形例よりもハードウェア量の削減ができ
る。
【００１７】図５に第３の変形例が示されている。図５
に示す変形例は、図３に示す第１の変形例に、更にキャ
ッシュヒットを通知する経路（制御線）９３を付加した
ものである。この経路９３を通じて他のデバイス２
（３）のキャッシュ５（６）がデータ共有状態を通知で
きるため、キャッシュ１内蔵のキャッシュ制御ロジック
４３は、他のデバイス２（３）のキャッシュ５（６）に
ヒットしたとき、即ち、キャッシュ共有時に、バス８の
データ線を使用してライトバックや他のキャッシュ５
（６）へのデータブロードキャストを行う。
に示す変形例は、図３に示す第１の変形例に、更にキャ
ッシュヒットを通知する経路（制御線）９３を付加した
ものである。この経路９３を通じて他のデバイス２
（３）のキャッシュ５（６）がデータ共有状態を通知で
きるため、キャッシュ１内蔵のキャッシュ制御ロジック
４３は、他のデバイス２（３）のキャッシュ５（６）に
ヒットしたとき、即ち、キャッシュ共有時に、バス８の
データ線を使用してライトバックや他のキャッシュ５
（６）へのデータブロードキャストを行う。
【００１８】図６に第４の変形例が示されている。図６
に示す変形例は、図３に示す第１の変形例に、更にその
アドレスに対するリードライト操作を通知する経路（コ
マンド線）９４を付加したものである。あるデバイス１
（２、３）がローカルにキャッシュ４の内容変更をした
場合、他のキャッシュ５（６）への更新アドレス通知を
バス８を用いることなく行うのは勿論のこと、無効なラ
インへのリード時にもリード操作を指定し上述したアド
レス通知経路９１にアドレスを出力し、このラインの有
効なコピーを持っているキャッシュが存在していた場
合、このキャッシュ４からバス８を介してデータをロー
ドする。このことにより、バス８の使用率が軽減される
他、無効ラインへのリードが他のキャッシュにヒットし
た場合のデータロードにかかわるレイテンシが改善され
る。
に示す変形例は、図３に示す第１の変形例に、更にその
アドレスに対するリードライト操作を通知する経路（コ
マンド線）９４を付加したものである。あるデバイス１
（２、３）がローカルにキャッシュ４の内容変更をした
場合、他のキャッシュ５（６）への更新アドレス通知を
バス８を用いることなく行うのは勿論のこと、無効なラ
インへのリード時にもリード操作を指定し上述したアド
レス通知経路９１にアドレスを出力し、このラインの有
効なコピーを持っているキャッシュが存在していた場
合、このキャッシュ４からバス８を介してデータをロー
ドする。このことにより、バス８の使用率が軽減される
他、無効ラインへのリードが他のキャッシュにヒットし
た場合のデータロードにかかわるレイテンシが改善され
る。
【００１９】図７に第５の変形例が示されている。図７
に示す変形例は、図３に示す第１の変形例と図５に示す
第３の変形例に、更にデータを通知する経路９５を付加
したものである。あるデバイス１（２、３）がローカル
にキャッシュ４の内容を変更した場合、キャッシュ４内
蔵のキャッシュ制御ロジック４３は、アドレス通知経路
９１を介し他のキャッシュ５（６）に更新アドレスの通
知を行い、コヒーレンシを維持する。また、キャッシャ
内蔵のキャッシュ制御ロジック４３は、上述したアドレ
ス通知経路９１を介し、他のデバイス２、３のキャッシ
ュ５、６に対してデータ共有状態を通知できるため、他
のデバイス２（３）のキャッシュ５（６）にヒットした
キャッシュデータ共有時に、ライトバックや、他のキャ
ッシュ５（６）へのデータブロードキャストを専用のデ
ータ経路９５を用いて行う。いずれの制御もキャッシュ
制御に係わるバス８の使用率が軽減されるため、バス８
にかかる負担が著しく改善され、バス性能の向上に寄与
することができる。
に示す変形例は、図３に示す第１の変形例と図５に示す
第３の変形例に、更にデータを通知する経路９５を付加
したものである。あるデバイス１（２、３）がローカル
にキャッシュ４の内容を変更した場合、キャッシュ４内
蔵のキャッシュ制御ロジック４３は、アドレス通知経路
９１を介し他のキャッシュ５（６）に更新アドレスの通
知を行い、コヒーレンシを維持する。また、キャッシャ
内蔵のキャッシュ制御ロジック４３は、上述したアドレ
ス通知経路９１を介し、他のデバイス２、３のキャッシ
ュ５、６に対してデータ共有状態を通知できるため、他
のデバイス２（３）のキャッシュ５（６）にヒットした
キャッシュデータ共有時に、ライトバックや、他のキャ
ッシュ５（６）へのデータブロードキャストを専用のデ
ータ経路９５を用いて行う。いずれの制御もキャッシュ
制御に係わるバス８の使用率が軽減されるため、バス８
にかかる負担が著しく改善され、バス性能の向上に寄与
することができる。
【００２０】以上説明のように本発明は、キャッシュが
接続されるバスの他にキャッシュ制御に係わる経路を独
立して設けることにより、バスの負担軽減をはかったも
のである。
接続されるバスの他にキャッシュ制御に係わる経路を独
立して設けることにより、バスの負担軽減をはかったも
のである。
【００２１】本発明はマルチプロセッサ構成における分
散キャッシュシステムに適用して最適であるが、ストレ
ージデバイス、グラフィックスメモリ等主記憶と同様の
内容を保持、更新するローカルメモリを持ったデバイス
に対しても有効である。
散キャッシュシステムに適用して最適であるが、ストレ
ージデバイス、グラフィックスメモリ等主記憶と同様の
内容を保持、更新するローカルメモリを持ったデバイス
に対しても有効である。
【００２２】
【発明の効果】以上説明のように、本発明は、分散キャ
ッシュ間のデータの一致性を確保するために欠くことの
できない、キャッシュ間で共有されたデータに対するロ
ーカルなデータの更新通知を行う経路を付加することに
より、システム内部で汎用的なデータ転送に用いられる
バスの使用率を軽減できる。データ更新通知を行う経路
に加え、更に種々の経路を付加することにより以下に列
挙する効果も得られる。
ッシュ間のデータの一致性を確保するために欠くことの
できない、キャッシュ間で共有されたデータに対するロ
ーカルなデータの更新通知を行う経路を付加することに
より、システム内部で汎用的なデータ転送に用いられる
バスの使用率を軽減できる。データ更新通知を行う経路
に加え、更に種々の経路を付加することにより以下に列
挙する効果も得られる。
【００２３】（１）アドレス通知を行う経路として一部
アドレスを用いることにより、ハードウェア量の削減も
はかれる。
アドレスを用いることにより、ハードウェア量の削減も
はかれる。
【００２４】（２）更に、キャッシュヒットを通知する
経路、ならびにデータ経路を付加することにより、キャ
ッシュ共有時にライトバックや他のキャッシュへのデー
タブロードキャストを行う制御が可能となる。
経路、ならびにデータ経路を付加することにより、キャ
ッシュ共有時にライトバックや他のキャッシュへのデー
タブロードキャストを行う制御が可能となる。
【００２５】（３）更に、コマンドを通知する経路を付
加することにより、無効ラインへのリードが他のキャッ
シュにヒットした場合データロードのレイテンシが改善
される。
加することにより、無効ラインへのリードが他のキャッ
シュにヒットした場合データロードのレイテンシが改善
される。
【図１】本発明の実施例を示すブロック図。
【図２】図１におけるキャッシュの内部構成を示すブロ
ック図。
ック図。
【図３】本発明のバス構造を示す第１の変形例を示す
図。
図。
【図４】本発明のバス構造を示す第２の変形例を示す
図。
図。
【図５】本発明のバス構造を示す第３の変形例を示す
図。
図。
【図６】本発明のバス構造を示す第４の変形例を示す
図。
図。
【図７】本発明のバス構造を示す第５の変形例を示す
図。
図。
１、２、３…デバイス、４、５…キャッシュ、６…内蔵
キャッシュ、７…主記憶装置、８…キャッシュ制御バ
ス、９…バス、４１…データキャッシュ、４２…タグメ
モリ、４３…キャッシュ制御ロジック、９１、９２…ア
ドレス通知経路、９３…キャッシュヒット通知経路、９
４…コマンド通知経路、９５…データ経路。
キャッシュ、７…主記憶装置、８…キャッシュ制御バ
ス、９…バス、４１…データキャッシュ、４２…タグメ
モリ、４３…キャッシュ制御ロジック、９１、９２…ア
ドレス通知経路、９３…キャッシュヒット通知経路、９
４…コマンド通知経路、９５…データ経路。
Claims (7)
- 【請求項１】 それぞれにキャッシュが接続される１以
上のデバイスを共通接続する、アドレス、データ、コン
トロールのための複数の経路を持つ第一のバスと、第一
のバスが持つ複数の経路のうち、システムに接続される
キャッシュが共通接続され、そのキャッシュの制御に係
わる経路を上記バスとは独立して設けられる第二のバス
とを具備し、この第二のバスを使用してキャッシュ間で
共有されたデータに対するローカルなデータの更新を知
り、キャッシュ間のデータの一貫性を維持することを特
徴とする分散キャッシュシステム。 - 【請求項２】 第二のバスは、少なくとも各キャッシュ
間でアドレス通知を行う経路を含むことを特徴とする請
求項１記載の分散キャッシュシステム。 - 【請求項３】 第二のバスは、少なくとも各デバイスの
キャッシュヒットを通知する経路を含むことを特徴とす
る請求項２記載の分散キャッシュシステム。 - 【請求項４】 第二のバスは、少なくともアドレスとそ
のアドレスに対する操作を通知する経路を含むことを特
徴とする請求項１記載の分散キャッシュシステム。 - 【請求項５】 第二のバスは、少なくともデータを通知
する経路を具備することを特徴とする請求項３記載の分
散キャッシュシステム。 - 【請求項６】 それぞれにキャッシュが接続される１以
上のデバイスを共通接続する、アドレス、データ、コン
トロールのための複数の経路を持つ第一のバスと、第一
のバスが持つ複数の経路のうち、システムに接続される
キャッシュが共通接続され、そのキャッシュの制御に係
わる経路を上記バスとは独立して設けられる第二のバス
と、キャッシュ本体ならびに各キャッシュが共有してい
るデータをあるデバイスがローカルに更新した場合、上
記第二のバスを介して他のキャッシュへの更新アドレス
通知を行うキャッシュ制御ロジックを具備することを特
徴とする分散キャッシュシステム。 - 【請求項７】 上記キャッシュ制御ロジックは、他のデ
バイスのキャッシュにヒットしたとき、ライトバックな
らびに他のキャッシュに対するデータブロードキャスト
を上記第二のバスを介して行うことを特徴とする請求項
６記載の分散キャッシュシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060794A JPH10254779A (ja) | 1997-03-14 | 1997-03-14 | 分散キャッシュシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9060794A JPH10254779A (ja) | 1997-03-14 | 1997-03-14 | 分散キャッシュシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254779A true JPH10254779A (ja) | 1998-09-25 |
Family
ID=13152579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9060794A Pending JPH10254779A (ja) | 1997-03-14 | 1997-03-14 | 分散キャッシュシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054997B2 (en) | 2002-05-24 | 2006-05-30 | Hitachi, Ltd. | Disk array system and cache control method |
| JP2008140379A (ja) * | 2006-11-29 | 2008-06-19 | Internatl Business Mach Corp <Ibm> | バス・スイッチング電力を節約し且つ雑音を減少させるためのコンピュータ実装方法、バス・スイッチング・システム及びコンピュータ・プログラム |
-
1997
- 1997-03-14 JP JP9060794A patent/JPH10254779A/ja active Pending
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