JPH10247663A - マルチボンド棚プラスチックパッケージの製造方法 - Google Patents

マルチボンド棚プラスチックパッケージの製造方法

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JPH10247663A
JPH10247663A JP35750397A JP35750397A JPH10247663A JP H10247663 A JPH10247663 A JP H10247663A JP 35750397 A JP35750397 A JP 35750397A JP 35750397 A JP35750397 A JP 35750397A JP H10247663 A JPH10247663 A JP H10247663A
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Abstract

(57)【要約】 【課題】 集積回路用のパッケージを製造する改良した
方法を提供する。 【解決手段】 本発明は、集積回路用のパッケージを製
造する方法を提供しており、複数個の導通経路が第一ボ
ード上及び第二ボード上に形成されている。孔を該第一
ボード及び第二ボードに形成し、それらの孔はピンを受
納すべく適合されている。これらの孔を整合させ且つ接
着剤を使用して第一ボードを第二ボードへ結合させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、大略、電子集積回
路装置に関するものであって、更に詳細には、電子集積
回路装置のパッケージング技術に関するものである。更
に詳細には、本発明は、複数個のボンド棚を必要とする
プラスチックピングリッドアレイ及びボールグリッドア
レイパッケージを製造する改良した方法に関するもので
ある。
【0002】
【従来の技術】プリント配線ボード(PWB)は、多数
の電子製品における構成要素及び装置を相互接続するた
めに使用される。プリント配線ボード(PWB)は、繰
返しのパターンを有するパネルであって、それからプリ
ント回路ボード(PCB)が切断されて、電子構成要素
を装着し且つ保持し且つ構成要素間の電気的相互接続を
与える物理的構成体を提供する。PWBは、典型的に、
非導電性基板(典型的に、エポキシ樹脂を有するグラス
ファイバ)から構成されており、その上に導電性パター
ン又は回路が形成されている。銅が最も広く使用されて
いる導体であるが、ニッケル、銀、錫、錫−鉛、及び金
もエッチ耐久性又は最上層の金属として使用される場合
がある。パッケージは、片側、両側、及び多層PCBを
包含している。片側ボードは、片側にのみ導電性パター
ンを有するものであり、両側ボードは両方の面に導電性
パターンを有するものであり、且つ多層ボードは導体及
び絶縁性物質からなる交互の層が一体的に結合されて構
成されるものである。該導電層はメッキしたスルーホー
ルによって接続され、それは、更に、構成要素を装着し
且つ電気的に固定するために使用される。PWBは剛
性、柔軟性又はそれら二つの組合わせの何れかとするこ
とが可能である。
【0003】PWBは、プラスチックピングリッドアレ
イ(PPGA)及びボールグリッドアレイ(BGA)パ
ッケージにおいて使用される。これらのパッケージは、
例えばマイクロプロセサなどの集積回路をパッケージす
るために使用される。ある場合には、これらのパッケー
ジはマルチボンド棚即ち複数個のボンド棚を使用する。
図1A−1Cは当該技術において公知のPCBを積層し
て形成される異なる数のボンド棚を具備するパッケージ
の概略平面図と部分断面図とをそれぞれ示している。特
に、図1Aは、単一ボンド棚パッケージを示している。
パッケージ100はワイヤボンディング領域104を具
備する孔102を包含している。例えばマイクロプロセ
サなどの集積回路は、ワイヤボンディング領域104へ
電気的に接続するために孔102内に装着させることが
可能である。ボード101は、信号層106及びコア1
10上のパワー層108を包含している。プリプレッグ
層107が信号層106とパワー層108との間に位置
されている。コア110の下側に接地層112及び信号
層114が位置されている。半田マスク111が信号層
106の上に配置されており、且つ半田マスク113が
信号層114の下側に配置されている。ボンディング領
域104が信号層106及び112の露出部分によって
形成されている。
【0004】図1Bにおいて、2ボンド棚アーキテクチ
ャを有するパッケージが示されている。パッケージ11
6は孔118を有しており、その中に、例えばマイクロ
プロセサなどの集積回路がワイヤボンディング領域12
0及び122を介してパッケージ116へ接続するため
に装着される。ボード115は半田マスク121、信号
層124、コア126、パワー層128、半田マスク1
23を包含している。ボード117は半田マスク層12
7、パワー層130、コア132、接地層134、半田
マスク129を包含している。ボード117はプリプレ
ッグ(prepreg)層125によってボード115
へ接着されている。信号層124の露出された領域はボ
ンディング領域122を形成している。接地層134が
層130のレベルへキャビティの周りを取囲んでおり且
つボンディング区域120を形成している。
【0005】図1Cにおいて、パッケージ140はワイ
ヤボンディング領域144,146,148を具備する
孔142を包含している。この場合も、集積回路を、ワ
イヤボンディング領域144,146,148へ電気的
に接続させるために孔142内に装着させることが可能
である。ボード141は半田マスク147、信号層15
0、コア152、信号層154、半田マスク149を包
含している。信号層150の露出部分はボンディング領
域148を形成している。ボード143は半田マスク1
53、信号層156、コア158、パワー層160、半
田マスク155を包含している。ボード141は、プリ
プレッグ層151によってボード143へ接着されてい
る。ボード145は半田マスク159、信号層162、
コア層164、接地層166、半田マスク161を包含
している。ボード145はプリプレッグ層157によっ
てボード143へ接着されている。信号層156の露出
部分はボンディング領域146を形成している。信号層
162の露出部分はワイヤボンディング領域144を形
成している。接地層166がコア層164の周りを信号
層162のレベルへ取囲んでおり且つボンディング領域
144を形成している。
【0006】複数個の棚を具備するPCBを使用して集
積回路用のパッケージを形成する場合に、「ボード」と
も呼ばれる第一PCBを、ボード上にホトレジスト層を
形成し且つそれを露光することによって形成される。次
いで、該ボードにおいてラインをエッチング形成し且つ
集積回路装置を収容するダイに対して孔を刻設する。第
二ボードを第一ボードと同様の態様で形成するが、ボン
ド棚段差部に対しより大きな孔を形成する。次いで、第
一及び第二ボードをラミネーション及び業界において公
知の予め含湿させたグラスファイバ布であるプリプレッ
グを使用して一体化させる。その後に、これらのボード
を加熱即ちベーキングしてプリプレッグを硬化させる。
更に、硬化プロセス期間中にクランプを使用して圧力を
付与する。
【0007】複数個の棚を使用するボードの場合の問題
は、それが湾曲する傾向があり且つプリプレッグからの
樹脂が熱及び圧力を使用してボードを一体化する期間中
にワイヤボンディング領域内に流れ出す場合があるとい
うことである。この問題に対する現在の解決方法は特別
のツールを使用している。図2を参照すると、複数個の
段差部を有するボードを形成するために現在使用されて
いる特別のツールが図示されている。パッケージ200
は図示例においてはボード202及び204を包含して
いる。これらのボードの間に孔208が設けられてい
る。各ボードは、この例においては示していない種々の
パワー層、接地層、信号層を包含している。プリプレッ
グ212がボード202及び204上の半田マスク21
4及び216の間に配置されており且つクランプ218
によってボードに圧力が付与されている。ツール220
はボードの加熱が行われる場合に湾曲が発生することを
防止するために段差の付いた孔208内に使用されるイ
ンサートである。しかしながら、異なる集積回路に対し
て異なる数の段差部及び孔寸法が使用される場合に問題
が発生する。従って、異なる寸法を有する各タイプの集
積回路に対して異なるインサートが必要とされる場合が
ある。現在公知の方法においてこのツールを使用するこ
とは、集積回路装置を製造し且つパッケージングするこ
とのコスト及び複雑性を増加させる。従って、集積回路
装置用のパッケージを製造する改良した方法を提供する
ことが所望されている。
【0008】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、集積回路用のパッケージを形成する改良し
た方法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は、複数個の導通
経路が第一ボード上及び第二ボード上に形成されている
集積回路装置用のパッケージを製造する方法を提供して
いる。第一ボード及び第二ボードに孔を形成し、その場
合にこれらの孔はピンを受納すべく適合される。これら
の孔が整合され且つ第一ボードが接着剤を使用して第二
ボードへ結合される。
【0010】
【発明の実施の形態】図3A及び3Bを参照すると、本
発明の例示的実施例に基づいてパッケージを製造するた
めに使用されるプロセスのフローチャートが示されてい
る。このプロセスは、「ボンド棚部材」とも呼ばれる第
一ボードを含むパネルを製造することにより開始され
る。図3Cにおいて、多数のボード305を含むプリン
ト配線ボードパネル301が模式的に示されている。
【0011】本プロセスは、ボードを正しい寸法に形成
するために使用する物質を選択し且つ切断することによ
り開始される(ステップ300)。その後に、該物質を
積層させ且つドリルによる孔開けのためにピン止めする
(ステップ302)。例えば、多数のPWBパネル30
1を積層させ且つドリル孔開けすることが可能である。
次いで、該物質にドリルによって孔を形成する(ステッ
プ304)。単一層を有するようなPWBパネルの場合
には、ピン用の孔のみがドリルで開けられる。パワープ
レーン及び接地プレーンを有するようなPWBにおいて
は、図3Cにおける孔305のような孔が回り込みメッ
キのために刻設される。PPH(メッキしたスルーホー
ル)のメタリゼーションを実施する(ステップ30
6)。次いで、該物質をレジストを付与するためにクリ
ーニングする(ステップ308)。
【0012】その後に、該レジストをスクリーン印刷す
るか(ステップ310)又は該レジストを付与した後に
(ステップ312)、選択パターンを有するマスクを使
用して露光する(ステップ314)。露光の後に、該レ
ジストを現像する(ステップ316)。次いで、該レジ
ストを現像することによって形成された回路パターンを
銅及び半田メッキする(ステップ318)。メッキの後
に、該レジストをボードから剥離し(ステップ32
0)、該銅回路パターンをエッチングする(ステップ3
22)。ステップ300乃至322は典型的な両側PW
B処理ステップである。次いで、溝パターンを包含する
半田マスクを本発明の例示的実施例に従って付与する
(ステップ324)。その後に、ニッケル/金メッキを
行い(ステップ326)、次いでPWBのルーチング
(経路付け)又はパンチングを行う(ステップ32
8)。ステップ328において、PWBパネル301を
より小さな部材303へ切断して「ボード」とも呼ばれ
るPCBを形成する。ステップ300乃至328は、単
一層を有するその他のPWB又はパワープレーン及び接
地プレーンを有するその他のPWBを製造するために使
用される。
【0013】単一層及びパワー/接地層ボードを設計に
従って積層させ且つ整合させる(ステップ330)。次
いで、接着剤を付与してボードを接着させる(ステップ
332)。図示例においては、接着剤は、ワイヤボンデ
ィングが行われる領域近くの区域に付与することが必要
であるに過ぎない。接着剤はその他の区域に付与するこ
とが可能であるが必要なものではない。該孔のうちの幾
つかの中にピンを配置させ且つ該ピンとボードとを整合
させることによってアライメント即ち整合を行う。その
後に、半田ペーストをボード上の適宜の場所へスクリー
ン付与する(ステップ334)。次いで、残りのピンを
挿入し(ステップ336)且つヒートシンク及びコンデ
ンサを孔内に配置させる(ステップ338)。次いで、
半田を再流動させ(ステップ340)且つ該パッケージ
を切断状態及び短絡状態に対してテストする(ステップ
342)。
【0014】一方、整合はピンベースを使用して実施す
ることが可能である。更に、接着剤及び半田ペースト
は、該部材を整合させ且つ一体化するのと同時に付与す
ることが可能である。図3A,3B,3Cに示したステ
ップは、2個のボードを含むパッケージを形成するため
に使用される。本発明の例示的実施例に従って、2個を
超えるボードでパッケージを形成するために上述したス
テップを使用して付加的なボードを使用することが可能
である。
【0015】次に、図4を参照すると、本発明の例示的
実施例に従って形成されたパッケージが模式的に示され
ている。ボード400は孔403a−403e内のピン
402a−402eを有しており、導通経路404b及
び404dがボンディングパッド405b及び405d
において終端しており、それらはボンディングワイヤ接
続体によってダイ410、接地リング412、又はパワ
ーリング414へ接続している。ピン402aはPCB
417の接地プレーンへ接続しており、一方ピン402
bはPCB415上のボンディングパッド405bへ接
続している。ピン402cはPCB417の接地プレー
ンへ接続しており、ピン402dはPCB415上のボ
ンディングパッド405dへ接続している。ピン403
eはPCB417のパワープレーン(電力面)へ接続し
ている。
【0016】ボンドワイヤ407はダイ410を接地リ
ング412へ接続しており、且つボンドワイヤ406は
ダイ410をパワーリング414へ接続している。次い
で、ボンドワイヤ408は導通経路404b及び404
dによってピン402b及び402dへ接続しているボ
ンディングパッド405b及び405dを介してPCB
415における信号層とダイ410との間に接続を与え
ている。ビア(via)409が上側の信号プレーンと
PCB415の下側との間を接続している。
【0017】次に、図5を参照すると、本発明の例示的
実施例に基づいて、パッケージ400を形成するために
使用される構成要素が模式的に示されている。ボード5
00は孔502を有しており、単一層がパターン形成さ
れて導通経路506を形成しており、それはボンディン
グパッド507で終端している。導通経路506及びボ
ンディングパッド507は半田マスク533の下側に形
成されている。ボード500(図4におけるPCB41
5)は、更に、導通経路(不図示)を具備する信号層5
01a及び501bを包含している。ボード512(図
4におけるPCB417)はパワープレーン(電力面)
514及び接地プレーン516を包含している。接地リ
ング518aは孔519内において折り畳まれており、
且つパワーリング518bはパワープレーン514から
形成されている。パワーリング518bは孔519から
所定距離においてパワープレーン514の一部を被覆す
ることによって形成されている。本パッケージは、孔5
21内に装着されている信号ピン520を包含してい
る。更に、接地ピン522及びパワーピン524が図示
例において示されている。ヒートシンク528を具備す
るダイ526が、ダイ526が孔502及び520内に
嵌まるように位置決めされる。導通経路からボンディン
グ領域507,518a,518bにおいてダイ526
へ接続が形成される。これらのボンディング領域は、部
分的に、例えば半田マスク534などの半田マスクによ
って画定される。
【0018】ビア(via)509は、ピンを挿入して
PCB500上の信号層501a及び501bを連結す
るために使用され、一方ビア510及び521はPCB
500と512とを連結するために使用される。接着剤
の流出を減少させるために半田マスク534に溝505
が形成されている。
【0019】次に、図6を参照すると、本発明の例示的
実施例に基づくパッケージの部分的断面図が示されてい
る。図5は長尺ピンを示しているが、この図は短寸ピン
実施例を示している。図示例においては、パッケージ6
00がコア602及びコア604を包含している。半田
マスク606がコア604の上に形成されている。信号
層608も半田マスク606の下側でコア604の上に
形成されている。信号層607はコア604の下側に形
成されており、半田マスク609が信号層607の下側
に位置している。パッケージ600は、更に、コア60
4及び602におけるビア614内に挿入され且つ内側
に半田付けされたピン610を包含しており、それらは
パッケージ600の異なる層の間での接続を与えてい
る。半田マスク616はボード602上でパワープレー
ン622に亘って形成されている。半田マスク616及
び609には溝618が形成されており、それは接着剤
620の流れを制限する構成を与えている。図示例は、
更に、コア602と関連する接地プレーン624を包含
している。半田マスク634がコア602の底部上で接
地プレーン624に亘って形成されている。半田マスク
635がヒートシンク636に亘って位置されており且
つ半田638によってパッケージ600へ接続されてい
る。溝618は図示例においては、垂直の側壁を有する
チャンネルの形態である。本発明に基づいて溝618を
形成するためにその他の形状を使用することが可能であ
る。溝は接着剤が付与される区域において使用され、ボ
ードを結合させる場合の接着剤の広がりを減少させる。
【0020】次に、図7A−7Cを参照すると、本発明
の例示的実施例に基づくパッケージ700を形成するた
めにボードを整合させるプロセスが模式的に示されてい
る。図7Aはパッケージ700の分解概略断面図であ
り、且つ図7Bはパッケージ700の概略平面図であ
る。図7Cは組立て且つヒートシンク714へ接続させ
たパッケージ700の概略断面図である。ピンベース7
02は孔内に配置された多数のピン704を有してい
る。ボード706は多数の孔708を有しており且つボ
ード710は多数の孔712を有しており、ピン704
を孔708及び712と整列させることにより、ピンベ
ース702とボード706及び710との間にアライメ
ント即ち整合が与えられる。
【0021】従って、本発明はベーキング及びクランピ
ングを行う必要性が回避されているので、複数個の段差
部を有する集積回路装置に対するパッケージを製造する
改良した方法を提供している。必要とされる接着剤の量
が減少されている。更に、プリプレッグ以外の接着剤を
使用することが可能である。例えば、カリフォルニア州
90221、ランチョドミンゲス、スーザンロード20
021、ナショナルスターチアンドケミカルカンパニの
子会社であるエーブルスティックエレクトロニクス、マ
テリアルズアンドアデヒーシブズによって製造されてい
るエーブルボンド(Ablebond)8700Kと呼
ばれる接着剤を本発明に従って使用することが可能であ
る。ワイヤボンディング領域への接着剤の流出即ち拡布
を減少するために溝を使用しているので、本発明はこの
様な利点を提供している。更に、本発明は接着剤を必要
とする区域が減少されているので、使用される接着剤の
量を減少している。本発明の例示的実施例によれば、接
着剤はワイヤボンディングが行われる領域近くのボンデ
ィング棚の間に配置される。接着剤はその他の区域に配
置させることが可能であるが、必要なものではない。溝
の幅は図示例においては約1乃至2mmの間である。
【0022】パッケージの製造業者は、微細幾何学的形
状とすることの可能なPWBラインにおいて信号層を形
成することが可能であり且つパワー/接地層は粗めの幾
何学的形状ラインである。更に、このパッケージは異な
る信号プレーンを有するPCBを使用して再度形態を特
定させることが可能である。複数個の信号プレーン構成
を形成することによって、多数のパッケージ形態を提供
することが可能である。これらのPCBは顧客の注文を
受取った場合に最終段階において半田付けすることによ
り組立てることが可能である。パワー/接地プレーン
は、更に、同一の層上に5V及び3Vを有するがリング
の代わりに異なるボンディングフィンガを有するような
適用場面に対してカスタム化させることも可能である。
【0023】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図1A】 (1)及び(2)は従来公知のボンド棚を
具備するプリント配線ボードを示した概略平面図及び概
略断面図。
【図1B】 (1)及び(2)は従来公知の別のボンド
棚を具備するプリント配線ボードを示した概略平面図及
び概略断面図。
【図1C】 (1)及び(2)は従来公知の更に別のボ
ンド棚を具備するプリント配線ボードを示した概略平面
図及び概略断面図。
【図2】 段差部を有するパッケージを製造するために
現在使用されている特別のツールの使用状態を示した概
略図。
【図3A】 本発明の例示的実施例に基づいてパッケー
ジを製造するために使用される処理の流れを示したフロ
ーチャート。
【図3B】 本発明の例示的実施例に基づいてパッケー
ジを製造するために使用される処理の流れを示したフロ
ーチャート。
【図3C】 プリント配線ボードパネルを示した概略平
面図。
【図4】 本発明の例示的実施例に基づいて製造したパ
ッケージを示した概略斜視図。
【図5】 本発明の例示的実施例に基づいて図4に示し
たパッケージを製造するために使用する構成要素を示し
た分解概略斜視図。
【図6】 本発明の別の例示的実施例に基づいて製造し
たパッケージの一部の概略断面図。
【図7】 (A)−(C)は本発明の例示的実施例に基
づいてパッケージを製造するためにボードを整合させる
プロセスを示した各概略図。
【符号の説明】
400 ボード 402 ピン 403 孔 404 導通経路 405 ボンディングパッド 410 ダイ 412 接地リング 414 パワーリング 417 PCB

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 集積回路用のパッケージの製造方法にお
    いて、 第一ボード上及び第二ボード上に複数個の導通経路を形
    成し、 前記第一ボード及び前記第二ボードに孔を形成し、前記
    孔は複数個のピンを受納すべく適合されており、 前記孔を整合させ、 接着剤を使用して前記第一ボードを前記第二ボードへ結
    合させ、前記接着剤をワイヤボンディングが行われる区
    域に位置させる、ことを特徴とする方法。
  2. 【請求項2】 請求項1において、前記複数個の導通経
    路を形成するステップが、 前記第二ボード上にパワー経路と接地経路とを形成し、 前記第一ボード上に接続パターンを形成する、ことを特
    徴とする方法。
  3. 【請求項3】 請求項1において、前記第一ボードに孔
    を形成するステップが、前記第一ボード及び前記第二ボ
    ードにドリルで孔開けすることを特徴とする方法。
  4. 【請求項4】 請求項1において、更に、他方のボード
    の孔とは独立的に、同一のボード内の層間接続のための
    孔を形成することを特徴とする方法。
  5. 【請求項5】 請求項1において、前記第一ボードが単
    一コア両側基板であることを特徴とする方法。
  6. 【請求項6】 請求項1において、前記第二ボードが単
    一コア両側基板であることを特徴とする方法。
  7. 【請求項7】 請求項1において、前記第一ボードが第
    一孔を有しており且つ前記第二ボードが第二のより大き
    な孔を有しており、従って前記第一ボードが前記第二ボ
    ードに結合される場合に、二つのボンド棚が形成され、
    前記ボード及び集積回路上の導通経路間の電気的接続が
    一端が前記ボンド棚上に取付けられ且つ他端が前記集積
    回路上のボンドパッドへ取付けられる金ワイヤによって
    なされることを特徴とする方法。
  8. 【請求項8】 請求項7において、更に、前記集積回路
    が前記第一孔及び第二孔内に位置されるように前記集積
    回路を前記パッケージへ結合させることを特徴とする方
    法。
  9. 【請求項9】 請求項8において、前記集積回路がマイ
    クロプロセサであることを特徴とする方法。
  10. 【請求項10】 請求項8において、前記集積回路が前
    記集積回路を前記パッケージに取付けたヒートシンク上
    に装着することによって前記パッケージへ結合させるこ
    とを特徴とする方法。
  11. 【請求項11】 請求項1において、更に、前記第一ボ
    ードに溝を形成し、前記溝が前記集積回路を前記パッケ
    ージへ電気的に接続させるためにワイヤボンディングが
    使用される上方の領域に位置されていることを特徴とす
    る方法。
  12. 【請求項12】 請求項11において、更に、前記第二
    ボードに溝が設けられており、前記第二ボードにおける
    溝が、前記集積回路を前記パッケージへ電気的に接続さ
    せるためにワイヤボンディングが使用される下側の領域
    に位置されていることを特徴とする方法。
  13. 【請求項13】 集積回路用のパッケージを形成する方
    法において、 第一ボード上に接続パターンをエッチング形成し、 第二ボード上にパワーパターン及び接地パターンをエッ
    チング形成し、 前記第一ボードに孔をドリルで形成し、その場合に前記
    孔はピンを受納し且つ層間接続のために適合されており
    且つ前記孔の少なくとも一部が整合のために使用され且
    つ第一組の整合可能な孔を形成しており、 ワイヤボンディングが発生する第一ボードにおける領域
    内に溝をパターン形成し、その場合に前記溝は接着剤に
    対するガイドを与えており、 前記第二ボードに孔をドリルで形成し、その場合に前記
    孔はピンを受納し且つ層間接続のために適合されてお
    り、前記孔の少なくとも一部は前記第一組の整合可能な
    孔と整合可能であり且つ第二組の整合可能な孔を形成し
    ており、 ワイヤボンディングが行われる前記第二ボードにおける
    領域に溝をパターン形成し、その場合に前記溝は接着剤
    に対するガイドを提供し、 前記少なくとも一方の溝内に接着剤を配置させ、 前記第一組の整合可能な孔及び前記第二組の整合可能な
    孔を使用して前記第一ボードを前記第二ボードと整合さ
    せ、 前記接着剤を使用して前記第一ボードを前記第二ボード
    へ結合させる、上記各ステップを有することを特徴とす
    る方法。
  14. 【請求項14】 請求項13において、前記整合ステッ
    プが、 前記第一ボードにおけるピンを受納すべく適合されてい
    る孔内にピンを配置させ、 前記第一ボードにおけるピンを受納すべく適合されてい
    る前記第二ボードにおける孔とを並べさせることによっ
    て前記第二ボードを前記第一ボードと整合させる、こと
    を特徴とする方法。
  15. 【請求項15】 請求項14において、前記ピンを配置
    させ且つ前記第二ボードを整合させるステップが複数個
    のピンを有するピンベースを使用して行われることを特
    徴とする方法。
  16. 【請求項16】 請求項13において、前記少なくとも
    一方の溝が約1mm乃至約2mmの幅を有していること
    を特徴とする方法。
  17. 【請求項17】 請求項12において、前記第一ボード
    が信号層を包含していることを特徴とする方法。
  18. 【請求項18】 請求項13において、前記第二ボード
    がパワープレーン及び接地プレーンを包含していること
    を特徴とする方法。
  19. 【請求項19】 請求項13において、前記接着剤がエ
    イブルボンド(Ablebond)8700Kであるこ
    とを特徴とする方法。
  20. 【請求項20】 請求項13において、前記接着剤がプ
    リプレッグであることを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190555A (ja) * 2000-12-20 2002-07-05 Ibiden Co Ltd ヒートシンク集合体およびヒートシンク

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US6323065B1 (en) 1997-05-07 2001-11-27 Signetics Methods for manufacturing ball grid array assembly semiconductor packages
US6395582B1 (en) 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
US6608257B1 (en) * 2001-12-12 2003-08-19 Sun Microsystems, Inc. Direct plane attachment for capacitors
US6521846B1 (en) * 2002-01-07 2003-02-18 Sun Microsystems, Inc. Method for assigning power and ground pins in array packages to enhance next level routing
US20090032285A1 (en) * 2005-01-27 2009-02-05 Matsushita Electric Industrial Co., Ltd. Multi-layer circuit substrate manufacturing method and multi-layer circuit substrate
KR102088973B1 (ko) * 2015-09-17 2020-03-13 한국전자통신연구원 광 모듈용 플렉서블 인쇄회로기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255996A (ja) * 1987-04-14 1988-10-24 シチズン時計株式会社 半導体チツプ実装用多層基板
JPH07273463A (ja) * 1994-03-31 1995-10-20 Ibiden Co Ltd Ic搭載用多層プリント配線板の製造方法
JPH0883981A (ja) * 1994-09-09 1996-03-26 Matsushita Electric Ind Co Ltd プリント配線板の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3516156A (en) * 1967-12-11 1970-06-23 Ibm Circuit package assembly process
DE3240754A1 (de) * 1981-11-06 1983-05-19 Sumitomo Bakelite Co. Ltd., Tokyo Gedruckte schaltung mit mehreren schichten und verfahren zu deren herstellung
EP0159365B1 (en) * 1983-10-13 1991-09-04 Mitsubishi Rayon Co., Ltd. Carbon fibers with high strength and high modulus, and process for their production
US4644643A (en) * 1984-02-22 1987-02-24 Kangyo Denkikiki Kabushiki Kaisha Method of electrically interconnecting a laminated printed circuit by use of a compressed, solder-plated connector pin
JPS60227496A (ja) * 1984-04-26 1985-11-12 日本電気株式会社 多層印刷配線板の製造方法
DE3423181A1 (de) * 1984-06-22 1986-01-02 Dielektra GmbH, 5000 Köln Verfahren zur herstellung von vorlaminaten fuer mehrlagenleiterplatten
US4991285A (en) * 1989-11-17 1991-02-12 Rockwell International Corporation Method of fabricating multi-layer board
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255996A (ja) * 1987-04-14 1988-10-24 シチズン時計株式会社 半導体チツプ実装用多層基板
JPH07273463A (ja) * 1994-03-31 1995-10-20 Ibiden Co Ltd Ic搭載用多層プリント配線板の製造方法
JPH0883981A (ja) * 1994-09-09 1996-03-26 Matsushita Electric Ind Co Ltd プリント配線板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190555A (ja) * 2000-12-20 2002-07-05 Ibiden Co Ltd ヒートシンク集合体およびヒートシンク

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US5832596A (en) 1998-11-10
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