JPH10228420A - 処理システム・セキュリティ - Google Patents

処理システム・セキュリティ

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JPH10228420A
JPH10228420A JP9352759A JP35275997A JPH10228420A JP H10228420 A JPH10228420 A JP H10228420A JP 9352759 A JP9352759 A JP 9352759A JP 35275997 A JP35275997 A JP 35275997A JP H10228420 A JPH10228420 A JP H10228420A
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JP
Japan
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processing system
bus
storage area
programming
access
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JP9352759A
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English (en)
Inventor
Paul Jeffrey Garnett
ポール・ジェフリー・ガーネット
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Sun Microsystems Inc
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Sun Microsystems Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
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    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/82—Protecting input, output or interconnection devices
    • G06F21/85—Protecting input, output or interconnection devices interconnection devices, e.g. bus-connected or in-line devices

Abstract

(57)【要約】 【課題】重要資源４０へのアクセスを防止する、または
さらに困難にすることにより処理システムのセキュリテ
ィを増進する。 【解決する手段】 処理エンジン２０、システム資源４
０およびバス３０を含む処理システム１０におけるシス
テム資源へのアクセスを制御する方法が与えられる。前
記方法は、バスと資源の間に置かれた再プログラム可能
論理３６をプログラムする第１のモードにおいてバスを
経て処理エンジンによる資源へのアクセスを認める段
階、そして再プログラム可能論理をプログラムする第２
のモードにおいてバスを経た資源への少なくとも制限し
たアクセスを認める段階を含む。これにより重要資源の
事故または計画的な改ざんは妨げられまたは少なくとも
一層困難にされ得るので、全システム・セキュリティお
よび保全を増進できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、コンピュータ・
セキュリティに関し、そして特に処理システム内の重要
資源の保護に関する。
【０００２】
【従来の技術】コンピュータ・システムはソフトエア・
バグ、または重要（クリティカル）システム資源と干渉
する悪意の行動による作用から停止され得る。システム
資源はハードウエア資源で有り得え、またソフトエアま
たは記憶されたデータ、または計算システム内に留まる
他のもので有り得る。
【０００３】
【発明が解決しょうとする課題】本発明の目的は、重要
資源へのアクセスを防止する、またはさらに困難にする
ことによりシステムのセキュリティを増進することであ
る。
【０００４】
【課題を解決するための手段】本発明の第１の面に従う
と、処理エンジン、前記システム資源およびバスを含む
処理システムにおけるシステム資源へのアクセスを制御
する方法が与えられる。前記方法は、前記バスと前記資
源の間に置かれた再プログラム可能論理をプログラムす
る第１のモードにおいて前記バスを経て前記処理エンジ
ンによる前記資源へのアクセスを認める段階、そして前
記再プログラム可能論理をプログラムする第２のモード
において前記バスを経た前記資源への少なくとも制限し
たアクセスを認める段階を含む。
【０００５】重要資源への制限アクセスへの再プログラ
ム可能論理を再プログラムすることにより、重要資源の
事故または計画的な改ざんは妨げられまたは少なくとも
一層困難にされ得るので、全システム・セキュリティお
よび保全を増進できる。
【０００６】資源はシステムの重要動作ソフトエアまた
は重要動作パラメータを含むまたは識別する記憶エリア
で典型的には有り得るが、資源は重要ハードウエア要素
で有り得る。第２のモードにおける再プログラム可能論
理のプログラミングは、この結果、記憶エリアに対し選
択的にまたは全体にアクセスをブロックするために使用
され得る。記憶エリアは、処理システムに関係するテス
ト・ソフトエア及び／またはテスト・パラメータを含み
得る。
【０００７】好ましくは、プログラム可能論理は、フイ
ールド・プログラム可能論理ゲートアレイを含む。第１
のプログラミング情報と第２のプログラミング情報は共
に処理システム中のメモリに記憶され得る。代わりに、
第１のプログラミング情報は要求される時に処理システ
ムの外部に供給され、そして処理システムに別な方法で
は記憶されない。後者の代替はより高いセキュリティを
与えそして特にテスト目的用に役立つことができ、これ
によりテスト技術者は動作のテストモードにおいて第１
のプログラミング情報を供給することができるであろ
う。
【０００８】本発明の別の面に従うと、処理エンジン
（例えば、マイクロプロセッサまたはマイクロコントロ
ーラ）、前記バスと前記資源の間に置かれた再プログラ
ミング可能論理を含む処理システム（例えば、コンピュ
ータ・システム）が提供される。前記プログラミング可
能論理は、第１のモードにおいてプログラミング可能で
あり、前記バスを経て前記資源への処理エンジンによる
アクセスを許容し、そして第２のモードにおいて前記バ
スを経て前記資源への少なくとも制限アクセスに対しプ
ログラム可能である。
【０００９】
【発明の実施の形態】図１は計算システム１０の概略図
である。計算システムはバス３０を経て多くの資源に接
続されたプロセッサ２０を含む。表示アダプタ２２はデ
ィスプレイ２４がバス３０に接続されることを可能にす
る。同様に、キーボード・アダプタ２６はキーボード２
８がバス３０に接続されることを許容する。第１のメモ
リＭ１３２は直接バスに接続される。重要ソフトエア資
源４０を含む別のメモリＭ２３８は再プログラム可能論
理、例えば再プログラム可能ゲートアレイ３６を経てバ
ス３０に接続されている。通信アダプタ４２は外部通信
線４４をコンピュータ・バス３０に接続することを可能
にする。
【００１０】図１は、計算システムの概略図であり、そ
して代わりの計算システムが図１に示されるシステムと
異なる構成をもつことができることが理解されよう。図
１の例において、そしてまた以下に設定された例におい
て、重要資源はメモリＭ２３８に記憶された、データま
たはソフトエアであると仮定される。しかし、本発明の
他の実施形態において、重要資源は、例えば再構成可能
なハードウエア構成要素で有り得る。このような構成要
素の例は選択可能なクロック速度を有するクロック信号
発生器で有り得る。代わりに、ハードウエア構成要素は
システムのある動作モードの間にのみ使用されるシステ
ムの構成要素で有り得る。サービス技術者の制御下でテ
ストまたは修繕モードの間のみアクセスを認め、装置の
ユーザによるハードウエア構成へのアクセスを防止する
ことが望ましい。本発明の好適な実施形態において、再
プログラム可能論理３６はフイールド・プログラム可能
ゲートアレイ（ＦＰＧＡ）のような、再プログラム可能
ゲートアレイである。次の実施形態において、資源への
アクセスを制限するデバイスの他の実現が与えられる
が、参照はＦＰＧＡ３６に対してなされている。
【００１１】図７は、図１に述べられたような本発明の
実施形態の動作の初期段階を例示している。特に、計算
システムを最初にブート（ｂｏｏｔ）するとすぐに、初
期化コード５０はシステムの初期化を実行ために動作可
能である。初期化プログラムにおけるあるポイントで、
参照Ｃ１がメモリＭ１ ３２におけるロケーション５２
に記憶された第１のコードに対してされる。この情報は
メモリ３２（例えば、読出し専用メモリで有り得る）か
らＦＰＧＡ３６へロードされ最初にＦＰＧＡ３６をプロ
グラムする。ＦＰＧＡ３６はそれからコンピュータ・バ
ス３０に与えられた信号に応答し、コードＰをプログラ
ムすることによりメモリＭ２の中の重要資源４０へのア
クセスを可能とする第１のモードを与えて適切な初期化
機能を実行する。コードＰの実行の後に、メモリ３２の
５４に記憶された情報に対する第２の参照Ｃ２がなされ
る。この第２の情報５４は、それからＦＰＧＡ３６へロ
ードされてＦＰＧＡ３６の原プログラミングに重ね書き
する。ＦＰＧＡ３６のこの再プログラミングはそれから
第２のモードにおいて重要資源４０への別のアクセスを
防止しまたは制限することができる。
【００１２】商業的に有益な再プログラム可能な多くの
異なるモデルのいずれかは本発明の実施形態においてＦ
ＰＧＡ３６として使用され得る。ＦＰＧＡ３６のプログ
ラミングは、使用される特定の再プログラム可能ＦＰＧ
Ａに依存し、そして当業者に明らかである関係のあるＦ
ＰＧＡ用の技術設計仕様に従うべきである。図２は、Ｆ
ＰＧＡ３６とメモリ３８のひとつの構成の概略表示であ
り、ＦＰＧＡはＮビット・バスを受け取り、そしてＭビ
ット・バスのよりメモリ３８に接続されている。図３
は、読出し／書込み線ｒ／ｗおよびｃｓにチップ選択線
を受け取りそしてチップ選択線および読出し／書込み線
をメモリ３８へ供給するＦＰＧＡをもった本発明のひと
つの特別な実施形態を表している。この実施形態におい
て、ＦＰＧＡはチップ選択信号と同様に読出しおよび書
込み信号をメモリ３８へ渡すように最初にプログラムさ
れ得る。第２のプログラミング（再プログラミング）に
より、ＦＰＧＡは読出し信号のみを渡すために取り決め
ることができ、このためメモリ３８への書込みを防止す
る。代わりに、メモリ３８への読出しおよび書込み信号
の両方が第２のプログラミングにより防止され得る。い
ずれかの場合においてシステム資源保護はユーザによる
重ね書きを防止することによりまたはメモリ３８へのア
クセスを完全にブロックすることのいずれかにより与え
られる。
【００１３】図４と５は、ＦＰＧＡ３６が異なる大きさ
のバス間の翻訳を与えることができることを表示する。
このため、図４において、狭いバスＢ１はＦＰＧＡ３６
をアクセスするが、ＦＰＧＡ３６は入力バスＢ１上の信
号をデコードしてメモリ３８をアクセスするための個々
のデコードされた線Ｂ２を与える。図５において、広い
バスＢ３はＦＰＧＡ３６をアクセスし、アドレスの選択
されたビットＢ４をメモリ３８へ単に渡す。本発明の実
施形態において、ＦＰＧＡは第１と第２のプログラミン
グ・モードにおいて異なる翻訳を与える。
【００１４】図６は、バスＢ５がＦＰＧＡ３６の入力側
に与えられる配列を例示する。ＦＰＧＡの出力側におい
て、Ｂ６で表されたアドレス線とＢ６’で表された別の
アドレス線が与えられる。本発明の実施形態において、
アドレス線Ｂ６は、ＰＦＧＡの第１と第２のプログラミ
ングの両方をもったアドレス信号を与え、これに対し線
Ｂ６’上のアドレス信号はＦＰＧＡの第１または第２の
プログラミングのいずれかによりブロックされるか変え
られるかのいずれかをされ、これにより第１のプログラ
ミングによりメモリ３８内のテスト・ソフトウエア４４
へのアクセスは容認され得、これに対して第２のプログ
ラミングによりテスト・プログラミングへのアクセスは
防止されそしてアクセスは代わりにユーザ・ソフトウエ
ア４２に対して容認される。それから、初期の設計およ
びテスト動作の間、または診断目的用の後続の使用の
間、テスト技術者が原型の、最初のプログラミングによ
りＦＰＧＡを再プログラミングし、それによりテスト・
ソフトウエア４４への再度のアクセスを認めることを可
能にする。
【００１５】図１に概略例示されたように、情報５２、
５４はメモリ３２のメモリ・エリア３４に与えられる。
しかし、ＦＰＧＡの第１のプログラミングに関係する情
報はコンピュータ・システム１０のメモリに全く保持さ
れないが、代わりにシステムのテスト動作が要求される
時にテスト技術者により外部から与えられることができ
る。この方法において、ユーザがＦＰＧＡをプログラム
するために要求される情報を捜し出しそしてなんとか見
い出すことは可能性がないであろう。
【００１６】付加的セキュリティを与えるために、エリ
ア５２／５４に記憶されたデータを暗号化し、ユーザが
ＦＰＧＡ３６をプログラムするために必要な情報を見つ
けることを一層困難にすることは可能であろう。本発明
の実施形態は、重要な資源への不慮のアクセスが通常の
使用中に防止され得ることにおいて動作のセキュリティ
を与え得る。また、本発明の実施形態は、ユーザが重要
な資源へアクセスすることを著しくより困難にすること
ができる。
【００１７】本発明の特定の実施形態が述べられたけれ
ど、本発明はこれに制限されず、そして多くの変更およ
び／または付加が特許請求の範囲に制限された発明の範
囲内でされることが理解されよう。例えば、従属請求項
の特徴の異なる組合わせが独立請求項と組合わされても
よい。また、別の例として、ここに述べられた実施形態
において処理システムはコンピュータ・システムとして
示されているが、処理システムはコンピュータを基礎と
したまたはマイクロプロセッサを基礎とした制御システ
ムを有する何らかの装置であっても良い。
【図面の簡単な説明】
【図１】計算システムの概略図である。
【図２】本発明のひとつの実現の概略図である。
【図３】本発明の別の実現の概略図である。
【図４】本発明の別の実現の概略図である。
【図５】本発明の別の実現の概略図である。
【図６】本発明の別の実現の概略図である。
【図７】本発明の動作を例示する概略図である。
【符号の説明】
１０ 計算システム ２０ プロセッサ ２２ 表示アダプタ ２４ ディスプレイ ２６ キーボード・アダプタ ２８ キーボード ３０ バス ３２ 第１のメモリ ３６ 再プログラム可能ゲートアレイ ３８ メモリ ４０ 重要ソフトウエア資源 ４２ 通信アダプタ ４４ 外部通信線
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597004720 2550 Ｇａｒｃｉａ Ａｖｅｎｕｅ，ＭＳ ＰＡＬ１−521，Ｍｏｕｎｔａｉｎ Ｖ ｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 処理エンジン、システム資源およびバス
    を含む処理システムにおける該システム資源へのアクセ
    スを制御する方法であって、 第１のモードにおいて、前記バスと前記システム資源の
    間に置かれた再プログラム可能論理をプログラムして前
    記バスを経て前記システム資源への前記処理エンジンに
    よるアクセスを許可し、 第２のモードにおいて、前記再プログラム可能論理をプ
    ログラムして前記バスを経て前記システム資源へ少なく
    とも制限アクセスをする、各段階を含む方法。
  2. 【請求項２】 前記システム資源は重要な記憶エリアで
    あり、前記再プログラム可能論理の前記第２のプログラ
    ミングは前記記憶エリアへのアクセスをブロックする、
    請求項１に記載の方法。
  3. 【請求項３】 前記記憶エリアは前記処理システムに関
    係する重要動作パラメータを含む、請求項２に記載の方
    法。
  4. 【請求項４】 前記記憶エリアは重要動作ソフトウエア
    と同一であるかまたは重要動作ソフトウエアを含む、請
    求項２に記載の方法。
  5. 【請求項５】 前記記憶エリアは前記処理システムに関
    係するテスト・ソフトウエアおよび／またはテスト・パ
    ラメータを含む、請求項２に記載の方法。
  6. 【請求項６】 前記再プログラム可能論理は再プログラ
    ム可能フィールド・プログラム可能ゲートアレイを含
    む、請求項１に記載の方法。
  7. 【請求項７】 第１のプログラミング情報と第２のプロ
    グラミング情報は前記処理システムにおけるメモリに記
    憶される、請求項６に記載の方法。
  8. 【請求項８】 前記第１のプログラミング情報は、要求
    される時に前記処理システムに対し外部から供給され、
    そして別の方法では前記処理システムに記憶されない、
    請求項１に記載の方法。
  9. 【請求項９】 処理エンジン、システム資源、バスおよ
    び前記バスと前記システム資源の間に置かれた再プログ
    ラム可能論理を含み、前記再プログラム可能論理は、第
    １のモードにおいて前記バスを経て前記システム資源へ
    の前記処理エンジンによるアクセスを許可するようにプ
    ログラム可能であり、そして第２のモードにおいて前記
    バスを経て前記システム資源へ少なくとも制限アクセス
    をするようにプログラム可能である、処理システム。
  10. 【請求項１０】 前記重要資源は記憶エリアであり、前
    記再プログラム可能論理は、前記第２のモードでプログ
    ラムされる時に前記記憶エリアへのアクセスをブロック
    する、請求項１に記載の処理システム。
  11. 【請求項１１】 前記記憶エリアは前記処理システムに
    関係する重要動作パラメータを含む、請求項１０に記載
    の処理システム。
  12. 【請求項１２】 前記記憶エリアは重要動作ソフトウエ
    アと同一であるかまたは重要動作ソフトウエアを含む、
    請求項１０に記載の処理システム。
  13. 【請求項１３】 前記記憶エリアは前記処理システムに
    関係するテスト・ソフトウエアおよび／またはテスト・
    パラメータを含む、請求項１０に記載の処理システム。
  14. 【請求項１４】 前記再プログラム可能論理は再プログ
    ラム可能フィールド・プログラム可能ゲートアレイを含
    む、請求項９に記載の処理システム。
  15. 【請求項１５】 第１のプログラミング情報と第２のプ
    ログラミング情報は前記処理システムにおけるメモリに
    記憶される、請求項１４に記載の処理システム。
  16. 【請求項１６】 前記第１のプログラミング情報は、要
    求される時に前記処理システムに対し外部から供給さ
    れ、そして別の方法では前記処理システムに記憶されな
    い、請求項９に記載の処理システム。
JP9352759A 1996-12-31 1997-12-22 処理システム・セキュリティ Pending JPH10228420A (ja)

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US777256 1996-12-31
US08/777,256 US5911778A (en) 1996-12-31 1996-12-31 Processing system security

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EP (1) EP0851358B1 (ja)
JP (1) JPH10228420A (ja)
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