JPH1022479A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH1022479A JPH1022479A JP8176318A JP17631896A JPH1022479A JP H1022479 A JPH1022479 A JP H1022479A JP 8176318 A JP8176318 A JP 8176318A JP 17631896 A JP17631896 A JP 17631896A JP H1022479 A JPH1022479 A JP H1022479A
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Abstract
(57)【要約】
【課題】 この発明は、ゲート酸化膜の信頼性の劣化を
させることなく、また素子の段差を増加させることな
く、ソース幅のばらつきを無くして素子の微細化を行う
ことを目的とする。 【解決手段】 ｐ型半導体基板１０表面に互いに平行に
延在する帯状のフィールド酸化膜１１を形成する工程
と、フィールド酸化膜１１上に長手方向と直行するよう
に、帯状の積層ゲート３０を互いに平行に延在させて形
成する工程と、積層ゲート３０をマスクとして、半導体
基板に対して自己整合的にｎ型の不純物を導入し、ソー
ス領域１７及びドレイン領域１８を形成する工程と、積
層ゲート３０側面に自己整合的にサイドウォール１９を
形成する工程と、フィールド酸化膜１１とサイドウォー
ル１９に囲まれているソース領域１７の表面に接触し、
かつこのソース領域１７を挟む隣り合った２つの積層ゲ
ート３０、３０の各々少なくともソース領域側の側壁の
サイドウォール１９を覆うように、延在する積層ゲート
３０の長手方向と平行に、ソース局所配線電極２０を形
成する工程と、を具備する。
させることなく、また素子の段差を増加させることな
く、ソース幅のばらつきを無くして素子の微細化を行う
ことを目的とする。 【解決手段】 ｐ型半導体基板１０表面に互いに平行に
延在する帯状のフィールド酸化膜１１を形成する工程
と、フィールド酸化膜１１上に長手方向と直行するよう
に、帯状の積層ゲート３０を互いに平行に延在させて形
成する工程と、積層ゲート３０をマスクとして、半導体
基板に対して自己整合的にｎ型の不純物を導入し、ソー
ス領域１７及びドレイン領域１８を形成する工程と、積
層ゲート３０側面に自己整合的にサイドウォール１９を
形成する工程と、フィールド酸化膜１１とサイドウォー
ル１９に囲まれているソース領域１７の表面に接触し、
かつこのソース領域１７を挟む隣り合った２つの積層ゲ
ート３０、３０の各々少なくともソース領域側の側壁の
サイドウォール１９を覆うように、延在する積層ゲート
３０の長手方向と平行に、ソース局所配線電極２０を形
成する工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の製造方法に関し、特に浮遊ゲートを有しかつ電気的に
書き込み及び消去可能な半導体不揮発性記憶装置の製造
方法に関する。
の製造方法に関し、特に浮遊ゲートを有しかつ電気的に
書き込み及び消去可能な半導体不揮発性記憶装置の製造
方法に関する。
【０００２】
【従来の技術】１ビット（ｂｉｔ）あたり１つのトラン
ジスタのみで記憶できるフラッシュＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲｏＭ）は、その記憶密度の高さか
ら、活発な開発が行われており、多くのセル構造や駆動
方式が提案されている。これらの中でもっとも一般的に
普及しているのは、米国特許第４，８９８，６１９号に
提案されている、いわゆる積層ゲート・ＮＯＲ型の素子
である。この素子は、浮遊ゲートへの電子の注入をチャ
ネルホットエレクトロンで行い、引き抜きをソースへの
ＦＮトネリングを用いて行っている。
ジスタのみで記憶できるフラッシュＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲｏＭ）は、その記憶密度の高さか
ら、活発な開発が行われており、多くのセル構造や駆動
方式が提案されている。これらの中でもっとも一般的に
普及しているのは、米国特許第４，８９８，６１９号に
提案されている、いわゆる積層ゲート・ＮＯＲ型の素子
である。この素子は、浮遊ゲートへの電子の注入をチャ
ネルホットエレクトロンで行い、引き抜きをソースへの
ＦＮトネリングを用いて行っている。
【０００３】この素子のアレイの上面図を図６に示し、
図６のＡ−Ａ’線断面図を図７に示す。図６及び図７に
示すように、各素子は基板５０上に形成された島状のフ
ィールド酸化膜５１によって分離されている。制御ゲー
ト５２は各々平行に配置され、制御ゲート５２のコンタ
クトホール５３側がドレイン領域５４、その反対側がソ
ース領域５５となっている。制御ゲート５２の下層部に
は絶縁膜を介して浮遊ゲート５６が設けられ、積層ゲー
トを構成している。
図６のＡ−Ａ’線断面図を図７に示す。図６及び図７に
示すように、各素子は基板５０上に形成された島状のフ
ィールド酸化膜５１によって分離されている。制御ゲー
ト５２は各々平行に配置され、制御ゲート５２のコンタ
クトホール５３側がドレイン領域５４、その反対側がソ
ース領域５５となっている。制御ゲート５２の下層部に
は絶縁膜を介して浮遊ゲート５６が設けられ、積層ゲー
トを構成している。
【０００４】この積層ゲート・ＮＯＲ型の素子では、素
子の微細化する場合、図８に示すようにフィールド酸化
膜５１の角が丸くなる。これは、フォトリソグラフィー
工程やフィールド酸化工程時に生じるもので、この丸ま
りをなくすことはできない。また、フィールド酸化膜５
１に対する制御ゲート５２のアライメント誤差も考慮す
る必要があり、このためアライメント余裕（Ｄ）が必要
となる。このアライメント余裕（Ｄ）を小さくした場
合、図９に示すように、制御ゲート５２がフィールド酸
化膜５１の丸くなっているところに掛かり、結果的に同
一アレイ内にソースの広いトランジスタとソースの狭い
トランジスタが存在することになる。
子の微細化する場合、図８に示すようにフィールド酸化
膜５１の角が丸くなる。これは、フォトリソグラフィー
工程やフィールド酸化工程時に生じるもので、この丸ま
りをなくすことはできない。また、フィールド酸化膜５
１に対する制御ゲート５２のアライメント誤差も考慮す
る必要があり、このためアライメント余裕（Ｄ）が必要
となる。このアライメント余裕（Ｄ）を小さくした場
合、図９に示すように、制御ゲート５２がフィールド酸
化膜５１の丸くなっているところに掛かり、結果的に同
一アレイ内にソースの広いトランジスタとソースの狭い
トランジスタが存在することになる。
【０００５】積層ゲート・ＮＯＲ型のフラッシュＥＥＰ
ＲＯＭでは、浮遊ゲートからの電子の引き抜きをソース
領域でのＦＮトンネリングを用いて全素子のデータを一
括に消去する。このため、アレイ内にソース幅の違う素
子が混在する場合、消去後のしきい値のばらつきを生じ
る。積層ゲート・ＮＯＲ型のフラッシュＥＥＰＲＯＭで
は、消去後のしきい値は０Ｖから電源電圧の間になって
いなければならず、この範囲からはずれた素子がアレイ
内に１つでもあると誤動作の原因となる。
ＲＯＭでは、浮遊ゲートからの電子の引き抜きをソース
領域でのＦＮトンネリングを用いて全素子のデータを一
括に消去する。このため、アレイ内にソース幅の違う素
子が混在する場合、消去後のしきい値のばらつきを生じ
る。積層ゲート・ＮＯＲ型のフラッシュＥＥＰＲＯＭで
は、消去後のしきい値は０Ｖから電源電圧の間になって
いなければならず、この範囲からはずれた素子がアレイ
内に１つでもあると誤動作の原因となる。
【０００６】以上のことから消去後のしきい値電圧のば
らつきの原因となるソース幅のばらつきを無くすために
は、アライメント余裕（Ｄ）は十分大きくとる必要があ
り、このことが素子の微細化にとって妨げとなってい
る。
らつきの原因となるソース幅のばらつきを無くすために
は、アライメント余裕（Ｄ）は十分大きくとる必要があ
り、このことが素子の微細化にとって妨げとなってい
る。
【０００７】このフィールド酸化膜の丸まりによるソー
ス幅のばらつきを無くす方法が特開平３−７２６８１号
公報に提案されている。この方法を図１０及び図１１に
従い説明する。図１０は上面図、図１１は図１０のＢ−
Ｂ’線断面図である。
ス幅のばらつきを無くす方法が特開平３−７２６８１号
公報に提案されている。この方法を図１０及び図１１に
従い説明する。図１０は上面図、図１１は図１０のＢ−
Ｂ’線断面図である。
【０００８】図１０（ａ）に示すように、まず、基板６
０上にフィールド酸化膜６１を帯状に形成する。その
後、浮遊ゲート６６、制御ゲート６２を図１０（ｂ）に
示すように、フィールド酸化膜６１に対して垂直に形成
する。そして、図１０（ｃ）に示すように、ソース領域
６５となる部分のフィールド酸化膜６１を制御ゲート６
２に対して自己整合する形でエッチングし、ソース領域
６５を形成する。
０上にフィールド酸化膜６１を帯状に形成する。その
後、浮遊ゲート６６、制御ゲート６２を図１０（ｂ）に
示すように、フィールド酸化膜６１に対して垂直に形成
する。そして、図１０（ｃ）に示すように、ソース領域
６５となる部分のフィールド酸化膜６１を制御ゲート６
２に対して自己整合する形でエッチングし、ソース領域
６５を形成する。
【０００９】上記のように構成することで、フィールド
酸化膜６１と制御ゲート６２のアライメント余裕を無く
すことができ、フィールド酸化膜６１の丸まりによるソ
ース幅のばらつきも無くすことができる。
酸化膜６１と制御ゲート６２のアライメント余裕を無く
すことができ、フィールド酸化膜６１の丸まりによるソ
ース幅のばらつきも無くすことができる。
【００１０】
【発明が解決しようとする課題】しかし、この方法では
フィールド酸化膜６１のエッチングの際に浮遊ゲート６
６のソース端において、ゲート酸化膜にダメージを受け
るため、ゲート酸化膜の信頼性を劣化させてしまうとい
う問題がある。
フィールド酸化膜６１のエッチングの際に浮遊ゲート６
６のソース端において、ゲート酸化膜にダメージを受け
るため、ゲート酸化膜の信頼性を劣化させてしまうとい
う問題がある。
【００１１】また、図７と図１１を比べれば分かるよう
に、フィールド酸化膜６１をエッチングする方法では、
ソース領域６５の基板６０面と制御ゲート６２との段差
が増加しており、このことは、素子の微細化にとって不
利となる。
に、フィールド酸化膜６１をエッチングする方法では、
ソース領域６５の基板６０面と制御ゲート６２との段差
が増加しており、このことは、素子の微細化にとって不
利となる。
【００１２】この発明は、上述した従来の問題点を解決
するためになされたものにして、ゲート酸化膜の信頼性
の劣化をさせることなく、また素子の段差を増加させる
ことなく、ソース幅のばらつきを無くして素子の微細化
を行うことを目的とする。
するためになされたものにして、ゲート酸化膜の信頼性
の劣化をさせることなく、また素子の段差を増加させる
ことなく、ソース幅のばらつきを無くして素子の微細化
を行うことを目的とする。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置の製造方法は、第１導電型の半導体基板表面に互いに
平行に延在する素子分離領域となる帯状の第１の絶縁層
を形成する工程と、上記第１の絶縁層上に長手方向と直
行するように、第２の絶縁層、浮遊ゲート電極、第３の
絶縁層、制御ゲート電極、第４の絶縁層より構成される
帯状の積層ゲートを互いに平行に延在させて形成する工
程と、上記積層ゲートをマスクとして、上記半導体基板
に対して自己整合的に第２導電型の不純物を導入し、ソ
ース及びドレイン領域を形成する工程と、上記積層ゲー
ト側面に自己整合的に第５の絶縁層を形成する工程と、
上記第１と第５の絶縁層に囲まれている上記ソース領域
の表面にそれぞれ接触し、かつこのソース領域を挟む隣
り合った２つの積層ゲートの各々少なくともソース領域
側の側壁の上記第５の絶縁層を覆うように、延在する積
層ゲートの長手方向と平行に、第１の導電層を形成する
工程と、を具備することを特徴とする。
置の製造方法は、第１導電型の半導体基板表面に互いに
平行に延在する素子分離領域となる帯状の第１の絶縁層
を形成する工程と、上記第１の絶縁層上に長手方向と直
行するように、第２の絶縁層、浮遊ゲート電極、第３の
絶縁層、制御ゲート電極、第４の絶縁層より構成される
帯状の積層ゲートを互いに平行に延在させて形成する工
程と、上記積層ゲートをマスクとして、上記半導体基板
に対して自己整合的に第２導電型の不純物を導入し、ソ
ース及びドレイン領域を形成する工程と、上記積層ゲー
ト側面に自己整合的に第５の絶縁層を形成する工程と、
上記第１と第５の絶縁層に囲まれている上記ソース領域
の表面にそれぞれ接触し、かつこのソース領域を挟む隣
り合った２つの積層ゲートの各々少なくともソース領域
側の側壁の上記第５の絶縁層を覆うように、延在する積
層ゲートの長手方向と平行に、第１の導電層を形成する
工程と、を具備することを特徴とする。
【００１４】上記のように第１絶縁層（フィールド酸化
膜）を帯状に形成することにより、島状にしたときに生
じる角の丸まりがなくなり、また制御ゲートの第１の絶
縁層に対するアライメント誤差も考慮する必要がなくな
る。このため、ソース幅のばらつきを押さえることがで
きる。
膜）を帯状に形成することにより、島状にしたときに生
じる角の丸まりがなくなり、また制御ゲートの第１の絶
縁層に対するアライメント誤差も考慮する必要がなくな
る。このため、ソース幅のばらつきを押さえることがで
きる。
【００１５】さらに、ソース表面に接触し、且つこのソ
ース領域を挟む隣り合った２つの積層ゲートの各々少な
くともソース領域側の側壁の上記第５絶縁膜を覆うよう
に、延在する積層ゲートの長手方向と平行に第１の導電
層を形成することによって、ソース領域に対する制御ゲ
ートのアライメント余裕が必要なくなり、微細化にとっ
ても有利となる。
ース領域を挟む隣り合った２つの積層ゲートの各々少な
くともソース領域側の側壁の上記第５絶縁膜を覆うよう
に、延在する積層ゲートの長手方向と平行に第１の導電
層を形成することによって、ソース領域に対する制御ゲ
ートのアライメント余裕が必要なくなり、微細化にとっ
ても有利となる。
【００１６】また、上記の方法では、第１の絶縁層のエ
ッチングを行わないため、ゲート酸化膜の信頼性を劣化
させることがなく、ソース領域の基板表面と制御ゲート
の段差を増加させることもない。
ッチングを行わないため、ゲート酸化膜の信頼性を劣化
させることがなく、ソース領域の基板表面と制御ゲート
の段差を増加させることもない。
【００１７】また、この発明は、上記第１の導電層をア
モルファスシリコンまたは多結晶シリコンで形成するこ
とができる。
モルファスシリコンまたは多結晶シリコンで形成するこ
とができる。
【００１８】上記のように構成することで、第１の導電
層とソース領域とを同一の物質で構成することから、熱
による相互拡散の心配がなく、上記第１の導電層形成後
の後工程で比較的高温のプロセスを組み込むことがで
き、プロセス設計上の自由度が高くなる。
層とソース領域とを同一の物質で構成することから、熱
による相互拡散の心配がなく、上記第１の導電層形成後
の後工程で比較的高温のプロセスを組み込むことがで
き、プロセス設計上の自由度が高くなる。
【００１９】さらに、この発明は、上記第１の導電層を
単層または積層の金属層で形成することができる。
単層または積層の金属層で形成することができる。
【００２０】上記のように構成することで、ソース配線
抵抗を下げることができ、素子の動作の高速化が図れ
る。
抵抗を下げることができ、素子の動作の高速化が図れ
る。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
き図１ないし図５を参照して説明する。図１及び図２は
この発明の製造方法を工程別に示した上面図、図３及び
図４は図１のＤ−Ｄ’線断面図、図５は図１のＣ−Ｃ’
線断面図である。
き図１ないし図５を参照して説明する。図１及び図２は
この発明の製造方法を工程別に示した上面図、図３及び
図４は図１のＤ−Ｄ’線断面図、図５は図１のＣ−Ｃ’
線断面図である。
【００２２】まず、ｐ型シリコン半導体基板１０上に各
々平行な第１の絶縁層となる帯状のフィールド酸化膜１
１を形成する（図１（ａ）、図３（ａ）、図５（ａ）参
照）。
々平行な第１の絶縁層となる帯状のフィールド酸化膜１
１を形成する（図１（ａ）、図３（ａ）、図５（ａ）参
照）。
【００２３】次に、熱酸化によって第２の絶縁層となる
ゲート酸化膜１２を形成し、その上層に浮遊ゲート層１
３となるｎ型多結晶シリコン層を全面に堆積する。続い
て、フィールド酸化膜１１上の浮遊ゲート層１３をフィ
ールド酸化膜１１の長手方向と平行に帯状にエッチング
を行う（図１（ｂ）、図３（ｂ）、図５（ｂ）参照）。
ゲート酸化膜１２を形成し、その上層に浮遊ゲート層１
３となるｎ型多結晶シリコン層を全面に堆積する。続い
て、フィールド酸化膜１１上の浮遊ゲート層１３をフィ
ールド酸化膜１１の長手方向と平行に帯状にエッチング
を行う（図１（ｂ）、図３（ｂ）、図５（ｂ）参照）。
【００２４】さらに、基板１０全面に、第３の絶縁層と
なるゲート間絶縁膜１４としてＳｉ０2／Ｓｉ3Ｎ4／Ｓ
ｉ０2の積層膜を堆積し、その上層に制御ゲート１５と
なる多結晶シリコン層、さらにその上層に第４の絶縁層
となる上部絶縁層１６としてＳｉ０2膜を堆積する。そ
して、フィールド酸化膜１１の長手方向に対して垂直
に、且つ帯状に、その後、制御ゲート１５、ゲート間絶
縁膜１４、浮遊ゲート１３、上部絶縁層１６を、連続し
てエッチングを行い積層ゲート３０を形成する（図１
（ｃ）、図３（ｃ）、図５（ｃ）参照）。
なるゲート間絶縁膜１４としてＳｉ０2／Ｓｉ3Ｎ4／Ｓ
ｉ０2の積層膜を堆積し、その上層に制御ゲート１５と
なる多結晶シリコン層、さらにその上層に第４の絶縁層
となる上部絶縁層１６としてＳｉ０2膜を堆積する。そ
して、フィールド酸化膜１１の長手方向に対して垂直
に、且つ帯状に、その後、制御ゲート１５、ゲート間絶
縁膜１４、浮遊ゲート１３、上部絶縁層１６を、連続し
てエッチングを行い積層ゲート３０を形成する（図１
（ｃ）、図３（ｃ）、図５（ｃ）参照）。
【００２５】さらに、積層ゲート３０をマスクとして、
半導体基板１０中にイオン注入法を用いて、注入エネル
ギー７０ＫｅＶ、ドース量６Ｅ１５／ｃｍ2の条件で砒
素（Ａｓ）を注入した後、活性化を行い、ソース領域１
７、ドレイン領域１８を形成する（図３（ｄ）、図５
（ｄ）参照）。
半導体基板１０中にイオン注入法を用いて、注入エネル
ギー７０ＫｅＶ、ドース量６Ｅ１５／ｃｍ2の条件で砒
素（Ａｓ）を注入した後、活性化を行い、ソース領域１
７、ドレイン領域１８を形成する（図３（ｄ）、図５
（ｄ）参照）。
【００２６】続いて、基板１０全面にＳｉ０2を堆積
し、エッチバックを行い、積層ゲート３０の側面に自己
整合的に第５の絶縁層となるサイドウォール１９を形成
する（図３（ｅ）参照）。
し、エッチバックを行い、積層ゲート３０の側面に自己
整合的に第５の絶縁層となるサイドウォール１９を形成
する（図３（ｅ）参照）。
【００２７】その後、全面に下層からＴｉ／ＴｉＮ／Ｗ
層を積層した金属層もしくはｎ型多結晶シリコン層を堆
積し、ソース領域１７の表面に接触し、且つこのソース
領域１７を挟む隣り合った２つの積層ゲート３０の各々
少なくともソース領域側の側壁の上記サイドウォール１
９を覆うような形状にエッチングを行い、第１の導電層
２０を形成する。この第１の導電層は、フィールト酸化
膜１１によって分離された各ソース領域１７の表面に接
触し、そして、この第１の導電層がソース局所配線電極
２０となる（図２（ａ）、図４（ａ）、図５（ｅ）参
照）。
層を積層した金属層もしくはｎ型多結晶シリコン層を堆
積し、ソース領域１７の表面に接触し、且つこのソース
領域１７を挟む隣り合った２つの積層ゲート３０の各々
少なくともソース領域側の側壁の上記サイドウォール１
９を覆うような形状にエッチングを行い、第１の導電層
２０を形成する。この第１の導電層は、フィールト酸化
膜１１によって分離された各ソース領域１７の表面に接
触し、そして、この第１の導電層がソース局所配線電極
２０となる（図２（ａ）、図４（ａ）、図５（ｅ）参
照）。
【００２８】その後、平坦化のためのＳｉ０2層２１を
全面に堆積し、さらにドレイン領域１８に対して、コン
タクトホール２２の開孔を行う（図４（ｂ）参照）。続
いて、全面にＴｉ／ＴｉＮ層２３を堆積し、コンタクト
ホール２２部分にタングステン（Ｗ）埋め込みプラグ２
４を形成し、さらにＡｌ−Ｃｕ−Ｓｉ合金を全面に堆積
し、ドレイン領域１８に開孔したコンタクトホール２２
をフィールド酸化膜１１の長手方向と平行な方向に並列
接続するように、帯状にエッチングを行い、ドレイン配
線２５を形成する（図２（ｂ）、図４（ｃ）、図５
（ｆ）参照）。
全面に堆積し、さらにドレイン領域１８に対して、コン
タクトホール２２の開孔を行う（図４（ｂ）参照）。続
いて、全面にＴｉ／ＴｉＮ層２３を堆積し、コンタクト
ホール２２部分にタングステン（Ｗ）埋め込みプラグ２
４を形成し、さらにＡｌ−Ｃｕ−Ｓｉ合金を全面に堆積
し、ドレイン領域１８に開孔したコンタクトホール２２
をフィールド酸化膜１１の長手方向と平行な方向に並列
接続するように、帯状にエッチングを行い、ドレイン配
線２５を形成する（図２（ｂ）、図４（ｃ）、図５
（ｆ）参照）。
【００２９】上記した製造方法により得られた半導体記
憶装置においては、図６において問題となっていたフィ
ールド酸化膜の角の丸まりは起こらない。また、制御ゲ
ートのフィールド酸化膜に対するアライメント誤差も考
慮する必要が無くなる。このため、ソース幅のばらつき
を押さえることができる。
憶装置においては、図６において問題となっていたフィ
ールド酸化膜の角の丸まりは起こらない。また、制御ゲ
ートのフィールド酸化膜に対するアライメント誤差も考
慮する必要が無くなる。このため、ソース幅のばらつき
を押さえることができる。
【００３０】また、ソース局所配線電極２０を用いるこ
とにより、ソース領域１７に対する制御ゲート１５のア
ライメント余裕が必要なくなり、微細化にとっても有利
となる。
とにより、ソース領域１７に対する制御ゲート１５のア
ライメント余裕が必要なくなり、微細化にとっても有利
となる。
【００３１】また、この発明においては、フィールド酸
化膜のエッチングを行わないため、ゲート酸化膜の信頼
性を劣化させることが無く、またソース領域の基板表面
と制御ゲートの段差を増加させることもない。
化膜のエッチングを行わないため、ゲート酸化膜の信頼
性を劣化させることが無く、またソース領域の基板表面
と制御ゲートの段差を増加させることもない。
【００３２】また、ここで、ソース局所配線電極２０に
多結晶シリコンを用いる場合には、ソース領域と同一の
物質であることから、熱による相互拡散の心配がなくソ
ース局所配線電極２０形成後の後工程で比較的高温のプ
ロセスを組み込むことができ、プロセス設計上の自由度
が高い。
多結晶シリコンを用いる場合には、ソース領域と同一の
物質であることから、熱による相互拡散の心配がなくソ
ース局所配線電極２０形成後の後工程で比較的高温のプ
ロセスを組み込むことができ、プロセス設計上の自由度
が高い。
【００３３】
【発明の効果】以上説明したように、この発明では、フ
ィールド酸化膜となる第１の絶縁層を帯状に形成するこ
とにより、第１の絶縁層を島状にしたときに生じる角の
丸まりがなくなるとともに、制御ゲートの第１の絶縁層
に対するアライメント誤差も考慮する必要がなくなるの
で、ソース幅のばらつきを押さえることができる。
ィールド酸化膜となる第１の絶縁層を帯状に形成するこ
とにより、第１の絶縁層を島状にしたときに生じる角の
丸まりがなくなるとともに、制御ゲートの第１の絶縁層
に対するアライメント誤差も考慮する必要がなくなるの
で、ソース幅のばらつきを押さえることができる。
【００３４】さらに、ソース表面に接触し、且つこのソ
ース領域を挟む隣り合った２つの積層ゲート構造の各々
少なくともソース領域側の側壁の上記第５絶縁膜を覆う
ように、延在する積層ゲート構想の長手方向と平行に、
第１の導電層を形成することによって、ソース領域に対
する制御ゲートのアライメント余裕が必要なくなり、微
細化にとっても有利となる。
ース領域を挟む隣り合った２つの積層ゲート構造の各々
少なくともソース領域側の側壁の上記第５絶縁膜を覆う
ように、延在する積層ゲート構想の長手方向と平行に、
第１の導電層を形成することによって、ソース領域に対
する制御ゲートのアライメント余裕が必要なくなり、微
細化にとっても有利となる。
【００３５】また、上記の方法では、第１の絶縁層のエ
ッチングを行わないため、ゲート酸化膜の信頼性を劣化
させることがなく、またソース領域の基板表面と制御ゲ
ートの段差を増加させることもない。
ッチングを行わないため、ゲート酸化膜の信頼性を劣化
させることがなく、またソース領域の基板表面と制御ゲ
ートの段差を増加させることもない。
【００３６】また、上記第１の導電層をアモルファスシ
リコンまたは多結晶シリコンで形成すると、第１の導電
層とソース領域と同一の物質であることから、熱による
相互拡散の心配がなく上記第１の導電層形成後の後工程
で比較的高温のプロセスを組み込むことができ、プロセ
ス設計上の自由度が高い。
リコンまたは多結晶シリコンで形成すると、第１の導電
層とソース領域と同一の物質であることから、熱による
相互拡散の心配がなく上記第１の導電層形成後の後工程
で比較的高温のプロセスを組み込むことができ、プロセ
ス設計上の自由度が高い。
【００３７】また、上記第１の導電層を単層また積層の
金属層で形成すると、従来の拡散層を用いる場合や上記
の場合に比較してソース配線抵抗を下げることができ、
素子の動作の高速化ができる。
金属層で形成すると、従来の拡散層を用いる場合や上記
の場合に比較してソース配線抵抗を下げることができ、
素子の動作の高速化ができる。
【図１】この発明の製造方法を工程別に示した上面図で
ある。
ある。
【図２】この発明の製造方法を工程別に示した上面図で
ある。
ある。
【図３】図１のＣ−Ｃ’線断面図である。
【図４】図１のＣ−Ｃ’線断面図である。
【図５】図１のＤ−Ｄ’線断面図である。
【図６】積層ゲート・ＮＯＲ型の素子アレイの上面図で
ある。
ある。
【図７】図６のＡ−Ａ’線断面図を図７に示す。
【図８】従来の問題点を説明するための上面図である。
【図９】従来の問題点を説明するための拡大上面図であ
る。
る。
【図１０】従来のソース幅のばらつきを無くす方法を工
程別に示す上面図である。
程別に示す上面図である。
【図１１】図１０のＢ−Ｂ’線断面図である。
１０ 半導体基板 １１ フィールド酸化膜（第１の絶縁層） １２ ゲート酸化膜（第２の絶縁層） １３ 浮遊ゲート １４ ゲート間絶縁膜（第３の絶縁層） １５ 制御ゲート １６ 上部絶縁層（第４の絶縁層） １７ ソース領域 １８ ドレイン領域 １９ サイドウォール（第５の絶縁層） ２０ ソース局所配線電極（第１の導電層）
Claims (3)
- 【請求項１】 第１導電型の半導体基板表面に互いに平
行に延在する素子分離領域となる帯状の第１の絶縁層を
形成する工程と、 上記第１の絶縁層上に長手方向と直行するように、第２
の絶縁層、浮遊ゲート電極、第３の絶縁層、制御ゲート
電極、第４の絶縁層より構成される帯状の積層ゲートを
互いに平行に延在させて形成する工程と、 上記積層ゲートをマスクとして、上記半導体基板に対し
て自己整合的に第２導電型の不純物を導入し、ソース及
びドレイン領域を形成する工程と、 上記積層ゲート側面に自己整合的に第５の絶縁層を形成
する工程と、 上記第１と第５の絶縁層に囲まれている上記ソース領域
の表面にそれぞれ接触し、かつこのソース領域を挟む隣
り合った２つの積層ゲートの各々少なくともソース領域
側の側壁の上記第５の絶縁層を覆うように、延在する積
層ゲートの長手方向と平行に第１の導電層を形成する工
程と、を具備することを特徴とする半導体記憶装置の製
造方法。 - 【請求項２】 上記第１の導電層をアモルファスシリコ
ンまたは多結晶シリコンで形成することを特徴とする請
求項１に記載の半導体記憶装置の製造方法。 - 【請求項３】 上記第１の導電層を単層または積層の金
属層で形成したことを特徴とする請求項１に記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176318A JPH1022479A (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8176318A JPH1022479A (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022479A true JPH1022479A (ja) | 1998-01-23 |
Family
ID=16011496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176318A Pending JPH1022479A (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022479A (ja) |
-
1996
- 1996-07-05 JP JP8176318A patent/JPH1022479A/ja active Pending
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