JPH10222482A - マイクロコンピュータおよび該マイクロコンピュータを含むシステム - Google Patents

Abstract

(57)【要約】 【課題】 メモリ容量の増大を不要にしてチップ面積お
よびコストの増大を防ぐとともに、システムに組み込ん
だ後にもメモリ内容を自由に入れ換えることができ、か
つ、予期しない動作によって内容が破壊されることがな
いオンチップメモリを備えたマイクロコンピュータおよ
び該マイクロコンピュータを用いたシステムを提供する
こと。 【解決手段】 ＣＰＵとアドレスバスＡＢと書き込み読
み出し可能な第１および第２のオンチップメモリＭＥＭ
１，ＭＥＭ２とを具備し、第１のオンチップメモリＭＥ
Ｍ１は、データ書き込み命令により、常時書き込み動作
が可能であるように制御され、第２のオンチップメモリ
ＭＥＭ２は、データ書き込み命令により、特定の動作状
態（特定の割り込み）のときのみ書き込み動作が可能に
なるように制御されるとともに、外部ＭＥＭ３よりデー
タを取り込む手段ＰＰを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一半導体基板上
にメモリ（オンチップメモリ）を搭載したマイクロコン
ピュータに係り、特に、オンチップメモリの一部の領域
に対して必要なプログラムやデータをダウンロードする
ときのみ書込みを許可するようにしたマイクロコンピュ
ータおよび該マイクロコンピュータを用いたシステムに
関する。

【０００２】

【従来の技術】１チップマイクロコンピュータにおい
て、部品点数の削減およびデータのアクセス速度向上の
ために、オンチップのリード・オンリー・メモリ（ＲＯ
Ｍ）を設けておき、必要なプログラムや定数データをこ
のＲＯＭに格納するようにしたものが従来からある。こ
こで使用されるＲＯＭには、チップ製造時に必要なプロ
グラムやデータ全てを予め書き込んでしまうマスクＲＯ
Ｍのようなタイプの他、例えば、特開昭６１−５１６５
９号公報に示されているような、後から電気的に内容を
書き替えることが可能なＥＰＲＯＭを同一チップ上に搭
載した例も知られている。ＥＰＲＯＭは、頻繁にプログ
ラム内容を修正・改良するような場合には、後から電気
的に内容を自由に変更することができる点で有効であ
る。また、少量しか生産しないため専用のマスクＲＯＭ
搭載チップを開発していたのではコストがかかりすぎて
しまう用途等においては、未書込みのＥＰＲＯＭを同一
チップ上に搭載した１チップマイクロコンピュータをス
トックしておき、必要とする数の１チップマイクロコン
ピュータのＥＰＲＯＭだけにプログラムやデータを書き
込むようにして、製品のコストを削減できる利点もあ
る。

【０００３】

【発明が解決しようとする課題】しかし近年、搭載すべ
きプログラムやデータが非常に大きくなり、コストに見
合ったチップサイズで搭載可能なオンチップＲＯＭの容
量では入りきらない用途が出てきている。例えば、同一
のシステムをいくつかの用途に使用するためには、全て
の用途に必要なプログラムやデータを予めオンチップＲ
ＯＭに書き込んでおかなければならないが、その場合、
単一の用途向けのバージョンに比べて非常に大きな容量
のメモリを搭載しなければならず、チップ面積が増大し
てコストの点で大きな問題があった。

【０００４】技術的な観点からみると、前述のＥＰＲＯ
Ｍを搭載した例は、システムに組み込む前にメモリの内
容を書き替えることは可能であるが、一度システムに組
み込まれてしまうとそのシステムの利用者が必要に応じ
て内容を入れ換えることはできないという問題があっ
た。その理由は、オンチップＥＰＲＯＭの内容を変更す
るためには特別の装置が必要であり、システム内で自由
に書き替えることができないことによる。

【０００５】一方、オンチップメモリとしてＲＡＭを使
用した場合は、システム内でも自由に書き換えが可能な
ため、最大の容量を必要とする用途に合わせた容量を搭
載しておけばよい。そして、ある用途に使用するときに
は、最初に必要なプログラムや定数データだけをダウン
ロードすればよい。しかしながらこの手法では、システ
ムとして動作中は内容が変更されてはいけないプログラ
ムや定数データまでが、予期しない動作によって内容が
破壊される危険があり、大事なデータの処理には適用し
にくいという問題がある。

【０００６】本発明の目的は、メモリ容量の増大を不要
にしてチップ面積およびコストの増大を防ぐとともに、
システムに組み込んだ後にもメモリ内容を自由に入れ換
えることができ、かつ、予期しない動作によって内容が
破壊されることがないオンチップメモリを備えたマイク
ロコンピュータおよび該マイクロコンピュータを用いた
システムを提供することにある。

【０００７】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、上記目的を達成するために、ＣＰＵと、該Ｃ
ＰＵからアドレスが供給されるアドレスバス（ＡＢ）
と、該アドレスバス（ＡＢ）に接続され、与えられたア
ドレスによってアクセスされ読み出し書き込みが可能な
第１および第２のオンチップメモリ（ＭＥＭ１，ＭＥＭ
２）とを具備するマイクロコンピュータ（ＬＳＩ）であ
って、第１のオンチップメモリ（ＭＥＭ１）は、データ
書き込み命令により、常時書き込み動作が可能であるよ
うに制御され、第２のオンチップメモリ（ＭＥＭ２）
は、データ書き込み命令により、特定の動作状態（特定
の割り込み）のときのみ書き込み動作が可能になるよう
に制御されるとともに、外部（外部メモリＭＥＭ３）よ
りデータを取り込む手段を備えることを特徴としてい
る。また、第２のオンチップメモリは、特定の割込から
抜けたときにはいかなる書き込み動作も受けつけなくな
るような制御手段を有している。

【０００８】また、本発明のマイクロコンピュータは、
ＣＰＵと、２つのアドレス領域間でデータ転送を実行す
るダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
と、前記ＣＰＵまたは前記ＤＭＡＣからアドレスが供給
されるアドレスバス（ＡＢ）と、与えられたアドレスに
よってアクセスされ読み出し書き込みが可能な第１およ
び第２のオンチップメモリ（ＭＥＭ１，ＭＥＭ２）とを
具備するマイクロコンピュータであって、第１のオンチ
ップメモリ（ＭＥＭ１）はデータ書き込み命令により常
時書き込み動作が可能であるように制御され、第２のオ
ンチップメモリ（ＭＥＭ２）はデータ書き込み命令では
書き込み動作は実行されず、ＤＭＡＣからのアクセスに
よってのみ書き込み動作が可能になるように制御される
とともに、外部（外部メモリ）よりデータを取り込む手
段を備えることを特徴としている。また、前記第２のオ
ンチップメモリ（ＭＥＭ２）はダイナミック型のランダ
ム・アクセス・メモリで構成されることを特徴としてい
る。さらに、本発明のシステムは、前記いずれかのマイ
クロコンピュータを用いて構成されることを特徴として
いる。

【０００９】

【発明の実施の形態】本発明のマイクロコンピュータ
は、プログラムやデータを格納するオンチップメモリ領
域に必要なプログラムやデータをダウンロードするとき
にのみ書き込み可能になるような制御機構を設け、それ
以外の場合はＲＡＭでありながらリード・オンリー・メ
モリとして動作させるようにしている。この構成によ
り、ダウンロード動作以外での予期しない動作によって
内容が破壊される危険を排除しつつ、用途によってプロ
グラムやデータの書き換え可能なオンチップメモリを搭
載したマイクロコンピュータを実現することが可能とな
る。またこの構成によると、用途によって必要なプログ
ラムやデータを入れることができるため、予め全てのプ
ログラムやデータを記憶しておく必要がなくなるため、
オンチップメモリを大容量にする必要がなくなり、面積
やコストの増大を防ぐことができる。

【００１０】上記必要なプログラムやデータをダウンロ
ードするときにのみ書き込み可能になるような制御機構
としては、ある特定の割り込みが受けつけられたときの
みイネーブル状態となり、その割り込みルーチンを抜け
る動作を実行したときにディセーブル状態になる制御信
号を設けることによって実現できる。また、直接データ
転送動作を制御するＤＭＡＣを搭載し、複数搭載してい
る場合はその内の少なくとも１つが動作するときにのみ
イネーブル状態となり、それ以外の動作ではディセーブ
ル状態になる制御信号を設けることによっても実現でき
る。

【００１１】以下、本発明の実施例を図面を用いて説明
する。図１は、本発明を適用した１チップマイコンを組
み込んだシステムのブロック図の一実施例である。同図
において、ＬＳＩは本発明を適用した１チップマイコ
ン、ＭＥＭ１はチップ上に内蔵された第１のオンチップ
メモリ、ＭＥＭ２はチップ上に内蔵された第２のオンチ
ップメモリ、ＣＰＵは与えられたプログラムに従って処
理を実行するセントラル・プロセッシング・ユニット
（中央処理装置）、ＳＰ１はチップ上に搭載された第１
のシリアルポート（シリアルポート１）、ＳＰ２はチッ
プ上に搭載された第２のシリアルポート（シリアルポー
ト２）、ＩＮＴは割り込み処理回路、ＡＤＥＣはシリア
ルポートＳＰ１およびＳＰ２等の周辺モジュールに割り
当てられているメモリマップレジスタのアドレスを検知
して制御信号を生成するアドレスデコーダ、ＰＰは外部
とデータの入出力を行うためのパラレルポート、ＭＥＭ
３は１チップマイコンＬＳＩの外部に設けられた外部メ
モリである。

【００１２】アドレスデコーダＡＤＥＣは、メモリマッ
プされた周辺モジュールとのデータの転送や制御コマン
ドを送るため、アドレスを監視し、該当アドレスを検知
した場合にアクセスされた周辺モジュールに対してそれ
を知らせる信号を送出する。本実施例ではシリアルポー
トＳＰ１およびＳＰ２を制御対象としている。シリアル
ポートＳＰ１およびＳＰ２は、各々送受信データを割り
込み処理によって転送するための割り込み要求信号ＳＩ
ＲＱ１（ＳＰ１の受信割り込み用），ＳＯＲＱ１（ＳＰ
１の送信割り込み用），ＳＩＲＱ２（ＳＰ２の受信割り
込み用），ＳＯＲＱ２（ＳＰ２の送信割り込み用）を割
り込み処理回路ＩＮＴに出力する。割り込み処理回路Ｉ
ＮＴは、その他、外部より３つの割り込み要求信号ＩＲ
Ｑ１，ＩＲＱ２，ＩＲＱ３を受け取る。要求された割り
込み要因はコード化され割り込み要求コードＲＥＱ
［２：０］としてＣＰＵに送られる。ＣＰＵは要求され
た割り込みを受け付け可能状態になったとき、受け付け
許可信号ＩＡＣＫを割り込み処理回路ＩＮＴに返送する
とともに、割り込み処理の実行を開始する。

【００１３】受け付け許可信号ＩＡＣＫを受け取った割
り込み処理回路ＩＮＴは、該当する割り込み要求元にそ
の情報を個別の割り込み受け付け信号群ＩＡＣＫｎとし
て返送する。該割り込み受け付け信号群ＩＡＣＫｎを受
け取ったそれぞれの割り込み要求元はそれに応じて対応
する要求信号をネゲートする。

【００１４】割り込み処理が終了したとき、ＣＰＵは、
メインルーチンへリターンする命令を実行し、リターン
命令実行信号ＩＲＴＮを割り込み処理回路ＩＮＴへ送
る。割り込み処理回路ＩＮＴでは、受け取ったリターン
命令実行信号ＩＲＴＮおよび先述の受け付け許可信号Ｉ
ＡＣＫを、第２のオンチップメモリＭＥＭ２への書き込
みイネーブル信号ＥＮを生成するために使用する。内蔵
された第１のオンチップメモリＭＥＭ１および第２のオ
ンチップメモリＭＥＭ２は、データのリード／ライト動
作に必要な制御信号群ＣＮＴ１およびＣＮＴ２をＣＰＵ
から受け取り、その制御に従って動作する。外部メモリ
ＭＥＭ３については、パラレルポートＰＰが一旦制御信
号群ＣＮＴ３をＣＰＵより受け取り、その後、パラレル
ポートＰＰから改めて外部メモリＭＥＭ３の制御に必要
な制御信号を外部メモリＭＥＭ３に供給するように構成
されている。

【００１５】なお、本発明で述べる全実施例では、ＬＳ
Ｉがサポートする全アドレス空間の一部を第１のオンチ
ップメモリＭＥＭ１および第２のオンチップメモリＭＥ
Ｍ２に割り当て、残りの空間は全て外部メモリＭＥＭ３
に割り当てられているものとする。第２のオンチップメ
モリＭＥＭ２は、その他に割り込み処理回路ＩＮＴから
書き込みイネーブル信号ＥＮを受け取り、該書き込みイ
ネーブル信号ＥＮがイネーブル状態を示しているときに
のみＣＰＵからライト制御がきたらそれを実行するよう
になっている。書き込みイネーブル信号ＥＮがディセー
ブル状態を示しているときは、たとえＣＰＵからライト
制御がきていても実行しない。パラレルポートＰＰは、
アドレスが外部メモリＭＥＭ３に割り当てられた領域で
あるとき、ＣＰＵの制御信号群ＣＮＴ３に従って外部メ
モリＭＥＭ３をアクセスし、必要なデータ転送を実行す
る。

【００１６】図２は、割り込み処理回路ＩＮＴの詳細ブ
ロック図の一例である。同図において、ＰＲＩＯＲは、
送られてくる割り込み要求信号（ＩＲＱ１〜ＩＲＱ３，
ＳＩＲＱ１〜ＳＩＲＱ２，ＳＯＲＱ１〜ＳＯＲＱ２）の
中から予め定められた優先順位に従ってＣＰＵに送る割
り込み要求を選択し、該選択された割り込み要求のコー
ドを生成するプライオリティエンコーダであり、ＥＧＥ
Ｎは、第２のオンチップメモリＭＥＭ２に対して書き込
みイネーブル信号ＥＮを生成する書き込み許可信号生成
回路であり、ＡＧＥＮは、ＣＰＵが割り込み要求を受け
付けたとき、該受け付けられた割り込み要求元に対して
個別に割り込み許可信号を生成する個別割り込み受け付
け許可信号生成回路である。なお、同図中のＣＫ１およ
びＣＫ２はクロック信号を示している。

【００１７】外部または内蔵周辺モジュールから送られ
てきた割り込み要求信号（ＩＲＱ１〜ＩＲＱ３，ＳＩＲ
Ｑ１〜ＳＩＲＱ２，ＳＯＲＱ１〜ＳＯＲＱ２）は、クロ
ック信号ＣＫ１のタイミングで一旦ラッチされた後、プ
ライオリティエンコーダＰＲＩＯＲに入力される。プラ
イオリティエンコーダＰＲＩＯＲは、同時に複数の割り
込み要求が発生したとき、予め定められた優先順位に従
ってＣＰＵに送るべき割り込み要求を選択する。

【００１８】図３は、プライオリティエンコーダの動作
を説明するためのものであり、（ａ）はプライオリティ
エンコーダＰＲＩＯＲの真理値の例を示す図であり、
（ｂ）は生成する割り込み要求コード（ＲＥＱ［２：
０］）の定義例を示す図である。図３（ａ）は、各割り
込み要求の優先順位がＩＲＱ１＞ＩＲＱ２＞ＩＲＱ３＞
ＳＯＲＱ２＞ＳＩＲＱ２＞ＳＯＲＱ１＞ＳＩＲＱ１の順
に定義されている例である。例えば、割り込み要求信号
ＩＲＱ１がきたとき、たとえ他の割り込み要求が同時に
きていたとしても（＊；Ｄont’careで示される）、プ
ライオリティエンコーダＰＲＩＯＲは、該割り込み要求
信号ＩＲＱ１を最優先に受け付けるべき割り込み要求と
して選択し、そのコードである割り込み要求コードＲＥ
Ｑ［２：０］＝（１１１）を生成することを表してい
る。

【００１９】プライオリティエンコーダＰＲＩＯＲで生
成された割り込み要求コードＲＥＱ［２：０］は、クロ
ック信号ＣＫ２のタイミングでＣＰＵへ出力されるとと
もに、個別割り込み受け付け許可信号生成回路ＡＧＥＮ
および書き込み許可信号生成回路ＥＧＥＮにも入力さ
れ、これら両回路でも使用される。なお、以下の例で
は、第２のオンチップメモリＭＥＭ２が書き込み可能と
なる割り込み要因ＩＲＱ１を最優先割り込みとして定義
しているが、第２のオンチップメモリＭＥＭ２に対する
割り込み要因ＩＲＱ１の優先度についてはもっと低くて
もよいことは言うまでもない。

【００２０】個別割り込み受け付け許可信号生成回路Ａ
ＧＥＮは、割り込み要求コードＲＥＱ［２：０］によっ
て要求された割り込みがＣＰＵによって受け付けられた
とき、ＣＰＵから受け付け許可信号ＩＡＣＫを受け取
り、どの割り込み要求が受け付けられたのかを判別して
個別割り込み受け付け信号群ＩＡＣＫｎを生成し、クロ
ック信号ＣＫ２のタイミングで出力する。さらに詳しく
いえば、個別割り込み受け付け信号群ＩＡＣＫｎは、割
り込み受け付け信号ＩＡＣＫ１，ＩＡＣＫ２，ＩＡＣＫ
３，ＳＯＡＫ２，ＳＩＡＫ２，ＳＯＡＫ１，ＳＩＡＫ１
からなっている。これらの割り込み受け付け信号は、そ
れぞれ、割り込み要求信号ＩＲＱ１，ＩＲＱ２，ＩＲＱ
３，ＳＯＲＱ２，ＳＩＲＱ２，ＳＯＲＱ１，ＳＩＲＱ１
の要求に対応する受け付け信号になっている。

【００２１】図４は、個別割り込み受け付け許可信号生
成回路ＡＧＥＮの真理値の例を示す図である。図４から
わかるように、個別割り込み受け付け信号群ＩＡＣＫｎ
はＣＰＵからの受け付け許可信号ＩＡＣＫとプライオリ
ティデコーダＰＲＩＯＲからの割り込み要求コードＲＥ
Ｑ［２：０］によって生成される（図２参照）。例え
ば、受け付け許可信号ＩＡＣＫが１で、ＲＥＱ［２］と
ＲＥＱ［０］が１のときにはＩＡＣＫ３だけに許可信号
１が出力される。

【００２２】図５は、書き込み許可信号生成回路ＥＧＥ
Ｎと各メモリモジュールの関連を示す図である。第１の
オンチップメモリの書き込み／読み出し制御信号ＣＮＴ
１は、アドレスストローブ信号ＡＳ１と書き込みイネー
ブル信号ＷＥ１とからなり、第２のオンチップメモリの
書き込み／読み出し制御信号群ＣＮＴ２は、アドレスス
トローブ信号ＡＳ２と書き込みイネーブル信号ＷＥ２と
からなっている。また、同図では省略されているが、外
部メモリＭＥＭ３の書き込み／読み出し制御信号群ＣＮ
Ｔ３は、アドレスストローブ信号ＡＳ３と書き込みイネ
ーブル信号ＷＥ３とからなっている。本発明はオンチッ
プメモリＭＥＭ１および２の具体的なハードウエア構成
には直接関係がないので図５では省略している。一般的
なメモリ技術において周知のように、書き込みイネーブ
ル信号によってメモリへの書き込み可否が制御される。

【００２３】書き込み許可信号生成回路ＥＧＥＮは、リ
セット信号ＲＥＳＥＴによって初期化（レジスタＲＥＧ
１が０レベル出力状態）されると、第２のオンチップメ
モリＭＥＭ２への書き込みイネーブル信号ＥＮをクリア
（０レベル）してディセーブル状態にし、それによって
第２のオンチップメモリＭＥＭ２への書き込みイネーブ
ル信号ＷＥ２の入力を禁止している。従って、通常の状
態では第２のオンチップメモリＭＥＭ２は書き込み禁止
状態であり、実質的にリード・オンリー・メモリ（ＲＯ
Ｍ）と等価な機能を果たしている。

【００２４】図６は、割り込み要求信号ＩＲＱ１の受け
付け時／終了時のタイミングチャートを示す図である。
図６（ａ）に基づいて割り込み要求信号ＩＲＱ１の受け
付け時の動作を説明する。第２のオンチップメモリを書
き込み可能とする割り込み要求信号ＩＲＱ１が外部から
入力されると、プライオリティエンコーダＰＲＩＯＲは
割り込み要求コードＲＥＱ［２：０］＝（１１１）を生
成し（図３参照）、クロック信号ＣＫ２のタイミングで
ＣＰＵへ出力する（図２参照）。ＣＰＵが割り込み要求
を受け付けると、受け付け許可信号ＩＡＣＫを発行し、
この信号が書き込み許可信号生成回路ＥＧＥＮに入力さ
れる。これにより書き込み許可信号生成回路ＥＧＥＮで
は、ＩＡＣＫ＝１，ＲＥＱ［２］＝１，ＲＥＱ［１］＝
１，ＲＥＱ［０］＝１，ＩＲＴＮ＝０となるため、論理
積回路ＡＮＤの出力が「１」、論理和回路ＯＲの出力が
「０」となり、クロック信号ＣＫ２のタイミングでレジ
スタＲＥＧ１をセット（ハイレベル出力状態）し、書き
込みイネーブル信号ＥＮがイネーブル状態になり、第２
のオンチップメモリＭＥＭ２が書き込み可能状態にな
る。従って、書き込みイネーブル信号ＥＮがイネーブル
状態の間に第２のオンチップメモリＭＥＭ２に必要なデ
ータまたはプログラムをダウンロードすればよい。

【００２５】次に、図６（ｂ）に基づいて割り込み要求
信号ＩＲＱ１の終了時の動作を説明する。ＩＲＱ１割り
込みが終了するとＣＰＵはリターン命令を実行し、クロ
ック信号ＣＫ１のタイミングで書き込み許可信号生成回
路ＥＧＥＮに対してリターン命令実行信号ＩＲＴＮを発
行する。リターン命令実行信号ＩＲＴＮを受け取った書
き込み許可信号生成回路ＥＧＥＮでは、論理積回路ＡＮ
Ｄの出力が「０」、論理和回路ＯＲの出力が「１」とな
り、クロック信号ＣＫ２のタイミングでレジスタＲＥＧ
１をリセット（ロウレベル出力状態）し、書き込みイネ
ーブル信号ＥＮがディセーブル状態になって第２のオン
チップメモリＭＥＭ２が書き込み不可状態になる。リタ
ーン命令実行信号ＩＲＴＮは１周期のパルス信号であ
り、１周期後、ネゲートされる。

【００２６】以上のような回路により、第２のオンチッ
プメモリＭＥＭ２は外部割り込みＩＲＱ１が受け付けら
れ、その割り込みルーチンが実行されているときにのみ
書き込みイネーブル信号ＥＮがイネーブル状態になって
書き込みが可能になるので、この割り込みを第２のオン
チップメモリＭＥＭ２へのプログラムダウンロード処理
ルーチンとして使用することにより、他の動作中は第２
のオンチップメモリＭＥＭ２をＲＡＭでありながらリー
ド・オンリー・メモリとして動作させることができ、予
期しない動作によって内容が破壊される危険を防止する
ことができる。なお命令フェッチ動作については、本発
明とは無関係であるため、回路構成および説明は省略し
た。以下の例でも同様である。

【００２７】（第２実施例）図５に示した書き込み許可
信号生成回路ＥＧＥＮは、外部割り込み要求信号ＩＲＱ
１による割り込み処理ルーチンが実行中は他の割り込み
は受け付けられないことを仮定した実施例であるが、Ｉ
ＲＱ１割り込み処理ルーチン実行中に他の割り込み要求
が発生したときは、実行中の処理を途中で止めたくない
場合がある。このような場合は、図７に示すように、書
き込みイネーブル信号ＥＮを反転した信号でプライオリ
ティエンコーダＰＲＩＯＲの割り込み要求信号入力を禁
止する割り込み禁止回路を付加すればよい。この構成に
よれば、書き込みイネーブル信号ＥＮがイネーブル状態
のときはその反転信号（ロウレベル）と各割り込み要求
信号の論理積信号（ロウレベル）がプライオリティエン
コーダＰＲＩＯＲに入力されるため、結果的にＩＲＱ１
割り込み処理ルーチン実行中は、他の割り込み要求がマ
スクされる。なお、図７には優先度の最も高いＩＲＱ１
割り込みの処理ルーチンが実行中のときのみ他の割り込
み要求をマスクする例を示したが、他の割り込み実行中
でも同じ様にして別の割り込みをマスクする具体的な方
法は様々知られており、そのような場合にも本発明を適
用できることは言うまでもない。

【００２８】（第３実施例）ＩＲＱ１割り込み処理ルー
チン実行中に他の割り込み要求が発生したとき、ＩＲＱ
１割り込み処理を一時的に中断して要求された他の割り
込み処理を先に実行し、他の割り込み処理が終了した後
にＩＲＱ１割り込み処理を再開するようにしたい場合が
ある。このような場合、後から要求された他の割り込み
処理を実行している間は、一時的に第２のオンチップメ
モリＭＥＭ２への書き込みをディセーブル状態にしてお
き、他の割り込み処理を終了した後ＩＲＱ１割り込み処
理を再開したときに再度第２のオンチップメモリＭＥＭ
２への書き込みをイネーブル状態にする必要がある。

【００２９】図８はこのような機能を追加した書き込み
許可信号生成回路の一実施例を示す図である。また、図
９はそのときのタイミングチャートを示す図であり、
（ａ）はＩＲＱ１処理実行中に他の割り込みを受付けた
時のタイミングチャートを示し、（ｂ）は他の割り込み
実行終了後、ＩＲＱ１処理へ復帰する時のタイミングチ
ャートを示している。まず、ＩＲＱ１割り込みの処理ル
ーチンが実行中に他の割り込み要求が発生した場合の動
作を説明する。ＩＲＱ１割り込みの処理ルーチンが実行
中に他の割り込み要求が発生すると、割り込み要求コー
ドＲＥＱ［２：０］はＩＲＱ１以外のコード（１１１以
外のコード）を示すので、図８のレジスタＲＥＧ２は受
け付け許可信号ＩＡＣＫが入力されるとクリア（リセッ
ト）され、書き込みイネーブル信号ＥＮはディセーブル
状態になる。このとき、遅延回路ＤＥＬＡＹによって保
持されている直前のレジスタＲＥＧ２の状態、すなわち
セット状態はデータバスＤＢに出力され、常時書き込み
が可能なメモリＭＥＭ１にその情報が退避される。以上
図９（ａ）参照。

【００３０】次に、ＩＲＱ１割り込みの処理ルーチンが
実行中に割り込んだ処理が終了した場合の動作を説明す
る。ＩＲＱ１割り込みの処理ルーチンが実行中に割り込
んだ処理が終了すると、リターン命令が実行され、リタ
ーン命令実行信号ＩＲＴＮが発行される。図８の書き込
み許可信号生成回路ＥＧＥＮでは、リターン命令実行信
号ＩＲＴＮを受け取ると同時に、先ほど退避した情報が
メモリＭＥＭ１からデータバスＤＢを経て入力され、フ
リップフロップのセット信号がイネーブルとなるので、
レジスタＲＥＧ２はセットされ、書き込みイネーブル信
号ＥＮがイネーブル状態に復帰する。以上図９（ｂ）参
照。図８の回路構造から、ＩＲＱ１以外の割り込みが多
重化したとしても、ＩＲＱ１以外の割り込み処理中には
書き込みイネーブル信号ＥＮは決してセットされないこ
とは明らかである。

【００３１】（第４実施例）上記第１実施例ないし第３
実施例では、第２のオンチップメモリＭＥＭ２が書き込
み可能となる割り込み要因として外部割り込みＩＲＱ１
としているが、本発明はこの割り込み要因に限定される
ものではない。例えば、シリアルポートＳＰ１の割り込
み要求であるＳＩＲＱ１を第２のオンチップメモリＭＥ
Ｍ２が書き込み可能となる割り込み要因とすると、ＳＰ
１で受信したデータのみ第２のオンチップメモリＭＥＭ
２に書き込むことが可能となり、シリアルポートによる
プログラムのダウンロード機能を備えることができる。
さらに、第２のオンチップメモリＭＥＭ２が書き込み可
能となる割り込み要因は、ただ１つのみに限定されるも
のではない。複数の割り込みにオンチップメモリＭＥＭ
２への書き込みを許す機能を備えることも、本発明の実
施例のひとつである。

【００３２】（第５実施例）図１０は、図５の割り込み
処理回路ＩＮＴにあるレジスタＲＥＧ１を別の回路構成
（レジスタＲＥＧ３）にした例である。すなわち、本実
施例ではフリップフロップの代わりにトライステートイ
ンバータを用いたリセット付きラッチ回路を用いてレジ
スタＲＥＧ３を構成している。機能や動作は図５と全く
同一である。同様に図８のレジスタＲＥＧ２について
も、図１１に示すようなトライステートインバータを用
いたリセット付きラッチ回路を用いた構成のレジスタＲ
ＥＧ３（図１０のレジスタＲＥＧ３と同じ構成）でも同
じ機能や動作を実現することができる。

【００３３】上記実施例では、オンチップメモリＭＥＭ
２の書き込みイネーブル信号ＥＮの生成回路を割り込み
処理回路ＩＮＴ内に設けていたが、本発明はこれに限定
されるものではない。例えばＣＰＵが第２のオンチップ
メモリＭＥＭ２への書き込みを可能にする割り込みを受
け付けたことを認識し、メモリ・ライト命令をデコード
したとき、もしアドレスが第２のオンチップメモリＭＥ
Ｍ２領域ならば、その時点でその命令をキャンセルし、
必要ならばエラー処理を実行することでも実現可能であ
る。本発明の上記目的を達成するには、ある特定の割り
込み動作中にのみ第２のオンチップメモリＭＥＭ２への
書き込みを許可するものであれば如何なる構成でもよい
ことは明らかである。

【００３４】（第６実施例）図１２は、本発明を適用し
た１チップマイコンを組み込んだシステムのブロック図
の別の実施例である。本実施例は、例えば、外部に備え
られた大容量のマスクＲＯＭに保存されているいくつか
のアプリケーションプログラムのうち用途に応じたプロ
グラムだけをＤＭＡコントローラを用いて内蔵されてい
る第２のオンチップメモリＭＥＭ２に転送するようにし
た例であり、この構成は多用途システムを実現するのに
適している。

【００３５】図１２において、ＬＳＩは本発明を適用し
た１チップマイコン、ＭＥＭ１はチップ上に内蔵された
第１のオンチップメモリ、ＭＥＭ２はチップ上に内蔵さ
れた第２のオンチップメモリ、ＣＰＵは与えられたプロ
グラムに従って処理を実行するセントラルプロセッシン
グユニット（中央処理装置）、ＤＭＡＣは指定された２
つのメモリ領域間のデータ転送を、ＣＰＵを介さずに直
接実行するためのダイレクト・メモリ・アクセス・コン
トローラ回路、ＢＳＣはＣＰＵまたはＤＭＡＣから要求
されるメモリアクセスのためのバス使用権要求をチェッ
クしてバスの使用順序を制御し、各メモリへの制御信号
を生成するバス・コントローラ、ＡＤＥＣはＤＭＡＣ等
の周辺モジュールに割り当てられているメモリマップレ
ジスタのアドレスを検知して制御信号を生成するアドレ
スデコーダ、パラレルポートＰＰは外部とデータの入出
力を行うためのパラレルポート、ＭＥＭ３はＬＳＩの外
部に設けられた外部メモリである。

【００３６】アドレスデコーダＡＤＥＣは、図１の場合
と同様、メモリマップされた周辺モジュールとのデータ
の転送や、制御コマンドを送るため、アドレスを監視
し、該当アドレスを検知するとアクセスされた周辺モジ
ュールに対してそれを知らせる信号を送る。本実施例で
はＤＭＡＣを制御対象としている。ＤＭＡＣはあるメモ
リ領域間のデータ転送を行なうとき、バス使用権を得る
ためにバス・コントローラＢＳＣに対してバス権要求信
号ＤＭＲＱを送る。

【００３７】バス・コントローラＢＳＣからバス使用許
可信号ＤＭＡＫが返ってくると、ＤＭＡＣは直ちに必要
なデータ転送動作を開始する。まず、ソースデータを格
納しているアドレスをアドレスバスＡＢに出力し、ソー
スメモリから読み出されたデータをデータバスＤＢを介
して受け取る。このときはメモリ読み出しであるので、
バス・コントローラＢＳＣに対して書き込み動作信号Ｄ
ＷＥをディセーブル状態にする。次に、送り先のメモリ
アドレスをＡＢに出力し、格納すべきデータをＤＢへ出
力する。このときはメモリ書き込みであるので、バス・
コントローラＢＳＣに対して書き込み動作信号ＤＷＥを
イネーブル状態にする。メモリに対する書き込み／読み
出し制御はバス・コントローラＢＳＣが行なう。

【００３８】ＣＰＵもメモリアクセス命令を実行すると
き、ＤＭＡＣと同様にバス使用権を得るためにバス・コ
ントローラＢＳＣに対してバス権要求信号ＣＭＲＱを送
る。バス・コントローラＢＳＣからバス使用許可信号Ｃ
ＭＡＫが返ってくると、ＣＰＵは必要なメモリアクセス
動作を実行する。メモリ・リードの場合は読み出すべき
アドレスをアドレスバスＡＢに出力し、ソースメモリか
ら読み出されたデータをデータバスＤＢを介して受け取
る。このとき、バス・コントローラＢＳＣに対して書き
込み動作信号ＣＷＥをディセーブル状態にする。メモリ
・ライトの場合は書き込み先のメモリアドレスをＡＢに
出力し、格納すべきデータをＤＢへ出力する。このと
き、バス・コントローラＢＳＣに対して書き込み動作信
号ＣＷＥをイネーブル状態にする。

【００３９】内蔵される第１のオンチップメモリＭＥＭ
１，第２のオンチップメモリＭＥＭ２はデータのリード
／ライト動作に必要な制御信号群ＣＮＴ４，ＣＮＴ５を
バス・コントローラＢＳＣから受け取り、その制御に従
って動作する。外部メモリＭＥＭ３については、パラレ
ルポートＰＰが一旦制御信号群ＣＮＴ６をバス・コント
ローラＢＳＣより受け取り、パラレルポートＰＰが改め
て外部メモリＭＥＭ３の制御に必要な制御信号を供給す
る。パラレルポートＰＰはアドレスが外部メモリ領域で
あるとき、ＣＰＵの制御信号群ＣＮＴ６に従って外部メ
モリＭＥＭ３をアクセスし、必要なデータ転送を実行す
る。

【００４０】バス・コントローラＢＳＣは、ＤＭＡＣお
よびＣＰＵから送られてくるバス使用権要求信号ＤＭＲ
Ｑ，ＣＭＲＱを受け取り、許可信号ＤＭＡＫ，ＣＭＡＫ
信号を返すと共に、書き込みイネーブル信号ＤＷＥ，Ｃ
ＷＥの状態およびアドレスバスＡＢ上の情報から、該当
メモリに必要な制御信号群を生成する。図１３はバス・
コントローラＢＳＣのより詳細なブロック図である。バ
ス・コントローラＢＳＣは少なくとも制御回路およびス
テートマシンを構成するランダム論理回路ＳＴＡＴＥ
（以下、単にＳＴＡＴＥという）と、出力信号の出力タ
イミングを決めて１周期間出力を保持するスタティック
ラッチ回路ＳＬＨ１およびステート信号ＳＴ１，ＳＴ０
をラッチして次のサイクルのステートおよび出力信号を
決めるために再びＳＴＡＴＥに状態をフィードバックさ
せる遅延用ラッチ回路ＳＬＨ２からなっている。各メモ
リの書き込み／読み出し制御信号群ＣＮＴ４，ＣＮＴ
５，ＣＮＴ６は、各々アドレスストローブ信号ＡＳ４，
ＡＳ５，ＡＳ６および書き込みイネーブル信号ＷＥ４，
ＷＥ５，ＷＥ６とからなっている。

【００４１】図１４はＳＴＡＴＥの真理値を示す図、図
１５はステート・コードの定義図、図１６および図１７
はそれぞれＤＭＡＣおよびＣＰＵによるメモリアクセス
時のバス・コントローラＢＳＣ動作のタイミングチャー
トを示す図である。図１６（ａ）はＤＭＡＣによる第１
のオンチップメモリＭＥＭ１アクセス時のタイミングチ
ャート、図１６（ｂ）はＤＭＡＣによる第２のオンチッ
プメモリＭＥＭ２アクセス時のタイミングチャート、図
１７（ａ）はＣＰＵによる第１のオンチップメモリＭＥ
Ｍ１アクセス時のタイミングチャートであり、図１７
（ｂ）はＣＰＵによる第２のオンチップメモリＭＥＭ２
アクセス時のタイミングチャートである。

【００４２】ＤＭＡＣからバス使用権要求信号ＤＭＲＱ
がきたとき（図１６）、ＳＴＡＴＥは現在バスが使われ
ているかどうかを調べ、使われていなければ使用許可信
号をＤＭＡＣへ返す。同時にＤＭＡＣがバスを使用して
いることを示すステート・コードをＳＴ１，ＳＴ０に反
映する。図１５の定義よりＳＴ１＝１，ＳＴ０＝０とな
る。次のサイクルでは、このステート・コードがラッチ
ＳＬＨ２を経てＰＳＴ１，ＰＳＴ０信号としてＳＴＡＴ
Ｅ回路入力にフィードバックされる。次に、ＳＴＡＴＥ
回路はＰＳＴ１＝１，ＰＳＴ０＝０である（図１４のN
o.12〜18）と、ＤＭＡＣがバス使用権を持っていること
を認識してＤＷＥ信号をチェックし、書き込み（No.15
〜17）か読み出し（同No.12〜14）かを判定する。ま
た、このときのアドレスバスＡＢ上のアドレス値を確認
して該当するメモリに対してアドレスストローブ信号お
よび書き込みイネーブル信号を出力する。

【００４３】図１４によれば、ＤＭＡＣがバスを使用中
にたとえＣＰＵからバス使用権要求がきたとしても、許
可信号ＣＭＡＫは発行しない（No.12〜18）。アドレス
ストローブ信号および書き込みイネーブル信号を受け取
ったメモリは、読み出しならば指定されたアドレスから
読み出されたデータをデータバスＤＢへ出力し、書き込
みならばデータバスＤＢ上のデータを指定されたアドレ
スへ書き込む。なお図１４によれば、ＤＭＡＣはオンチ
ップメモリＭＥＭ２への書き込みも他のメモリと同様に
実行できるようになっている。

【００４４】ＣＰＵからバス使用権要求信号ＣＭＲＱが
きたとき（図１７）、ＳＴＡＴＥは現在バスが使われて
いるかどうかを調べて使われていなければ使用許可信号
をＣＰＵへ返す。同時にＣＰＵがバスを使用しているこ
とを示すステート・コードをＳＴ１，ＳＴ０に反映す
る。図１５の定義よりＳＴ１＝０，ＳＴ０＝１となる。
次のサイクルでは、このステート・コードがラッチＳＬ
Ｈ２を経てＰＳＴ１，ＰＳＴ０信号としてＳＴＡＴＥ回
路入力にフィードバックされる。次に、ＳＴＡＴＥ回路
はＰＳＴ１＝０，ＰＳＴ０＝１であると（No.5〜11）、
ＣＰＵがバス使用権を持っていることを認識してＣＷＥ
信号をチェックし、書き込みか、読み出しかを判定す
る。またこのときのアドレスバスＡＢ上のアドレス値を
確認して該当するメモリに対してアドレスストローブ信
号および書き込みイネーブル信号を出力する。

【００４５】図１４によれば、ＣＰＵがバスを使用中に
たとえＤＭＡＣからバス使用権要求がきたとしても、許
可信号ＤＭＡＫは発行しない（No.5〜11）。アドレスス
トローブ信号および書き込みイネーブル信号を受け取っ
たメモリは、読み出しならば指定されたアドレスから読
み出されたデータをデータバスＤＢへ出力し、書き込み
ならばデータバスＤＢ上のデータを指定されたアドレス
へ書き込む。なお図１４によれば、ＣＰＵはオンチップ
メモリＭＥＭ２への書き込みはできず、もしアドレスが
オンチップメモリＭＥＭ２領域でかつＣＷＥがイネーブ
ルになっていても、バス・コントローラＢＳＣはそれを
無視するようになっている（No.9。図１７（ｂ）参
照）。このように本実施例によれば、オンチップメモリ
ＭＥＭ２にはＤＭＡＣでのみデータの書き込みが許さ
れ、ＣＰＵの書き込み命令実行によって誤ってオンチッ
プメモリＭＥＭ２内のデータを消去してしまう危険を防
止することができる。

【００４６】なお、図１４では、ＤＭＡＣとＣＰＵから
同時にバス使用権要求信号がきた場合は、ＤＭＡＣに優
先的に使用権を許可するようになっているが（No.4）、
本発明は特にこれに限定されるものではなく、ＣＰＵに
優先権があるように制御しても構わないことは言うまで
もない。

【００４７】前記実施例では、ＤＭＡＣの機能につい
て、ソースからの読み出しと格納先へのデータ書き込み
動作を分離し、各々別々にバス使用権を要求していた
が、両者を一体化してひとつの動作として制御すること
も可能である。例えば、図１８のような真理値および図
１９のようなステートマシン・コード定義のＳＴＡＴＥ
にすれば、図２０のタイミングチャートに示すように、
１度のバス使用権獲得で連続的に動作させることができ
る。なお、図２０ではオンチップメモリＭＥＭ１からオ
ンチップメモリＭＥＭ２へのデータ転送動作例を示して
いる。これを拡張すればさらに複数のデータ転送を連続
して実行するバースト転送動作も実現できる。これらの
データ転送動作としてのＤＭＡＣの機能のバラエティ
は、本発明とは直接関係なく、ここで示した例以外の転
送方式でも本発明の実施を妨げないことは明らかであろ
う。

【００４８】今まで述べてきた実施例では、特に各オン
チップ・メモリの具体的な構成については言及していな
かったが、通常はスタティック型のランダム・アクセス
・メモリ（ＳＲＡＭ）で構成することになると考えられ
るが、単位面積当りの実装密度の点から、ダイナミック
型のランダム・アクセス・メモリ（ＤＲＡＭ）で構成し
てもよい。この場合、リフレッシュ動作が必要になる
が、定められた時間毎にＣＰＵによって実行するか、ま
たはメモリ自体にセルフリフレッシュ動作回路を設けて
実行すればよい。

【００４９】以上に述べてきたように、本実施例によれ
ば、プログラムやデータを格納するオンチップメモリ領
域に必要なプログラムやデータをダウンロードするとき
のみ書き込み可能になるような制御機構を設け、それ以
外の場合はＲＡＭでありながらリード・オンリー・メモ
リとして動作させることにより、ダウンロード動作以外
での予期しない動作によって重要なデータやプログラム
が破壊される危険を排除しつつ、用途によってプログラ
ムやデータの書き換え可能なオンチップメモリを搭載す
ることが可能となる。

【００５０】上記必要なプログラムやデータをダウンロ
ードするときのみ書き込み可能になるような制御機構と
しては、ある特定の割り込みが受けつけられたときのみ
イネーブル状態となり、その割り込みルーチンをぬける
動作を実行したときにディセーブル状態になる制御信号
を設けることによって実現できる。また、直接データ転
送動作を制御するダイレクト・メモリ・アクセス・コン
トローラを搭載し、複数搭載している場合はその内の少
なくとも１つが動作するときのみイネーブル状態とな
り、それ以外の動作ではディセーブル状態になる制御信
号を設けることによっても実現できる。

【００５１】図１および図１２で述べた実施例の利点
は、複数の応用を本発明に適用したシステムに装備する
場合に特に有効性を発揮する。例えば、外部メモリＭＥ
Ｍ３の少なくとも一部を大容量で安価なＲＯＭで構成
し、そこに本発明を適用したシステムに装備される複数
の応用プログラムやそれに必要な定数データを格納して
おき、必要なときに必要なプログラムのみを図１の割り
込みまたは図１２のＤＭＡＣによって第２のオンチップ
メモリＭＥＭ２にダウンロードするようにすれば、使用
する全てのプログラムを予め内蔵しておく必要がなくな
り、チップ面積を低減できる。また、本発明を内蔵プロ
グラム可変機能として利用すれば、外部メモリＭＥＭ３
の代わりに別のシステムから必要なプログラムや定数デ
ータを通信によって受け取り、直接第２のオンチップメ
モリＭＥＭ２にダウンロードするようなシステムを実現
することも可能になる。このようなシステム形態は、今
後通信機能を備えた携帯型情報機器では非常に有効にな
ると考えられる。

【００５２】

【発明の効果】本発明の構成によれば、メモリ容量の増
大を不要にしてチップ面積およびコストの増大を防ぐと
ともに、システムに組み込んだ後にもメモリ内容を自由
に入れ換えることができ、かつ、予期しない動作によっ
て内容が破壊されることがないオンチップメモリを備え
たマイクロコンピュータおよび該マイクロコンピュータ
を用いたシステムを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】第１の実施例の割り込み処理回路のより詳細な
ブロック図である。

【図３】プライオリティエンコーダＰＲＩＯＲの真理値
および割り込みコード信号（ＲＥＱ［２：０］）の定義
を示す図である。

【図４】割り込み受け付け信号生成回路の真理値を表す
図である。

【図５】ＥＧＥＮ回路部のより詳細なブロック図であ
る。

【図６】ＩＲＱ１受け付け時およびＩＲＱ１処理終了時
のタイミングチャートを示す図である。

【図７】ＩＲＱ１実行中他の割り込み受け付けをマスク
する機能を持つ割り込み処理回路の例である。

【図８】多重割り込みを可能にする場合のＥＧＥＮ部の
より詳細なブロック図である。

【図９】ＩＲＱ１実行中に他の割り込み受け付けると
き、および他の割り込み実行終了後ＩＲＱ１へ復帰する
ときのタイミングチャートを示す図である。

【図１０】図５のＥＧＥＮ部のレジスタ部の別の実施例
である。

【図１１】図１０のＥＧＥＮ部のレジスタ部の別の実施
例である。

【図１２】本発明の第２の実施例のブロック図である。

【図１３】第２の実施例のバス・コントローラのより詳
細なブロック図である。

【図１４】ＳＴＡＴＥの真理値を表す図である。

【図１５】ステートマシンコード信号（ＲＥＱ［２：
０］）の定義である。

【図１６】ＤＭＡＣによるＭＥＭ１およびＭＥＭ２アク
セス時のタイミングチャートを示す図である。

【図１７】ＣＰＵによるＭＥＭ１およびＭＥＭ２アクセ
ス時のタイミングチャートを示す図である。

【図１８】読み出し／書き込み連続実行の場合のＳＴＡ
ＴＥの真理値を表す図である。

【図１９】読み出し／書き込み連続実行の場合のＲＥＱ
［２：０］のコード定義である。

【図２０】ＤＭＡＣによる読み出し／書き込み連続実行
時のタイミングチャート図である。

【符号の説明】

ＬＳＩ：本発明を適用した１チップマイコン ＭＥＭ１：ＬＳＩ上に内蔵された第１のオンチップメモ
リ ＭＥＭ２：ＬＳＩ上に内蔵された第２のオンチップメモ
リ ＭＥＭ３：ＬＳＩの外部メモリ ＣＰＵ：セントラルプロセッシングユニット ＳＰ１，ＳＰ２：シリアルポート ＩＮＴ：割り込み処理回路 ＡＤＥＣ：メモリマップレジスタのアドレスを検知して
制御信号を生成するアドレスデコーダ ＰＰ：パラレルポート ＤＢ：データバス ＡＢ：アドレスバス ＲＥＱ［２：０］：割り込み要求コード ＩＲＱ１，ＩＲＱ２，ＩＲＱ３：外部割り込み要求信号 ＳＯＲＱ１：シリアルポートＳＰ１の送信用割り込み要
求信号 ＳＩＲＱ１：シリアルポートＳＰ１の受信用割り込み要
求信号 ＳＯＲＱ２：シリアルポートＳＰ２の送信用割り込み要
求信号 ＳＩＲＱ２：シリアルポートＳＰ２の受信用割り込み要
求信号 ＰＲＩＯＲ：プライオリティエンコーダ ＥＧＥＮ：書き込み許可信号生成回路 ＡＧＥＮ：個別割り込み受け付け許可信号生成回路 ＩＡＣＫｎ：割り込み受け付け信号群 ＩＡＣＫ１：ＩＲＱ１の割り込み受け付け信号 ＩＡＣＫ２：ＩＲＱ２の割り込み受け付け信号 ＩＡＣＫ３：ＩＲＱ３の割り込み受け付け信号 ＳＯＡＫ１：ＳＯＲＱ１の割り込み受け付け信号 ＳＩＡＫ１：ＳＩＲＱ１の割り込み受け付け信号 ＳＯＡＫ２：ＳＯＲＱ２の割り込み受け付け信号 ＳＩＡＫ２：ＳＩＲＱ２の割り込み受け付け信号 ＲＥＳＥＴ：リセット信号 ＥＮ：オンチップメモリＭＥＭ２の書き込みイネーブル
信号 ＩＡＣＫ：ＣＰＵから書き込み許可信号生成回路ＥＧＥ
Ｎへの受け付け許可信号 ＡＮＤ：論理積回路 ＲＥＧ１，ＲＥＧ２，ＲＥＧ３，ＲＥＧ４：レジスタ ＩＲＴＮ：リターン命令実行信号 ＤＥＬＡＹ：遅延回路 ＢＳＣ：バス・コントローラ ＤＭＲＱ：ＤＭＡＣのバス権要求信号 ＣＭＲＱ：ＣＰＵのバス権要求信号 ＤＭＡＫ：ＤＭＡＣへのバス使用許可信号 ＣＭＲＱ：ＣＰＵへのバス使用許可信号 ＤＷＥ：ＤＭＡＣのための書き込み動作信号 ＣＷＥ：ＣＰＵのための書き込み動作信号 ＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５，
ＣＮＴ６：メモリのリード／ライト動作に必要な制御信
号群 ＳＴＡＴＥ：制御論理およびステートマシンを構成する
ランダム論理回路 ＳＬＨ１，ＳＬＨ２：スタティックラッチ回路 ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，ＡＳ５，ＡＳ６：ア
ドレスストローブ信号 ＷＥ１，ＷＥ２，ＷＥ３，ＷＥ４，ＷＥ５，ＷＥ６：書
き込みイネーブル信号 ＳＴ１，ＳＴ０：ステート・コード信号 ＰＳＴ１，ＰＳＴ０：前サイクルのステート・コード信
号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（中央処理装置）と、該ＣＰＵか
   らアドレスが供給されるアドレスバスと、該アドレスバ
   スに接続され、与えられたアドレスによってアクセスさ
   れる第１および第２のオンチップメモリとを少なくとも
   具備するマイクロコンピュータであって、 前記第１および第２のオンチップメモリは、書き込みお
   よび読み出しが可能なメモリ回路で構成され、 前記第１のオンチップメモリは、データ書き込み命令に
   より、常時書き込み動作が可能であるように制御され、 前記第２のオンチップメモリは、データ書き込み命令に
   より、特定の動作状態のときのみ書き込み動作が可能に
   なるように制御されるとともに、外部よりデータを取り
   込む手段を備えることを特徴とするマイクロコンピュー
   タ。
2. 【請求項２】 前記特定の動作状態は、特定の割込が受
   け付けられた状態であることを特徴とする請求項１記載
   のマイクロコンピュータ。
3. 【請求項３】 前記第２のオンチップメモリは、前記特
   定の割込から抜けたときにはいかなる書き込み動作も受
   けつけなくなるような制御手段を有することを特徴とす
   る請求項２記載のマイクロコンピュータ。
4. 【請求項４】 ＣＰＵ（中央処理装置）と、２つのアド
   レス領域間でデータ転送を実行するダイレクトメモリア
   クセスコントローラと、少なくとも前記ＣＰＵまたは前
   記ダイレクトメモリアクセスコントローラからアドレス
   が供給されるアドレスバスと、 前記アドレスバスに接続され、与えられたアドレスによ
   ってアクセスされる第１および第２のオンチップメモリ
   とを少なくとも具備するマイクロコンピュータであっ
   て、 前記第１および第２のオンチップメモリは、書き込みお
   よび読み出しが可能なメモリ回路で構成され、 前記第１のオンチップメモリは、少なくともデータ書き
   込み命令からのアクセスにより、常時書き込み動作が可
   能であるように制御され、 前記第２のオンチップメモリは、データ書き込み命令で
   は書き込み動作は実行されず、前記ダイレクトメモリア
   クセスコントローラからのアクセスによってのみ書き込
   み動作が可能になるように制御されるとともに、外部よ
   りデータを取り込む手段を備えることを特徴とするマイ
   クロコンピュータ。
5. 【請求項５】 少なくとも前記第２のオンチップメモリ
   はダイナミック型のランダム・アクセス・メモリで構成
   されることを特徴とする請求項１ないし４のいずれか１
   項に記載のマイクロコンピュータ。
6. 【請求項６】 請求項１ないし５のいずれか１項に記載
   のマイクロコンピュータを用いたことを特徴とするシス
   テム。