JPH1021691A

JPH1021691A - ダイナミック連想アクセスメモリー

Info

Publication number: JPH1021691A
Application number: JP8171440A
Authority: JP
Inventors: Yutaka Takahashi; 豊高橋
Original assignee: ALPS LSI TECHNOL KK
Current assignee: ALPS LSI TECHNOL KK
Priority date: 1996-07-01
Filing date: 1996-07-01
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】多数のワードセルの中からアクセスの対象と
なるワードセルを高速に選択するとともに、ワードセル
の故障にも影響を受けにくいダイナミック連想アクセス
メモリーを簡易に構成する。【解決手段】ダイナミック連想アクセスメモリーは、
８個の予備ワードセルを含む１０３２個のワードセルか
ら成る。これらワードセルが出すアクセス要求は、ノー
ドＮ０を頂点とする５段のノード群から成る優先木が調
停し、ワードセルを唯一選択する。各ワードセル内にも
この優先制御のための回路が設けられる。また、多数の
ワードセルに亙るシフトや加算が実行可能であり、隣接
するワードセル間で各種の制御信号や演算結果が授受さ
れる。何れかのワードセルが故障すると、当該ワードセ
ルからアクセス要求が出ないようすると共に、ワードセ
ル間の制御信号や演算結果は故障ワードセルをバイパス
して授受される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算回路を有する
ワードセルをＤＲＡＭ（Dynamic Random AccessMemor
y）やＳＲＡＭ（Static Random Access Memory）といっ
た各種のメモリーに構成して連想メモリーを実現したダ
イナミック連想アクセスメモリーに関するものであり、
とりわけ、ワードセル間の優先順位付け制御にツリー構
造を採用したダイナミック連想アクセスメモリーに関す
るものである。

【０００２】

【従来の技術】いわゆるＳＩＭＤ（Single Instruction
stream Multiple Data Stream）プロセッサは、内部に
固有のメモリーと演算回路を有すると共にそれぞれが同
一に構成された処理エレメント（本発明で言えば後述す
るワードセル）が多数設けられて構成されており、これ
ら多数の処理エレメントに対して同時に所定の単一演算
を行わせるアーキテクチャのマシンである。

【０００３】こうした従来から存在するプロセッサにお
いては、多数の処理エレメントのうちの特定の処理エレ
メントからデータを取り出す必要が生じた場合のことを
考えて、これら多数の処理エレメントを順番に繋げた構
成とし、特定の処理エレメントから取り出したデータを
処理エレメントのチェインを介して順次伝搬させるよう
にしている。実際に処理エレメント内のメモリー上のデ
ータにアクセスする手法としては、例えば、アクセスの
ためのポインタを装置内に設け、このポインタに従って
最初の処理エレメントから，２番目の処理エレメントか
ら，．．．という具合にして、処理エレメントが接続さ
れている物理的な順番でデータを取り出すようにしてい
るものが多い。

【０００４】

【発明が解決しようとする課題】ところが、上述したよ
うなポインタを用いたデータアクセス手法によると、最
初の処理エレメントのデータに対するアクセスに引き続
いて最後の処理エレメントのデータへアクセスするとい
ったように、ランダムな順序でデータをアクセスするこ
とは不可能であり、上記のような方法を取らざると得な
いことから、非常に不便な上に、処理速度の観点からし
ても問題であった。

【０００５】これに加え、従来のような構成であると、
ある処理エレメント内のメモリーセルが故障した場合
に、たった一箇所のメモリーセルが不良となったために
全ての処理エレメントのデータがアクセスできない事態
に陥いることとなり、信頼性の面からしても大いに問題
があった。本発明は上記の点に鑑みてなされたものであ
り、その目的は、多数のワードセルの中からアクセスの
対象となるワードセルを高速に選択するとともに、ワー
ドセルの故障にも影響を受けにくいダイナミック連想ア
クセスメモリーを簡易に構成することにある。

【０００６】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、メモリーアレイを有する
ワードセルが複数設けられてなるダイナミック連想アク
セスメモリーであって、前記複数のワードセルの各々に
優先順位が付与され、これら各ワードセルから出される
アクセス要求間の優先順位制御を行う優先順位制御手段
を有するとともに、前記各ワードセルは、前記メモリー
アレイの故障の有無を保持する記憶手段と、前記記憶手
段の内容が前記メモリーアレイの故障を示しているとき
に、該ワードセルから出される前記アクセス要求を抑止
するアクセス制御手段とを具備することを特徴としてい
る。

【０００７】また、請求項２記載の発明は、請求項１記
載の発明において、前記優先順位制御手段は、ｎ個のア
クセス要求元の中から最高優先順位のアクセス要求元を
選択すると共に、該ｎ個のアクセス要求元のうち選択さ
れたアクセス要求元よりも低優先順位のアクセス要求元
に対してアクセス拒絶を送出して、該ｎ個のアクセス要
求元の間の優先順位制御を行うノードが複数設けられた
ｎ進木を有するとともに、前記ｎ進木を構成するノード
のうち、アクセス要求元としてｎ個のワードセルが接続
されたノードの各々が、該ｎ個のワードセルの内部に分
割して設けられたことを特徴としている。

【０００８】また、請求項３記載の発明は、請求項１又
は２記載の発明において、前記各ワードセルは、前記記
憶手段の内容が前記メモリーアレイの故障を示している
ときに、該故障ワードセルよりも優先順位が一つだけ高
いワードセルとの間で授受する情報と、該故障ワードセ
ルよりも優先順位が一つだけ低いワードセルとの間で授
受する情報とを、該故障ワードセルをバイパスしてこれ
らワードセル間で受け渡す第１のバイパス手段を有する
ことを特徴としている。

【０００９】また、請求項４記載の発明は、請求項１乃
至３の何れかの項記載の発明において、前記複数のワー
ドセルを跨いで実行される加算処理において各ワードセ
ルで生成される加算結果をこれらワードセル間で授受す
るための第１のリンクを有するとともに、前記各ワード
セルは、前記加算処理のためのデータを蓄える加算デー
タ保持手段と、前段のワードセルから前記第１のリンク
を介して送られた加算結果に前記加算データ保持手段の
データを加算した結果を前記第１のリンクを介して後段
のワードセルへ出力する加算手段と、該ワードセルの故
障時に、前段のワードセルから送られた加算結果をその
まま後段のワードセルへバイパスする第２のバイパス手
段とを有することを特徴としている。

【００１０】また、請求項５記載の発明は、請求項１乃
至４の何れかの項記載の発明において、前記複数のワー
ドセルを跨いで実行されるシフト処理において各ワード
セルで生成されるシフト結果をこれらワードセル間で授
受するための第２のリンクを有するとともに、前記各ワ
ードセルは、前記シフト処理のためのデータを蓄えるシ
フトデータ保持手段と、前記シフトデータ保持手段のデ
ータを前記第２のリンクを介して後段のワードセルへ出
力した後、前段のワードセルから前記第２のリンクを介
して送られたシフト結果を前記シフトデータ保持手段へ
格納するシフト手段と、該ワードセルの故障時に、前段
のワードセルから送られたシフト結果をそのまま後段の
ワードセルへバイパスする第３のバイパス手段とを有す
ることを特徴としている。また、請求項６記載の発明
は、請求項１乃至５の何れかの項記載の発明において、
前記複数のワードセルには予備のワードセルが含まれる
ことを特徴としている。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明するが、まずは、本発明に係るダ
イナミック連想アクセスメモリー（Dynamic Associativ
e Access Memory；以下、ＤＡＡＭと略称する）につい
て説明しておく。良く知られているように、ＤＲＡＭは
定期的なリフレッシュ動作を必要とする大容量メモリー
であり、近年は、こうしたＤＲＡＭ内部にリフレッシュ
を管理するリフレッシュ制御回路を組み込んだものなど
も存在する。

【００１２】一方、このようなＤＲＡＭを発展させたも
のとして、リフレッシュ制御回路に加えて論理演算を行
うためのロジックをＤＲＡＭ内部に組み込み、リフレッ
シュを行いながらＤＲＡＭを構成する各ワードセルに対
して種々の演算を行うＳＩＭＤプロセッサに類似したＤ
ＲＡＭの研究がなされている。このようなＤＲＡＭをＤ
ＡＡＭと呼んでおり、例えば米国特許４，９８９，１８
０号や米国特許５，１８４，３２５号などが挙げられ
る。本実施形態に係るＤＡＡＭもこうした特徴を有する
メモリーデバイスである。もっとも、ＤＡＡＭはＤＲＡ
Ｍばかりでなく、ＳＲＡＭ等の各種メモリーと組み合わ
せることも当然可能である。そして、以下の説明ではＤ
ＡＡＭを上記米国特許と同様にＤＲＡＭへ組み込んだも
のとして説明するが、ＳＲＡＭ等のその他のメモリーと
組み合わせても何ら問題ない。

【００１３】図２は本実施形態によるＤＡＡＭの構成を
示すブロック図である。この図に示すように、ＤＡＡＭ
は、その外部に設けられたホストコンピュータ１から送
出される命令に従って動作するもので、ホストコンピュ
ータ１から見た場合、ＤＡＡＭはコプロセッサとして機
能する。そして、ホストコンピュータ１とＤＡＡＭの組
み合わせによって一種のＳＩＭＤプロセッサの如く動作
するようになっている。なお、ＤＡＡＭはホストコンピ
ュータ１側から送られてくるクロックｍｃｌｋを基準と
したマイクロサイクルと呼ばれる周期で動作する。

【００１４】上記の命令に加えて、ホストコンピュータ
１からは、当該命令に関連したアドレスやデータが与え
られる。これら命令，アドレス，データは、何れもホス
トコンピュータ１とＤＡＡＭとの間を接続するインター
フェイスバスを介して送られる。このインターフェイス
バスのバス幅は例えば１６ビットからなり、命令，アド
レス，データがインターフェイスバスを介して順次送出
される。一方、ＤＡＡＭ側に設けられた制御回路２は、
インターフェイスバスに載せられた情報が命令，アドレ
ス，データの何れかであるかを識別して、後段の各部へ
の振り分けを行う。すなわち、命令であれば命令デコー
ダ３へ送出し、アドレスであれば当該アドレスをａｄｒ
ｓバスへ載せ、データであれば当該データをｄａｔａ，
ｄａｔａｘバスへ載せるようにする。また、制御回路２
は、ワードセルブロック２０から送出される図示省略し
た各種信号（後述するＯＲマッチなど）をホストコンピ
ュータ１側へ送出する。ここで、通常、ｄａｔａｘバス
にはｄａｔａバスの内容を反転した値が乗せられるが、
実際には、命令或いは演算の種類に応じてｄａｔａバス
とｄａｔａｘバスに乗せられる内容は様々である。な
お、この場合のように、ある信号名の後ろに”ｘ”が付
与された信号名は、元の信号の反転信号を意味してお
り、以後の説明でも同様の記法を用いることとする。

【００１５】命令デコーダ３はいわゆるステートマシン
で構成されており、制御回路２から与えられる命令を解
読して、後述するアドレス制御部４以下の各部を制御す
る。例えば、命令デコーダ３は、後述するメモリー制御
部７に対して、ワード線をアクティブにするための信号ｗ＿ｗｄｌｎＤＲＡＭのセンスアンプに電源を供給する指示を行う
信号ｗ＿ｓａｏｎＤＲＡＭのビット線をプリチャージする指示を行う信
号ｗ＿ｐｃｇを出力する。

【００１６】アドレス制御部４は、制御回路２からのａ
ｄｒｓバス上のアドレスを使用し、命令デコーダ３の制
御の下に、ワードセルブロック２０に対するアドレスと
してアドレスｗ＿ａｄｄｒ［９：０］を供給する。ワー
ドセルブロック２０および該ワードセルブロック２０を
構成する各ワードセルの詳細は後述するが、アドレスｗ
＿ａｄｄｒ［９：０］のうち、アドレスｗ＿ａｄｄｒ
［８］及びアドレスｗ＿ａｄｄｒ［９］はワードセルの
バイト中の低位側および高位側のニブルを選択する。一
方、これらのビットを除くアドレスｗ＿ａｄｄｒ［７：
０］が、ワードセル内のメモリーアレイに対するロウア
ドレス（行アドレス）となる。

【００１７】データ制御部５は、制御回路２から与えら
れるｄａｔａバス，ｄａｔａｘバス上のデータを用い
て、命令デコーダ３の制御の下に、ワードセルブロック
２０との間でデータｗ＿ｄａｔａ［０：７］及びデータ
ｗ＿ｄａｔａｘ［０：７］を授受する。これらデータに
おいては、ビット０がＭＳＢ（Most Significant Bi
t），ビット７がＬＳＢ（Least Signigicant Bit）で
ある。ここで、上述したｄａｔａバスとｄａｔａｘバス
の関係と同様に、通常、データｗ＿ｄａｔａ［０：
７］，データｗ＿ｄａｔａｘ［０：７］には互いに反転
した信号が乗せられる。

【００１８】制御信号生成部６は、制御回路２から与え
られるａｄｒｓバスの内容と命令デコーダ３から送られ
る制御信号に基づいて、制御信号ｗ＿ｇｃｎｔ［３３：
０］を生成し、ワードセルブロック２０の動作を制御す
る。本発明に関して言えば、これら全ての制御信号につ
いて説明する必要性はないため、以下では必要に応じて
制御信号の説明を個別に行うこととする。

【００１９】なお、実際には、これら制御信号ｗ＿ｇｃ
ｎｔ［３３：０］はさらに６４個のワードセル毎にエン
コードされて、当該６４ワードセルブロック内の制御信
号ｃｎｔ［４８：０］が生成される。しかしながら、以
下では説明を簡単にするために上記の制御信号ｗ＿ｇｃ
ｎｔに統一して説明を行う。メモリー制御部７は、通常
のＤＲＡＭに用いられるメモリー制御回路と同等の回路
によって構成されており、命令デコーダ３から与えられ
る上記３本の信号をもとに、ＤＡＡＭを構成するＤＲＡ
Ｍ部分のアクセス制御を行う。

【００２０】ワードセルブロック２０は、１０２４個の
ワードセルと８個の予備のワードセルから構成された冗
長構成のメモリーブロックであり、各ワードセルは、１
ビットのＡＬＵ（ Arithmetic Logic Unit）に似たロジ
ック回路と８ビット分のビットセルから構成されてい
る。すなわち、本実施形態においては１ワードが８ビッ
トに相当する。なお、予備のワードセルは、１０２４個
のワードセルの何れかが故障した場合のことを考慮して
設けられたものであって、ワードセルブロック２０に含
まれるワードセルは合計１０３２個となっている。

【００２１】次に、図３に１ワード分のワードセルのレ
イアウトを示す。各ワードセルは、左右に２５６バイト
ずつ、合計５１２バイト（＝４キロビット）のメモリー
アレイ（図示省略）を有する。したがって、予備のワー
ドセルを除くと、１０２４個のワードセルを擁するＤＡ
ＡＭ全体ではそのメモリー容量は４メガビットになる。
また、この図の両側に配されたセンスアンプ３１−０Ｈ
〜３１−７Ｈ，３１−０Ｌ〜３１−７Ｌと、これらセン
スアンプに接続されているビット線は、いずれもＤＲＡ
Ｍと同一のものを流用することができる。

【００２２】次に、ワードセルの全体構成について簡単
に説明しておく。ワードセルには、図中「ｓ／ａ」で表
記されるセンスアンプ３１−０Ｈ〜３１−７Ｈ，３１−
０Ｌ〜３１−７Ｌが左右両側にそれぞれ８個づつ設けら
れており、何れも物理ＤＲＡＭのメモリーアレイ（ＤＲ
ＡＭのカラム）に接続されている。ここで、同図に示す
ように、各ビットに対応して２個のセンスアンプが設け
られている。

【００２３】これは、メモリーアレイが２つのバンクに
分かれているからであり、５１２バイトからなるメモリ
ーアレイは、アドレスが０〜２５５（１０進数）の低位
バンクと、アドレスが２５６〜５１１（１０進数）の高
位バンクから構成される。そして各ビットにおいては、
上側が高位バンクのためのセンスアンプ，下側が低位バ
ンクのためのセンスアンプである。

【００２４】なお、図示を省略したが、周知のように、
センスアンプにはビット線（以下、ｂｉｔ線と言う）と
このビット線の反転信号が載ったビット線（以下、ｂｉ
ｔｘ線と言う）が接続されており、センスアンプはこれ
ら２つのビット線の差分をセンスするようになってい
る。したがって、図中のセンスアンプに設けられた上側
の端子はｂｉｔ線に対応するものであり、下側の端子は
ｂｉｔｘ線に対応している。これは、後述する内部セン
スアンプについても同様である。

【００２５】一方、これらセンスアンプのビット線（ｂ
ｉｔ，ｂｉｔｘ）の選択を行うセレクタ３２−０Ｈ〜３
２−７Ｈ，３２−０Ｌ〜３２−７Ｌが設けられ、さらに
その内側には、内部センスアンプ３３−０Ｈ〜３３−７
Ｈ，３３−０Ｌ〜３３−７Ｌが各センスアンプに１対１
に対応して設けられている。各センスアンプは、後述す
るワードロジック４０から送られる信号ＱｓｅｌＨＨ，
ＱｓｅｌＨＬ，ＱｓｅｌＬＨ，ＱｓｅｌＬＬに基づいて
上記のセレクタが選択する。なお、これらの信号におい
て、最初のＨ／Ｌは各バイト中の高位ニブル／低位ニブ
ルを表わし、２番目のＨ／Ｌは高位バンク／低位バンク
を表わす。

【００２６】なお、図では、煩雑化を避けるために全て
の内部センスアンプに符号を付していない。内部センス
アンプ３３−１Ｈ〜３３−２Ｌの間には、上から順に、
内部センスアンプ３３−１Ｌ，３３−３Ｈ，３３−３
Ｌ，３３−０Ｈ，３３−０Ｌ，３３−２Ｈが配置されて
おり、内部センスアンプ３３−７Ｈ〜３３−４Ｌの間に
は、上から順に、内部センスアンプ３３−７Ｌ，３３−
５Ｈ，３３−５Ｌ，３３−６Ｈ，３３−６Ｌ，３３−４
Ｈが配置されている。

【００２７】これら内部センスアンプは、メモリーアレ
イからデータを読み出す際は、読み出されたデータをラ
ッチする中間的な読み出しアンプとして機能する。これ
に対し、ワードロジック４０からメモリーアレイへデー
タを書き込む際は、書き込みデータをラッチする素子と
して機能する。そして、ワードロジック４０が実行する
演算等はすべてこれら内部センスアンプのデータを使用
してなされるとともに、ワードロジック４０で演算を実
行中は、次のメモリーアクセスのためにビット線をチャ
ージすることができる。なお、制御信号生成部６から与
えられる信号ｓａＥｎｘｘは内部センスアンプをイネー
ブル或いはディセーブルするための信号で、記号部分の
「ｘｘ」には「ＨＬ，ＬＬ，ＨＬ，ＬＬ」が入る。最初
のＨ／Ｌは高位ニブル／低位ニブルを表わし、２番目の
Ｈ／Ｌは高位バンク／低位バンクを表わしている。

【００２８】セレクタ３４−０Ｈ〜３４−７Ｈ，３４−
０Ｌ〜３４−７Ｌは、それぞれ内部センスアンプ３３−
０Ｈ〜３３−７Ｈ，３３−０Ｌ〜３３−７Ｌに対応して
おり、これら内部センスアンプのうちの何れを選択する
かに用いられる。これらセレクタは、制御信号ｗ＿ｇｃ
ｎｔから作られる８本の制御線によって独立にオンオフ
される。これら制御線は信号名「ｙｙｙ」で呼ばれ、
「ｙｙｙ］の部分にはＨＬＯ，ＬＬＯ，ＨＬＥ，ＬＬ
Ｅ，ＨＨＯ，ＬＨＯ，ＨＨＥ，ＬＨＥが入り、最初のＨ
／Ｌは高位バンク／低位バンクを表わし，２番目のＨ／
Ｌは高位ニブル／低位ニブルを表わし，３番目のＯ／Ｅ
は奇数ビット／偶数ビットを表わしている。

【００２９】なお、図では煩雑化を避けるために全ての
セレクタに符号を付していないが、セレクタ３４−１Ｌ
の下には、上から順にセレクタ３４−３Ｈ，３４−３
Ｌ，３４−０Ｈ，３４−０Ｌ，３４−２Ｈ，３４−２Ｌ
が配置されており、セレクタ３４−７Ｌの下には、上か
ら順にセレクタ３４−５Ｈ，３４−５Ｌ，３４−６Ｈ，
３４−６Ｌ，３４−４Ｈ，３４−４Ｌが配置されている
が、これは図示したセルのビット位置から明らかであろ
う。

【００３０】図中「ｃｏｍｐ」で表記されるコンパレー
タ３５−０〜３５−７はビット対応に設けられており、
主として比較器として機能する。しかしながら、これら
コンパレータは比較のほかにもマスキングを行ったり、
マルチプレクサとして機能することができる。まず、こ
れらコンパレータが比較器として機能する場合、内部セ
ンスアンプ３３−０Ｈ〜３３−７Ｈ或いは内部センスア
ンプ３３−０Ｌ〜３３−７Ｌにラッチされたｂｉｔ線，
ｂｉｔｘ線と、データｗ＿ｄａｔａ［７：０］，データ
ｗ＿ｄａｔａｘ［７：０］の内容をそれぞれビット毎に
比較する。比較の結果、両ビットが不一致であれば、コ
ンパレータのｍ端子に接続された線が放電され、一致し
ていればｍ端子に接続された線は後述するワードロジッ
ク４０内部でプルアップされる。

【００３１】なお、偶数ビットに対応する４個のコンパ
レータのｍ端子はワイヤードオアで接続されており、こ
れを信号ｍＥと呼ぶ。また、奇数ビットに対応する４個
のコンパレータのｍ端子も同様にワイヤードオアで接続
されており、これを信号ｍＯと呼ぶ。次に、各コンパレ
ータのｒ端子には、内部センスアンプの読み出しイネー
ブルに相当する信号ｏＥｎが、ワードロジック４０から
全コンパレータに共通に接続されており、セレクタ３４
−０Ｈ〜３４−７Ｈ，３４−０Ｌ〜３４−７Ｌにより選
択された内部センスアンプの内容をデータｗ＿ｄａｔａ
［０：７］，データｗ＿ｄａｔａｘ［０：７］として読
み出すことができる。

【００３２】また、各コンパレータのｗ端子には内部セ
ンスアンプに対する書き込みイネーブルに相当する信号
ｉｅｎＯｄｄと信号ｉｅｎＥｖｎが、それぞれ奇数ビッ
トのニブルと偶数ビットのニブルにそれぞれ対応して接
続される。すなわち、内部センスアンプへの書き込みが
奇数のニブルと偶数のニブルで別々に制御可能となって
いる。ちなみに、ワードセルからの読み出し時とは異な
り、ワードセルへの書き込みは全てのワードセルに対し
て同時に行うことが可能であって、これを特に「マルチ
ライト」と呼んでいる。

【００３３】一方、前述したように、これらコンパレー
タはマルチプレクサとしての機能を果たすことができ、
ワードロジック４０内部に設けられた１ビットの演算器
を使用するために、該演算器へ与えるビットを奇数ビッ
ト，偶数ビットそれぞれについて選択することができ
る。これには、所望のビットに対応するデータｗ＿ｄａ
ｔａ，ｗ＿ｄａｔａｘをそれぞれ「１」，「０」にドラ
イブし、これ以外のビットのデータｗ＿ｄａｔａ，ｗ＿
ｄａｔａｘを何れも「０」にドライブする。これによ
り、所望のビットに対応するコンパレータだけから該ビ
ットの内容が出力されてマルチプレクサとして機能する
ように構成されている。

【００３４】つまり、データｗ＿ｄａｔａとデータｗ＿
ｄａｔａｘを双方とも「０」にドライブすることで、ｂ
ｉｔ線，ｂｉｔｘ線が共にマスクされる。ここで、上述
したように、コンパレータのｍ端子は、奇数ビット同士
あるいは偶数ビット同士がそれぞれワイヤードオアされ
ていることから、ワードセル内の全ての奇数ビット或い
は全ての偶数ビットがマスクされると、ワードロジック
４０内部のプルアップによってｍＥ端子或いはｍＯ端子
は「１」となる。また、データｗ＿ｄａｔａとデータｗ
＿ｄａｔａｘを双方ともに「１」にドライブすると、ｍ
Ｅ端子或いはｍＯ端子は常に「０」となる。したがっ
て、ｍＥ端子或いはｍＯ端子に所望の固定値を載せるこ
とができる。以上が、ワードロジック４０を除くワード
セル内の各構成要素である。

【００３５】ところで、１０３２個存在するワードセル
の間は、複数のワードセルからのアクセス要求が競合し
た場合のために優先順位付けがなされている。そして、
この優先順位付けを実現するための回路の一部がワード
セル（より詳細にはワードロジック４０）の内部に設け
られている。ちなみに、このワードセル間の競合が生じ
る典型例としては、ワードセルから情報を読み出す場合
にバスを共有することに起因するものが挙げられる。し
たがって、前述したマルチライトのような処理であれ
ば、こうした優先順位付けは必要とされない。

【００３６】次に、ワードセル間の優先順位付けについ
て説明することとする。まず、ワードセルは「グルー
プ」と呼ばれる単位に分割されており、４つのワードセ
ルがまとめられて１個のグループ（以下、ワードセルグ
ループと呼ぶ）を形成している。つまり、ワードセルブ
ロック２０全体では２５６個のグループが存在すること
になる。もっとも、８個の予備ワードセルが存在するの
で、実際は、これらのうちの８個のグループは５つのワ
ードセルから構成されている。

【００３７】ワードセル間の優先順位は図１に示すよう
な木構造を成す優先木（プライオリティーツリー）によ
って制御される。この優先木において、木の枝に相当す
る部分は「ノード」と呼ばれ、各ノードは何れもその配
下に４個のノードを有する４進木である。さらに詳しく
説明すると、最上位に位置する頂点のノードＮ０は木の
根に相当するノードであって、このノードＮ０の一段下
側には４個のノードＮ１−０〜Ｎ１−３が設けられる。
以下同様に、優先木を下るにつれて、１６個のノードＮ
２−０〜Ｎ２−１５，６４個のノードＮ３−０〜Ｎ３−
６３が順に設けられる。

【００３８】これらノードＮ３−０〜Ｎ３−６３の配下
に設けられ、最下段に位置するノードが木の葉に相当す
るノード（以下、リーフノードと称する）である。これ
らノードＬＮ−０〜ＬＮ−２５５は、ワードセルグルー
プを構成する４つのワードセルの間の優先順位付けを制
御する。後述するように、これらノードＬＮ−０〜ＬＮ
−２５５を実現するための回路は、各ノードの配下のワ
ードセルに分割して設けられており、これ以外のノード
はワードセルブロック２０の外部に設けられる。また、
上述したように、実際には８個分の予備のワードセルが
存在することから、ノードＬＮ−２４８〜ＬＮ−２５５
は５つのワードセルに対応するように構成される。

【００３９】そして、これら各リーフノードの配下に設
けられているのが上述した１０３２個のワードセルｗｃ
−０〜ｗｃ−１０３１である。これらワードセルのう
ち、右側に位置するワードセルほど優先度が高く、左側
に位置するワードセルほど優先度が低くなっている。つ
まり、ワードセルｗｃ−０が最高優先順位，ワードセル
ｗｃ−１０３１が最低優先順位である。

【００４０】本実施形態におけるワードセル間の優先順
位付けは、要求（ｒｑｕ； request）信号と拒絶（ｄｎ
ｙ；deny）信号という２種類の信号が優先木内を伝搬す
ることで制御される。要求信号はあるワードセル及びそ
れより低い優先順位のワードセルが出すアクセス要求の
ＯＲ（論理和）を意味する信号であり、一方、拒絶信号
は当該ワードセルより優先順位の低いワードセルに対し
てアクセス要求を否認させるための信号である。したが
って、図中、ノードとノードの間，ノードとワードセル
ｗｃの間は、何れもこれら要求信号，拒絶信号が授受さ
れるようになっているが、煩雑になるのを避けるため、
図では簡略化して描いている。

【００４１】優先木によってこれら要求信号と拒絶信号
が如何に伝搬されるかを、もう少し詳しく説明すると、
各ノードは、当該ノードよりも一段下にある４個のノー
ドから出される要求信号のうち優先順位が最も高いもの
を選択すると共に、要求を出しているノードよりも低い
優先順位のノードに拒絶信号を送出し、さらに何れかの
ノードから要求が出ていれば、当該ノードの一段上のノ
ードへ要求信号を伝える。また各ノードは、当該ノード
の一段上のノードから送られてくる拒絶信号を当該ノー
ドの一段下にある全てのノードへ伝達する。

【００４２】次に、リーフノードを除く各ノードの回路
構成の詳細を図４に示す。同図において、符号５１〜５
２はＮＡＮＤゲート，符号５３〜５６はＮＯＲゲート，
符号５７〜５８はインバータである。信号ｒｑｕ０は図
示したノードよりも一段上のノードへ送られる要求信号
であり、一方、信号ｒｑｕ１〜ｒｑｕ４は何れも当該ノ
ードより一段下のノードから送られてくる要求信号であ
る。これら信号間では、信号ｒｑｕ１の優先順位が最も
高く、信号ｒｑｕ４の優先順位が最も低い。同図から明
らかなように、ＮＡＮＤゲート５１とＮＯＲゲート５３
〜５４の働きにより、信号ｒｑｕ１〜ｒｑｕ４のＯＲが
求められて信号ｒｑｕ０が生成される。

【００４３】一方、信号ｄｎｙ０ｘは当該ノードよりも
一段上のノードから送られてくる拒絶信号であり、信号
ｄｎｙ１ｘ〜ｄｎｙ４ｘは一段下のノードへ送られる拒
絶信号である。ＮＡＮＤゲート５２及びＮＯＲゲート５
４〜５６の働きにより、信号ｄｎｙ０ｘがアサートされ
ると、信号ｄｎｙ１ｘ〜ｄｎｙ４ｘが全てアサートされ
る。また、ある要求信号ｒｑｕ［ｉ］（ｉ＝１〜３）が
アサートされると当該ノードよりも優先度が低いノード
への拒絶信号ｄｎｙ［ｊ］ｘ（ｊ＝〈ｉ＋１〉〜４）が
全てアサートされる。ところで、ノードＮ０における信
号ｒｑｕ０と信号ｄｎｙ０ｘはＤＡＡＭが封入されてい
るパッケージのピンに接続されており、信号ｒｑｕ０は
制御回路２を介してホストコンピュータ１に送られ、ノ
ードＮ０の信号ｄｎｙ０ｘは常にネゲートされている。

【００４４】以上の説明からわかるように、あるワード
セルが出した要求信号は、当該ワードセルが属するリー
フノードを起点として、優先木内のノードを１段ずつ昇
ってゆき、最終的にノードＮ０まで到達して制御回路２
を介してホストコンピュータ１へ送られる。これは何れ
のワードセルについても同じであり、したがって、ノー
ドＮ０の信号ｒｑｕ０は全ワードセルの要求信号のＯＲ
となる。ここで、要求信号は各ワードセルにおける比較
動作のマッチを表わす信号として用いられる場合がある
ことから、ノードＮ０の信号ｒｑｕ０を特に「ＯＲマッ
チ」と呼ぶ。

【００４５】一方、ノードＮ０に向かって要求信号が優
先木を上昇してゆくのに伴い、各ノードでは、当該ノー
ドよりも一段下にある４個のノードのうち、アサートさ
れた要求信号が送られてきたノードよりも低い優先順位
が付与された全てのノードに送られる拒絶信号がアサー
トされる。そして、アサートされたこれらの拒絶信号
は、各ノードから優先木を順次下ってゆき、リーフノー
ドを介して最終的にワードセルまで拒絶信号を伝搬させ
てゆく。

【００４６】こうしたメカニズムによって、アクセス要
求を出した複数のワードセルのうち最高優先順位のワー
ドセルが選択されて、このワードセルよりも優先順位が
低い全てのワードセルに対して拒絶信号が送られること
になる。なお、あるワードセルに送られる拒絶信号がア
サートされていなければ、当該ワードセルよりも優先度
が高い何れのワードセルにおいても要求信号が出されて
いないことを意味している。したがって、優先順位が最
も低いワードセルｗｃ−１０３１に送られる拒絶信号
は、上述したＯＲマッチと等価になる。

【００４７】次に、リーフノードにおける優先制御，即
ち、各ワードセルグループ内の４個のワードセル間での
優先順位付けについて、ワードロジック４０の構成とも
絡めて説明する。そこで以下、この点につき図５〜図７
を参照して説明する。図５はワードセルグループ内の優
先順位決定回路の概念図であって、各リーフノードに相
当する。また、図６はワードセルグループ内の各ワード
セル中に各々設けられた優先順位決定回路の詳細な回路
図であって、これが図１のノードＬＮ−０〜ＬＮ−２５
５のそれぞれを構成している。さらに、図７はワードロ
ジック４０の詳細な回路図である。

【００４８】図５において、各ワードセルからのアクセ
ス要求信号が信号Ｍｑｕａｌ０ｘ〜Ｍｑｕａｌ３ｘであ
り、信号Ｍｑｕａｌ０ｘの優先順位が最も高い。各ワー
ドセルでは、当該ワードセルより優先度が高いワードセ
ル（縦続接続されたワードセルのうちの前段のワードセ
ル）から送られてくる拒絶信号ｄｅｎｙ［ｉ］ｘ（ｉ＝
０〜３）と当該ワードセルからの要求信号Ｍｑｕａｌ
［ｉ］ｘとの論理和がＡＮＤゲート６１〜６４で取ら
れ、当該ワードセルの次段のワードセルに対する拒絶信
号ｄｅｎｙ［ｉ＋１］ｘが生成される。また、ＮＡＮＤ
ゲート６５により全ての要求信号のＯＲが取られてワー
ドセルグループ全体の拒絶信号となる。なお、信号ｄｅ
ｎｙ０ｘは当該ワードセルグループに対応するリーフノ
ードよりも一段上のノードから送られてくる拒絶信号で
ある。

【００４９】ここで、図５に示す回路は、実際は図６に
示される回路がワードセルグループを構成する各ワード
セル内に組み込まれることによって実現されている。図
６において、信号ｇｄｎｎ１，信号ｇｄｎｎ２，信号ｄ
ｎｙｘ，信号ｄｎｙｎｘｔ，信号Ｍｑｕａｌｘは何れも
ワードセル毎に存在する。これに対し、信号ｇｄｎｐは
ワードセルグループ中の全ワードセルに共通なグループ
の拒絶信号である。

【００５０】当該ワードセルグループ内の４つのワード
セル全ての信号ｇｄｎｐが互いに接続されている。一
方、信号ｇｄｎｎ１と信号ｇｄｎｎ２はワードセルグル
ープ中のワードセル間でカスケードに接続されており、
前者が各ワードセルからの出力信号，後者が各ワードセ
ルへの入力信号である。また、信号ｄｎｙｘは、各ワー
ドセルにおいて、当該ワードセルよりも優先度が一つだ
け高い前段のワードセルから送られてくる拒絶信号であ
り、信号ｄｎｙｎｘｔｘは当該ワードセルよりも優先度
が一つだけ低い次段のワードセルへ送られる拒絶信号で
ある。

【００５１】ここで、ｎチャネルのトランジスタ７１
は、各ワードセル内で信号ｇｄｎｎ２→信号ｇｄｎｎ１
の経路を形成しており、ワードセルグループ中、最も優
先順位が低い最終段のワードセルでは、信号ｇｄｎｎ１
と信号ｇｄｎｐが接続されるとともに、ワードセルグル
ープ中で最も優先度が高い初段のワードセルでは信号ｇ
ｄｎｎ２が接地されている。さらに、図５において、符
号７２はｐチャネルのトランジスタであって、その出力
である信号ｇｄｎｐが上述したように互いに接続され
る。また、符号７３はＡＮＤゲートであって図５に示す
ＡＮＤゲート６１〜６４に相当する。そして、４対のト
ランジスタ７１〜７２によって図５に示した４入力のＮ
ＡＮＤゲート６５が実現される。

【００５２】すなわち、何れかのワードセルで信号Ｍｑ
ｕａｌｘがアサートされると、トランジスタ７１がカッ
トオフするとともに、当該ワードセルのトランジスタ７
２がオンとなり、信号ｇｄｎｐがプルアップされること
によりアサートとなる。これとは逆に、全てのワードセ
ルの信号Ｍｑｕａｌｘがネゲートされると、全てのトラ
ンジスタ７１がオンとなって、最終段のワードセルにお
ける信号ｇｄｎｎ１は初段の信号ｇｄｎｎ２によってネ
ゲートされ、したがって信号ｇｄｎｐがネゲートされ
る。このようにして、ワードセルグループ内の全てのワ
ードセルの信号ＭｑｕａｌｘのＯＲが取られて信号ｇｄ
ｎｐとして出力される。

【００５３】以上説明したように、本実施形態では、優
先順位付けがワードセルグループ内のワードセル間と、
ワードセルグループ間の２段階からなることがわかる。
なお、上述したように、ノードＬＮ−２４８〜ＬＮ−２
５５は５つのワードセルに対応しているので、これらノ
ードではＡＮＤゲートが５段接続された構成になってお
り、信号ｇｄｎｎ２→信号ｇｄｎｎ１の縦続接続も５段
に構成されている。

【００５４】次に、図７を参照してワードロジック４０
の回路構成を詳しく説明する。まず、ワードロジック４
０への入力信号である信号ｍＥ，ｍＯは各々マッチアン
プ１０１Ｅ，１０１Ｏへ入力される。前述したように、
これら信号ｍＥ，ｍＯはそれぞれマッチアンプ１０１
Ｅ，１０１Ｏによってプルアップされるとともに、マッ
チアンプ１０１Ｅ，１０１Ｏからは信号ｍＥ，ｍＯの反
転信号である信号ｍＥｘ，ｍＯｘが各々出力される。キ
ャリーフリップフロップ１０２（以後、「フリップフロ
ップ」を「ＦＦ」と略称する）はワードセル内で加算，
減算などを実施する過程で使用されるものであって、こ
れら演算におけるキャリーやボローを格納する。

【００５５】さらに詳しく言うと、例えば、バイトの加
算はＬＳＢからＭＳＢに向かってビット単位に処理され
るが、あるビットについて加算を行った場合、この加算
におけるキャリーの有無が当該ビットの加算結果の算出
と同時にキャリーＦＦ・１０２へ格納される。そして、
次に実行される後続のビットの加算処理において、キャ
リーＦＦ・１０２の内容が直前に加算処理したビットか
らのキャリーとして使用される。そのために、算術演算
が行われる場合、キャリーを保存するためのタイミング
信号としてクロックｃｃｌｋが出る。キャリーＦＦ・１
０２は、信号ｍＥｘ，ｍＯｘをもとに、信号ｍＥ，ｍＯ
をそれぞれ２進数と見たてた場合の加算のキャリーを算
出して保存する。

【００５６】一方、ＥＮＯＲ（Exclusive NOR）ゲート
１０３は、信号ｍＥｘ，ｍＯｘをそれぞれ２進数に見立
て、キャリーＦＦ・１０２の出力を直前に処理したビッ
トのキャリーと見なして加算を行い、得られた結果の反
転信号を信号ｓｕｍｘとして出力する。したがって、キ
ャリーＦＦ・１０２とＥＮＯＲゲート１０３によって１
ビットの全加算器が構成されることになる。

【００５７】なお、加算／減算を開始するにあたって
は、事前にキャリーＦＦ・１０２をそれぞれクリア／セ
ットしておく必要があるが、これは、これら演算に先だ
ってメモリーアレイから内部センスアンプへデータを読
み出す際、データバス上（データｗ＿ｄａｔａ，ｗ＿ｄ
ａｔａｘ）に所定値を設定することで実現される。すな
わち、加算を実行する場合は、例えば図３に示したデー
タｗ＿ｄａｔａ［０：７］，データｗ＿ｄａｔａｘ
［０：７］に何れもｘＦＦ（ここで、数字の直前に付さ
れた「ｘ」は１６進数を意味する。以後も同様。）を設
定する。これにより信号ｍＯ，ｍＥがいずれも「０」と
なって、これらの加算により生じるキャリーとして、キ
ャリーＦＦ・１０２の内容が「０」に設定される。

【００５８】一方、減算を実行する場合には、例えば、
データｗ＿ｄａｔａ［０：７］，データｗ＿ｄａｔａｘ
［０：７］に何れもｘ００を設定する。これにより信号
ｍＯ，ｍＥがいずれもマッチアンプ１０１Ｅ，１０１Ｏ
によりプルアップされて「１」となり、これらの加算に
より生じるキャリーとして、キャリーＦＦ・１０２の内
容が「１」に設定される。

【００５９】次に、プリデコーダ１０４は一種のマルチ
プレクサではあって、制御信号ｗ＿ｇｃｎｔ［１４，１
７：１８］と後述するＱＦＦ・１０７から出力される信
号ｑｏｕｔとインバータ１２１によって反転された信号
ｑｏｕｔｘによって、信号ｓｕｍｘ、あるいは、プリデ
コーダ１０４内部で生成される信号ｍＥｘと信号ｍＯｘ
のＯＲされた結果の何れかを選択して出力する。

【００６０】プリデコーダ１０４の機能をより詳細に述
べると次のようになる。すなわち、制御信号ｗ＿ｇｃｎ
ｔ［１４］がアサートされると出力は信号ｑｏｕｔに依
存し、信号ｑｏｕｔがアサートされると信号ｓｕｍｘが
選択され、信号ｑｏｕｔｘがネゲートされると信号ｍＥ
ｘ，ｍＯｘのＯＲされた結果が選択される。また、制御
信号ｗ＿ｇｃｎｔ［１４］がネゲートされると、常に信
号ｍＥｘ，ｍＯｘのＯＲされた結果が選択される。な
お、信号ｍＥｘと信号ｍＯｘのＯＲされた結果を選択す
る際には、制御信号ｗ＿ｇｃｎｔ［１７］，ｗ＿ｇｃｎ
ｔ［１８］がそれぞれ信号ｍＯｘ，ｍＥｘのイネーブル
信号になる。

【００６１】マルチプレクサ１０５は、制御信号ｗ＿ｇ
ｃｎｔ［１４：１６］をデコードして以下の信号の何れ
かを選択し、選択した信号を反転して出力する。信号ｄｎｙｘ信号Ｍｑｕａｌｘ（詳細は後述）信号Ｍｑｕａｌｘ（ｉ＋１）信号Ｍｑｕａｌｘ（ｉ−１）プリデコーダ１０４の出力ここで、添字「ｉ」は当該ワードセルを意味しており、
信号Ｍｑｕａｌｘ（ｉ＋１）及び信号Ｍｑｕａｌｘ（ｉ
−１）はそれぞれ当該ワードセルの後段（優先順位が低
いもの）及び前段（優先順位が高いもの）のワードセル
における信号Ｍｑｕａｌｘである。

【００６２】マスターＦＦ・１０６はプログラマブルな
ＦＦであって、制御信号ｗ＿ｇｃｎｔ［１０：１３］の
組み合わせによって制御される。すなわち、制御信号ｗ
＿ｇｃｎｔ［１０］，ｗ＿ｇｃｎｔ［１１］が各々アサ
ートされると、マスターＦＦ・１０６への入力がそれぞ
れ「１」，「０」であれば、何れもマスターＦＦ・１０
６をリセットする。また、制御信号ｗ＿ｇｃｎｔ［１
２］，ｗ＿ｇｃｎｔ［１３］が各々アサートされると、
入力がそれぞれ「０」，「１」であれば何れもマスター
ＦＦ・１０６をセットする。

【００６３】また、制御信号ｗ＿ｇｃｎｔ［１１］とｗ
＿ｇｃｎｔ［１３］が共にアサートされると、マスター
ＦＦ・１０６の入力を出力側へコピーし、制御信号ｗ＿
ｇｃｎｔ［１０］，ｗ＿ｇｃｎｔ［１２］が共にアサー
トされると、マスターＦＦ・１０６の入力を反転して出
力する。そして、以上のようなセット／リセット制御を
組み合わせることで、例えばビット単位の論理和演算や
論理積演算を実行することができる。

【００６４】さらに、制御信号ｗ＿ｇｃｎｔ［１０］，
ｗ＿ｇｃｎｔ［１１］が共にアサートされると、入力に
よらずマスターＦＦ・１０６をリセットし、制御信号ｗ
＿ｇｃｎｔ［１２］，ｗ＿ｇｃｎｔ［１３］が共にアサ
ートされると、入力によらずマスターＦＦ・１０６をセ
ットする。なお、ｘｒｓｔ端子はマスターＦＦ・１０６
をリセットするための端子であり、ワードセルが故障し
た場合の動作に関係するため、その詳細については後述
する。

【００６５】マスターＦＦ・１０６の出力は４つのＦＦ
へ選択的に入れられる。これら４つのＦＦはＱＦＦ・１
０７，ＭＦＦ・１０８，ＲＦＦ・１０９，フォールトＦ
Ｆ・１１０であり、何れのＦＦも独立したクロックＱｃ
ｌｋ，Ｍｃｌｋ，Ｒｃｌｋ，Ｆｃｌｋに従って、各ＦＦ
に対する入力が制御される。

【００６６】フォールトＦＦ・１１０を除く３つのＦＦ
は、それぞれ制御信号ｉｇＱ，ｉｇＭ，ｉｇＲでその出
力が制御され、これら信号をアサートすることで対応す
るＦＦの出力が「１」に強制される。換言すれば、これ
ら３本の制御信号のうち選択したいＦＦに対応するもの
だけをネゲートし、その他を全てアサートすることで、
所望のＦＦの出力だけを選択することができる。

【００６７】ＱＦＦ・１０７は資格レジスタであって、
ワードセルの資格化（;Qualification）に使用され、メ
モリーの読み出し／書き込みはこのＦＦがセットされて
いるか否かに依存して行われる。すなわち、資格化され
ているワードセルだけがメモリーアレイにアクセスする
ことを許される。なお、信号ｑｏｕｔは他の２つのＦＦ
の出力と同様に信号ｉｇＱによって上述した制御を受け
るのに対し、信号Ｑ，Ｑｘは信号ｉｇＱに依存しない出
力である。ここで、算術演算を実行する場合は、信号ｉ
ｇＱをアサートすることにより信号ｑｏｕｔがアサート
されて、プリデコーダ１０４が信号ｍＥ，ｍＯの加算結
果である信号ｓｕｍｘを選択する。

【００６８】ＭＦＦ・１０８はマッチレジスタであっ
て、レコードの探索結果を格納するなどの目的で使用す
るほか、論理演算や算術演算を行う場合にあっては、演
算の結果が格納される。ＲＦＦ・１０９は、ＤＭＡ（Di
rect Memory Access）転送を行う際の資格化レジスタで
あるが、ＤＭＡ転送は本発明とは直接は関係しないた
め、その詳細については省略する。

【００６９】フォールトＦＦ・１１０は、当該ワードセ
ルが故障しているか否かの情報を記憶するためのＦＦで
あり、負論理のデータ入力端子Ｄから入力されたデータ
をラッチして、信号ｆａｕｌｔ，信号ｆａｕｌｔｘを出
力する。なお、このフォールトＦＦ・１１０は、信号ｒ
ｅｓｅｔがアサートされることでクリアされ、信号ｆａ
ｕｌｔ，ｆａｕｌｔｘがネゲートされる。ＮＡＮＤゲー
ト１１１は、フォールトＦＦ・１１０を除く３つのＦＦ
の出力を合わせて、得られた信号を反転して信号Ｍｑｕ
ａｌｘとして出力する。優先制御回路１２０は図６に前
掲した回路であって、ここではその説明を省略する。

【００７０】インバータ１２１，ＮＡＮＤゲート１２２
〜１２３から構成される回路は、上述した要求信号，拒
絶信号による優先順位付けを有効にするか否かを制御す
るためのものである。すなわち、ＮＡＮＤゲート１２２
の働きで、信号ｉｇＰｘをアサートすることによって、
信号ｄｎｙが無視されて信号Ｍｑｕａｌｘが選択される
ようになり、ワードセル間の優先制御が無効化される。

【００７１】一方、信号ｉｇＰｘをネゲートすること
で、信号ｄｎｙがアサートされてワードセル間の優先順
位付けの制御がなされるようになる。なお、信号ｉｇＰ
ｘは、ワードセルに対してマルチライトを行う際などに
アサートされて優先順位付けに依存しないアクセスが可
能となる。これに対して、ワードセルから読み出しを行
う場合は、優先木を使用した優先順位制御が必要となる
ために、制御信号ｉｇＰｘがアサートされることはな
い。

【００７２】インバータ１２４〜１２５はＦＦを構成し
ており、インバータ１２１，ＮＡＮＤゲート１２３を介
して伝達される信号Ｍｑｕａｌｘを保持して、信号ｉｅ
ｎＯｄｄ等のメモリーアクセス制御信号の有効化／無効
化を制御する。すなわち、メモリーアレイに対してアク
セスを行っている間、これら信号のレベルを保証するた
めに、上記のＦＦの内容を保持するようになっている。
トランジスタ１２６は、信号ｅｎＰにより制御されるス
イッチとして機能し、所定のタイミングで信号ｅｎＰを
アサートして上記のＦＦを更新する。

【００７３】ＮＯＲゲート１３０〜１３２とＡＮＤゲー
ト１３３〜１３６は、それぞれ信号ｉｅｎＯｄｄ，ｉｅ
ｎＥｖｎ，ｏＥｎと信号ＱｓｅｌＬＨ，ＱｓｅｌＬＬ，
ＱｓｅｌＨＨ，ＱｓｅｌＨＬを生成するための論理ゲー
トである。ここで、制御信号ｗ＿ｇｃｎｔ［０］，ｗ＿
ｇｃｎｔ［１］はそれぞれ奇数ビット，偶数ビットの各
ニブルに対応する内部センスアンプへの書き込みタイミ
ング信号であり、制御信号ｗ＿ｇｃｎｔ［２］は各ワー
ドセル内の内部センスアンプに共通な読み出しタイミン
グパルスである。これら制御信号ｗ＿ｇｃｎｔ［０：
２］は何れも負論理の信号であり、各々が上記のＦＦの
出力でゲートされる。

【００７４】一方、制御信号ｗ＿ｇｃｎｔ［２６］，ｗ
＿ｇｃｎｔ［２７］はそれぞれ高位バンク，低位バンク
に対するアクセスを許可するためのタイミング信号であ
って、上述したアドレスｗ＿ａｄｄｒ［８：９］と組み
合わされて、当該ワードセルが資格化されている場合
（すなわち信号ｑｏｕｔがアサートされている場合）に
だけ信号ＱｓｅｌＬＨ，ＱｓｅｌＬＬ，ＱｓｅｌＨＨ，
ＱｓｅｌＨＬをそれぞれデコードする。ところで、ワー
ドセルが故障した場合には、上述したように信号ｆａｕ
ｌｔをアサートして、当該ワードセル上の動作が無効化
されるようにした上で、ワードセル間で授受される信号
に関しては全て故障したワードセルをバイパスさせる必
要が生じてくる。そこで以下、これら動作に関連する回
路について説明する。

【００７５】スイッチ１４１〜１４２は何れもｎチャネ
ルトランジスタとｐチャネルトランジスタの対で構成さ
れており、ワードセルが故障して信号ｆａｕｌｔがアサ
ートされていれば、マルチプレクサ１０６の出力である
信号ｍｕｘｏｕｔｘが選択されて、信号Ｍｑｕａｌｘ
（ｉ）として送出される。つまり、故障したワードセル
の信号Ｍｑｕａｌｘは無視されることになる。これに対
して、ワードセルが正常であって信号ｆａｕｌｔがネゲ
ートされていれば、信号Ｍｑｕａｌｘがそのまま信号Ｍ
ｑｕａｌｘ（ｉ）として送出される。

【００７６】したがって、マルチプレクサ１０５が信号
Ｍｑｕａｌｘ（ｉ−１）を選択する場合は、当該ワード
セルの信号Ｍｑｕａｌｘ（ｉ）が前段のワードセルの信
号Ｍｑｕａｌｘそのものになる。これに対し、マルチプ
レクサ１０５が信号Ｍｑｕａｌ（ｉ＋１）を選択してい
る場合は、後段のワードセルの信号Ｍｑｕａｌｘが当該
ワードセルの信号Ｍｑｕａｌｘとなる。

【００７７】ワードセル間で授受されるその他の信号と
して、信号ＬｉｎｋＩｎ及び信号ＬｉｎｋＯｕｔがあ
る。これらの信号は全ワードセルに亙ってカスケードに
接続されており、信号ＬｉｎｋＩｎは前段の（優先順位
が高い）ワードセルから送られてくる信号，信号Ｌｉｎ
ｋＯｕｔは後段の（優先順位が低い）ワードセルへ送ら
れる信号である。これらの信号は、複数のワードセルに
亙って加算動作を行う際に必要となる「リンク」を形成
するものであって、このような演算動作をプロパゲート
・サム（Propagate SUM ）と呼んでいる。ワードセル内
では、トランジスタ１４３〜１４６及びＮＯＲゲート１
４７がこの処理を担っている。

【００７８】そして、信号ＬｉｎｋＥｎはプロパゲート
・サムの実行時にアサートされる信号であって、トラン
ジスタ１４３〜１４４をオンさせる。また、トランジス
タ１４５は、当該ワードセルにて生成される信号Ｍｑｕ
ａｌｘを反転させて信号ｍＯにロードし、トランジスタ
１４６は、前段のワードセルから送られてくる信号Ｌｉ
ｎｋＩｎを反転させて信号ｍＥにロードする。そして、
これらの信号が、前述したキャリーＦＦ・１０２及びＥ
ＮＯＲゲート１０３からなる加算器への入力となる。な
お、プロパゲート・サムの実行にあたっては、ワードセ
ルｗｃ−０に入力される信号ＬｉｎｋＩｎとして常に
「１」が設定される。

【００７９】さらに、ＮＯＲゲート１４７は、ＱＦＦ・
１０７がクリアされている（すなわち、Ｑ＝０）という
条件付きで、マルチプレクサ１０５が出力する信号ｍｕ
ｘｏｕｔを信号ＬｉｎｋＯｕｔとして次段のワードセル
へ送出する。これに対し、ＱＦＦ・１０７がセットされ
ていると、ＮＯＲゲート１４７により信号ＬｉｎｋＯｕ
ｔが常に「０」となって、次段のワードセルへのリンク
が切断される。

【００８０】次に、上記構成によるダイナミック連想ア
クセスメモリーの動作を説明する。まず、システムのリ
セットシーケンス中に信号ｒｅｓｅｔがアサートされ
て、フォールトＦＦ・１１０がクリアされる。次いで、
各ワードセルの故障の有無を調べるために故障テストシ
ーケンスが開始される。そのために、ＤＡＡＭチップに
設けられた図示しないテストピンに接続された信号がア
サートされると共に、信号ｒｅｓｅｔがネゲートされて
故障診断のモードに入る。

【００８１】故障診断モードでは、各ワードセル内の全
てのメモリー領域に対して上述したマルチライトが実行
され、その後に書き込まれたメモリーの内容が順次読み
出されて期待値と比較される。比較の結果、全ての内容
が一致していればそのワードセルは正常であるから、制
御信号ｗ＿ｇｃｎｔ［１０：１３］の設定によってマス
ターＦＦ・１０６がセットされる。次いで、クロックＦ
ｃｌｋが入り、マスターＦＦ・１０６の内容がフォール
トＦＦ・１１０にセットされ、信号ｆａｕｌｔは引き続
きネゲートされた状態となる。したがって、これ以後、
当該ワードセル上の各種のオペレーションが有効化され
る。なお、この際、フォールトＦＦ・１１０以外のＱＦ
Ｆ・１０７，ＭＦＦ・１０８，ＲＦＦ・１０９もクリア
される。

【００８２】一方、比較の結果に不一致があればそのワ
ードセルは故障していることになる。そこで、制御信号
ｗ＿ｇｃｎｔ［１０：１３］によりマスターＦＦ・１０
６をリセットし、クロックＦｃｌｋを入れてマスターＦ
Ｆ・１０６の出力をフォールトＦＦ・１１０に伝搬さ
せ、信号ｆａｕｌｔをアサートする。これにより、マス
ターＦＦ・１０６のｘｒｓｔ端子がアサートされて、マ
スターＦＦ・１０６がリセットされる。

【００８３】以上のようにして故障テストシーケンスが
終了すると、これ以後、ＤＡＡＭチップに電源が入って
いる間はクロックＦｃｌｋがアサートされることはな
く、フォールトＦＦ・１１０の内容が保持されることに
なる。したがって、故障したワードセルでは、以後もマ
スターＦＦ・１０６がリセットされ続けて、結局の所、
ＭＦＦ・１０８がセットされることはなくなって、当該
ワードセルが切り離されたことになる。

【００８４】次に、故障ワードセルが存在しないとした
場合に、優先木内で要求信号，拒絶信号が如何にして伝
達されるかについて説明するが、最初に、何れのワード
セルにおいてもアクセス要求が出ておらず、信号Ｍｑｕ
ａｌｘが何れのワードセルでもアサートされていない場
合での優先木の状態を説明する。まず、図４からわかる
ように、各ノードでは信号ｄｎｙ０ｘがそのまま信号ｄ
ｎｙ１ｘとして出力される。したがって、ノードＮ０に
おける信号ｄｎｙ０ｘは優先木上のノードＮ１−０→Ｎ
２−０→Ｎ３−０のように優先木を下り、これら各ノー
ドにおける信号ｄｎｙ０ｘ及び信号ｄｎｙ１ｘとなっ
て、最終的にワードセルｗｃ−０に対応するノードＬＮ
−０の初段の信号ｄｎｙｘ（図６参照）に接続される。

【００８５】ところで、前述したように、ノードＮ０に
おける信号ｄｎｙ０ｘは常にネゲートされているから、
ワードセルｗｃ−０に入力される信号ｄｎｙｘも常にネ
ゲートされることになる。したがって、ワードセルｗｃ
−０に関して信号ｄｎｙｘ，信号Ｍｑｕａｌｘの何れも
がネゲートされることになって、図６に示す信号ｄｎｙ
ｎｘｔｘもネゲートされる。このことは、ノードＬＮ−
０に含まれる全てのワードセルについて言えるから、各
ワードセルでは、トランジスタ７１がオンとなり、トラ
ンジスタ７２がカットオフして、ノードＬＮ−０の信号
ｇｄｎｐがネゲートされる。

【００８６】一方、ノードＮ３−０では、前述したよう
に信号ｄｎｙ０ｘ（図４参照）がネゲートされる。これ
に加え、ノードＬＮ−０の信号ｇｄｎｐがネゲートされ
ていることから、信号ｒｑｕ１がネゲートされ、その結
果として信号ｄｎｙ２ｘもネゲートされる。以下同様
に、信号ｒｑｕ２〜ｒｑｕ４の何れもがネゲートされる
から、信号ｄｎｙ３ｘ，ｄｎｙｘ４及び信号ｒｑｕ０の
何れもがネゲートされることになる。したがって、ノー
ドＮ３−０の配下にあるノードＬＮ−１〜ＬＮ−３につ
いても、全ての要求信号，拒絶信号がネゲートされる。

【００８７】このようにして、ノードＮ３−０の一段上
のノードＮ２−０についても信号ｒｑｕ０〜ｒｑｕ４，
信号ｄｎｙ０ｘ〜ｄｎｙ４ｘの全てがネゲートされ、ノ
ードＮ２−０の配下のノードＮ３−１〜Ｎ３−３と、こ
れら各ノードの配下にあるノードＬＮ−４〜ＬＮ−１５
についても全ての要求信号，拒絶信号がネゲートされ
る。以上から明らかなように、何れのワードセルも信号
Ｍｑｕａｌｘをアサートしていない状態では、優先木の
全ノードにおいて要求信号，拒絶信号がすべてネゲート
されている。

【００８８】次に、図１において、ワードセルｗｃ−５
とワードセルｗｃ−１０２４の２つのワードセルが信号
Ｍｑｕａｌｘをアサートしていることを想定する。ここ
で、信号Ｍｑｕａｌｘがアサートされる要因の一例とし
ては、各ワードセルのメモリーアレイの中に特定のレコ
ードがあるかどうかを検索する処理が考えられる。この
処理では全ワードセルを対象に、レコードの検索が同時
に実行されて、その検索結果がＭＦＦ・１０８に格納さ
れる。したがって、信号ｉｇＱ，ｉｇＲを全てアサート
し、信号ｉｇＭをネゲートすれば、この検索結果が信号
Ｍｑｕａｌｘとして抽出できることになり、各ワードセ
ルでレコードが検索されれば信号Ｍｑｕａｌｘがアサー
トされることになる。

【００８９】なお、この検索処理の詳細は省略するが、
要するに、メモリーアレイからオペランドを内部センス
アンプに読み出すと共に、検索したいデータをデータｗ
＿ｄａｔａ［０：７］，ｗ＿ｄａｔａｘ［０：７］に載
せ、コンパレータ３５−０〜３５−７により比較を行
い、その結果である信号ｍＯ，ｍＥから一致，不一致の
情報を得て、これをプリデコーダ１０４，マルチプレク
サ１０５，マスターＦＦ・１０６等を介してＭＦＦ・１
０８に設定する処理が基本になる。

【００９０】さて、まずワードセルｗｃ−５の信号Ｍｑ
ｕａｌｘがアサートされることによる動作を説明する。
ノードＬＮ−１では、信号Ｍｑｕａｌｘがアサートされ
ていることから、ワードセルｗｃ−５の優先制御回路１
２０に設けられたＡＮＤゲート７３（図６参照）によっ
て、信号ｄｎｙｎｘｔｘがアサートされる。この信号
は、ワードセルｗｃ−６の信号ｄｎｙｘとなる。ここ
で、優先木を用いた優先順位付けがなされているから、
当然信号ｉｇＰｘはネゲートされている。したがって、
ワードセルｗｃ−６では、ＮＡＮＤゲート１２２〜１２
３の働きでＮＡＮＤゲート１２３の出力がハイレベルと
なって、信号Ｍｑｕａｌｘが無視される。そのために、
メモリーアレイに対するアクセスにあたって信号ｅｎＰ
がアサートされた後に、制御信号ｗ＿ｇｃｎｔ［０：
２］がアサートされても、信号ｉｅｎＯｄｄ，ｉｅｎＥ
ｖｎ，ｏＥｎはネゲートされたままとなり、ワードセル
ｗｃ−６におけるメモリーアレイへのアクセスは拒絶さ
れる。

【００９１】一方、ワードセルｗｃ−６に対する信号ｄ
ｎｙｘがアサートされることで、ＡＮＤゲート７３によ
ってワードセルｗｃ−７に送られる信号ｄｎｙｎｘｔｘ
がアサートされ、ワードセルｗｃ−６と同様にワードセ
ルｗｃ−７におけるアクセスが拒絶される。このように
して、ノードＬＮ−１ではワードセルｗｃ−５より優先
順位の低い全ワードセルに拒絶信号が送られる。また、
ノードＬＮ−１では、ワードセルｗｃ−５の信号Ｍｑｕ
ａｌｘがアサートされることで、当該ワードセルに対応
するトランジスタ７１がオフとなって、信号ｇｄｎｎ２
→信号ｇｄｎｎ１の経路が切断されるとともに、トラン
ジスタ７２がオンとなってノードＬＮ−１から出力され
る信号ｇｄｎｐがアサートされる。

【００９２】他方、ノードＬＮ−１より一段上に位置す
るノードＮ３−０では、ノードＬＮ−１の信号ｇｄｎｐ
によって信号ｒｑｕ２がアサートされた状態になる。こ
れにより、信号ｄｎｙ３ｘ，ｄｎｙ４ｘと信号ｒｑｕ０
が全てアサートされる。信号ｄｎｙ３ｘがアサートされ
ると、その送り先であるノードＬＮ−２では、初段の信
号ｄｎｙｘがアサートされ、以後の各段のＡＮＤゲート
７３によって全ての信号ｄｎｙｎｘｔｘがアサートされ
て、ノードＬＮ−２の配下にあるワードセルｗｃ−８〜
ｗｃ−１１に対して拒絶信号が送られる。同様にして、
ノードＬＮ−３の配下にある全てのワードセルについて
も拒絶信号が送られる。

【００９３】そして、ノードＮ３−０で信号ｒｑｕ０が
アサートされると、ノードＮ２−０では信号ｒｑｕ１が
アサートされて、その結果、信号ｄｎｙ２ｘ〜ｄｎｙ４
ｘがアサートされる。したがって、ノードＮ２−０に接
続されたノードＮ３−１〜ノードＮ３−３の配下にある
全てのワードセルに対しても拒絶信号が送られる。これ
以後も全く同様であって、ノードＮ１−０→ノードＮ０
と要求信号が伝搬してゆくことで、ノードＮ０の信号ｒ
ｑｕ０にＯＲマッチの結果が得られ、ホストコンピュー
タ１は制御回路２を介して信号Ｍｑｕａｌｘをアサート
しているワードセルの存在を認識できる。

【００９４】また、各ノードでは、配下のノードのう
ち、要求信号が送られてきた一段下のノードを除く全て
のノードに対して拒絶信号を送出し、これが配下の全ワ
ードセルに伝達される。さらに、要求信号がノードＮ０
に達すると、その配下のノードＮ１−１〜Ｎ１−３に拒
絶信号が送られる。これらのノードでは、何れも信号ｄ
ｎｙ０ｘがアサートされ、その配下にある全てのノード
に対する信号ｄｎｙ１ｘ〜ｄｎｙ４ｘがアサートされ、
これら拒絶信号が優先木を下り、対応する全てのワード
セルへ拒絶信号が送出される。

【００９５】以上のようにして、ワードセルｗｃ−５よ
りも優先順位が低い全ワードセルに対して拒絶信号が送
出され、優先順位が最も高いワードセルｗｃ−５が選ば
れて、制御回路２を介し、ホストコンピュータ１との間
で必要な通信がなされる。その後、ワードセルｗｃ−５
に対する処理が終われば、マスターＦＦ・１０６を操作
してＭＦＦ・１０８をクリアすることで、ワードセルｗ
ｃ−５の信号Ｍｑｕａｌｘがネゲートされる。そうする
と、信号Ｍｑｕａｌｘがネゲートされたことにより、こ
れら優先木を伝搬して優先木内の状態が初期の状態へと
戻り、ワードセルｗｃ−６〜ｗｃ−１０２３に対する拒
絶信号が再びネゲートされた状態となる。

【００９６】ところが、ワードセルｗｃ−１０２４の信
号Ｍｑｕａｌｘはアサートされたままであるから、ワー
ドセルｗｃ−５の場合と同様の動作が生じる。すなわ
ち、ノードＬＮ−２５４はワードセルｗｃ−１０２５〜
ｗｃ−１０２６に対して拒絶信号を送出すると共に、ノ
ードＮ３−６３に対して要求信号を出力する。この要求
信号はノードＮ２−１５→Ｎ１−３→Ｎ０という経路を
通って、ＯＲマッチとして制御回路２経由でホストコン
ピュータ１へ報告される。

【００９７】一方、ノードＮ３−６３からノードＬＮ−
２５５に対して拒絶信号が送出されて、その配下にある
ワードセル１０２７〜１０３１の各ワードセルに拒絶信
号が送出される。このようにして、ワードセルｗｃ−５
よりも次に優先順位が高いワードセルｗｃ−１０２４が
選択されると共に、ワードセルｗｃ−１０２４よりも優
先順位が低い全てのワードセルに対して拒絶信号が送出
される。したがって、付与された優先度の順に、ホスト
コンピュータ１との間の通信がなされることになる。

【００９８】なお、上記では信号Ｍｑｕａｌｘをアサー
トしているワードセルが２個だけであったが、任意個数
のワードセルが信号Ｍｑｕａｌｘをアサートしている場
合であってもその動作は同じである。つまり、最高優先
順位のワードセルよりも低優先順位の全ワードセルには
拒絶信号が送られ、当該最高優先順位のワードセルの要
求が取り下げられた後は、次に高い優先順位のワードセ
ルが選ばれる。

【００９９】次に、ワードセルが故障した場合、当該故
障ワードセルをバイパスする動作について説明する。Ｄ
ＡＡＭが実行可能な命令の一つに、ワードセル間でＭＦ
Ｆ・１０８の内容（以下、Ｍビットと呼ぶ）をシフトす
る命令（シフトアップ命令或いはシフトダウン命令と呼
ばれている）がある。そして、優先順位の高いワードセ
ルから優先順位の低いワードセルへＭビットをシフトさ
せる場合，すなわち，図１で言えば左方向へシフトする
場合と、優先順位の低いワードセルから優先順位の高い
ワードセルへＭビットをシフトさせる場合，すなわち，
図１で言えば右方向へシフトする場合とがある。

【０１００】ワードセルが故障していない場合、左方向
へシフトするのであれば、当該ワードセルでは、マルチ
プレクサ１０５が信号Ｍｑｕａｌｘ（ｉ−１）を選択す
るように制御信号ｗ＿ｇｃｎｔ［１４：１６］が設定さ
れ、信号Ｍｑｕａｌｘ（ｉ−１）がマスターＦＦ・１０
６を介しＭＦＦ・１０８へセットされる。一方、次段の
ワードセルにおいても同様の処理がなされる。そのため
に、信号ｉｇＱ，ｉｇＲがアサートされると共に信号ｉ
ｇＭがネゲートされ、当該ワードセルのＭビットがＮＡ
ＮＤゲート１１１から信号Ｍｑｕａｌｘとして出力され
て、スイッチ１４２を介して信号Ｍｑｕａｌｘ（ｉ）と
して次段のワードセルへ送られる。この信号Ｍｑｕａｌ
ｘ（ｉ）は、次段のワードセルのマルチプレクサ１０５
で信号Ｍｑｕａｌｘ（ｉ−１）として選択され、ＭＦＦ
・１０８へセットされる。

【０１０１】このようにして、シフト動作が実現され
る。なお、右方向へシフトするのであれば、マルチプレ
クサ１９５が信号Ｍｑｕａｌｘ（ｉ＋１）を選択するこ
とを除けば上記と同様である。これに対し、ワードセル
が故障している場合であると、故障テストシーケンスに
おいて当該ワードセルのフォールトＦＦ・１１０がセッ
トされている。そして、左方向のシフト動作であれば、
信号Ｍｑｕａｌｘ（ｉ−１）がマルチプレクサ１０５及
びスイッチ１４１を介し、信号Ｍｑｕａｌｘ（ｉ）とし
て出力される。したがって、当該ワードセルの右隣のワ
ードセルにおける信号Ｍｑｕａｌｘ（ｉ）が、左隣のワ
ードセルにおいて信号Ｍｑｕａｌｘ（ｉ−１）として得
られることになり、当該ワードセルの信号Ｍｑｕａｌｘ
が無視されて、結果的に当該ワードセルがバイパスされ
ることになる。

【０１０２】一方、右方向のシフト動作であれば、各ワ
ードセルでは、マルチプレクサ１０５が信号Ｍｑｕａｌ
ｘ（ｉ＋１）を選択するように制御信号ｗ＿ｇｃｎｔ
［１４：１６］が設定され、この信号Ｍｑｕａｌｘ（ｉ
＋１）が上記と同様にして信号Ｍｑｕａｌｘ（ｉ）とし
て出力される。したがって、今度は、当該ワードセルの
左隣のワードセルにおける信号Ｍｑｕａｌｘ（ｉ）が、
左隣のワードセルにおいて信号Ｍｑｕａｌｘ（ｉ＋１）
として得られることになり、やはり、当該ワードセルが
バイパスされることになる。

【０１０３】以上のようにして、あたかも故障ワードセ
ルの両隣で信号Ｍｑｕａｌｘが授受されたように動作さ
せることによって、故障ワードセルをバイパスするよう
に制御される。また、故障ワードセルでは信号Ｍｑｕａ
ｌｘがネゲートされたままになるため、優先制御回路１
２０は前段のワードセルから送られた拒絶信号を次段の
ワードセルへそのまま送出することになり、要求信号及
び拒絶信号に関しても故障ワードセルをバイパスするよ
うに制御されることになる。

【０１０４】次に、前述したように、ＤＡＡＭでは多数
のワードセルに亙って、各ワードセル内に設けられたＭ
ビットの加算を行うプロパゲート・サムと呼ぶオペレー
ションが存在するが、ワードセルの故障によって、この
オペレーションも影響を受けることになる。そのため
に、本発明に係るＤＡＡＭではこの故障による影響を回
避するための措置を講じている。

【０１０５】そこでまず、正常時におけるプロパゲート
・サムのオペレーションについて図８を参照して説明す
る。なお同図において、「オペランド」は各ワードセル
のメモリーアレイ内に格納された４ビットのデータであ
り、「加算結果」はあるワードセルとその前段のワード
セルのビットを加算した結果を示している。また、記号
「Ｃ＊」はそのワードセルの各ビットの加算に際してキ
ャリーが生じたことを意味している。

【０１０６】プロパゲート・サムは、ＱＦＦ・１０７の
内容（以下、Ｑビットと呼ぶ）が「０」に設定されたワ
ードセルを対象として加算を行うオペレーションであ
る。そのため、オペレーションの対象となるワードセル
は全て連続している（図１で言えば隣接している）必要
がある。そこで以下では、１０３２個のワードセルのう
ち、ワードセルｗｃ−０〜ｗｃ−３の４つのワードセル
でＱビットが「０」に設定されているものとし、これら
４つのワードについて各４ビットの加算を行うものとす
る。すなわち、図８に示すように、「０００１」，「０
０１１」，「００００」，「０１０１」（何れも２進
数）の４つのオペランドの加算を行うことを想定し、こ
れらオペランドがそれぞれワードセルｗｃ−０〜ｗｃ−
３のメモリーアレイ上に格納されているものとする。な
お、各ワードセルにおいてＱビットを設定する方法は幾
つか考えられ、たとえば上述したシフトアップ，シフト
ダウン命令において所定のモードを指定することで、所
定範囲のワードセルのＱビットをクリアできる。

【０１０７】プロパゲート・サムを実施するには、オペ
ランドの内容をメモリーアレイから内部センスアンプ上
へ読み出しておく必要がある。そこで以下この読み出し
動作について説明する。まず、メモリーアレイからの読
み出しにあたってアドレスｗ＿ａｄｄｒ［９：０］を有
効にする。ここで、説明を簡単にするために何れのオペ
ランドもメモリーアレイの低位バンクに存在しなお且つ
低位ニブルに格納されているものとする。そのためにア
ドレスｗ＿ａｄｄｒ［８］が「１」に設定されると共
に、アドレスｗ＿ａｄｄｒ［７：０］がこれから読み出
すオペランドのアドレスを指すように設定される。

【０１０８】実際の読み出しサイクルは、信号ｗ＿ｗｄ
ｌｎがアサートされてワード線がアクディブになること
で開始される。そして、信号ｗ＿ｓａｏｎがアサートさ
れることで、センスアンプが作動してメモリーアレイ上
にあるオペランドの内容がセンスアンプに取り込まれ
る。次いで、信号ｗ＿ｇｃｎｔ［２７］がメモリーアレ
イの下位バンクの選択のためにアサートされると共に、
信号ｉｇＱがアサートされて信号ｑｏｕｔがアサートさ
れる。前述したように、この時点でアドレスｗ＿ａｄｄ
ｒ［８］は「１」にされているから、ＡＮＤゲート１３
４により信号ＱｓｅｌＬＬがアサートされ、また同時に
信号ｓａＥｎＬＬもアサートされる。その結果、セレク
タ３２−４Ｌ〜３２−７Ｌによって、センスアンプ３１
−４Ｌ〜３１−７Ｌの内容が各々内部センスアンプ３３
−４Ｌ〜３３−７Ｌへ転送される。

【０１０９】その後に信号ｗ＿ｗｄｌｎ，ｗ＿ｓａｏｎ
が何れもネゲートされ、信号ｗ＿ｐｃｇがアサートさ
れ、次のメモリーアクセスのためにプリチャージが開始
される。以上のようにして、オペランドのビット４〜７
の内容が内部センスアンプに取り込まれる。一方、この
読み出し処理と並行して、データｗ＿ｄａｔａ［０：
７］，データｗ＿ｄａｔａｘ［０：７］に何れもｘＦＦ
が設定される。これにより、前述した如く信号ｍＯ，ｍ
Ｅがいずれも「０」となり、これら２つの信号の加算か
ら得られるキャリーの値「０」がキャリーＦＦ・１０２
へ設定される。

【０１１０】次に、低位ニブルの各ビットにつき以下の
処理がＬＳＢからＭＳＢに向かってビット毎になされ
る。まずは、内部センスアンプのビット７の内容がＭＦ
Ｆ・１０８へ転送される。すなわち、信号ＬＬＯがアサ
ートされて、内部センスアンプ３３−５Ｌ，３３−７Ｌ
のｂｉｔ線，ｂｉｔｘ線が、セレクタ３４−５Ｌ，３４
−７Ｌを介して、コンパレータ３５−５，３５−７のｂ
端子，ｂｘ端子に接続される。次に、データｗ＿ｄａｔ
ａ［０：７］，ｗ＿ｄａｔａｘ［０：７］にそれぞれｘ
０１，ｘ００が与えられて、コンパレータ３５−５が内
部センスアンプからのビット線をマスクする一方、コン
パレータ３５−７が信号ｍＯへオペランドのビット７を
出力する。

【０１１１】次いでワードロジック４０では、信号ｍＯ
がマッチアンプ１０１Ｏに与えられる一方、信号ｍＥが
マッチアンプ１０１Ｅによりプルアップされてアサート
される。そして、制御信号ｗ＿ｇｃｎｔ［１４：１８］
の設定により、信号ｍＥｘ及び信号ｍＯｘのＯＲされた
結果がプリデコーダ１０４から出力され、この出力を反
転した結果がマルチプレクサ１０５から出力される。そ
して、制御信号ｗ＿ｇｃｎｔ［１０：１３］によってマ
スターＦＦ・１０６が入力をそのまま出力し、続いてク
ロックＭｃｌｋが出ると、信号ｍＯの内容がＭＦＦ・１
０８へセットされる。

【０１１２】以上説明した準備の後、各ワードセルに設
定されたＭビットをもとにしてワードセル間での加算が
行われる。まず、各ワードセルでは信号ＬｉｎｋＥｎが
アサートされてトランジスタ１４３〜１４４がオンとな
る。そして、信号ｉｇＱ，ｉｇＲがアサートされてＭＦ
Ｆ・１０８の出力だけが有効になる。そのため、ＭＦＦ
・１０８の出力である信号Ｍｑｕａｌｘと前段のワード
セルから送られた信号ＬｉｎｋＩｎとが、それぞれトラ
ンジスタ１４５，１４６で反転されて信号ｍＯ，ｍＥが
設定される。

【０１１３】いま、ワードセルｗｃ−０のオペランドの
ビット７は「１」，当該ワードセルの信号ＬｉｎｋＩｎ
は常に「１」であり、キャリーＦＦ・１０２はクリアさ
れているから、これらの加算結果である信号ｓｕｍｘと
して「０」（即ち加算結果は「１」）が得られる。ま
た、この加算でキャリーは発生しないからキャリーＦＦ
・１０２の入力が「０」に再設定される。さらに、制御
信号ｗ＿ｇｃｎｔ［１４：１８］の設定により、プリデ
コーダ１０４が信号ｓｕｍｘを選択すると共に、マルチ
プレクサ１０５がプリデコーダ１０４の出力を選択して
その反転信号を出力することで、信号ｍｕｘｏｕｔには
信号ｓｕｍが得られる。ここで、ワードセルｗｃ−０で
は信号Ｑが「０」であるから、ＮＯＲゲート１４７によ
り信号ＬｉｎｋＯｕｔには信号ｓｕｍｘの値である
「０」が得られ、この値が次段のワードセルｗｃ−１の
信号ＬｉｎｋＩｎとなる。

【０１１４】さらに、ワードセルｗｃ−０では加算結果
である信号ｍｕｘｏｕｔが、マスターＦＦ・１０６を介
してＭＦＦ・１０８にセットされて、ビット６以降の加
算処理のために保存される。次に、ワードセルｗｃ−１
においては信号ＬｉｎｋＩｎ，信号Ｍｑｕａｌｘが何れ
も「０」であるから、信号ｍＥ，ｍＯには共に「１」が
得られる。したがって、加算結果としては「０」が得ら
れると共にキャリーＦＦ・１０２の入力には「１」が設
定される。図８の「加算結果」の「ｗｃ−１」のビット
７の欄の「Ｃ＊０」がこの加算の結果を意味している。

【０１１５】以下同様に、ワードセルｗｃ−２〜ｗｃ−
３でビット７に関して順次加算が行われる。つまり、ワ
ードセルｗｃ−２ではワードセルｗｃ−１の加算結果
「０」と自身のワードセルのＭビットである「０」に基
づき、加算結果として「０」が得られると共にキャリー
ＦＦ・１０２の入力は「０」となる。また、ワードセル
ｗｃ−３では加算結果として「１」が得られると共にキ
ャリーＦＦ・１０２の入力は「０」となる。また、これ
らの加算結果が各ワードセル内のＭＦＦ・１０８に保存
される。そして最後に、各ワードセルにおいてクロック
ｃｃｌｋが出て、キャリーＦＦ・１０２の入力に与えら
れているデータの各々が各キャリーＦＦ・１０２へ設定
される。

【０１１６】以上の処理は、引き続きワードセルｗｃ−
４についてなされるが、当該ワードセルではＱＦＦ・１
０７がセットされていることから、このワードセルの信
号Ｍｑｕａｌｘの内容如何によらず、信号ＬｉｎｋＯｕ
ｔは「０」になる。これ以降のワードセルｗｃ−５〜ｗ
ｃー１０３１についても同様である。つまり、したがっ
て、ワードセルｗｃ−３の加算結果「１」が対象となる
ワードセル群全体の加算結果のビット７になる。

【０１１７】次に、ビット７に対してなされたのと同様
の処理がビット６，ビット５，ビット４の順序でなされ
る。例えば、ビット６の処理では、信号ＬＬＥがアサー
トされると共に、データｗ＿ｄａｔａ［０：７］，ｗ＿
ｄａｔａｘ［０：７］にそれぞれｘ０２，ｘ００が与え
られて、内部センスアンプ３３−６Ｌの内容がセレクタ
３４−６Ｌ及びコンパレータ３５−６を介して信号ｍＥ
に出力される。そして、ワードロジック４０では、信号
ｍＥがマッチアンプ１０１Ｅに与えられる一方、信号ｍ
Ｏがマッチアンプ１０１Ｏによってプルアップされてア
サートされる。したがって、信号ｍＥの内容がＥＮＯＲ
ゲート１０３，プリデコーダ１０４，マルチプレクサ１
０５，マスターＦＦ・１０６を介してＭＦＦ・１０８へ
セットされる。

【０１１８】ビット６に関するワードセルｗｃ−０の加
算では、加算結果として「０」が得られ、キャリーＦＦ
・１０２の入力は「０」となる。一方、これに続くワー
ドセルｗｃ−１の加算処理では、ワードセルｗｃ−０で
の加算結果「０」，ワードセルｗｃ−１のＭビットの値
「１」，ビット７の加算処理でセットされたキャリーＦ
Ｆ・１０２の値「１」が使用されて、加算結果として
「０」が得られるとともに、キャリーＦＦ・１０２の入
力が再び「１」となる。以下、ワードセルｗｃ−２，ｗ
ｃ−３について同様の処理がなされ、加算結果として何
れも「０」が得られると共にキャリーＦＦ・１０２の入
力は何れも「０」になる。そして、加算処理が終わった
後に、各ワードセルのキャリーＦＦ・１０２が設定され
る。このように、ビット６以降の処理では、直前のビッ
トの加算処理で得られたキャリーの内容が各ビットの加
算処理において使用されることになる。

【０１１９】そして、ビット５，ビット４に関する処理
が上記の動作に従ってなされて、結果的に、ビット５の
処理では、ワードセルｗｃ−０〜ｗｃ−３のそれぞれの
加算結果として「０，１，１，０」が得られ、ワードセ
ルｗｃ−３の加算処理ではキャリーＦＦ・１０２が
「１」になる。また、ビット４の処理では、ワードセル
ｗｃ−０〜ｗｃ−３のそれぞれの加算結果として「０，
０，０，１」が得られる。したがって、最終的にワード
セルｗｃ−３から得られる結果は、ビット４から順に
「１，０，０，１」となって、ワードセルｗｃ−０〜ｗ
ｃ−３の各ワードセルのオペランドの加算結果に一致す
る。

【０１２０】以上がプロパゲート・サムの動作であっ
て、上記では説明を簡略化するために、ワードセルｗｃ
−０〜ｗｃ−３を対象に説明したが、対象となるワード
セル群はどこに位置していても良い。つまり、対象ワー
ドセル群よりも優先順位が高いワードセルでは、信号Ｌ
ｉｎｋＩｎ→信号ＬｉｎｋＯｕｔの経路を「１」が伝搬
し、対象となるワードセル群中で最も優先順位が高いワ
ードセルに信号ＬｉｎｋＩｎとして入力される。そし
て、対象ワードセル群中で最後に処理されたワードセル
（即ち、対象ワードセル群中で最低優先順位のワードセ
ル）の信号ＬｉｎｋＯｕｔに、加算結果が得られる。

【０１２１】一方、対象とするワードセル群中に故障ワ
ードセルが存在する場合には、故障したワードセルがバ
イパスされるように制御される。前述したように、故障
ワードセルでは信号ｆａｕｌｔがアサートされるととも
に、信号Ｍｑｕａｌｘがネゲートされたままとなるか
ら、常にトランジスタ１４５がオンとなり、信号Ｌｉｎ
ｋＥｎがアサートされていれば、信号ｍＯは「０」に強
制される。また、キャリーＦＦ・１０２は予めクリアさ
れていることから、信号ｓｕｍｘには信号ｍＥｘ（＝信
号ＬｉｎｋＩｎ）がそのまま出力される。なお、信号ｍ
Ｏは常に「０」であることから、キャリーＦＦ・１０２
がセットされることもない。

【０１２２】この信号ｓｕｍｘは、プリデコーダ１０
４，マルチプレクサ１０５を介してＮＯＲゲート１４７
へ送られる。ここで、故障ワードセルではリセットシー
ケンス中にリセットされて以後はＱＦＦ・１０７もセッ
トされないから、結局、ＮＯＲゲート１４７からは信号
ｓｕｍｘがそのまま出力される。つまり、信号Ｌｉｎｋ
Ｏｕｔには前段のワードセルからの信号ＬｉｎｋＩｎが
そのまま得られることになり、プロパゲート・サムのオ
ペレーションに関して故障ワードセルがバイパスされて
処理が正常になされることになる。

【０１２３】以上説明してきたように、本発明に係るＤ
ＡＡＭでは、ワードセル間の優先制御を司るためにツリ
ー構造の優先順位制御回路を導入するとともに、ワード
セルの故障を考慮して予備のワードセルを設けるように
している。さらに、ワードセルが故障した場合には、当
該ワードセルから要求信号が出力されないように制御さ
れると共に、ワードセル間で授受される種々の信号が故
障ワードセルをバイパスするように制御され、シフト動
作やプロパゲート・サム等のオペレーションについても
故障ワードセルをバイパスして正常に処理がなされる。
しかも、本発明に係るＤＡＡＭではこれら各種の制御の
ためのロジックをワードセル内部に組み入れるようにし
ているため、故障ワードセルを１ワードセル単位に切り
離し可能としつつ、優先木を簡易に構成可能として伝搬
遅延時間の増大を抑えている。

【０１２４】ちなみに、故障ワードセルのための上記と
同様のロジックを優先木のノードに付随させて設けるこ
とも可能ではあるが、そうした場合は、ノード単位でワ
ードセルを切り離すことになる。したがって、たとえ当
該ノードの配下にある故障ワードセルが１個であったと
しても、切り離すべきノードの配下にある全ワードセル
を切り離すことになってしまう。そこでこうした問題を
避けてワードセルを１つずつ切り離せるように、各ノー
ドのファンアウトが２となるように構成することも考え
られる。しかしながら、こうした構成では、例えば１０
２４個のワードセルが存在すると優先木が１０段となっ
てしまう。そのため、優先木が大きくなってチップ面積
が大きくなりコスト増となる上、優先木の伝搬遅延が大
きくなってシステム全体のスループットが低下してしま
う。一方、本発明に係るＤＡＡＭではこうした問題を生
ぜず、上記のような利点を有する。

【０１２５】

【発明の効果】以上説明したように、本発明によれば、
ワードセルが故障した場合に、ワードセルを１個単位に
切り離すことができるという効果が得られる。また、請
求項２記載の発明によれば、ｎ進木の段数を増やさずに
済むために、構成が簡単になると共にｎ進木の伝搬時間
を小さくでき、したがってスループットを向上させるこ
とができるという効果が得られる。また、請求項３記載
の発明によれば、ワードセルが故障しても、ワードセル
間で授受される情報がバイパスされて正しい動作を保証
できるという効果が得られる。

【０１２６】また、請求項４記載の発明によれば、ワー
ドセルが故障しても、ワードセルを跨いで実行される加
算処理を支障なく処理できるという効果が得られる。ま
た、請求項５記載の発明によれば、ワードセルが故障し
ても、ワードセルを跨いで実行されるシフト処理を支障
なく処理できるという効果が得られる。また、請求項６
記載の発明によれば、冗長のワードセルを有するのでフ
ォールトトレランスな構成とすることができるという効
果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるＤＡＡＭにおい
て、ワードセル間の優先順位を決定するための優先木の
構成を示す図である。

【図２】同実施形態によるＤＡＡＭ及び該ＤＡＡＭの
制御回路の構成を示すブロック図である。

【図３】同実施形態によるＤＡＡＭの１ワード分のワ
ードセルの構成を示す図である。

【図４】同実施形態によるＤＡＡＭの優先木の１ノー
ド分の回路図である。

【図５】同実施形態によるＤＡＡＭにおいて、ワード
セルグループ内の優先順位制御を説明するための概念図
である。

【図６】同実施形態においてワードセルグループ内の
優先順位を制御するために各ワードセル内部に設けられ
た回路の回路図である。

【図７】同ワードセル内のワードロジック４０の回路
図である。

【図８】同実施形態において、ワードセル間でなされ
るプロパゲート・サムの動作を説明するための図であ
る。

【符号の説明】

Ｎ０，Ｎ１−０〜Ｎ１−３，Ｎ２−０〜Ｎ２−１５，Ｎ
３−０〜Ｎ３−６３，ＬＮ−０〜ＬＮ−２５５…ノー
ド、ＷＣ…ワードセル

Claims

【特許請求の範囲】

【請求項１】メモリーアレイを有するワードセルが複
数設けられてなるダイナミック連想アクセスメモリーで
あって、前記複数のワードセルの各々に優先順位が付与され、こ
れら各ワードセルから出されるアクセス要求間の優先順
位制御を行う優先順位制御手段を有するとともに、前記各ワードセルは、前記メモリーアレイの故障の有無を保持する記憶手段
と、前記記憶手段の内容が前記メモリーアレイの故障を示し
ているときに、該ワードセルから出される前記アクセス
要求を抑止するアクセス制御手段とを具備することを特
徴とするダイナミック連想アクセスメモリー。
【請求項２】前記優先順位制御手段は、ｎ個のアクセ
ス要求元の中から最高優先順位のアクセス要求元を選択
すると共に、該ｎ個のアクセス要求元のうち選択された
アクセス要求元よりも低優先順位のアクセス要求元に対
してアクセス拒絶を送出して、該ｎ個のアクセス要求元
の間の優先順位制御を行うノードが複数設けられたｎ進
木を有するとともに、前記ｎ進木を構成するノードのうち、アクセス要求元と
してｎ個のワードセルが接続されたノードの各々が、該
ｎ個のワードセルの内部に分割して設けられたことを特
徴とする請求項１記載のダイナミック連想アクセスメモ
リー。
【請求項３】前記各ワードセルは、前記記憶手段の内容が前記メモリーアレイの故障を示し
ているときに、該故障ワードセルよりも優先順位が一つ
だけ高いワードセルとの間で授受する情報と、該故障ワ
ードセルよりも優先順位が一つだけ低いワードセルとの
間で授受する情報とを、該故障ワードセルをバイパスし
てこれらワードセル間で受け渡す第１のバイパス手段を
有することを特徴とする請求項１又は２記載のダイナミ
ック連想アクセスメモリー。
【請求項４】前記複数のワードセルを跨いで実行され
る加算処理において各ワードセルで生成される加算結果
をこれらワードセル間で授受するための第１のリンクを
有するとともに、前記各ワードセルは、前記加算処理のためのデータを蓄える加算データ保持手
段と、前段のワードセルから前記第１のリンクを介して送られ
た加算結果に前記加算データ保持手段のデータを加算し
た結果を前記第１のリンクを介して後段のワードセルへ
出力する加算手段と、該ワードセルの故障時に、前段のワードセルから送られ
た加算結果をそのまま後段のワードセルへバイパスする
第２のバイパス手段とを有することを特徴とする請求項
１乃至３の何れかの項記載のダイナミック連想アクセス
メモリー。
【請求項５】前記複数のワードセルを跨いで実行され
るシフト処理において各ワードセルで生成されるシフト
結果をこれらワードセル間で授受するための第２のリン
クを有するとともに、前記各ワードセルは、前記シフト処理のためのデータを蓄えるシフトデータ保
持手段と、前記シフトデータ保持手段のデータを前記第２のリンク
を介して後段のワードセルへ出力した後、前段のワード
セルから前記第２のリンクを介して送られたシフト結果
を前記シフトデータ保持手段へ格納するシフト手段と、該ワードセルの故障時に、前段のワードセルから送られ
たシフト結果をそのまま後段のワードセルへバイパスす
る第３のバイパス手段とを有することを特徴とする請求
項１乃至４の何れかの項記載のダイナミック連想アクセ
スメモリー。
【請求項６】前記複数のワードセルには予備のワード
セルが含まれることを特徴とする請求項１乃至５の何れ
かの項記載のダイナミック連想アクセスメモリー。