JPH1021289A

JPH1021289A - Ｌｓｉ設計方法

Info

Publication number: JPH1021289A
Application number: JP8178131A
Authority: JP
Inventors: Masahiko Toyonaga; 昌彦豊永; Masanobu Mizuno; 雅信水野; Michiaki Muraoka; 道明村岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】クロック信号の遅延、クロックスキュー、消
費電力又は信号遅延を最小化するＬＳＩ設計方法を提供
する。【解決手段】計算機を用いた自動設計による同期式設
計のレイアウト設計において、回路及び設計制約データ
の入力処理１を実行し、その後、設計制約に基づき配置
関係が制約された素子の自動配置を行う制約自動配置処
理２を実行し、次いで自動配置された素子間の信号の通
過経路の概略を決定する概略自動配線処理３を実行す
る。その後、既に行った論理設計を変更せずに、回路の
消費電力、スピード又は面積を改善するパフォーマンス
改善処理４を実行する。次に、配置された素子間をグロ
ーバル配線に基づき詳細に配線する詳細配線処理５を実
行する。従って、設計制約の保証への収束性を高めつ
つ、クロック信号の遅延、クロックスキュー及び信号遅
延の最小化、及び低電力化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ設計方法、
特に、レイアウトを含む下流設計のパフォーマンス改善
方法の改良に関し、遅延制約が容易に遵守できない難解
なＬＳＩレイアウト設計における自動配置配線設計方法
に関する。

【０００２】

【従来の技術】今日、ＬＳＩ回路をミスなく設計するた
めに、定期的な信号（クロック信号）に同期した記憶素
子（レジスタ）間のデータ転送に基づく同期式設計方法
が多く採用されている。一方、ＶＬＳＩの製造技術の進
展は著しく、１チップに搭載される回路規模は、１００
万トランジスタを越えることも珍しくなく、チップ面積
は増加している。このような大面積のＶＬＳＩを高速に
動作させるためには、同期式設計方法では以下のような
問題の解決が不可欠である。

【０００３】１）遅延の問題ＬＳＩの集積度に比例してＬＳＩの面積は増大する。そ
のため、ＬＳＩのレイアウト設計における配置設計の領
域が増え、場合によっては記憶素子間の距離が長くな
り、その結果、素各記憶子間を結ぶ配線も長くなる。配
線長が長くなると、これに比例して信号伝搬における抵
抗値及び容量値が増加するため、信号伝搬時間が長くな
る。従って、同期クロック信号の時間内にデータ転送が
間に合わなくなる場合が生じ、高速に動作するＬＳＩの
設計が困難になる難点がある。

【０００４】２）クロック信号自体の問題既述のように同期設計では、レジスタ間のデータ転送の
タイミングが全回路を通じてクロック信号により画一化
されている。ＬＳＩの面積の増大に伴い、レジスタへの
クロック信号の配線長自体が増加すると共に、その各配
線長相互間で長さのバラツキが生じる。このクロック配
線長のバラツキにより、各レジスタに対してクロック信
号の遅延差が生じる。クロック配線のバラツキが拡大し
クロック信号の遅延差が増大すると、レジスタの駆動タ
イミングのずれが大きくなり、データ転送のタイミング
との間にずれが生じ、その結果、データ転送にエラーが
発生する。このような場合には同期設計に基づくＬＳＩ
設計は不可能である。

【０００５】更に、データ転送の発生に拘らず“１”値
及び“０”値を定期的に繰り返すクロック信号では、ク
ロック信号の配線長が長くなると、配線容量が増加する
ため、その“１”及び“０”値に相当する充電，放電に
伴う電力消費が増加するという難点も生じる。

【０００６】３）信号遅延差に基づく消費電力の増大の
問題レジスタ間に位置する組み合せ論理回路では、各論理素
子へ入力される複数の信号間で信号伝搬時間の差が大き
くなった場合には、その全ての信号の入力の結果（最終
論理結果）としては出力が変化しない論理素子でも、同
論理素子への各入力信号の遅延差に起因する遷移状態
で、論理出力に変化が生じる可能性がある。この冗長な
出力値の変化は消費電力を増加させるという難点が生じ
る。

【０００７】前記１）の問題を解決する従来の技術とし
て、市販の自動配置配線システムには、特定の配線や信
号パスについてタイミング制約を守るように、配置，配
線時に配線長をより一層短くする処理が設けられてい
る。しかし、この機能はタイミング制約を完全に保証す
るものではない。従って、従来では、配置，配線でタイ
ミング制約が保証されない場合には、論理合成の条件を
変更し、この新たな条件の下で配置，配線を行っていた
が、前記論理合成の条件の変更に伴い配置，配線も前回
とは異なり、従って、タイミング制約が保証されない場
合もあり、タイミング制約の保証への収束性が悪い難点
があった。

【０００８】また、前記２）の問題を解決する従来技術
として、クロック信号のレジスタへの到着時間のずれを
少なくするクロックスキュー削減の方法が提案されてい
る。その代表的な方法は、クロック信号の出力点から各
レジスタの位置までの距離を等距離で配線する方法であ
る。しかし、この等距離配線方法は、信号到着のバラツ
キ（スキュー）を少なくするために、最も信号線の長い
レジスタに合せて他のレジスタへの配線長を延ばすこと
になり、クロック配線全体の容量の増加が生じる。その
ため、絶対的なクロック信号の遅延を解決できない。ま
た、容量増加に伴う消費電力の増加が問題となる。

【０００９】前記２）の問題を解決する他の従来技術と
して、クロック信号の遅延とクロックスキューを限りな
く“０”に近づける方法、即ち、クロック信号の配線形
状をリング状にしたＰＬＬ（フェーズロックループ）法
が提案されている。しかし、このＰＬＬ法では、チップ
全体に渡る巨大なループを大駆動能力のトランジスタで
動作させるため、電力消費の増大化が回避できないとい
う課題がある。

【００１０】更に、前記３）の問題を解決する従来技術
は、現在のところ、人手による調整のみが実施されてお
り、計算機による手続きに従った自動タイミング調整を
する方法は提案されていない。従って、論理素子への複
数の入力信号の遅延差に起因する消費電力の増大を簡易
に低減することは困難である。

【００１１】

【発明が解決しようとする課題】従って、以上の従来技
術から、前記３つの問題点に対し以下の課題がある。

【００１２】１）自動配置配線システムによりタイミン
グ制約が守られなかった場合に、このタイミング制約の
保証への収束性を高めることが必要である。

【００１３】２）クロック信号の遅延、スキューを最小
にし且つ低消費電力化が図れるＬＳＩレイアウト方法が
必要である。

【００１４】３）複数の信号の入力タイミングのずれに
起因する遷移状態での素子の冗長な動作により、消費電
力が増大することを抑制ないし低減できる計算機による
手続きに従う自動設計方法が必要である。

【００１５】

【課題を解決するための手段】前記の技術的課題を解決
するために、本発明のＬＳＩ設計方法は、論理設計後
は、既に行った論理設計を変更せず、その後のレイアウ
ト設計においてタイミング制約等の設計制約を保証する
ようにパフォーマンス改善処理を行って、タイミング制
約の保証への収束性を高める。また、設計制約が保証さ
れた場合であっても前記パフォーマンス改善処理におい
て、クロック信号の遅延、スキューの最小化、回路遅延
の最小化及び低電力化を行うこととする。

【００１６】即ち、請求項１記載の発明のＬＳＩ設計方
法は、計算機を用いた自動設計による同期式設計のレイ
アウト自動設計において、回路及び設計制約データの入
力処理を行い、前記入力された設計制約に基づき配置関
係が制約された素子の自動配置を行う制約自動配置処理
を実行し、前記自動配置された素子間の信号の通過経路
の概略を決定する概略自動配線処理を行い、その後、前
記配置された素子より成る回路の消費電力、スピード又
は面積を改善するパフォーマンス改善処理を実行し、前
記パフォーマンス改善処理後の各素子間を前記概略自動
配線処理での概略配線に基づき詳細に配線する詳細配線
処理を行い、前記詳細配線後のレイアウトデータを出力
するレイアウトデータ出力処理を行うことを特徴とす
る。

【００１７】また、請求項２記載の発明は、前記請求項
１記載のＬＳＩ設計方法において、パフォーマンス改善
処理は、素子の追加又は変更による回路の変更をも行っ
て、回路の消費電力、スピード又は面積の改善を行うパ
フォーマンス回路変更処理と、前記回路の変更に係わる
部分の配線の概略自動配線を再度行う再概略自動配線処
理とを備えることを特徴とする。

【００１８】更に、請求項３記載の発明は、前記請求項
２記載のＬＳＩ設計方法において、パフォーマンス回路
変更処理は、配置位置の隣接する複数のレジスタ素子を
グループ化するレジスタグループ化処理と、前記グルー
プ化された複数のレジスタ素子を更に近接して配置する
近接配置処理とを備えることを特徴とする。

【００１９】加えて、請求項４記載の発明は、前記請求
項２記載のＬＳＩ設計方法において、パフォーマンス回
路変更処理は、配置された全ての素子より成る組合せ回
路部において、最大遅延パス上の素子をグループ化する
パスグループ化処理と、前記グループ化された素子を、
前記組合せ回路部の入力と出力とをマンハッタン距離で
配線するパス上に配置するパスマンハッタン配置処理と
を備えることを特徴とする。

【００２０】更に加えて、請求項５記載の発明は、前記
請求項２記載のＬＳＩ設計方法において、パフォーマン
ス回路変更処理は、配置された全ての素子より成る組合
せ回路部の回路構成を変更して、この組合せ回路部を低
電力にする回路低電力化処理と、前記変更後の組合せ回
路部を再配置する再配置処理とを備えることを特徴とす
る。

【００２１】また、請求項６記載の発明は、前記請求項
５記載のＬＳＩ設計方法において、回路低電力化処理
は、複数の信号の遅延差に起因する素子の出力遷移時で
の消費電力を、その出力遷移時に生じるトグル値を用い
て計算するパス遅延パワー解析処理と、前記トグル値を
削減するために回路のセルの変更又は追加を行う低電力
回路生成処理とを備えることを特徴とする。

【００２２】更に、請求項７記載の発明は、前記請求項
６記載のＬＳＩ設計方法において、パス遅延パワー解析
処理は、最大遅延又は単位時間により回路の段数を算出
する段数算出処理と、前記最大遅延に相当する範囲の位
相フラグを各素子に設定する位相フラグ設定処理と、組
合せ回路部の入力から出力までの経路で各素子の位相フ
ラグの値を設定する位相フラグ値設定処理と、入力位相
毎に出力される各素子のトグル値を算出するトグル値算
出処理と、前記算出された各素子のトグル値と各素子固
有の１回の出力変化に対する消費電力とに基いて、回路
の全消費電力を算出する電力算出処理とを備えることを
特徴とする。

【００２３】加えて、請求項８記載の発明は、前記請求
項６記載のＬＳＩ設計方法において、低電力回路生成処
理は、最大トグル値を持つ素子を検索する最大トグル素
子検索処理と、素子間の位相フラグの相互依存度から位
相フラグ相関パスを検索する位相フラグ相関パス検索処
理と、前記検索された位相フラグ相関パスに遅延素子を
挿入して、前記最大トグル値を持つ素子の最大トグル値
を小さくする遅延素子挿入処理と、前記遅延素子挿入後
の位相フラグ相関パスでの各素子の位相フラグの値を再
設定する位相フラグ値再設定手段と、前記最大トグル素
子検索処理を再度繰り返す必要性を判定し、必要と判定
するとき前記最大トグル素子検索処理に戻る改善処理継
続判定処理とを備えることを特徴とする。

【００２４】以上の構成により、請求項１記載の発明で
は、一旦、論理設計を行った後は、概略自動配線処理の
後で、前記既に行った論理設計を変更せずに、回路の消
費電力、スピード又は面積を改善するパフォーマンス改
善処理を実行するので、従来のようにレイアウトデータ
出力処理後に設計制約を満さないことが判明して論理設
計のやり直しをする必要の頻度が小さくなり、設計制約
を満すレイアウト設計が従来に比して容易になる。ま
た、設計制約を満す場合であっても、レイアウト設計で
のパフォーマンス改善処理により、回路の消費電力を又
は面積を少なくできると共に、回路の動作スピードの向
上が図られる。

【００２５】また、請求項２記載の発明では、パフォー
マンス改善処理では、素子の配置、配線の改善に加え
て、回路を構成する素子の変更や追加をも行うので、回
路の電力、スピード又は面積がより一層効果的に改善さ
れる。

【００２６】更に、請求項３記載の発明では、配置距離
が隣接する複数のレジスタ素子を更に近接した位置に配
置するので、これ等のレジスタ素子へのクロック配線の
容量が減少して、この配線容量に起因する電力が低減さ
れる。

【００２７】加えて、請求項４記載の発明では、組合せ
回路部の最大遅延パス上の素子をマンハッタン距離で配
線できるので、配線容量が減少して、信号遅延が小さく
なり、回路のスピードが向上する。

【００２８】請求項５記載の発明では、設計制約を満す
場合であっても、レイアウト設計でのパフォーマンス改
善処理において、回路低電力化処理により、組合せ回路
部を他の回路に再合成して、低電力化が行われる。

【００２９】また、請求項６記載の発明では、トグル値
を効率良く計算して、トグル値を削減できるので、組合
せ回路部の低電力化を効率良く行なうことができる。

【００３０】更に、請求項７記載の発明では、回路低電
力化処理において、回路を構成する各素子の位相フラグ
の設定と、トグルの計算とにより、複数の信号の所定素
子への入力遅延差に起因する素子の不要な消費電力の解
析が効率良く行われる。

【００３１】加えて、請求項８記載の発明では、回路低
電力化処理において、最大トグルを持つ素子のトグルを
小さくするように遅延素子をパスに挿入して、低電力な
回路を比較的容易に生成できる。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００３３】（第１の実施の形態）図１は本発明の第１
の実施の形態を用いて説明する。同図は、論理設計以降
においてレイアウトを含む下流設計でのパフォーマンス
設計の流れを示す。

【００３４】図１において、回路及び設計制約データの
入力処理１は、論理設計後の回路データ及び、論理設計
時に前提とする仮想配線長等の設計制約データの入力を
行なう。回路データは、例えば図１１に示すように、記
号Ｉ１、Ｉ２、Ｉ３で示した入力１００、配線１０１、
及び記号Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６で示した
素子１０２、並びに記号Ｏ１で示した出力１０３から構
成される。また、設計制約データは、例えば、以下の
［式１］に示したタイミング制約と、［式２］の電力制
約等のデータである。

【００３５】［式１］配線名配線長（μｍ）Ｃ１．Ｃ５１０００Ｃ２．Ｃ３２０００［式２］パワー１００ｍＷここで、配線名は素子Ｃ１と素子Ｃ５との間を結ぶ配線
１０１の固有名である。［式１］は、タイミング制約を
配線長で示している。前記タイミング制約データは、例
えば素子Ｃ１から素子Ｃ５への配線長を１０００μｍ以
下にするという制約を指示するものである。

【００３６】図１において、制約配置処理（制約自動配
置処理）２は、前記入力された回路データ及び設計制約
データに基づき、図９に示すようなレイアウト領域（配
置領域）９０を設定する。グローバル配線処理（概略自
動配線処理）３は、前記レイアウト領域９０上に各素子
に相当する記憶素子（レジスタ素子）９２の配置及び素
子間の配線概略形状を決定する処理である。但し、図９
では、各レジスタ素子９２とクロック配線９３のみを示
している。

【００３７】前記制約配置処理２は、面積や配線長等の
設計制約により指示された項目について評価関数で表
し、その関数値を最適化する配置組合せを求めるもので
ある。本制約配置処理２は、既に市販ＣＡＤシステム
「CELL3ENSEMBLE ( 米国CADENCE 社) 」等により実施す
ることができる。この設計制約での配線長制約について
は、通常、論理設計で設定されたものを用いるため、実
際の配置設計における矛盾は考慮されていない。この矛
盾は、例えば、『同一の正方形の隣接する素子９２を５
個以上しかも最短距離で設定する』という設計制約を設
定した場合には、論理設計上では設計できるものの、２
次元のレイアウト領域９０という制約がある配置処理２
では、正方形が４辺であることから、正方形の隣接する
素子９２を５つ最近接位置に配置することは不可能とな
る矛盾である。従って、次に、論理設計後のレイアウト
設計の制約を反映させた本発明のパフォーマンス改善処
理４を実行する。

【００３８】このパフォーマンス改善処理４の詳細を説
明する前に図１のパフォーマンス下流設計の全体を説明
すると、このパフォーマンス改善処理４を実行した後、
詳細配線処理５を実行し、レイアウト設計が完了する
と、レイアウトデータ出力処理６により、設計結果を出
力する。

【００３９】次に、前記パフォーマンス改善処理４の構
成を図２に示す。同図のパフォーマンス改善処理４は、
前記グローバル配線処理３の結果から、設計制約を満足
しない回路について図３に詳細を示すパフォーマンス回
路変更処理４１を行い、その後、設計制約を満足するよ
うに変更された回路について再度グローバル配線を行う
再グローバル配線処理（再概略自動配線処理）４２を実
行する処理である。このパフォーマンス改善処理４は、
回路の構成、配置及びグローバル配線の全てを変更する
処理である。

【００４０】図３に示すパフォーマンス回路変更処理４
１は、クロック信号の低電力制約を改善する一例を示
す。このパフォーマンス回路変更処理４１は、図９に示
すグローバル配線処理３の結果に対して、素子グループ
９５を形成するレジスタグループ化処理５１ａと、同グ
ループ９５を形成するレジスタ同志を相互に近接配置に
移動させる近接配置処理５２ａとから構成される。具体
的には、レジスタグループ化処理５１ａは、例えば図９
及び図１０に示すように、クロック配線９３のツリー分
岐点９４に接続される複数個のレジスタ９２をグループ
化する。また、近接配置処理５２ａは。素子グループ９
５の中心座標にグループ内のレジスタ９２を隣接配置す
ることにより実現される。

【００４１】（パフォーマンス回路変更処理の第１の変
形例）図４に示すパフォーマンス回路変更４１は、遅延
制約を改善する一例を示す。図１１に示す論理組合せ回
路について、例えば、入力Ｉ２から論理素子Ｃ２、Ｃ
３、Ｃ４及びＣ５を経由して出力Ｏ１に至るまでのパス
の遅延が設計制約に違反する場合に、同論理素子Ｃ２、
Ｃ３、Ｃ４及びＣ５をパスグループ化するパスグループ
化処理５１ｂを行い、その後、入力Ｉ２及び出力Ｏ１を
固定とするマンハッタン経路（即ち、斜め線のない最短
経路）を設け、この経路上に前記パスグループ化した論
理素子Ｃ２、Ｃ３、Ｃ４及びＣ５を配置するパスマンハ
ッタン配置処理５２ｂを行う。この変形例により、長い
配線に起因する遅延制約違反を削減できる。

【００４２】（パフォーマンス回路変更処理の第２の変
形例）図５に示すパフォーマンス回路変更処理４１は、
電力制約を改善する一例を示す。同図のパフォーマンス
回路変更処理４１は、信号遅延を劣化させることなく回
路の構成を変更して低電力化を図る回路低電力化処理５
１ｃと、この変更後の回路の再配置処理５２ｃとから構
成される。

【００４３】前記回路低電力化処理５１ｃの詳細を図６
に示す。同図の回路低電力化処理５１ｃは、複数の信号
が１個の素子に入力される各信号間の遅延差に起因する
その素子の出力遷移時での消費電力を、その出力遷移時
に生じるトグル値を用いて計算するパス遅延パワー解析
処理６１と、この解析処理６１で計算された電力消費量
を低減するように遅延操作してパス回路を変更する遅延
操作による低電力回路生成処理６２とから構成される。

【００４４】前記パス遅延パワー解析処理６１の詳細を
図７に示す。同図の解析処理６１は、図１１を用いて説
明すると、先ず、回路の入力１００（Ｉ１，Ｉ２，Ｉ
３）から出力１０３（Ｏ１）までの通過素子数（最大遅
延段数）を算出する段数算出処理７１により最大遅延段
数（同図では入力Ｉ２から出力Ｏ１までの６段）を求
め、この最大遅延段数と同段数の素子位相フラグ１０４
を各論理素子１０２に設定する位相フラグ設定処理７２
を実行する。次に、入力１００から順に配線１０１を辿
って出力１０３まで、各素子を通過する毎に１段ずつ位
相がずれるとして、各素子の位相フラグの値を設定する
位相フラグ値設定処理７３を行う。この設定処理７３ま
でが完了した状況を図１１に示す。同図の素子Ｃ４の位
相フラグでは、その前段に位置する２個の素子Ｃ３、Ｃ
６からの信号入力により、３段目及び４段目の双方に値
（フラグ）“１”が設定される。同様に、素子Ｃ５の位
相フラグでは、その前段に位置する２個の素子Ｃ１、Ｃ
４からの信号入力により、３段目、４段目及び５段目に
各々値“１”が設定される。

【００４５】続いて、各素子のトグル値（出力値の変化
回数）を求めるトグル値算出処理７４を行う。この算出
処理７４は、各素子の位相フラグのうち値“１”の数の
最大値が算出される。例えば、図１１の各素子のトグル
値は［式３］に示すようになる。

【００４６】［式３］素子名最大トグル値（Ｔ）Ｃ１１Ｃ２１Ｃ３１Ｃ４２Ｃ５３Ｃ６１前記素子Ｃ４、Ｃ５の最大トグル値が“２”以上となる
のは、素子Ｃ４、Ｃ５の入力１００（Ｉ１，Ｉ２，Ｉ
３）までのパスが２種類の異なる遅延を有するためであ
る。

【００４７】その後は、前記各素子のトグル値を用いて
回路の全電力消費量を算出する電力算出処理７５を行
う。この電力算出の簡単な算出式を［式４］に示す。

【００４８】ここで、Ｗ（Ｃｉ）は、ｉ番目の素子１０２の１回の出
力変化に対する電力消費量である。また、Ｔ（Ｃｉ）
は、ｉ番目の素子１０２のトグル値である。以上によ
り、パス遅延パワー解析処理６１が完了する。

【００４９】続いて、前記図６に示した遅延操作による
低電力回路生成処理６２の詳細を図８に示す。この生成
処理を図１１、図１２及び図１３に基いて説明する。先
ず、図１１の各素子の中で最大トグル数を持つ素子を検
索する最大トグル素子検索処理８１を行って、最大のト
グル数＝３を持つ素子Ｃ５を選び出す。

【００５０】次いで、位相フラグ相関パス検索処理８２
を行う。ここで、位相フラグ相関パス検索処理とは、最
大トグル数を持つ素子Ｃ５に入力する信号を出す２個の
素子Ｃ１、Ｃ４について、何れの影響が大きいかを判定
する処理をいう。この相関判定は、前記各素子Ｃ５、Ｃ
４、Ｃ１の位相フラグ１０４の比較により行う。例え
ば、各素子Ｃ５、Ｃ４及びＣ１の位相フラグは、再掲す
ると、［式５］に示される。

【００５１】［式５］素子名位相フラグトグル値Ｃ５（００１１１０）３Ｃ４（００１１００）２Ｃ１（０１００００）１ここで、相関値として素子Ｃ５の位相を１つ前にずらし
た位相フラグ、即ち、（０１１１００）の位相フラグに
ついて前記入力側に位置する２個の素子Ｃ４、Ｃ１の位
相フラグと比較することとして、同位置の値同志を乗算
する。その数値的処理として、位相フラグにおいてより
右側の位置にある値（換言すれば、入力に近い信号によ
るフラグ）について重み付けし、例えば、位相毎に値
（１／２）を乗じる。更に、よりトグル値が小さい素子
を優先するとして、前述の合計結果値をトグル値で割る
ものと定義すると、Ｃ１＝｛０・０＋（１／２）１・１＋（１／４）１・０
＋（１／８）１・０＋（１／１６）０・０＋（１／３
２）０・０｝／１＝１／２Ｃ４＝｛０・０＋（１／２）１・０＋（１／４）１・１
＋（１／８）１・１＋（１／１６）０・０＋（１／３
２）０・０｝／２＝３／１６となり、値の大きい素子Ｃ１を優先したパスが選出され
る。この相関評価式の意義は、最大トグル数を持つ素子
Ｃ５の入力側に位置する２個の素子Ｃ１、Ｃ２のうち、
最大トグル数を持つ素子Ｃ５のトグル値に与える影響
と、入力側に位置する２個の素子Ｃ１、Ｃ２が他から影
響される小ささ（即ち、トグル値が小さいこと）を評価
することにより、後述する処理（遅延挿入処理）８３の
処理の有効性を考慮できる点にある。以上の処理によ
り、位相フラグ相関パス｛Ｃ１、Ｃ５｝が検索される。

【００５２】次に、図１２に示すように、前記位相フラ
グ相関パス｛Ｃ１、Ｃ５｝について、入力側に位置する
素子Ｃ１から順番に遅延素子（セル）１１２を挿入する
遅延素子挿入処理８３を実行し、その後、前記位相フラ
グ相関パス｛Ｃ１、Ｃ５｝の各素子Ｃ１、Ｃ５の位相フ
ラグの値を再設定する位相フラグ値再設定処理８４を実
行する。図１２に示した本実施の形態では、素子Ｃ１と
素子Ｃ５との間に２つの遅延素子１１２ａ、１１２ｂが
挿入されて、最大トグル数を持つ素子Ｃ５のトグル値が
１つ削減される。

【００５３】その後は、以上の改善処理を更に継続する
か否かの改善処理継続判定処理８５を行い、継続する場
合には前記最大トグル素子検索処理８１に戻る。

【００５４】前記図１２に示した改善回路（遅延素子を
挿入した回路）における各素子の位相フラグに基いて、
最大トグル検索処理８１を実行すると、素子Ｃ４又は素
子Ｃ５が検索される。続いて、次の位相フラグ相関パス
検索処理８２を実行すると、相関パスとして｛Ｃ６、Ｃ
４、Ｃ５｝が得られる。素子Ｃ６に対し遅延素子挿入処
理８３及び位相フラグ値再設定処理８４を実行すると、
図１３に示すように、素子Ｃ６と素子Ｃ４との間に遅延
素子１１２ｃが１個挿入された最終結果が得られる。

【００５５】以上説明したような図８の遅延操作による
低電力回路生成処理６２の実行により、図１３に示した
低電力化回路が得られる。

【００５６】前記図１３の低電力化回路について図５の
再配置処理５２ｃを実行することにより、パフォーマン
ス回路変更処理４１が実現される。このフォーマンス回
路変更処理４１により、レイアウト領域９０における記
憶素子９２や論理素子１０２の配置結果が得られ、次
に、この変更後の回路に対し図２の再グローバル配線４
２を実行して、図１のパフォーマンス改善処理４が完了
する。

【００５７】尚、以上説明した本実施の形態では、説明
を簡単にするために遅延を段数として表したが、遅延値
を単位時間化して段数表現してもよいのは勿論である。
また、遅延素子１１２ａ、１１２ｂの挿入に代えて、素
子Ｃ１の変更により同様な遅延効果を実現してもよい。

【００５８】

【発明の効果】以上説明したように、請求項１記載の発
明のＬＳＩ設計方法によれば、一旦、論理設計を行った
後は、概略自動配線処理の後で、前記既に行った論理設
計を変更せずに、回路の消費電力、スピード又は面積を
改善するパフォーマンス改善処理を実行したので、論理
設計のやり直しをする必要の頻度が小さくなり、設計制
約を満すレイアウト設計が従来に比して容易になる。ま
た、設計制約を満す場合であっても、レイアウト設計で
のパフォーマンス改善処理により、回路の消費電力、面
積又は回路の動作スピードを有効に改善できる。

【００５９】また、請求項２記載の発明によれば、パフ
ォーマンス改善処理において、素子の配置、配線の改善
に加えて、回路を構成する素子の変更や追加をも行うの
で、回路の電力、スピード又は面積をより一層効果的に
改善できる。

【００６０】更に、請求項３記載の発明によれば、配置
距離が隣接する複数のレジスタ素子を更に近接した位置
に配置したので、クロック配線容量を減少させて、この
配線容量に起因する電力を低減できる。

【００６１】加えて、請求項４記載の発明によれば、組
合せ回路部の最大遅延パス上の素子をマンハッタン距離
で配線したので、配線容量の減少により信号遅延を小さ
くでき、回路の動作スピードの向上を図ることができ
る。

【００６２】請求項５記載の発明によれば、設計制約を
満す場合であっても、レイアウト設計でのパフォーマン
ス改善処理において、低電力化を図るように組合せ回路
部を他の回路に再合成できる。

【００６３】また、請求項６記載の発明によれば、トグ
ル値を効率良く計算して、トグル値を削減できるので、
組合せ回路部の低電力化を効率良く行なうことができ
る。

【００６４】更に、請求項７記載の発明によれば、回路
低電力化処理において、回路を構成する各素子の位相フ
ラグの設定と、トグルの計算とにより、複数の信号の遅
延差に起因する素子の不要な消費電力の解析を効率良く
行える。

【００６５】加えて、請求項８記載の発明によれば、回
路低電力化処理において、最大トグルを持つ素子のトグ
ルを小さくするように遅延素子をパスに挿入して、低電
力な回路を比較的容易に生成できる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＬＳＩ設計方法の流れを
説明する図である。

【図２】本実施の形態のパフォーマンス改善処理の流れ
を説明する図である。

【図３】本実施の形態のパフォーマンス回路変更処理の
流れを説明する図である。

【図４】本実施の形態のパフォーマンス回路変更処理の
第１の変形例の流れを示す図である。

【図５】本実施の形態のパフォーマンス回路変更処理の
第２の変形例の流れを示す図である。

【図６】本実施の形態のパフォーマンス回路変更処理の
第２の変形例における回路低電力化処理の流れを説明す
る図である。

【図７】本実施の形態のパフォーマンス回路変更処理の
第２の変形例におけるパス遅延パワー解析処理の流れを
説明する図である。

【図８】本実施の形態のパフォーマンス回路変更処理の
第２の変形例における遅延操作による低電力回路生成処
理の流れを説明する図である。

【図９】従来のクロック配線結果を示す図である。

【図１０】本実施の形態のクロック配線結果を示す図で
ある。

【図１１】本実施の形態の位相フラグ計算後の回路を示
す図である。

【図１２】本実施の形態の遅延操作による低電力回路生
成処理を実現した回路を示す図である。

【図１３】本実施の形態の遅延操作による低電力回路生
成処理を繰り返して実現した回路を示す図である。

【符号の説明】

１回路及び設計制約データ入力処理
（入力処理）２制約配置処理（制約自動配置処理）３グローバル配線処理（概略自動配線
処理）４パフォーマンス改善処理５詳細配線処理６レイアウトデータ出力処理４１パフォーマンス回路変更処理４２再グローバル配線処理（再概略自
動配線処理）５１ａレジスタグループ化処理５１ｂパスグループ化処理５１ｃ回路低電力化処理５２ａ近接配置処理５２ｂパスマンハッタン配置処理５２ｃ再配置処理６１パス遅延パワー解析処理６２遅延操作による低電力回路生成処
理７１段数算出処理７２位相フラグ設定処理７３位相フラグ値設定処理７４トグル値算出処理７５電力算出処理８１最大トグル素子検索処理８２位相フラグ相関パス検索処理８３遅延素子挿入処理８４位相フラグ値再設定処理８５改善処理継続判定処理９０レイアウト領域９２記憶素子（レジスタ）９３クロック配線９４クロック分岐点９５素子グループ１０２論理素子１０４位相フラグ１１２ａ、１１２ｂ遅延素子

Claims

【特許請求の範囲】

【請求項１】計算機を用いた自動設計による同期式設
計のレイアウト自動設計において、回路及び設計制約データの入力処理を行い、前記入力された設計制約に基づき配置関係が制約された
素子の自動配置を行う制約自動配置処理を実行し、前記自動配置された素子間の信号の通過経路の概略を決
定する概略自動配線処理を行い、その後、前記配置された素子より成る回路の消費電力、
スピード又は面積を改善するパフォーマンス改善処理を
実行し、前記パフォーマンス改善処理後の各素子間を前記概略自
動配線処理での概略配線に基づき詳細に配線する詳細配
線処理を行い、前記詳細配線後のレイアウトデータを出力するレイアウ
トデータ出力処理を行うことを特徴とするＬＳＩ設計方
法。
【請求項２】パフォーマンス改善処理は、素子の追加又は変更による回路の変更をも行って、回路
の消費電力、スピード又は面積の改善を行うパフォーマ
ンス回路変更処理と、前記回路の変更に係わる部分の配線の概略自動配線を再
度行う再概略自動配線処理とを備えることを特徴とする
請求項１記載のＬＳＩ設計方法。
【請求項３】パフォーマンス回路変更処理は、配置位置の隣接する複数のレジスタ素子をグループ化す
るレジスタグループ化処理と、前記グループ化された複数のレジスタ素子を更に近接し
て配置する近接配置処理とを備えることを特徴とする請
求項２記載のＬＳＩ設計方法。
【請求項４】パフォーマンス回路変更処理は、配置された全ての素子より成る組合せ回路部において、
最大遅延パス上の素子をグループ化するパスグループ化
処理と、前記グループ化された素子を、前記組合せ回路部の入力
と出力とをマンハッタン距離で配線するパス上に配置す
るパスマンハッタン配置処理とを備えることを特徴とす
る請求項２記載のＬＳＩ設計方法。
【請求項５】パフォーマンス回路変更処理は、配置された全ての素子より成る組合せ回路部の回路構成
を変更して、この組合せ回路部を低電力にする回路低電
力化処理と、前記変更後の組合せ回路部を再配置する再配置処理とを
備えることを特徴とする請求項２記載のＬＳＩ設計方
法。
【請求項６】回路低電力化処理は、複数の信号の遅延差に起因する素子の出力遷移時での消
費電力を、その出力遷移時に生じるトグル値を用いて計
算するパス遅延パワー解析処理と、前記トグル値を削減するために回路のセルの変更又は追
加を行う低電力回路生成処理とを備えることを特徴とす
る請求項５記載のＬＳＩ設計方法。
【請求項７】パス遅延パワー解析処理は、最大遅延又は単位時間により回路の段数を算出する段数
算出処理と、前記最大遅延に相当する範囲の位相フラグを各素子に設
定する位相フラグ設定処理と、組合せ回路部の入力から出力までの経路で各素子の位相
フラグの値を設定する位相フラグ値設定処理と、入力位相毎に出力される各素子のトグル値を算出するト
グル値算出処理と、前記算出された各素子のトグル値と
各素子固有の１回の出力変化に対する消費電力とに基い
て、回路の全消費電力を算出する電力算出処理とを備え
ることを特徴とする請求項６記載のＬＳＩ設計方法。
【請求項８】低電力回路生成処理は、最大トグル値を持つ素子を検索する最大トグル素子検索
処理と、素子間の位相フラグの相互依存度から位相フラグ相関パ
スを検索する位相フラグ相関パス検索処理と、前記検索された位相フラグ相関パスに遅延素子を挿入し
て、前記最大トグル値を持つ素子の最大トグル値を小さ
くする遅延素子挿入処理と、前記遅延素子挿入後の位相フラグ相関パスでの各素子の
位相フラグの値を再設定する位相フラグ値再設定手段
と、前記最大トグル素子検索処理を再度繰り返す必要性を判
定し、必要と判定するとき前記最大トグル素子検索処理
に戻る改善処理継続判定処理とを備えることを特徴とす
る請求項６記載のＬＳＩ設計方法。