JPH10199999A - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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Landscapes
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 安定に動作し、信頼性の高いＭＦＩＳ−ＦＥ
Ｔの強誘電体記憶素子であり、高速で不揮発、かつ低消
費電力の高集積メモリの強誘電体記憶素子であること。 【解決手段】 本発明の強誘電体記憶素子は、半導体単
結晶基板表面に形成された不純物拡散層からなるソース
部およびドレイン部の間を橋かけするように設置された
ゲート電極部が、界面制御絶縁膜、酸化セリウムを主成
分とする配向制御絶縁膜、強誘電体薄膜および導電帯薄
膜をこの順に下から積層した積層体である。
Ｔの強誘電体記憶素子であり、高速で不揮発、かつ低消
費電力の高集積メモリの強誘電体記憶素子であること。 【解決手段】 本発明の強誘電体記憶素子は、半導体単
結晶基板表面に形成された不純物拡散層からなるソース
部およびドレイン部の間を橋かけするように設置された
ゲート電極部が、界面制御絶縁膜、酸化セリウムを主成
分とする配向制御絶縁膜、強誘電体薄膜および導電帯薄
膜をこの順に下から積層した積層体である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子に
関し、特に、トランジスタのゲート電極部に強誘電体を
用いてソース部−ドレイン部間の電流を直接制御するこ
とができる強誘電体記憶素子に関する。
関し、特に、トランジスタのゲート電極部に強誘電体を
用いてソース部−ドレイン部間の電流を直接制御するこ
とができる強誘電体記憶素子に関する。
【０００２】
【従来の技術】近年、不揮発性メモリの未来形として、
動作速度が速く、面積の縮小化を図れるような不揮発性
メモリが求められている。これに対し、動作速度の速い
強誘電体記憶素子が最近登場した。この強誘電体記憶素
子は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置
き換えた構造を有するもので、ＦＲＡＭ（Ferroelectri
c Randam Access Memory) と呼ばれる。ＦＲＡＭについ
ては、ラムトロン・コーポレーションの特許出願である
特開平２−１１３２９６号に記載されている。かかるＦ
ＲＡＭにおいては、書き込み、消去、読み出し等の動作
を行った場合、いずれの動作も強誘電体の分極反転を伴
うので、強誘電体の疲労が激しい。またＦＲＡＭは、ト
ランジスタとキャパシタとを別々に設ける必要があり、
面積縮小化を図ることはできない。
動作速度が速く、面積の縮小化を図れるような不揮発性
メモリが求められている。これに対し、動作速度の速い
強誘電体記憶素子が最近登場した。この強誘電体記憶素
子は、ＤＲＡＭのキャパシタを強誘電体キャパシタに置
き換えた構造を有するもので、ＦＲＡＭ（Ferroelectri
c Randam Access Memory) と呼ばれる。ＦＲＡＭについ
ては、ラムトロン・コーポレーションの特許出願である
特開平２−１１３２９６号に記載されている。かかるＦ
ＲＡＭにおいては、書き込み、消去、読み出し等の動作
を行った場合、いずれの動作も強誘電体の分極反転を伴
うので、強誘電体の疲労が激しい。またＦＲＡＭは、ト
ランジスタとキャパシタとを別々に設ける必要があり、
面積縮小化を図ることはできない。
【０００３】ところで、ＭＯＳ−ＦＥＴ（Metal Oxide
Semiconductor-Field Effect Transisitor) のゲート絶
縁膜部分に強誘電体を用いたＭＦ（Ｉ）Ｓ−ＦＥＴ（Me
talFerroelectrics (Insulator) Semiconductor‐ＦＥ
Ｔ）が動作速度が速く、面積の縮小化を図ることができ
る不揮発性メモリとして提案されている。しかし、従来
の手法でかかるＭＦ（Ｉ）Ｓ−ＦＥＴを動作させると、
（ＳｉーＳｉＯ2 ）界面に存在する準位を制御できず、
ゲート電極側に電荷（キャリア）が注入されるのを阻止
しすることができないので、半導体単結晶基板とゲート
電極部分との界面に余分なエネルギーの準位が発生した
り、欠陥やトラップが発生することがあった。また、配
向性を制御することができないので、ゲート電極部分に
強誘電体を配向成長させることができなかった。
Semiconductor-Field Effect Transisitor) のゲート絶
縁膜部分に強誘電体を用いたＭＦ（Ｉ）Ｓ−ＦＥＴ（Me
talFerroelectrics (Insulator) Semiconductor‐ＦＥ
Ｔ）が動作速度が速く、面積の縮小化を図ることができ
る不揮発性メモリとして提案されている。しかし、従来
の手法でかかるＭＦ（Ｉ）Ｓ−ＦＥＴを動作させると、
（ＳｉーＳｉＯ2 ）界面に存在する準位を制御できず、
ゲート電極側に電荷（キャリア）が注入されるのを阻止
しすることができないので、半導体単結晶基板とゲート
電極部分との界面に余分なエネルギーの準位が発生した
り、欠陥やトラップが発生することがあった。また、配
向性を制御することができないので、ゲート電極部分に
強誘電体を配向成長させることができなかった。
【０００４】
【発明が解決しようとする課題】本発明は以上の問題点
を解決すべくなされたものであり、ＭＦ（Ｉ）Ｓ−ＦＥ
Ｔを安定に動作させることができ、信頼性が高く、面積
が小さく、かつ動作速度の速い不揮発性強誘電体記憶素
子を提供することを目的とする。
を解決すべくなされたものであり、ＭＦ（Ｉ）Ｓ−ＦＥ
Ｔを安定に動作させることができ、信頼性が高く、面積
が小さく、かつ動作速度の速い不揮発性強誘電体記憶素
子を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体単結晶
基板表面に形成された不純物拡散層からなるソース部お
よびドレイン部の間を橋かけするように設置されたゲー
ト電極部が、界面制御絶縁膜、酸化セリウムを主成分と
する配向制御絶縁膜、強誘電体薄膜および導電帯薄膜を
この順に下から積層した積層体であることを特徴とす
る。
基板表面に形成された不純物拡散層からなるソース部お
よびドレイン部の間を橋かけするように設置されたゲー
ト電極部が、界面制御絶縁膜、酸化セリウムを主成分と
する配向制御絶縁膜、強誘電体薄膜および導電帯薄膜を
この順に下から積層した積層体であることを特徴とす
る。
【０００６】ここで、ゲート電極部は、界面制御絶縁膜
の下に酸化シリコンを主成分とするキャリア注入阻止層
を有することができる。
の下に酸化シリコンを主成分とするキャリア注入阻止層
を有することができる。
【０００７】
【発明の実施の形態】以下に、本発明の強誘電体記憶素
子の構造を図面を用いて説明する。
子の構造を図面を用いて説明する。
【０００８】図１〜図６に、強誘電体記憶素子ＭＦＩＳ
−ＦＥＴの作製過程の各状態を示す。図１において、半
導体単結晶基板１の表面に形成される不純物拡散層から
なるソース部２およびドレイン部３は、半導体単結晶基
板の構成原子と異なる価数の原子をイオン注入法等で注
入した後、加熱して活性化し、電気伝導性を高めた部分
である。ソース部およびドレイン部を有する半導体単結
晶基板１の上に、界面制御絶縁膜４を形成する。界面制
御絶縁膜は、半導体単結晶基板１とゲート電極部との間
に発生する界面準位、トラップ、欠陥、固定電荷等の発
生を防ぎ、かつ配向性を維持するため界面の原子配列を
制御する機能を有する。界面制御絶縁膜は、酸化セリウ
ムおよび酸化ジルコニウムの混晶を主成分とする膜であ
ることが好ましいが、例えばＳｒＴｉＯ3 （ＳＴＯ）を
主成分とする膜であってもよい。ここで酸化セリウムお
よび酸化ジルコニウムの混晶とは、常温で斜方晶形を有
するジルコニアを正方晶または立方晶に変換するために
酸化ジルコニウムに酸化セリウムを混入したものであ
り、酸化セリウムを１２〜４０原子パーセント混入する
ことが好ましい。
−ＦＥＴの作製過程の各状態を示す。図１において、半
導体単結晶基板１の表面に形成される不純物拡散層から
なるソース部２およびドレイン部３は、半導体単結晶基
板の構成原子と異なる価数の原子をイオン注入法等で注
入した後、加熱して活性化し、電気伝導性を高めた部分
である。ソース部およびドレイン部を有する半導体単結
晶基板１の上に、界面制御絶縁膜４を形成する。界面制
御絶縁膜は、半導体単結晶基板１とゲート電極部との間
に発生する界面準位、トラップ、欠陥、固定電荷等の発
生を防ぎ、かつ配向性を維持するため界面の原子配列を
制御する機能を有する。界面制御絶縁膜は、酸化セリウ
ムおよび酸化ジルコニウムの混晶を主成分とする膜であ
ることが好ましいが、例えばＳｒＴｉＯ3 （ＳＴＯ）を
主成分とする膜であってもよい。ここで酸化セリウムお
よび酸化ジルコニウムの混晶とは、常温で斜方晶形を有
するジルコニアを正方晶または立方晶に変換するために
酸化ジルコニウムに酸化セリウムを混入したものであ
り、酸化セリウムを１２〜４０原子パーセント混入する
ことが好ましい。
【０００９】図２における配向制御絶縁膜５を界面制御
絶縁膜４の上に形成し、配向制御絶縁膜の上に図３にお
ける強誘電体薄膜６を形成する。配向制御絶縁膜は、強
誘電体薄膜の配向性を制御し、電気的耐圧に優れた機能
を有する。強誘電体薄膜とは、印加電圧を取り除いても
内部分極すなわち残留分極が残る膜であり、例えば、Ｐ
ｂＴｉＯ3 、ＰＺＴ（ＰｂＺｒＴｉＯ3 ）、ＰＬＺＴ
（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ3 ）、ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 、Ｂｉ2-x Ｎｂx ＳｒＴａ2 Ｏ9 、Ｂｉ2 ＶＯ
5.5 の薄膜等である。
絶縁膜４の上に形成し、配向制御絶縁膜の上に図３にお
ける強誘電体薄膜６を形成する。配向制御絶縁膜は、強
誘電体薄膜の配向性を制御し、電気的耐圧に優れた機能
を有する。強誘電体薄膜とは、印加電圧を取り除いても
内部分極すなわち残留分極が残る膜であり、例えば、Ｐ
ｂＴｉＯ3 、ＰＺＴ（ＰｂＺｒＴｉＯ3 ）、ＰＬＺＴ
（Ｐｂ1-x Ｌａx Ｚｒ1-y Ｔｉy Ｏ3 ）、ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 、Ｂｉ2-x Ｎｂx ＳｒＴａ2 Ｏ9 、Ｂｉ2 ＶＯ
5.5 の薄膜等である。
【００１０】図４は、強誘電体薄膜６の上にフォトレジ
スト（図示されてない）を設け、露光、現像、エッチン
グを行った後、フォトレジストを剥離した状態を示す断
面図である。図５は、フォトレジストを剥離した後、Ｓ
ｉＯ2 膜を設けてからフォトリソグラフィの加工を行い
層間絶縁膜７を形成した状態を示す断面図である。層間
絶縁膜とは、多層配線の配線間を電気的に分離する絶縁
膜である。例えばＣＶＤ法、熱酸化法、スパッタ蒸着法
により、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜、Ｓｉ3 Ｎ
4 膜等が層間絶縁膜として形成される。
スト（図示されてない）を設け、露光、現像、エッチン
グを行った後、フォトレジストを剥離した状態を示す断
面図である。図５は、フォトレジストを剥離した後、Ｓ
ｉＯ2 膜を設けてからフォトリソグラフィの加工を行い
層間絶縁膜７を形成した状態を示す断面図である。層間
絶縁膜とは、多層配線の配線間を電気的に分離する絶縁
膜である。例えばＣＶＤ法、熱酸化法、スパッタ蒸着法
により、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜、Ｓｉ3 Ｎ
4 膜等が層間絶縁膜として形成される。
【００１１】図６において、導電体薄膜８は露出してい
た強誘電体薄膜６を覆うように層間絶縁膜にまたがって
形成される。導電体薄膜８は、電気伝導性に優れた薄膜
であり、導電体薄膜としては、例えばＡｌ、Ｐｔ、Ｉ
ｒ、ＩｒＯ2 、ＲｎＯ2 の薄膜等が用いられる。
た強誘電体薄膜６を覆うように層間絶縁膜にまたがって
形成される。導電体薄膜８は、電気伝導性に優れた薄膜
であり、導電体薄膜としては、例えばＡｌ、Ｐｔ、Ｉ
ｒ、ＩｒＯ2 、ＲｎＯ2 の薄膜等が用いられる。
【００１２】ゲート電極部はこのように、界面制御絶縁
膜、配向制御絶縁膜、強誘電体薄膜、層間絶縁膜、導電
体薄膜等を順次設けた積層体である。ゲート電極部がか
かる積層構成を有することにより、エネルギー準位の制
御および配向性の制御が可能となり、絶縁膜および強誘
電体薄膜の機能を高度に保つことができ、信頼性の高い
ＭＦ（Ｉ）Ｓ−ＦＥＴを実現することが可能となる。ま
た面積の小さな素子を製造する事ができ、かつ高速動作
を有する強誘電体記憶素子を得ることができる。
膜、配向制御絶縁膜、強誘電体薄膜、層間絶縁膜、導電
体薄膜等を順次設けた積層体である。ゲート電極部がか
かる積層構成を有することにより、エネルギー準位の制
御および配向性の制御が可能となり、絶縁膜および強誘
電体薄膜の機能を高度に保つことができ、信頼性の高い
ＭＦ（Ｉ）Ｓ−ＦＥＴを実現することが可能となる。ま
た面積の小さな素子を製造する事ができ、かつ高速動作
を有する強誘電体記憶素子を得ることができる。
【００１３】本発明においては、半導体単結晶基板１と
界面制御絶縁膜４との間に電荷注入層を設けることが好
ましい。電荷注入層は酸化シリコンからなり、基板から
強誘電体側に電荷が注入されるのを防止し、更に信頼性
の高い素子にすることができる。電荷注入層は、積層構
造を形成した後でアニールすることによって、形成する
こともできる。
界面制御絶縁膜４との間に電荷注入層を設けることが好
ましい。電荷注入層は酸化シリコンからなり、基板から
強誘電体側に電荷が注入されるのを防止し、更に信頼性
の高い素子にすることができる。電荷注入層は、積層構
造を形成した後でアニールすることによって、形成する
こともできる。
【００１４】（実施例１）Ｓｉ単結晶基板１として、抵
抗率２オームｃｍのｐ型Ｓｉ（１００）の単結晶基板を
用いた。かかる基板にはすでにソース部２およびドレイ
ン部３とが形成されており、基板はフィールド酸化膜領
域、ソース部およびドレイン部を有する。この基板を圧
力１×１０-6Ｔｏｒｒの真空中において約９００℃に加
熱した後、ソースタブレットを電子ビームで加熱し蒸着
して、膜厚５０Åの酸化セリウムおよび酸化ジルコニウ
ムの混晶の薄膜である界面制御絶縁膜４を基板上に形成
した。ここでソースタブレットとは、酸化セリウム（Ｃ
ｅＯ2 ）粉末を１２％および酸化ジルコニウム（ＺｒＯ
2 ）粉末を８８％の割合でホットプレスでタブレットに
加工したものである。次いで酸化セリウムのソースタブ
レットを用いて、同様に加熱し蒸着して膜厚１５０Åに
なるまで酸化セリウムを積層し、酸化セリウムを主成分
とする配向制御絶縁膜５を形成した。
抗率２オームｃｍのｐ型Ｓｉ（１００）の単結晶基板を
用いた。かかる基板にはすでにソース部２およびドレイ
ン部３とが形成されており、基板はフィールド酸化膜領
域、ソース部およびドレイン部を有する。この基板を圧
力１×１０-6Ｔｏｒｒの真空中において約９００℃に加
熱した後、ソースタブレットを電子ビームで加熱し蒸着
して、膜厚５０Åの酸化セリウムおよび酸化ジルコニウ
ムの混晶の薄膜である界面制御絶縁膜４を基板上に形成
した。ここでソースタブレットとは、酸化セリウム（Ｃ
ｅＯ2 ）粉末を１２％および酸化ジルコニウム（ＺｒＯ
2 ）粉末を８８％の割合でホットプレスでタブレットに
加工したものである。次いで酸化セリウムのソースタブ
レットを用いて、同様に加熱し蒸着して膜厚１５０Åに
なるまで酸化セリウムを積層し、酸化セリウムを主成分
とする配向制御絶縁膜５を形成した。
【００１５】その後、酸化セリウムを主成分とする配向
制御絶縁膜５の上にＭＯＣＶＤ法を用いてＰｂＴｉＯ3
の強誘電体薄膜６を形成した。すなわち、温度０℃に維
持されたＰｂ（Ｃ2 Ｈ5 ）を２０ｃｃ／分の割合で供給
されるキャリアＮ2 ガスを用いて、および温度３０℃に
維持されたＴｉ［ｉ−ＯＣ3 Ｈ7 ］4 を１４．５ｃｃ／
分の割合で供給されるキャリアＮ2 ガスを用いて運び、
これらを２３ｃｃ／分の割合で供給されるＯ2 ガスと一
緒に、配向制御絶縁膜５の形成されている温度５２０℃
の基板上に膜厚約２０００Åになるまで吹き付けてＰｂ
ＴｉＯ3 の強誘電体薄膜６を形成した。この間の雰囲気
圧力は約１Ｔｏｒｒであった。得られた強誘電体薄膜を
Ｘ線回折装置を用いて分析したところ、ＰｂＴｉＯ3
（１００）、（００１）面に強く配向していることが確
認された。
制御絶縁膜５の上にＭＯＣＶＤ法を用いてＰｂＴｉＯ3
の強誘電体薄膜６を形成した。すなわち、温度０℃に維
持されたＰｂ（Ｃ2 Ｈ5 ）を２０ｃｃ／分の割合で供給
されるキャリアＮ2 ガスを用いて、および温度３０℃に
維持されたＴｉ［ｉ−ＯＣ3 Ｈ7 ］4 を１４．５ｃｃ／
分の割合で供給されるキャリアＮ2 ガスを用いて運び、
これらを２３ｃｃ／分の割合で供給されるＯ2 ガスと一
緒に、配向制御絶縁膜５の形成されている温度５２０℃
の基板上に膜厚約２０００Åになるまで吹き付けてＰｂ
ＴｉＯ3 の強誘電体薄膜６を形成した。この間の雰囲気
圧力は約１Ｔｏｒｒであった。得られた強誘電体薄膜を
Ｘ線回折装置を用いて分析したところ、ＰｂＴｉＯ3
（１００）、（００１）面に強く配向していることが確
認された。
【００１６】Ｓｉ基板上に順に、ＰｂＴｉＯ3 ／ＣｅＯ
2 ／Ｃｅ・ＺｒＯ2 ／Ｓｉ（１００）を積層した積層体
の表面に、図示されてないフォトレジスト（東京応用化
学社製ＯＦＰＲ８０００）を塗布し、その上から露光し
た後現像した。次いで、ＳＦ6 ガスをエッチャントとし
たＲＩＥにより、積層体をエッチングしてフォトレジス
トの膜を剥離した後、プラズマＣＶＤ法を用いてＳｉＯ
2 の膜を形成し、フォトリソグラフィ加工して層間絶縁
膜７を形成した。次いで、露出している強誘電体薄膜６
を覆うように層間絶縁膜７の上に、リフトオフ法および
真空蒸着法を用いて、図６に示すようにＩｒ膜の導電体
薄膜８を形成、加工した。導電体薄膜の膜厚は２０００
Åであった。これを酸素雰囲気中、５００℃の温度で１
０分間加熱して、強誘電体記憶素子を得た。
2 ／Ｃｅ・ＺｒＯ2 ／Ｓｉ（１００）を積層した積層体
の表面に、図示されてないフォトレジスト（東京応用化
学社製ＯＦＰＲ８０００）を塗布し、その上から露光し
た後現像した。次いで、ＳＦ6 ガスをエッチャントとし
たＲＩＥにより、積層体をエッチングしてフォトレジス
トの膜を剥離した後、プラズマＣＶＤ法を用いてＳｉＯ
2 の膜を形成し、フォトリソグラフィ加工して層間絶縁
膜７を形成した。次いで、露出している強誘電体薄膜６
を覆うように層間絶縁膜７の上に、リフトオフ法および
真空蒸着法を用いて、図６に示すようにＩｒ膜の導電体
薄膜８を形成、加工した。導電体薄膜の膜厚は２０００
Åであった。これを酸素雰囲気中、５００℃の温度で１
０分間加熱して、強誘電体記憶素子を得た。
【００１７】得られた強誘電体記憶素子について、ドレ
イン−ソース間電圧に対するドレイン電流を測定した。
その結果から、図７に示すような、良好なトランジスタ
特性が得られた。また、ゲート部分に書き込み電圧とし
て±４Ｖをかけた後、ゲート電圧０Ｖで、ドレイン−ソ
ース間電圧に対するドレイン電流を測定してトランジス
タ特性を調べた。この結果を図８に示す。これにより記
憶保持特性を評価したところ、書き込み電圧に従ってド
レイン電流特性は大きく変化し、高い記憶保持能力を有
することが分かった。
イン−ソース間電圧に対するドレイン電流を測定した。
その結果から、図７に示すような、良好なトランジスタ
特性が得られた。また、ゲート部分に書き込み電圧とし
て±４Ｖをかけた後、ゲート電圧０Ｖで、ドレイン−ソ
ース間電圧に対するドレイン電流を測定してトランジス
タ特性を調べた。この結果を図８に示す。これにより記
憶保持特性を評価したところ、書き込み電圧に従ってド
レイン電流特性は大きく変化し、高い記憶保持能力を有
することが分かった。
【００１８】また、ＣｅＯ2 ／Ｃｅ・ＺｒＯ2 ／Ｓｉ
（１００）積層体の電気特性を評価するために、Ａｌ／
ＣｅＯ2 ／Ｃｅ・ＺｒＯ2 ／Ｓｉ（１００）の積層体を
有する素子を作成した。得られた素子について電気特性
を評価したところ、８〜１０ＭＶ／ｃｍの耐圧を有し、
界面準位は２×１０11個／ｅＶ・ｃｍであり、良好な値
を示すことが分かった。温度を１５０℃に上げて測定し
たが、トランジスタ特性の劣化は見られなかった。
（１００）積層体の電気特性を評価するために、Ａｌ／
ＣｅＯ2 ／Ｃｅ・ＺｒＯ2 ／Ｓｉ（１００）の積層体を
有する素子を作成した。得られた素子について電気特性
を評価したところ、８〜１０ＭＶ／ｃｍの耐圧を有し、
界面準位は２×１０11個／ｅＶ・ｃｍであり、良好な値
を示すことが分かった。温度を１５０℃に上げて測定し
たが、トランジスタ特性の劣化は見られなかった。
【００１９】（実施例２）強誘電体薄膜６の形成をＭＯ
ＣＶＤ法の代わりにＭＯＤ法を用いてＳｒＢｉ2Ｔａ2
Ｏ9 の薄膜を形成した以外は実施例１と同様にして、強
誘電体薄膜６を形成して積層体を得た。すなわち、２エ
チルヘキサン酸ストロンチウムキシレン溶液、２エチル
ヘキサン酸ビスマスキシレン溶液、２エチルヘキサン酸
タンタルキシレン溶液を１：２．１：２のモル比で混合
し、０．１モル／リットルの濃度になるようにキシレン
で希釈した。この溶液を配向制御絶縁膜５の上に回転数
３０００ｒｐｍで塗布し、温度１５０℃で１０分間乾燥
させた後、温度４００℃で１０分間乾燥させるという、
塗布・乾燥工程を２回繰り返して膜厚が約２０００Åと
なるように強誘電体薄膜６を積層した。これを酸素雰囲
気中、７５０℃の温度で２時間焼成して強誘電体薄膜６
を形成した。この強誘電体薄膜についてＸ線回折装置を
用いて分析を行ったところ、ＳｒＢｉ2 Ｔａ2 Ｏ9 （１
０５）面にやや強く配向していることが確認された。
ＣＶＤ法の代わりにＭＯＤ法を用いてＳｒＢｉ2Ｔａ2
Ｏ9 の薄膜を形成した以外は実施例１と同様にして、強
誘電体薄膜６を形成して積層体を得た。すなわち、２エ
チルヘキサン酸ストロンチウムキシレン溶液、２エチル
ヘキサン酸ビスマスキシレン溶液、２エチルヘキサン酸
タンタルキシレン溶液を１：２．１：２のモル比で混合
し、０．１モル／リットルの濃度になるようにキシレン
で希釈した。この溶液を配向制御絶縁膜５の上に回転数
３０００ｒｐｍで塗布し、温度１５０℃で１０分間乾燥
させた後、温度４００℃で１０分間乾燥させるという、
塗布・乾燥工程を２回繰り返して膜厚が約２０００Åと
なるように強誘電体薄膜６を積層した。これを酸素雰囲
気中、７５０℃の温度で２時間焼成して強誘電体薄膜６
を形成した。この強誘電体薄膜についてＸ線回折装置を
用いて分析を行ったところ、ＳｒＢｉ2 Ｔａ2 Ｏ9 （１
０５）面にやや強く配向していることが確認された。
【００２０】次いで、実施例１と同様にして層間絶縁膜
７を形成した後、リフトオフ法および蒸着法を用いて、
Ｉｒ膜の代わりにＰｔ膜を形成した以外は実施例１と同
様にして導電体薄膜８を形成した。その後、これを酸素
雰囲気中、温度７００℃で５分間加熱して強誘電体記憶
素子を作成した。
７を形成した後、リフトオフ法および蒸着法を用いて、
Ｉｒ膜の代わりにＰｔ膜を形成した以外は実施例１と同
様にして導電体薄膜８を形成した。その後、これを酸素
雰囲気中、温度７００℃で５分間加熱して強誘電体記憶
素子を作成した。
【００２１】得られた強誘電体記憶素子について、実施
例１と同様にして、ドレイン−ソース間電圧に対するド
レイン電流を測定して、トランジスタ特性の評価を行っ
た。その結果から、良好なトランジスタ特性が得られる
ことが分かった。また、実施例１と同様にして記憶保持
特性も評価したところ、書き込み電圧の値に応じて特性
が大きく変化することが確認され、記憶保持がなされた
ことが分かった。また、分極反転特性については、１０
11回まで分極反転を繰り返したが劣化は観察されなかっ
た。
例１と同様にして、ドレイン−ソース間電圧に対するド
レイン電流を測定して、トランジスタ特性の評価を行っ
た。その結果から、良好なトランジスタ特性が得られる
ことが分かった。また、実施例１と同様にして記憶保持
特性も評価したところ、書き込み電圧の値に応じて特性
が大きく変化することが確認され、記憶保持がなされた
ことが分かった。また、分極反転特性については、１０
11回まで分極反転を繰り返したが劣化は観察されなかっ
た。
【００２２】（実施例３）強誘電体薄膜６の形成を、Ｍ
ＯＣＶＤ法の代わりにゾルゲル法を用いてＰｂＺｒx Ｔ
ｉ1-x Ｏ3 （ＰＺＴ）の薄膜を形成した以外は実施例１
と同様にして強誘電体膜６を形成した積層体を得た。す
なわち、Ｐｂ、Ｚｒ、Ｔｉが１．１：０．６５：０．３
５のモル比で含まれるゾル・ゲル液を、０．１モル／リ
ットルの濃度となるようにメトキシエタノールで希釈し
た。この溶液を配向制御絶縁膜５の上に回転数３０００
ｒｐｍで塗布し、温度１５０℃で１０分間乾燥した後、
温度４００℃で１０分間乾燥させるという、塗布・乾燥
工程を２回繰り返して膜厚が約２０００Åとなるように
強誘電体薄膜６を積層した。これを酸素雰囲気中、７５
０℃の温度で２時間焼成して強誘電体薄膜６を形成し
た。この強誘電体薄膜についてＸ線回折装置を用いて分
析を行ったところ、ＰＺＴ（００１）面に強く配向して
いることが確認された。
ＯＣＶＤ法の代わりにゾルゲル法を用いてＰｂＺｒx Ｔ
ｉ1-x Ｏ3 （ＰＺＴ）の薄膜を形成した以外は実施例１
と同様にして強誘電体膜６を形成した積層体を得た。す
なわち、Ｐｂ、Ｚｒ、Ｔｉが１．１：０．６５：０．３
５のモル比で含まれるゾル・ゲル液を、０．１モル／リ
ットルの濃度となるようにメトキシエタノールで希釈し
た。この溶液を配向制御絶縁膜５の上に回転数３０００
ｒｐｍで塗布し、温度１５０℃で１０分間乾燥した後、
温度４００℃で１０分間乾燥させるという、塗布・乾燥
工程を２回繰り返して膜厚が約２０００Åとなるように
強誘電体薄膜６を積層した。これを酸素雰囲気中、７５
０℃の温度で２時間焼成して強誘電体薄膜６を形成し
た。この強誘電体薄膜についてＸ線回折装置を用いて分
析を行ったところ、ＰＺＴ（００１）面に強く配向して
いることが確認された。
【００２３】次いで、実施例１と同様にして層間絶縁膜
７を形成した後、リフトオフ法および蒸着法を用いて、
Ｉｒの導電体薄膜８を形成した。その後、これを酸素雰
囲気中、温度６００℃で５分間加熱して強誘電体記憶億
素子を作成した。
７を形成した後、リフトオフ法および蒸着法を用いて、
Ｉｒの導電体薄膜８を形成した。その後、これを酸素雰
囲気中、温度６００℃で５分間加熱して強誘電体記憶億
素子を作成した。
【００２４】得られた強誘電体記憶素子について、実施
例１と同様にして、ドレイン−ソース間電圧に対するド
レイン電流を測定してトランジスタ特性の評価を行っ
た。その結果から、良好なトランジスタ特性が得られる
ことが分かった。また、実施例１と同様にして記憶保持
特性も評価したところ、書き込み電圧の値に応じて特性
が大きく変化することが確認され、記憶保持がなされた
ことが分かった。
例１と同様にして、ドレイン−ソース間電圧に対するド
レイン電流を測定してトランジスタ特性の評価を行っ
た。その結果から、良好なトランジスタ特性が得られる
ことが分かった。また、実施例１と同様にして記憶保持
特性も評価したところ、書き込み電圧の値に応じて特性
が大きく変化することが確認され、記憶保持がなされた
ことが分かった。
【００２５】（実施例４）界面制御絶縁膜形成におい
て、ソースタブレットとして酸化セリウム粉末および酸
化ジルコニウム粉末の代わりにＳｒＴｉＯ3 （ＳＴＯ）
粉末を用いた以外は実施例１と同様にしてＳｒＴｉＯ3
の界面制御絶縁膜５を形成した。次いで、実施例１と同
様にして、配向制御絶縁膜５を形成した後、ＭＯＣＶＤ
法を用いてＰｂＴｉＯ3 の強誘電体薄膜６を形成した。
この薄膜についてＸ線回折を用いて分析したところ、こ
れはＰｂＴｉＯ3 （１００）、（００１）面に強く配向
していることが確認された。
て、ソースタブレットとして酸化セリウム粉末および酸
化ジルコニウム粉末の代わりにＳｒＴｉＯ3 （ＳＴＯ）
粉末を用いた以外は実施例１と同様にしてＳｒＴｉＯ3
の界面制御絶縁膜５を形成した。次いで、実施例１と同
様にして、配向制御絶縁膜５を形成した後、ＭＯＣＶＤ
法を用いてＰｂＴｉＯ3 の強誘電体薄膜６を形成した。
この薄膜についてＸ線回折を用いて分析したところ、こ
れはＰｂＴｉＯ3 （１００）、（００１）面に強く配向
していることが確認された。
【００２６】その後、実施例１と同様にして、強誘電体
記憶素子を作成した。得られた強誘電体記憶素子につい
て、実施例１と同様にして、ドレイン−ソース間電圧に
対するドレイン電流を測定してトランジスタ特性の評価
を行った。その結果から、良好なトランジスタ特性が得
られることが分かった。また、実施例１と同様にして記
憶保持特性も評価したところ、書き込み電圧の値に応じ
て特性が大きく変化することが確認され、記憶保持がな
されたことが分かった。
記憶素子を作成した。得られた強誘電体記憶素子につい
て、実施例１と同様にして、ドレイン−ソース間電圧に
対するドレイン電流を測定してトランジスタ特性の評価
を行った。その結果から、良好なトランジスタ特性が得
られることが分かった。また、実施例１と同様にして記
憶保持特性も評価したところ、書き込み電圧の値に応じ
て特性が大きく変化することが確認され、記憶保持がな
されたことが分かった。
【００２７】（実施例５）実施例１と同様にして、酸化
セリウムおよび酸化ジルコニウムの混晶からなる界面制
御絶縁膜４を形成した。次いで、この膜を設けた基板を
酸素雰囲気中、温度７００℃で３０分間加熱して、シリ
コン基板Ｓｉ（１００）と界面制御絶縁膜との界面に、
厚さ約４０Åの酸化シリコンからなるキャリア注入阻止
層（図示しない）を形成した。
セリウムおよび酸化ジルコニウムの混晶からなる界面制
御絶縁膜４を形成した。次いで、この膜を設けた基板を
酸素雰囲気中、温度７００℃で３０分間加熱して、シリ
コン基板Ｓｉ（１００）と界面制御絶縁膜との界面に、
厚さ約４０Åの酸化シリコンからなるキャリア注入阻止
層（図示しない）を形成した。
【００２８】次いで、実施例１と同様にして、配向制御
絶縁膜を設けた後ＰｂＴｉＯ3 の強誘電体薄膜６を形成
した。得られた強誘電体薄膜についてＸ線回折装置を用
いて分析を行ったところ、ＰｂＴｉＯ3 （１００）、
（００１）面に強く配向していることが確認された。ま
た実施例１と同様にして、強誘電体記憶素子を作成し
た。得られた強誘電体記憶素子について実施例１と同様
にして、ドレイン−ソース間電圧に対するドレイン電流
を測定して、トランジスタ特性の評価を行ったところ、
良好なトランジスタ特性を示した。また、実施例１と同
様にして記憶保持特性の評価を行ったところ、書き込み
電圧の値に応じて記憶保持特性が変化することが確認さ
れ、得られた強誘電体記憶素子は記憶保持されたことが
分かった。
絶縁膜を設けた後ＰｂＴｉＯ3 の強誘電体薄膜６を形成
した。得られた強誘電体薄膜についてＸ線回折装置を用
いて分析を行ったところ、ＰｂＴｉＯ3 （１００）、
（００１）面に強く配向していることが確認された。ま
た実施例１と同様にして、強誘電体記憶素子を作成し
た。得られた強誘電体記憶素子について実施例１と同様
にして、ドレイン−ソース間電圧に対するドレイン電流
を測定して、トランジスタ特性の評価を行ったところ、
良好なトランジスタ特性を示した。また、実施例１と同
様にして記憶保持特性の評価を行ったところ、書き込み
電圧の値に応じて記憶保持特性が変化することが確認さ
れ、得られた強誘電体記憶素子は記憶保持されたことが
分かった。
【００２９】また、パラメータアナライザにより電気的
耐圧の測定を行ったところ、電気的耐圧がキャリア注入
阻止層を設けない場合より５０％向上することが確認さ
れた。これは、シリコン基板と界面制御絶縁膜との間に
キャリア注入阻止層を設けたためである。
耐圧の測定を行ったところ、電気的耐圧がキャリア注入
阻止層を設けない場合より５０％向上することが確認さ
れた。これは、シリコン基板と界面制御絶縁膜との間に
キャリア注入阻止層を設けたためである。
【００３０】（実施例６）界面制御絶縁膜４の形成にお
いて、ソースタブレットとして酸化セリウム（ＣｅＯ
2 ）粉末を４０％、および酸化ジルコニウム（ＺｒＯ
2 ）粉末を６０％の割合でホットプレスでタブレットに
加工したものを用いて蒸着形成した以外は、実施例１と
同様にして強誘電体記憶素子を得た。
いて、ソースタブレットとして酸化セリウム（ＣｅＯ
2 ）粉末を４０％、および酸化ジルコニウム（ＺｒＯ
2 ）粉末を６０％の割合でホットプレスでタブレットに
加工したものを用いて蒸着形成した以外は、実施例１と
同様にして強誘電体記憶素子を得た。
【００３１】得られた強誘電体記憶素子について、実施
例１と同様にして、ドレイン電流を測定してトランジス
タ特性の評価を行った。その結果、良好なトランジスタ
特性が得られることが分かった。また、実施例１と同様
にして記憶保持特性も評価したところ、書き込み電圧の
値に応じて特性が大きく変化することが確認され、記憶
保持がなされたことが分かった。また、反転分極につい
ては、１０11回まで分極反転を繰り返したが劣化は見ら
れなかった。
例１と同様にして、ドレイン電流を測定してトランジス
タ特性の評価を行った。その結果、良好なトランジスタ
特性が得られることが分かった。また、実施例１と同様
にして記憶保持特性も評価したところ、書き込み電圧の
値に応じて特性が大きく変化することが確認され、記憶
保持がなされたことが分かった。また、反転分極につい
ては、１０11回まで分極反転を繰り返したが劣化は見ら
れなかった。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、界面のエネルギー準位の制御および配向性の
制御が可能となり、安定に動作し、信頼性の高いＭＦＩ
Ｓ−ＦＥＴの強誘電体記憶素子を提供することができ
た。また、本発明によれば、高速で不揮発、かつ低消費
電力の高集積メモリの強誘電体記憶素子を提供すること
ができた。
によれば、界面のエネルギー準位の制御および配向性の
制御が可能となり、安定に動作し、信頼性の高いＭＦＩ
Ｓ−ＦＥＴの強誘電体記憶素子を提供することができ
た。また、本発明によれば、高速で不揮発、かつ低消費
電力の高集積メモリの強誘電体記憶素子を提供すること
ができた。
【図１】ソース部およびドレイン部を有する単結晶基板
上に界面制御絶縁膜を形成した状態を示す断面図であ
る。
上に界面制御絶縁膜を形成した状態を示す断面図であ
る。
【図２】界面制御絶縁膜を設けた単結晶基板上に配向制
御絶縁膜を形成した状態を示す断面図である。
御絶縁膜を形成した状態を示す断面図である。
【図３】配向制御絶縁膜を設けた単結晶基板上に強誘電
体薄膜を形成した状態を示す断面図である。
体薄膜を形成した状態を示す断面図である。
【図４】単結晶基板上に界面制御絶縁膜、配向制御絶縁
膜および強誘電体薄膜を設けた積層体を露光、現像、加
工してパターンを形成した状態を示す断面図である。
膜および強誘電体薄膜を設けた積層体を露光、現像、加
工してパターンを形成した状態を示す断面図である。
【図５】パターンを形成した積層体に層間絶縁膜を形成
した状態を示す断面図である。
した状態を示す断面図である。
【図６】層間絶縁膜を形成した積層体に導電体薄膜を形
成した状態を示す断面図である。
成した状態を示す断面図である。
【図７】本発明の強誘電体記憶素子における、ドレイン
−ソース間電圧に対するドレイン電流の依存性を示す特
性図である。
−ソース間電圧に対するドレイン電流の依存性を示す特
性図である。
【図８】ドレイン電流が±４Ｖのときのドレイン−ソー
ス間電圧とドレイン電流との関係を示した特性図であ
る。
ス間電圧とドレイン電流との関係を示した特性図であ
る。
１ シリコン単結晶基板 ２ ソース部 ３ ドレイン部 ４ 界面制御絶縁膜 ５ 配向制御絶縁膜 ６ 強誘電体薄膜 ７ 層間絶縁膜 ８ 導電体薄膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242
Claims (2)
- 【請求項１】 半導体単結晶基板表面に形成された不純
物拡散層からなるソース部およびドレイン部の間を橋か
けするように設置されたゲート電極部が、界面制御絶縁
膜、酸化セリウムを主成分とする配向制御絶縁膜、強誘
電体薄膜および導電帯薄膜をこの順に下から積層した積
層体であることを特徴とする強誘電体記憶素子。 - 【請求項２】 前記ゲート電極部が、前記界面制御絶縁
膜の下に酸化シリコンを主成分とするキャリア注入阻止
層を有することを特徴とする強誘電体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004685A JPH10199999A (ja) | 1997-01-14 | 1997-01-14 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9004685A JPH10199999A (ja) | 1997-01-14 | 1997-01-14 | 強誘電体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199999A true JPH10199999A (ja) | 1998-07-31 |
Family
ID=11590758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9004685A Withdrawn JPH10199999A (ja) | 1997-01-14 | 1997-01-14 | 強誘電体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6899965B2 (en) | 1999-03-17 | 2005-05-31 | Matsushita Electric Industrial Co., Ltd. | Dielectric film and method for forming the same |
| KR100493206B1 (ko) * | 2001-01-16 | 2005-06-03 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 제조방법 |
-
1997
- 1997-01-14 JP JP9004685A patent/JPH10199999A/ja not_active Withdrawn
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