JPH10199290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10199290A JPH10199290A JP8351656A JP35165696A JPH10199290A JP H10199290 A JPH10199290 A JP H10199290A JP 8351656 A JP8351656 A JP 8351656A JP 35165696 A JP35165696 A JP 35165696A JP H10199290 A JPH10199290 A JP H10199290A
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Abstract
(57)【要約】
【課題】 不良メモリセルにおけるリーク電流の発生を
回避でき、冗長メモリセルにより不良救済の成功率を向
上でき、歩留りの改善が図れる半導体記憶装置を実現す
る。 【解決手段】 正規ロウ１０１に電圧切り換え回路を設
け、通常動作時に正規ロウ１０１の各メモリセルに動作
電圧ＶP として電源電圧ＶCCを供給し、正規ロウ１０１
に不良メモリセルが存在し、冗長ロウ１０２により置き
換えられたとき、電圧切り換え回路のフューズ１１８を
切断することにより正規ロウ１０１の動作電圧ＶP を接
地電位ＶSSに切り換え、不良メモリセルにおけるリーク
電流の発生を防止するので、冗長メモリにより不良救済
の成功率の向上が図れ、歩留りの改善を実現できる。
回避でき、冗長メモリセルにより不良救済の成功率を向
上でき、歩留りの改善が図れる半導体記憶装置を実現す
る。 【解決手段】 正規ロウ１０１に電圧切り換え回路を設
け、通常動作時に正規ロウ１０１の各メモリセルに動作
電圧ＶP として電源電圧ＶCCを供給し、正規ロウ１０１
に不良メモリセルが存在し、冗長ロウ１０２により置き
換えられたとき、電圧切り換え回路のフューズ１１８を
切断することにより正規ロウ１０１の動作電圧ＶP を接
地電位ＶSSに切り換え、不良メモリセルにおけるリーク
電流の発生を防止するので、冗長メモリにより不良救済
の成功率の向上が図れ、歩留りの改善を実現できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、冗長機能を有する
半導体記憶装置に関するものである。 【０００２】 【従来の技術】半導体記憶装置の大容量化に伴い、欠陥
のあるメモリセルの発生する確率が増大する傾向にあ
り、半導体記憶装置の製造歩留りを低下させる大きな原
因となっている。歩留りを向上させるため、不良メモリ
セルを冗長メモリセルに置き換えることが一般的に行わ
れている。また、冗長メモリセルへの切り換え方法とし
て、ワード線単位で不良メモリセルを切り換えるロウ
（Row ）冗長方式とビット線単位で切り換えるカラム
（Column）冗長方式などがある。 【０００３】何れの冗長方式においても、不良メモリセ
ルが選択された場合、この不良メモリセルが含まれてい
るロウ（メモリセル行）またはカラム（メモリセル列）
を不活性化し、代わりにアドレス登録により設定された
冗長ロウまたは冗長カラムを選択することにより不良メ
モリセルが救済される。アドレス登録は、例えば、レー
ザまたは過電流によりフューズを切断することで行う。 【０００４】図３は冗長機能を有する半導体記憶装置、
例えば、静的なランダム記憶装置（ＳＲＡＭ）の構成例
を示している。図示のように、本例のＳＲＡＭにおい
て、冗長ロウ１０２が設けられており、正規ロウ１０１
に不良メモリセルが存在する場合、アドレスの登録によ
り正規ロウ１０１の代わりに冗長ロウ１０２を選択す
る。なお、実際のメモリセルアレイには複数の正規ロウ
および複数の冗長ロウがあり、図３は冗長ロウの動作原
理を説明するための図であり、一行の正規ロウ１０１お
よび一行の冗長ロウ１０２のみを示している。 【０００５】図３において、１００はＸデコーダ（ロウ
デコーダ）である。冗長メモリセルアレイ未使用の場
合、Ｘデコーダ１００は入力したロウアドレスに応じて
正規メモリセルアレイのワード線を選択し、選択したワ
ード線を活性化する。正規メモリセルアレイに不良メモ
リセルが存在し、ロウ冗長方式により不良救済が行われ
る場合、Ｘデコーダ１００は不良メモリセルが有する正
規ロウの代わりに冗長ロウのワード線を選択してそれを
活性化することにより、冗長ロウのメモリセルを選択す
る。例えば、正規ロウ１０１に不良メモリセルが存在
し、冗長ロウ１０２によりそれを共済する場合、アドレ
スの登録によりメモリアクセス時に正規ロウ１０１が選
択されたとき、正規ロウ１０１のワード線ＷＬを非活性
化し、代わりに冗長ロウ１０２のワード線ＲＷＬを活性
化し、冗長ロウ１０２を選択する。本例のＳＲＡＭでは
正規メモリセルアレイのカラムおよび冗長メモリセルア
レイのカラムは共通のＹデコーダ（カラムデコーダ）１
０６により選択される。例えば、読み出し時にカラムア
ドレスに応じてＹデコーダ１０６は、カラム信号線ＹＬ
０〜ＹＬｎ（ｎ＝１，２，３…）を選択し、選択したカ
ラム信号線を活性化する。これに応じて選択ゲート１０
５を構成するトランジスタのオン／オフ状態が制御さ
れ、所定のビット線のデータがセンスアンプに入力さ
れ、増幅した後出力バッファ１０４を介して外部に出力
される。 【０００６】図３には書き込み系の回路は省略されてい
るが、書き込み時冗長ロウ１０２による正規ロウ１０１
の置き換え動作は読み出し時と同様であり、ただし、デ
ータの流れは読み出し時と逆である。 【０００７】図４はＸデコーダ１００の内部構成を示し
ている。なお、ここでは簡単のため、二つのロウアドレ
スＸ１とＸ２をデコードする場合を示し、正規ロウ１０
１を選択する場合、即ち冗長未使用の場合と冗長ロウ１
０２を選択する場合について説明する。正規ロウ１０１
を選択する場合に図中のフューズ１１０は切断されてお
らず、二つのＡＮＤゲート１０８と１０９でロウアドレ
スＸ１，Ｘ２に基づき正規ロウ１０１を選択する。この
とき、冗長プログラム回路１０７は常にハイレベルの信
号を出力し、インバータ１１１により、冗長ロウのワー
ド線ＲＷＬがローレベルに保持され、冗長ロウ１０２が
非選択の状態となる。 【０００８】ロウアドレスＸ１，Ｘ２がともにハイレベ
ルに保持されているとき、ＡＮＤゲート１０９の出力端
子がハイレベルに保持され、これに応じてワード線ドラ
イバー１１２によりワード線ＷＬがハイレベルに保持さ
れ、即ちワード線ＷＬが活性化され、正規ロウ１０１が
選択される。 【０００９】一方、正規ロウ１０１に不良メモリセルが
存在し、これを冗長ロウ１０２により置き換える場合に
ついて考える。この場合、アドレス登録が行われ、フュ
ーズ１０４がレーザビームまたは電気的な手段、例え
ば、瞬間的な過電流により切断される。これにより、ワ
ード線ドライバー１１２の出力端子に接続されているワ
ード線ＷＬが常にローレベルに保持され、正規ロウ１０
１が非選択状態となる。一方、冗長プログラム回路１０
７では、ハイレベルのロウアドレスＸ１，Ｘ２が入力さ
れたときのみにその出力がローレベルとなるようにプロ
グラムされる。これにより、ロウアドレスＸ１，Ｘ２が
ともにハイレベルに保持されたとき、不良メモリセルが
存在する正規ロウ１０１の代わりに冗長ロウ１０２が選
択されることになる。 【００１０】 【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置の冗長回路により不良メモリセルの
共済ができるが、不良メモリセルにリーク電流が発生し
た場合、それを回避する手段がなく、リーク電流が大き
い場合スタンバイ不良となるため不良救済による歩留り
改善の効果は得られないという問題がある。低消費電力
を特徴とするＳＲＡＭ、特に６トランジスタメモリセル
により構成されたＳＲＡＭの場合に、リーク電流に起因
する不良メモリセルの発生率が大きく、冗長メモリセル
による救済効果の低下が顕著な問題となる。 【００１１】以下、図５に示すＳＲＡＭのメモリセルの
構成図を参照しながら、この問題について説明する。図
５（ａ）は負荷としてｐＭＯＳトランジスタを用いた６
トランジスタＳＲＡＭメモリセルの構成を示し、図５
（ｂ）は負荷として高抵抗ポリシリコンを用いた４トラ
ンジスタＳＲＡＭメモリセルの構成を示している。 【００１２】６トランジスタメモリセルにおいて、Ｑ
１，Ｑ３は負荷としてのｐＭＯＳトランジスタ、Ｑ２，
Ｑ４は駆動用トランジスタ、Ｑ５，Ｑ６はアクセストラ
ンジスタである。Ｎ１，Ｎ２はメモリセル内の二つの記
憶ノードであり、ノードＮ１はトランジスタＱ５を介し
てビット線ＢＬに接続され、ノードＮ２はトランジスタ
Ｑ６を介してビット線ＢＢＬに接続されている。 【００１３】ｐＭＯＳトランジスタＱ１のゲートとｎＭ
ＯＳトランジスタＱ２のゲートがノードＮ２に共通に接
続され、ｐＭＯＳトランジスタＱ３のゲートとｎＭＯＳ
トランジスタＱ４のゲートがノードＮ１に共通に接続さ
れている。即ち、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
によりフリップフロップが構成されている。ｐＭＯＳト
ランジスタＱ１，Ｑ３のソース電極は動作電圧ＶP の供
給線に接続され、ｎＭＯＳトランジスタＱ２，Ｑ４のソ
ース電極は共通電位線に接続され、共通電位ＶS にバイ
アスされている。なお、通常動作電圧ＶP は電源電圧Ｖ
CCに設定され、共通電位ＶS は接地電位ＶSSに設定され
ている。 【００１４】このような構成において、動作電圧ＶP お
よび共通電位ＶS がメモリセルに供給されているとき、
ノードＮ１およびノードＮ２は互いに反転するレベルに
保持される。即ち、ノードＮ１が動作電圧ＶP レベルに
保持されているとき、ノードＮ２は共通電位ＶS に保持
され、逆にノードＮ１が共通電位ＶS に保持されている
とき、ノードＮ２が動作電圧ＶP レベルに保持される。 【００１５】ノードＮ１，Ｎ２のレベルに応じてデータ
の“０”または“１”がメモリセルに記憶される。読み
出し時に選択されたメモリセルのワード線ＷＬが活性化
され、ハイレベルに保持される。これに応じてアクセス
トランジスタＱ５，Ｑ６がともに導通状態に保持され、
選択メモリセルのノードＮ１，Ｎ２の電位に応じてビッ
ト線ＢＬ，ＢＢＬの電位が設定され、ビット線ＢＬ，Ｂ
ＢＬの電位レベルがセンスアンプにより増幅し確定さ
れ、外部に出力されるので、選択メモリセルの記憶デー
タが外部に読み出される。一方、書き込み時に、書き込
みデータに応じてビット線ＢＬ，ＢＢＬの電位が設定さ
れ、ワード線ＷＬが活性されたとき、選択メモリセルの
ノードＮ１，Ｎ２がビット線ＢＬ，ＢＢＬに応じて電位
が設定される。次回の書き込みまで、ノードＮ１，Ｎ２
の電位が保持されるので、書き込みデータはメモリセル
により記憶される。 【００１６】図５（ｂ）に示す４トランジスタＳＲＡＭ
メモリセルにおいて、記憶ノードＮ１，Ｎ２のデータを
保持するための負荷として高抵抗ポリシリコンＲ１，Ｒ
２が用いられる点で異なる。 【００１７】図５（ａ）および（ｂ）に示すＲＬはノー
ドＮ１，Ｎ２間に発生するリーク抵抗を示しており、正
常に形成されたメモリセルには存在しないが、不良とな
るメモリセルにはこのようなリーク抵抗が存在する場合
が多い。図５（ｂ）に示す高抵抗ポリシリコンを負荷と
して用いられるメモリセルにおいて、不良が発生する場
合にメモリセル自身の記憶機能がなくなり、従来方式の
冗長ロウによって不良メモリセルを救済することが可能
である。ところが、メモリセルのノードＮ１，Ｎ２間の
リーク抵抗ＲＬにより、ノードＮ１，Ｎ２が動作電圧Ｖ
P と共通電位ＶS との中間電位となり、動作電圧ＶP の
供給線から共通電位線に、Ｒ１→Ｑ２、Ｒ３→Ｑ４、Ｒ
１→ＲＬ→Ｑ４およびＲ３→ＲＬ→Ｑ２という経路にリ
ーク電流が流れる。通常、Ｒ１，Ｒ３が非常に大きな抵
抗（ＧΩ〜ＴΩ）に設定されているので、このリーク電
流はそれほど大きくない。 【００１８】一方、図５（ａ）に示すように負荷として
ｐＭＯＳトランジスタを用いた６トランジスタＳＲＡＭ
メモリセルにおいて、不良が発生する場合、Ｑ１，Ｑ２
およびＱ３，Ｑ４を経由する経路で貫通電流が流れるこ
とになる。これ以外にもＱ１→ＲＬ→Ｑ４およびＱ３→
ＲＬ→Ｑ２の経路でのリーク電流が存在する。これらの
経路でのリーク電流は前記の高抵抗ポリシリコン負荷型
メモリセルの場合と異なり、Ｑ１，Ｑ３のインピーダン
スがＭΩ程度と小さいのでそのリーク電流は無視できな
くなる。従来の冗長方式では、冗長ロウにより置き換え
られた正規ロウに対して、動作電圧ＶP および共通電位
ＶS を通常の通り供給しているので、このリーク電流を
回避することはできない。特に低消費電力型のＳＲＡＭ
にはこのリーク電流によりスタンバイリーク不良という
特性上での問題となる。 【００１９】本発明はかかる事情に鑑みてなされたもの
であり、その目的は冗長メモリセルにより置き換えられ
た正規メモリセルへの電源の供給を停止することによ
り、不良メモリセルにおけるリーク電流の発生を回避で
き、冗長メモリセルによる救済の成功率を向上させ、歩
留りの向上を実現できる半導体記憶装置を提供すること
にある。 【００２０】 【課題を解決するための手段】上記目的を達成するた
め、本発明は正規のメモリセルと、当該正規メモリセル
が不良メモリセルである時それを代替する冗長メモリセ
ルと、上記不良メモリセルを上記冗長メモリセルに切り
換える切り換え手段からなる半導体記憶装置であって、
切り換えた後の上記不良メモリセルへの印加電圧を制御
し、当該不良メモリセルのリーク電流を低減させる制御
手段を有する。 【００２１】また、本発明では、正規のメモリセルから
なる正規メモリセルアレイと、上記正規メモリセルアレ
イの不良メモリセルを代替する冗長メモリセルからなる
冗長メモリセルアレイと、不良メモリセルを有する正規
のメモリセル行を冗長メモリセル行に切り換える切り換
え手段を有し、上記各メモリセルは動作電圧供給線と共
通電位線により、動作電圧が供給されている半導体記憶
装置であって、切り換えた後の上記不良メモリセル行へ
供給される上記動作電圧を制御し、当該不良メモリセル
行にある不良メモリセルのリーク電流を低減させる制御
手段を有する。 【００２２】さらに、本発明では、上記制御手段は、上
記不良メモリセル行へ印加する動作電圧を当該メモリセ
ル行の共通電位に切り換え、または上記不良メモリセル
行の共通電位線へ印加する電圧を当該メモリセル行の動
作電圧に切り換える電圧切り換え回路を有する。 【００２３】本発明によれば、冗長メモリにより不良メ
モリセルが置き換える冗長機能を有する半導体記憶装置
において、例えば、不良メモリセルが存在する正規のメ
モリ行が冗長メモリ行により置き換えられる。各正規メ
モリ行に当該メモリ行の各メモリセルに供給される動作
電圧および共通電位を切り換える電圧切り換え回路が設
けられ、冗長メモリ行による置き換えが行われていない
とき、電圧切り換え回路により正規メモリ行の各メモリ
セルに動作電圧と共通電位が供給され、正規メモリ行が
冗長メモリ行により置き換えられたとき、電圧切り換え
回路により正規メモリ行の各メモリセルに供給される動
作電圧が共通電位に設定され、または正規メモリ行の各
メモリセルに供給される共通電位が動作電圧に設定され
る。 【００２４】これにより、冗長メモリ行により置き換え
られた後の正規メモリ行において、不良メモリセルにお
けるリーク電流の発生が防止でき、冗長メモリによる不
良メモリセル救済の成功率の向上が図れ、歩留りの改善
が実現できる。 【００２５】 【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図である。図示の半導体記憶装置には、正規ロ
ウ１０１の他に冗長ロウ１０２が設けられており、正規
ロウ１０１に不良メモリセルが存在する場合に、正規ロ
ウ１０１を非選択状態に設定し、代わりに冗長ロウ１０
２を選択することにより不良メモリセルの救済を行う。
なお、本実施形態の特徴は、冗長ロウ１０２により置き
換えられた正規ロウ１０１において各メモリセルに動作
電圧ＶP を供給する電源電圧供給線を共通電位ＶS に保
持することにより、不良メモリセルにおけるリーク電流
の発生を防止することにある。 【００２６】以下、図１を参照しつつ、本実施形態につ
いて詳細に説明する。図１には本実施形態の動作原理を
説明するため、一行の正規ロウ１０１および一行の冗長
ロウ１０２のみを示しているが、実際には正規メモリセ
ルアレイおよび冗長メモリセルアレイはともに複数行か
らなる。Ｘデコーダ１００は通常動作時に、入力したロ
ウアドレスに応じて正規メモリセルアレイのワード線を
選択し、選択したワード線を活性化する。一方、正規メ
モリセルアレイに不良メモリセルが存在する場合に、例
えば、正規ロウ１０１に不良メモリセルが存在する場合
に、アドレス登録により正規ロウ１０１を非選択状態に
設定し、正規ロウ１０１の代わりに冗長ロウ１０２を選
択する。Ｘデコーダ１００の構成は図４に示すものと同
様であり、その詳細について説明を省略する。 【００２７】正規ロウ１０１は複数のメモリセルＭ０，
…，Ｍｎにより構成されている。正規ロウ１０１に不良
メモリセルが存在する場合、Ｘデコーダ１００に対して
アドレス登録を行うことにより、正規ロウ１０１を非選
択状態に設定される。正規ロウ１０１がロウアドレスに
より指定されたとき、Ｘデコーダ１００により冗長ロウ
１０２のワード線ＲＷＬが活性化され、冗長ロウ１０２
が選択される。これにより、正規ロウ１０１のメモリセ
ルＭ０，…，Ｍｎに対して行うべき書き込みまたは読み
出しはすべて冗長ロウ１０２のメモリセルＲＭ０，…，
ＲＭｎに対して行われる。 【００２８】図１に示すように、正規ロウ１０１の各メ
モリセルＭ０，…，ＭｎにｐＭＯＳトランジスタ１１
４，１１５，１１７、インバータ１１６およびフューズ
１１８からなる電圧切り換え回路が設けられ、この電圧
切り換え回路により、動作電圧供給線への印加電圧が切
り換えられる。正規ロウ１０１に不良メモリセルが存在
し、非選択状態に設定された場合、この電圧切り換え回
路により正規ロウ１０１の各メモリセルＭ０，…，Ｍｎ
へ供給する動作電圧を共通電位ＶS に切り換え、不良メ
モリセルにおけるリーク電流の発生を防止される。以
下、この電圧切り換え回路の動作について詳細に説明す
る。 【００２９】ｐＭＯＳトランジスタ１１４のゲートは正
規ロウ１０１の動作電圧ＶP の供給線に接続され、ｐＭ
ＯＳトランジスタ１１５のゲートはパルス信号ＥＱＢの
信号線に接続されている。これらのトランジスタの一方
の拡散層は電源電圧ＶCCの供給線に共通に接続され、他
方の拡散層はノードＡに共通に接続されている。インバ
ータ１１６の入力端子はノードＡに接続され、出力端子
はｐＭＯＳトランジスタ１１４のゲートともに正規ロウ
１０１の動作電圧ＶP の供給線に接続されている。 【００３０】ｐＭＯＳトランジスタ１１７のゲートはノ
ードＡに接続され、ソースおよびドレイン拡散層はとも
に電源電圧ＶCCの供給線に接続されている。即ち、ｐＭ
ＯＳトランジスタ１１７はキャパシタを構成し、このキ
ャパシタの両方の電極はそれぞれノードＡと電源電圧Ｖ
CCの供給線に接続されている。 【００３１】ノードＡと接地電位ＶSSとの間にフューズ
１１８が接続されている。正規ロウ１０１が正常に動作
する時に、フューズ１１８はノードＡと接地電位ＶSSと
の間に接続されており、ノードＡが接地電位ＶSSに保持
される。このため、正規ロウ１０１の動作電圧供給線
は、インバータ１１６により、電源電圧ＶCCに保持され
る。正規ロウ１０１に不良メモリセルが存在し、アドレ
ス登録により正規ロウ１０１が非選択状態に設定された
とき、フューズ１１８がレーザビームまたは過電流によ
り切断される。フューズ１１８を切断することによりノ
ードＡは電源電圧ＶCCレベルに保持され、インバータ１
１６の出力端子が接地電位ＶSSレベルに保持されるの
で、正規ロウ１０１の電圧供給線は接地電位ＶSSに保持
される。即ち、不良メモリセルが存在する正規ロウ１０
１が非選択状態に設定されると同時に、正規ロウ１０１
への供給されている動作電圧ＶP が接地電位ＶSSレベル
に保持される。これにより、不良メモリセルにおけるリ
ーク電流の発生が防止される。 【００３２】なお、ｐＭＯＳトランジスタ１１４はフュ
ーズ１１８が切断された後、ノードＡの電位を電源電圧
ＶCCに固定するために設けられている。また、ｐＭＯＳ
トランジスタ１１５のゲートに印加されるパルス信号Ｅ
ＱＢはＳＲＡＭ内部から発生される負のパルスである。
パルス信号ＥＱＢは通常ハイレベルに保持され、フュー
ズ１１８の切断が行われた後、一定の時間幅にローレベ
ルに設定され、これにより駆動されているｐＭＯＳトラ
ンジスタ１１５が一旦導通状態に切り換えられ、ノード
Ａの電位が電源電圧ＶCCレベルに引き上げられる。さら
に、ｐＭＯＳトランジスタ１１７により構成されたキャ
パシタは電源の投入に伴い容量結合によりノードＡを電
源電圧ＶCCレベルにリセットするために設けられてい
る。 【００３３】以上説明したように、本実施形態によれ
ば、正規ロウ１０１に電圧切り換え回路を設け、通常動
作時に正規ロウ１０１の各メモリセルに動作電圧ＶP と
して電源電圧ＶCCを供給し、正規ロウ１０１に不良メモ
リセルが存在し、冗長ロウ１０２により置き換えられた
とき、電圧切り換え回路のフューズ１１８を切断するこ
とにより正規ロウ１０１の動作電圧ＶP を接地電位ＶSS
に切り換え、不良メモリセルにおけるリーク電流の発生
を防止するので、冗長メモリにより不良救済の成功率の
向上が図れ、歩留りの改善が実現できる。 【００３４】第２実施形態 図２は本発明に係る半導体記憶装置の第２の実施形態を
示す回路図である。図示のように、本第２の実施形態に
おいて、正規ロウ１０１における電圧切り換え回路の構
成は図１に示す第１の実施形態と異なり、また、本実施
形態の電圧切り換え回路は正規ロウ１０１の共通電位Ｖ
S の供給線に印加する電圧レベルを切り換える。それ以
外の部分は第１の実施形態とほぼ同様である。ここで、
本実施形態の電圧切り換え回路についてのみ説明し、他
の構成部分については説明を省略する。 【００３５】図示のように、本実施形態の電圧切り換え
回路は、インバータ１２０、フューズ１２２、ｎＭＯＳ
トランジスタ１２１，１２３，１２４により構成されて
いる。フューズ１２２は電源電圧ＶCCの供給線とノード
Ｂとの間に接続されている。インバータ１２０の入力端
子はノードＢに接続され、出力端子は正規ロウ１０１の
共通電位ＶS の供給線に接続されている。ｎＭＯＳトラ
ンジスタ１２３のゲートはインバータ１２０の出力端子
とともに共通電位ＶS の供給線に接続されている。ｎＭ
ＯＳトランジスタ１２４のゲートはパルス信号ＥＱの信
号線に接続されている。ｎＭＯＳトランジスタ１２１の
ゲートはノードＢに接続され、ソースおよびドレイン拡
散層は接地電位ＶSSに共通に接続されている。即ち、ｎ
ＭＯＳトランジスタ１２１によりキャパシタが構成さ
れ、キャパシタの両方の電極はそれぞれノードＢと接地
電位ＶSSに接続されている。 【００３６】正規ロウ１０１が正常に動作する時に、フ
ューズ１２２はノードＢと電源電圧ＶCCの供給線との間
に接続されており、ノードＢは電源電圧ＶCCレベルに保
持され、インバータ１２０により正規ロウ１０１の共通
電位ＶS の供給線は接地電位ＶSSの保持される。正規ロ
ウ１０１に不良メモリセルが存在し、アドレス登録によ
り正規ロウ１０１が非選択状態に設定されたとき、フュ
ーズ１２２がレーザビームまたは過電流により切断され
る。フューズ１２２を切断することによりノードＢは接
地電位ＶSSに保持され、インバータ１２０の出力端子が
ハイレベル、例えば電源電圧ＶCCレベルに保持されるの
で、正規ロウ１０１の共通電位ＶS の供給線は電源電圧
ＶCCに保持される。即ち、不良メモリセルが存在する正
規ロウ１０１が非選択状態に設定されると同時に、正規
ロウ１０１の各メモリセルへ供給されている共通電位Ｖ
S が電源電圧ＶCCレベルに保持される。これにより、不
良メモリセルにおけるリーク電流の発生が防止される。 【００３７】なお、電圧切り換え回路において、ｎＭＯ
Ｓトランジスタ１２３はフューズ１２２が切断された
後、ノードＢの電位を接地電位ＶSSに固定するために設
けられており、ｎＭＯＳトランジスタ１２１により構成
されたキャパシタ１２１は容量結合によりノードＢをリ
セットするために設けられている。さらにｎＭＯＳトラ
ンジスタ１２４のゲートに印加される信号ＥＱはＳＲＡ
Ｍ内部で発生される正のパルス信号である。なお、本実
施形態のパルス信号ＥＱは、図１に示す第１の実施形態
のパルス信号ＥＱＢの反転信号であり、即ち、通常パル
ス信号ＥＱはローレベルに保持され、フューズ１１８の
切断が行われた後、一定の時間幅にハイレベルに設定さ
れ、これにより駆動されているｎＭＯＳトランジスタ１
２４が一旦導通状態に切り換えられ、ノードＢの電位が
接地電位ＶSSレベルに引き下げられる。 【００３８】以上説明したように、本実施形態によれ
ば、正規ロウ１０１に電圧切り換え回路を設け、通常動
作時に正規ロウ１０１の各メモリセルに共通電位ＶS と
して接地電位ＶSSを供給し、正規ロウ１０１に不良メモ
リセルが存在し、冗長ロウ１０２により置き換えられた
とき、電圧切り換え回路のフューズ１２２を切断するこ
とにより正規ロウ１０１の共通電位ＶS の供給線へ印加
される電圧を電源電圧ＶCCに切り換え、不良メモリセル
におけるリーク電流の発生を防止するので、冗長メモリ
により不良救済の成功率の向上が図れ、歩留りの改善が
実現できる。 【００３９】 【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、不良メモリセルにおけるリーク電流の
発生を回避でき、冗長メモリセルにより不良救済の成功
率を向上でき、歩留りの改善を実現できる。特に低消費
電力化ＳＲＡＭの歩留りの改善には有効である利点があ
る。
半導体記憶装置に関するものである。 【０００２】 【従来の技術】半導体記憶装置の大容量化に伴い、欠陥
のあるメモリセルの発生する確率が増大する傾向にあ
り、半導体記憶装置の製造歩留りを低下させる大きな原
因となっている。歩留りを向上させるため、不良メモリ
セルを冗長メモリセルに置き換えることが一般的に行わ
れている。また、冗長メモリセルへの切り換え方法とし
て、ワード線単位で不良メモリセルを切り換えるロウ
（Row ）冗長方式とビット線単位で切り換えるカラム
（Column）冗長方式などがある。 【０００３】何れの冗長方式においても、不良メモリセ
ルが選択された場合、この不良メモリセルが含まれてい
るロウ（メモリセル行）またはカラム（メモリセル列）
を不活性化し、代わりにアドレス登録により設定された
冗長ロウまたは冗長カラムを選択することにより不良メ
モリセルが救済される。アドレス登録は、例えば、レー
ザまたは過電流によりフューズを切断することで行う。 【０００４】図３は冗長機能を有する半導体記憶装置、
例えば、静的なランダム記憶装置（ＳＲＡＭ）の構成例
を示している。図示のように、本例のＳＲＡＭにおい
て、冗長ロウ１０２が設けられており、正規ロウ１０１
に不良メモリセルが存在する場合、アドレスの登録によ
り正規ロウ１０１の代わりに冗長ロウ１０２を選択す
る。なお、実際のメモリセルアレイには複数の正規ロウ
および複数の冗長ロウがあり、図３は冗長ロウの動作原
理を説明するための図であり、一行の正規ロウ１０１お
よび一行の冗長ロウ１０２のみを示している。 【０００５】図３において、１００はＸデコーダ（ロウ
デコーダ）である。冗長メモリセルアレイ未使用の場
合、Ｘデコーダ１００は入力したロウアドレスに応じて
正規メモリセルアレイのワード線を選択し、選択したワ
ード線を活性化する。正規メモリセルアレイに不良メモ
リセルが存在し、ロウ冗長方式により不良救済が行われ
る場合、Ｘデコーダ１００は不良メモリセルが有する正
規ロウの代わりに冗長ロウのワード線を選択してそれを
活性化することにより、冗長ロウのメモリセルを選択す
る。例えば、正規ロウ１０１に不良メモリセルが存在
し、冗長ロウ１０２によりそれを共済する場合、アドレ
スの登録によりメモリアクセス時に正規ロウ１０１が選
択されたとき、正規ロウ１０１のワード線ＷＬを非活性
化し、代わりに冗長ロウ１０２のワード線ＲＷＬを活性
化し、冗長ロウ１０２を選択する。本例のＳＲＡＭでは
正規メモリセルアレイのカラムおよび冗長メモリセルア
レイのカラムは共通のＹデコーダ（カラムデコーダ）１
０６により選択される。例えば、読み出し時にカラムア
ドレスに応じてＹデコーダ１０６は、カラム信号線ＹＬ
０〜ＹＬｎ（ｎ＝１，２，３…）を選択し、選択したカ
ラム信号線を活性化する。これに応じて選択ゲート１０
５を構成するトランジスタのオン／オフ状態が制御さ
れ、所定のビット線のデータがセンスアンプに入力さ
れ、増幅した後出力バッファ１０４を介して外部に出力
される。 【０００６】図３には書き込み系の回路は省略されてい
るが、書き込み時冗長ロウ１０２による正規ロウ１０１
の置き換え動作は読み出し時と同様であり、ただし、デ
ータの流れは読み出し時と逆である。 【０００７】図４はＸデコーダ１００の内部構成を示し
ている。なお、ここでは簡単のため、二つのロウアドレ
スＸ１とＸ２をデコードする場合を示し、正規ロウ１０
１を選択する場合、即ち冗長未使用の場合と冗長ロウ１
０２を選択する場合について説明する。正規ロウ１０１
を選択する場合に図中のフューズ１１０は切断されてお
らず、二つのＡＮＤゲート１０８と１０９でロウアドレ
スＸ１，Ｘ２に基づき正規ロウ１０１を選択する。この
とき、冗長プログラム回路１０７は常にハイレベルの信
号を出力し、インバータ１１１により、冗長ロウのワー
ド線ＲＷＬがローレベルに保持され、冗長ロウ１０２が
非選択の状態となる。 【０００８】ロウアドレスＸ１，Ｘ２がともにハイレベ
ルに保持されているとき、ＡＮＤゲート１０９の出力端
子がハイレベルに保持され、これに応じてワード線ドラ
イバー１１２によりワード線ＷＬがハイレベルに保持さ
れ、即ちワード線ＷＬが活性化され、正規ロウ１０１が
選択される。 【０００９】一方、正規ロウ１０１に不良メモリセルが
存在し、これを冗長ロウ１０２により置き換える場合に
ついて考える。この場合、アドレス登録が行われ、フュ
ーズ１０４がレーザビームまたは電気的な手段、例え
ば、瞬間的な過電流により切断される。これにより、ワ
ード線ドライバー１１２の出力端子に接続されているワ
ード線ＷＬが常にローレベルに保持され、正規ロウ１０
１が非選択状態となる。一方、冗長プログラム回路１０
７では、ハイレベルのロウアドレスＸ１，Ｘ２が入力さ
れたときのみにその出力がローレベルとなるようにプロ
グラムされる。これにより、ロウアドレスＸ１，Ｘ２が
ともにハイレベルに保持されたとき、不良メモリセルが
存在する正規ロウ１０１の代わりに冗長ロウ１０２が選
択されることになる。 【００１０】 【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置の冗長回路により不良メモリセルの
共済ができるが、不良メモリセルにリーク電流が発生し
た場合、それを回避する手段がなく、リーク電流が大き
い場合スタンバイ不良となるため不良救済による歩留り
改善の効果は得られないという問題がある。低消費電力
を特徴とするＳＲＡＭ、特に６トランジスタメモリセル
により構成されたＳＲＡＭの場合に、リーク電流に起因
する不良メモリセルの発生率が大きく、冗長メモリセル
による救済効果の低下が顕著な問題となる。 【００１１】以下、図５に示すＳＲＡＭのメモリセルの
構成図を参照しながら、この問題について説明する。図
５（ａ）は負荷としてｐＭＯＳトランジスタを用いた６
トランジスタＳＲＡＭメモリセルの構成を示し、図５
（ｂ）は負荷として高抵抗ポリシリコンを用いた４トラ
ンジスタＳＲＡＭメモリセルの構成を示している。 【００１２】６トランジスタメモリセルにおいて、Ｑ
１，Ｑ３は負荷としてのｐＭＯＳトランジスタ、Ｑ２，
Ｑ４は駆動用トランジスタ、Ｑ５，Ｑ６はアクセストラ
ンジスタである。Ｎ１，Ｎ２はメモリセル内の二つの記
憶ノードであり、ノードＮ１はトランジスタＱ５を介し
てビット線ＢＬに接続され、ノードＮ２はトランジスタ
Ｑ６を介してビット線ＢＢＬに接続されている。 【００１３】ｐＭＯＳトランジスタＱ１のゲートとｎＭ
ＯＳトランジスタＱ２のゲートがノードＮ２に共通に接
続され、ｐＭＯＳトランジスタＱ３のゲートとｎＭＯＳ
トランジスタＱ４のゲートがノードＮ１に共通に接続さ
れている。即ち、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
によりフリップフロップが構成されている。ｐＭＯＳト
ランジスタＱ１，Ｑ３のソース電極は動作電圧ＶP の供
給線に接続され、ｎＭＯＳトランジスタＱ２，Ｑ４のソ
ース電極は共通電位線に接続され、共通電位ＶS にバイ
アスされている。なお、通常動作電圧ＶP は電源電圧Ｖ
CCに設定され、共通電位ＶS は接地電位ＶSSに設定され
ている。 【００１４】このような構成において、動作電圧ＶP お
よび共通電位ＶS がメモリセルに供給されているとき、
ノードＮ１およびノードＮ２は互いに反転するレベルに
保持される。即ち、ノードＮ１が動作電圧ＶP レベルに
保持されているとき、ノードＮ２は共通電位ＶS に保持
され、逆にノードＮ１が共通電位ＶS に保持されている
とき、ノードＮ２が動作電圧ＶP レベルに保持される。 【００１５】ノードＮ１，Ｎ２のレベルに応じてデータ
の“０”または“１”がメモリセルに記憶される。読み
出し時に選択されたメモリセルのワード線ＷＬが活性化
され、ハイレベルに保持される。これに応じてアクセス
トランジスタＱ５，Ｑ６がともに導通状態に保持され、
選択メモリセルのノードＮ１，Ｎ２の電位に応じてビッ
ト線ＢＬ，ＢＢＬの電位が設定され、ビット線ＢＬ，Ｂ
ＢＬの電位レベルがセンスアンプにより増幅し確定さ
れ、外部に出力されるので、選択メモリセルの記憶デー
タが外部に読み出される。一方、書き込み時に、書き込
みデータに応じてビット線ＢＬ，ＢＢＬの電位が設定さ
れ、ワード線ＷＬが活性されたとき、選択メモリセルの
ノードＮ１，Ｎ２がビット線ＢＬ，ＢＢＬに応じて電位
が設定される。次回の書き込みまで、ノードＮ１，Ｎ２
の電位が保持されるので、書き込みデータはメモリセル
により記憶される。 【００１６】図５（ｂ）に示す４トランジスタＳＲＡＭ
メモリセルにおいて、記憶ノードＮ１，Ｎ２のデータを
保持するための負荷として高抵抗ポリシリコンＲ１，Ｒ
２が用いられる点で異なる。 【００１７】図５（ａ）および（ｂ）に示すＲＬはノー
ドＮ１，Ｎ２間に発生するリーク抵抗を示しており、正
常に形成されたメモリセルには存在しないが、不良とな
るメモリセルにはこのようなリーク抵抗が存在する場合
が多い。図５（ｂ）に示す高抵抗ポリシリコンを負荷と
して用いられるメモリセルにおいて、不良が発生する場
合にメモリセル自身の記憶機能がなくなり、従来方式の
冗長ロウによって不良メモリセルを救済することが可能
である。ところが、メモリセルのノードＮ１，Ｎ２間の
リーク抵抗ＲＬにより、ノードＮ１，Ｎ２が動作電圧Ｖ
P と共通電位ＶS との中間電位となり、動作電圧ＶP の
供給線から共通電位線に、Ｒ１→Ｑ２、Ｒ３→Ｑ４、Ｒ
１→ＲＬ→Ｑ４およびＲ３→ＲＬ→Ｑ２という経路にリ
ーク電流が流れる。通常、Ｒ１，Ｒ３が非常に大きな抵
抗（ＧΩ〜ＴΩ）に設定されているので、このリーク電
流はそれほど大きくない。 【００１８】一方、図５（ａ）に示すように負荷として
ｐＭＯＳトランジスタを用いた６トランジスタＳＲＡＭ
メモリセルにおいて、不良が発生する場合、Ｑ１，Ｑ２
およびＱ３，Ｑ４を経由する経路で貫通電流が流れるこ
とになる。これ以外にもＱ１→ＲＬ→Ｑ４およびＱ３→
ＲＬ→Ｑ２の経路でのリーク電流が存在する。これらの
経路でのリーク電流は前記の高抵抗ポリシリコン負荷型
メモリセルの場合と異なり、Ｑ１，Ｑ３のインピーダン
スがＭΩ程度と小さいのでそのリーク電流は無視できな
くなる。従来の冗長方式では、冗長ロウにより置き換え
られた正規ロウに対して、動作電圧ＶP および共通電位
ＶS を通常の通り供給しているので、このリーク電流を
回避することはできない。特に低消費電力型のＳＲＡＭ
にはこのリーク電流によりスタンバイリーク不良という
特性上での問題となる。 【００１９】本発明はかかる事情に鑑みてなされたもの
であり、その目的は冗長メモリセルにより置き換えられ
た正規メモリセルへの電源の供給を停止することによ
り、不良メモリセルにおけるリーク電流の発生を回避で
き、冗長メモリセルによる救済の成功率を向上させ、歩
留りの向上を実現できる半導体記憶装置を提供すること
にある。 【００２０】 【課題を解決するための手段】上記目的を達成するた
め、本発明は正規のメモリセルと、当該正規メモリセル
が不良メモリセルである時それを代替する冗長メモリセ
ルと、上記不良メモリセルを上記冗長メモリセルに切り
換える切り換え手段からなる半導体記憶装置であって、
切り換えた後の上記不良メモリセルへの印加電圧を制御
し、当該不良メモリセルのリーク電流を低減させる制御
手段を有する。 【００２１】また、本発明では、正規のメモリセルから
なる正規メモリセルアレイと、上記正規メモリセルアレ
イの不良メモリセルを代替する冗長メモリセルからなる
冗長メモリセルアレイと、不良メモリセルを有する正規
のメモリセル行を冗長メモリセル行に切り換える切り換
え手段を有し、上記各メモリセルは動作電圧供給線と共
通電位線により、動作電圧が供給されている半導体記憶
装置であって、切り換えた後の上記不良メモリセル行へ
供給される上記動作電圧を制御し、当該不良メモリセル
行にある不良メモリセルのリーク電流を低減させる制御
手段を有する。 【００２２】さらに、本発明では、上記制御手段は、上
記不良メモリセル行へ印加する動作電圧を当該メモリセ
ル行の共通電位に切り換え、または上記不良メモリセル
行の共通電位線へ印加する電圧を当該メモリセル行の動
作電圧に切り換える電圧切り換え回路を有する。 【００２３】本発明によれば、冗長メモリにより不良メ
モリセルが置き換える冗長機能を有する半導体記憶装置
において、例えば、不良メモリセルが存在する正規のメ
モリ行が冗長メモリ行により置き換えられる。各正規メ
モリ行に当該メモリ行の各メモリセルに供給される動作
電圧および共通電位を切り換える電圧切り換え回路が設
けられ、冗長メモリ行による置き換えが行われていない
とき、電圧切り換え回路により正規メモリ行の各メモリ
セルに動作電圧と共通電位が供給され、正規メモリ行が
冗長メモリ行により置き換えられたとき、電圧切り換え
回路により正規メモリ行の各メモリセルに供給される動
作電圧が共通電位に設定され、または正規メモリ行の各
メモリセルに供給される共通電位が動作電圧に設定され
る。 【００２４】これにより、冗長メモリ行により置き換え
られた後の正規メモリ行において、不良メモリセルにお
けるリーク電流の発生が防止でき、冗長メモリによる不
良メモリセル救済の成功率の向上が図れ、歩留りの改善
が実現できる。 【００２５】 【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図である。図示の半導体記憶装置には、正規ロ
ウ１０１の他に冗長ロウ１０２が設けられており、正規
ロウ１０１に不良メモリセルが存在する場合に、正規ロ
ウ１０１を非選択状態に設定し、代わりに冗長ロウ１０
２を選択することにより不良メモリセルの救済を行う。
なお、本実施形態の特徴は、冗長ロウ１０２により置き
換えられた正規ロウ１０１において各メモリセルに動作
電圧ＶP を供給する電源電圧供給線を共通電位ＶS に保
持することにより、不良メモリセルにおけるリーク電流
の発生を防止することにある。 【００２６】以下、図１を参照しつつ、本実施形態につ
いて詳細に説明する。図１には本実施形態の動作原理を
説明するため、一行の正規ロウ１０１および一行の冗長
ロウ１０２のみを示しているが、実際には正規メモリセ
ルアレイおよび冗長メモリセルアレイはともに複数行か
らなる。Ｘデコーダ１００は通常動作時に、入力したロ
ウアドレスに応じて正規メモリセルアレイのワード線を
選択し、選択したワード線を活性化する。一方、正規メ
モリセルアレイに不良メモリセルが存在する場合に、例
えば、正規ロウ１０１に不良メモリセルが存在する場合
に、アドレス登録により正規ロウ１０１を非選択状態に
設定し、正規ロウ１０１の代わりに冗長ロウ１０２を選
択する。Ｘデコーダ１００の構成は図４に示すものと同
様であり、その詳細について説明を省略する。 【００２７】正規ロウ１０１は複数のメモリセルＭ０，
…，Ｍｎにより構成されている。正規ロウ１０１に不良
メモリセルが存在する場合、Ｘデコーダ１００に対して
アドレス登録を行うことにより、正規ロウ１０１を非選
択状態に設定される。正規ロウ１０１がロウアドレスに
より指定されたとき、Ｘデコーダ１００により冗長ロウ
１０２のワード線ＲＷＬが活性化され、冗長ロウ１０２
が選択される。これにより、正規ロウ１０１のメモリセ
ルＭ０，…，Ｍｎに対して行うべき書き込みまたは読み
出しはすべて冗長ロウ１０２のメモリセルＲＭ０，…，
ＲＭｎに対して行われる。 【００２８】図１に示すように、正規ロウ１０１の各メ
モリセルＭ０，…，ＭｎにｐＭＯＳトランジスタ１１
４，１１５，１１７、インバータ１１６およびフューズ
１１８からなる電圧切り換え回路が設けられ、この電圧
切り換え回路により、動作電圧供給線への印加電圧が切
り換えられる。正規ロウ１０１に不良メモリセルが存在
し、非選択状態に設定された場合、この電圧切り換え回
路により正規ロウ１０１の各メモリセルＭ０，…，Ｍｎ
へ供給する動作電圧を共通電位ＶS に切り換え、不良メ
モリセルにおけるリーク電流の発生を防止される。以
下、この電圧切り換え回路の動作について詳細に説明す
る。 【００２９】ｐＭＯＳトランジスタ１１４のゲートは正
規ロウ１０１の動作電圧ＶP の供給線に接続され、ｐＭ
ＯＳトランジスタ１１５のゲートはパルス信号ＥＱＢの
信号線に接続されている。これらのトランジスタの一方
の拡散層は電源電圧ＶCCの供給線に共通に接続され、他
方の拡散層はノードＡに共通に接続されている。インバ
ータ１１６の入力端子はノードＡに接続され、出力端子
はｐＭＯＳトランジスタ１１４のゲートともに正規ロウ
１０１の動作電圧ＶP の供給線に接続されている。 【００３０】ｐＭＯＳトランジスタ１１７のゲートはノ
ードＡに接続され、ソースおよびドレイン拡散層はとも
に電源電圧ＶCCの供給線に接続されている。即ち、ｐＭ
ＯＳトランジスタ１１７はキャパシタを構成し、このキ
ャパシタの両方の電極はそれぞれノードＡと電源電圧Ｖ
CCの供給線に接続されている。 【００３１】ノードＡと接地電位ＶSSとの間にフューズ
１１８が接続されている。正規ロウ１０１が正常に動作
する時に、フューズ１１８はノードＡと接地電位ＶSSと
の間に接続されており、ノードＡが接地電位ＶSSに保持
される。このため、正規ロウ１０１の動作電圧供給線
は、インバータ１１６により、電源電圧ＶCCに保持され
る。正規ロウ１０１に不良メモリセルが存在し、アドレ
ス登録により正規ロウ１０１が非選択状態に設定された
とき、フューズ１１８がレーザビームまたは過電流によ
り切断される。フューズ１１８を切断することによりノ
ードＡは電源電圧ＶCCレベルに保持され、インバータ１
１６の出力端子が接地電位ＶSSレベルに保持されるの
で、正規ロウ１０１の電圧供給線は接地電位ＶSSに保持
される。即ち、不良メモリセルが存在する正規ロウ１０
１が非選択状態に設定されると同時に、正規ロウ１０１
への供給されている動作電圧ＶP が接地電位ＶSSレベル
に保持される。これにより、不良メモリセルにおけるリ
ーク電流の発生が防止される。 【００３２】なお、ｐＭＯＳトランジスタ１１４はフュ
ーズ１１８が切断された後、ノードＡの電位を電源電圧
ＶCCに固定するために設けられている。また、ｐＭＯＳ
トランジスタ１１５のゲートに印加されるパルス信号Ｅ
ＱＢはＳＲＡＭ内部から発生される負のパルスである。
パルス信号ＥＱＢは通常ハイレベルに保持され、フュー
ズ１１８の切断が行われた後、一定の時間幅にローレベ
ルに設定され、これにより駆動されているｐＭＯＳトラ
ンジスタ１１５が一旦導通状態に切り換えられ、ノード
Ａの電位が電源電圧ＶCCレベルに引き上げられる。さら
に、ｐＭＯＳトランジスタ１１７により構成されたキャ
パシタは電源の投入に伴い容量結合によりノードＡを電
源電圧ＶCCレベルにリセットするために設けられてい
る。 【００３３】以上説明したように、本実施形態によれ
ば、正規ロウ１０１に電圧切り換え回路を設け、通常動
作時に正規ロウ１０１の各メモリセルに動作電圧ＶP と
して電源電圧ＶCCを供給し、正規ロウ１０１に不良メモ
リセルが存在し、冗長ロウ１０２により置き換えられた
とき、電圧切り換え回路のフューズ１１８を切断するこ
とにより正規ロウ１０１の動作電圧ＶP を接地電位ＶSS
に切り換え、不良メモリセルにおけるリーク電流の発生
を防止するので、冗長メモリにより不良救済の成功率の
向上が図れ、歩留りの改善が実現できる。 【００３４】第２実施形態 図２は本発明に係る半導体記憶装置の第２の実施形態を
示す回路図である。図示のように、本第２の実施形態に
おいて、正規ロウ１０１における電圧切り換え回路の構
成は図１に示す第１の実施形態と異なり、また、本実施
形態の電圧切り換え回路は正規ロウ１０１の共通電位Ｖ
S の供給線に印加する電圧レベルを切り換える。それ以
外の部分は第１の実施形態とほぼ同様である。ここで、
本実施形態の電圧切り換え回路についてのみ説明し、他
の構成部分については説明を省略する。 【００３５】図示のように、本実施形態の電圧切り換え
回路は、インバータ１２０、フューズ１２２、ｎＭＯＳ
トランジスタ１２１，１２３，１２４により構成されて
いる。フューズ１２２は電源電圧ＶCCの供給線とノード
Ｂとの間に接続されている。インバータ１２０の入力端
子はノードＢに接続され、出力端子は正規ロウ１０１の
共通電位ＶS の供給線に接続されている。ｎＭＯＳトラ
ンジスタ１２３のゲートはインバータ１２０の出力端子
とともに共通電位ＶS の供給線に接続されている。ｎＭ
ＯＳトランジスタ１２４のゲートはパルス信号ＥＱの信
号線に接続されている。ｎＭＯＳトランジスタ１２１の
ゲートはノードＢに接続され、ソースおよびドレイン拡
散層は接地電位ＶSSに共通に接続されている。即ち、ｎ
ＭＯＳトランジスタ１２１によりキャパシタが構成さ
れ、キャパシタの両方の電極はそれぞれノードＢと接地
電位ＶSSに接続されている。 【００３６】正規ロウ１０１が正常に動作する時に、フ
ューズ１２２はノードＢと電源電圧ＶCCの供給線との間
に接続されており、ノードＢは電源電圧ＶCCレベルに保
持され、インバータ１２０により正規ロウ１０１の共通
電位ＶS の供給線は接地電位ＶSSの保持される。正規ロ
ウ１０１に不良メモリセルが存在し、アドレス登録によ
り正規ロウ１０１が非選択状態に設定されたとき、フュ
ーズ１２２がレーザビームまたは過電流により切断され
る。フューズ１２２を切断することによりノードＢは接
地電位ＶSSに保持され、インバータ１２０の出力端子が
ハイレベル、例えば電源電圧ＶCCレベルに保持されるの
で、正規ロウ１０１の共通電位ＶS の供給線は電源電圧
ＶCCに保持される。即ち、不良メモリセルが存在する正
規ロウ１０１が非選択状態に設定されると同時に、正規
ロウ１０１の各メモリセルへ供給されている共通電位Ｖ
S が電源電圧ＶCCレベルに保持される。これにより、不
良メモリセルにおけるリーク電流の発生が防止される。 【００３７】なお、電圧切り換え回路において、ｎＭＯ
Ｓトランジスタ１２３はフューズ１２２が切断された
後、ノードＢの電位を接地電位ＶSSに固定するために設
けられており、ｎＭＯＳトランジスタ１２１により構成
されたキャパシタ１２１は容量結合によりノードＢをリ
セットするために設けられている。さらにｎＭＯＳトラ
ンジスタ１２４のゲートに印加される信号ＥＱはＳＲＡ
Ｍ内部で発生される正のパルス信号である。なお、本実
施形態のパルス信号ＥＱは、図１に示す第１の実施形態
のパルス信号ＥＱＢの反転信号であり、即ち、通常パル
ス信号ＥＱはローレベルに保持され、フューズ１１８の
切断が行われた後、一定の時間幅にハイレベルに設定さ
れ、これにより駆動されているｎＭＯＳトランジスタ１
２４が一旦導通状態に切り換えられ、ノードＢの電位が
接地電位ＶSSレベルに引き下げられる。 【００３８】以上説明したように、本実施形態によれ
ば、正規ロウ１０１に電圧切り換え回路を設け、通常動
作時に正規ロウ１０１の各メモリセルに共通電位ＶS と
して接地電位ＶSSを供給し、正規ロウ１０１に不良メモ
リセルが存在し、冗長ロウ１０２により置き換えられた
とき、電圧切り換え回路のフューズ１２２を切断するこ
とにより正規ロウ１０１の共通電位ＶS の供給線へ印加
される電圧を電源電圧ＶCCに切り換え、不良メモリセル
におけるリーク電流の発生を防止するので、冗長メモリ
により不良救済の成功率の向上が図れ、歩留りの改善が
実現できる。 【００３９】 【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、不良メモリセルにおけるリーク電流の
発生を回避でき、冗長メモリセルにより不良救済の成功
率を向上でき、歩留りの改善を実現できる。特に低消費
電力化ＳＲＡＭの歩留りの改善には有効である利点があ
る。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。 【図２】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。 【図３】一般的な冗長ロウを有する半導体記憶装置の回
路図である。 【図４】Ｘデコーダの構成を示す回路図である。 【図５】ＳＲＡＭのメモリセルの構成を示す回路図であ
る。 【符号の説明】 １００…Ｘデコーダ、１０１…正規ロウ、１０２…冗長
ロウ、１０３…センスアンプ、１０４…出力バッファ、
１０５…選択ゲート、１０６…Ｙデコーダ、１０７…冗
長プログラム回路、１０８，１０９…ＡＮＤゲート、１
１０…フューズ、１１１…インバータ、１１２…ワード
線ドライバー、１１３…ｎＭＯＳトランジスタ、１１
４，１１５，１１７…ｐＭＯＳトランジスタ、１１６…
インバータ、１１８…フューズ、１２０…インバータ、
１２１，１２３，１２４…ｎＭＯＳトランジスタ、１２
２…フューズ、ＶCC…電源電圧、ＶSS…接地電位。
を示す回路図である。 【図２】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。 【図３】一般的な冗長ロウを有する半導体記憶装置の回
路図である。 【図４】Ｘデコーダの構成を示す回路図である。 【図５】ＳＲＡＭのメモリセルの構成を示す回路図であ
る。 【符号の説明】 １００…Ｘデコーダ、１０１…正規ロウ、１０２…冗長
ロウ、１０３…センスアンプ、１０４…出力バッファ、
１０５…選択ゲート、１０６…Ｙデコーダ、１０７…冗
長プログラム回路、１０８，１０９…ＡＮＤゲート、１
１０…フューズ、１１１…インバータ、１１２…ワード
線ドライバー、１１３…ｎＭＯＳトランジスタ、１１
４，１１５，１１７…ｐＭＯＳトランジスタ、１１６…
インバータ、１１８…フューズ、１２０…インバータ、
１２１，１２３，１２４…ｎＭＯＳトランジスタ、１２
２…フューズ、ＶCC…電源電圧、ＶSS…接地電位。
Claims (1)
- 【特許請求の範囲】 【請求項１】正規のメモリセルと、当該正規メモリセル
が不良メモリセルである時それを代替する冗長メモリセ
ルと、上記不良メモリセルを上記冗長メモリセルに切り
換える切り換え手段からなる半導体記憶装置であって、 切り換えた後の上記不良メモリセルへの印加電圧を制御
し、当該不良メモリセルのリーク電流を低減させる制御
手段を有する半導体記憶装置。 【請求項２】正規のメモリセルからなる正規メモリセル
アレイと、上記正規メモリセルアレイの不良メモリセル
を代替する冗長メモリセルからなる冗長メモリセルアレ
イと、不良メモリセルを有する正規メモリセル行を冗長
メモリセル行に切り換える切り換え手段を有し、上記各
メモリセルは動作電圧供給線と共通電位線により、動作
電圧が供給されている半導体記憶装置であって、 切り換えた後の上記不良メモリセル行へ供給される上記
動作電圧を制御し、当該不良メモリセル行にある不良メ
モリセルのリーク電流を低減させる制御手段を有する半
導体記憶装置。 【請求項３】上記制御手段は、上記不良メモリセル行へ
印加する動作電圧を当該メモリセル行の共通電位に切り
換える電圧切り換え回路を有する請求項２記載の半導体
記憶装置。 【請求項４】上記電圧切り換え回路に電圧切り換え時に
切断されるフューズを有する請求項３記載の半導体記憶
装置。 【請求項５】上記制御手段は、上記不良メモリセル行の
共通電位線へ印加する電圧を当該メモリセル行の動作電
圧に切り換える電圧切り換え回路を有する請求項２記載
の半導体記憶装置。 【請求項４】上記電圧切り換え回路に電圧切り換え時に
切断されるフューズを有する請求項５記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351656A JPH10199290A (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8351656A JPH10199290A (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199290A true JPH10199290A (ja) | 1998-07-31 |
Family
ID=18418738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351656A Pending JPH10199290A (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
-
1996
- 1996-12-27 JP JP8351656A patent/JPH10199290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220289A (ja) * | 2001-05-11 | 2007-08-30 | Renesas Technology Corp | 半導体記憶装置 |
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